JPH1172802A - アクティブ素子アレイ基板の製造方法 - Google Patents
アクティブ素子アレイ基板の製造方法Info
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- JPH1172802A JPH1172802A JP23516397A JP23516397A JPH1172802A JP H1172802 A JPH1172802 A JP H1172802A JP 23516397 A JP23516397 A JP 23516397A JP 23516397 A JP23516397 A JP 23516397A JP H1172802 A JPH1172802 A JP H1172802A
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- insulating film
- electrode
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Abstract
(57)【要約】
【課題】 アクティブ素子上の層間絶縁膜が良好な密着
性を確保することができるアクティブ素子アレイ基板の
製造方法を提供する。 【解決手段】 透明絶縁性基板１上にゲート絶縁膜２を
堆積し、ソース配線および電極あるいはドレイン電極３
をパターニングした後、密着性増強剤雰囲気10に暴爆
し、その後、層間絶縁膜４を塗布堆積、パターニング
し、コンタクトホール４ａを形成した後、透明電極を堆
積、パターニングし、画素電極５を形成するものであ
る。
性を確保することができるアクティブ素子アレイ基板の
製造方法を提供する。 【解決手段】 透明絶縁性基板１上にゲート絶縁膜２を
堆積し、ソース配線および電極あるいはドレイン電極３
をパターニングした後、密着性増強剤雰囲気10に暴爆
し、その後、層間絶縁膜４を塗布堆積、パターニング
し、コンタクトホール４ａを形成した後、透明電極を堆
積、パターニングし、画素電極５を形成するものであ
る。
Description
【０００１】
【発明の属する技術分野】本発明は情報処理端末や映像
機器に用いられる液晶表示装置に使用するアクティブ素
子アレイ基板の製造方法に関するものである。
機器に用いられる液晶表示装置に使用するアクティブ素
子アレイ基板の製造方法に関するものである。
【０００２】
【従来の技術】従来から、ＯＡ機器やテレビなどの情報
端末にその画像表示装置として液晶表示装置が広く用い
られており、その液晶表示装置の表示画面を備えた液晶
表示パネルは、その内部に狭持された液晶を駆動する薄
膜トランジスタ(Thin Film Transistor；以下ＴＦＴと
いう)などのアクティブ素子が基板上に複数配列された
アクティブ素子アレイ基板を有している。さらに、近
年、アクティブ素子アレイ基板の開口率を高めるため最
上層に画素電極を形成したアクティブ素子アレイの研究
開発および実用化が活発に行われている。
端末にその画像表示装置として液晶表示装置が広く用い
られており、その液晶表示装置の表示画面を備えた液晶
表示パネルは、その内部に狭持された液晶を駆動する薄
膜トランジスタ(Thin Film Transistor；以下ＴＦＴと
いう)などのアクティブ素子が基板上に複数配列された
アクティブ素子アレイ基板を有している。さらに、近
年、アクティブ素子アレイ基板の開口率を高めるため最
上層に画素電極を形成したアクティブ素子アレイの研究
開発および実用化が活発に行われている。
【０００３】図４は従来のＴＦＴアレイ基板の製造方法
における各製造工程ごとのアレイ基板の構造を示す断面
図であり、図中、１は透明絶縁性基板、２はゲート絶縁
膜、３ａはソース配線および電極、３ｂはドレイン電
極、４は層間絶縁膜、４ａは前記ソース配線および電極
あるいはドレイン電極と画素電極５を接続するために形
成された前記層間絶縁膜のコンタクトホール、６は半導
体膜、７はゲート配線および電極、８はオーミックコン
タクト半導体膜、９はチャネルエッチングストッパであ
る。
における各製造工程ごとのアレイ基板の構造を示す断面
図であり、図中、１は透明絶縁性基板、２はゲート絶縁
膜、３ａはソース配線および電極、３ｂはドレイン電
極、４は層間絶縁膜、４ａは前記ソース配線および電極
あるいはドレイン電極と画素電極５を接続するために形
成された前記層間絶縁膜のコンタクトホール、６は半導
体膜、７はゲート配線および電極、８はオーミックコン
タクト半導体膜、９はチャネルエッチングストッパであ
る。
【０００４】以下製造工程にしたがって説明する。ま
ず、図４(a)に示すように、透明絶縁性基板１上に、金
属薄膜を堆積した後、フォトリソグラフィー法によりゲ
ート電極７を形成する。次にこのゲート電極７上にゲー
ト絶縁膜２として、窒化シリコン膜を堆積し、半導体膜
６である非晶質シリコン膜、チャネルエッチングストッ
パ９となる窒化シリコンの３層を連続的に堆積後、フォ
トリソグラフィー法でパターニングする。次に、オーミ
ックコンタクトを得るための燐等を含んだ非晶質シリコ
ン膜からなるオーミックコンタクト半導体膜８および金
属薄膜を堆積後、フォトリソグラフィー法でパターニン
グし、ソース配線および電極３ａおよびドレイン電極３
ｂを形成する。
ず、図４(a)に示すように、透明絶縁性基板１上に、金
属薄膜を堆積した後、フォトリソグラフィー法によりゲ
ート電極７を形成する。次にこのゲート電極７上にゲー
ト絶縁膜２として、窒化シリコン膜を堆積し、半導体膜
６である非晶質シリコン膜、チャネルエッチングストッ
パ９となる窒化シリコンの３層を連続的に堆積後、フォ
トリソグラフィー法でパターニングする。次に、オーミ
ックコンタクトを得るための燐等を含んだ非晶質シリコ
ン膜からなるオーミックコンタクト半導体膜８および金
属薄膜を堆積後、フォトリソグラフィー法でパターニン
グし、ソース配線および電極３ａおよびドレイン電極３
ｂを形成する。
【０００５】次に、図４(b)に示すように、表面に吸着
した水分を蒸発させるため摂氏100度以上の加熱を行っ
た後、全面に感光性でありかつ低誘電率の絶縁膜をスピ
ン塗布し、露光現像により形成したコンタクトホール４
ａを有する層間絶縁膜４を形成する。
した水分を蒸発させるため摂氏100度以上の加熱を行っ
た後、全面に感光性でありかつ低誘電率の絶縁膜をスピ
ン塗布し、露光現像により形成したコンタクトホール４
ａを有する層間絶縁膜４を形成する。
【０００６】さらに、図４(c)に示すように、全面にイ
ンジウム錫酸化物等の透明導電膜を堆積し、フォトリソ
グラフィー法により画素電極５を形成する。ここで、画
素電極５はコンタクトホール４ａを介してソース配線お
よび電極３ａあるいはドレイン電極３ｂと接続され、か
つ前記ゲート配線および電極７上、ならびにソース配線
および電極３ａ上に一部重ねて層間絶縁膜４に形成され
る。
ンジウム錫酸化物等の透明導電膜を堆積し、フォトリソ
グラフィー法により画素電極５を形成する。ここで、画
素電極５はコンタクトホール４ａを介してソース配線お
よび電極３ａあるいはドレイン電極３ｂと接続され、か
つ前記ゲート配線および電極７上、ならびにソース配線
および電極３ａ上に一部重ねて層間絶縁膜４に形成され
る。
【０００７】このような製造方法によれば、層間絶縁膜
により、最上層の画素電極をゲート電極配線ならびにソ
ース配線および電極上にまで拡張して形成できるので前
記画素電極の面積を大きくできる。さらに、前記層間絶
縁膜をスピン塗布で厚く形成することにより、前記画素
電極と前記ゲート電極配線ならびにソース配線および電
極との間の寄生容量が低減され、クロストークの発生を
抑制した開口率の大きいアクティブ素子アレイ基板を得
ることが可能となる。
により、最上層の画素電極をゲート電極配線ならびにソ
ース配線および電極上にまで拡張して形成できるので前
記画素電極の面積を大きくできる。さらに、前記層間絶
縁膜をスピン塗布で厚く形成することにより、前記画素
電極と前記ゲート電極配線ならびにソース配線および電
極との間の寄生容量が低減され、クロストークの発生を
抑制した開口率の大きいアクティブ素子アレイ基板を得
ることが可能となる。
【０００８】
【発明が解決しようとする課題】しかしながら、このよ
うに、表面に吸着した水分を蒸発させるため摂氏100度
以上の加熱を行った後に、金属配線および電極上に層間
絶縁膜を形成する方法は、金属配線および電極上の層間
絶縁膜が良好な密着性を確保できないため、往々にして
これらが塗布後の露光現像時に剥がれてしまい、歩留ま
りが低下し、信頼性が確保できないという問題点があっ
た。
うに、表面に吸着した水分を蒸発させるため摂氏100度
以上の加熱を行った後に、金属配線および電極上に層間
絶縁膜を形成する方法は、金属配線および電極上の層間
絶縁膜が良好な密着性を確保できないため、往々にして
これらが塗布後の露光現像時に剥がれてしまい、歩留ま
りが低下し、信頼性が確保できないという問題点があっ
た。
【０００９】本発明は上記従来の問題点を解決するもの
であり、アクティブ素子上の層間絶縁膜の良好な密着性
を確保することができるアクティブ素子アレイ基板の製
造方法を提供することを目的とする。
であり、アクティブ素子上の層間絶縁膜の良好な密着性
を確保することができるアクティブ素子アレイ基板の製
造方法を提供することを目的とする。
【００１０】
【課題を解決するための手段】本発明のアクティブ素子
アレイ基板の製造方法は、基板上に駆動用のアクティブ
素子を複数配列させる工程と、前記アクティブ素子が配
列された基板を密着性増強剤に暴露する工程と、前記基
板の全面に層間絶縁膜を塗布する工程と、前記層間絶縁
膜に対して所定のパターンを有するフォトマスクにより
露光現像し、前記パターンに対応して、各アクティブ素
子に通ずるコンタクトホールを備えて前記複数のアクテ
ィブ素子を覆う工程と、前記層間絶縁膜の全面に画素電
極材料を形成する工程と、前記画素電極材料上に感光性
レジストを塗布し露光現像した後、前記レジストをマス
クとしてエッチングし、前記コンタクトホールを通じて
前記各アクティブ素子にそれぞれ接続された画素電極を
形成する工程を備えたものである。
アレイ基板の製造方法は、基板上に駆動用のアクティブ
素子を複数配列させる工程と、前記アクティブ素子が配
列された基板を密着性増強剤に暴露する工程と、前記基
板の全面に層間絶縁膜を塗布する工程と、前記層間絶縁
膜に対して所定のパターンを有するフォトマスクにより
露光現像し、前記パターンに対応して、各アクティブ素
子に通ずるコンタクトホールを備えて前記複数のアクテ
ィブ素子を覆う工程と、前記層間絶縁膜の全面に画素電
極材料を形成する工程と、前記画素電極材料上に感光性
レジストを塗布し露光現像した後、前記レジストをマス
クとしてエッチングし、前記コンタクトホールを通じて
前記各アクティブ素子にそれぞれ接続された画素電極を
形成する工程を備えたものである。
【００１１】この発明によれば、層間絶縁膜を塗布する
前に、アクティブ素子アレイ基板に対して、従来のよう
な100度以上の加熱を行なうことなく、この基板を密着
性増強剤に暴露することにより、アクティブ素子上の層
間絶縁膜の膜剥がれの発生を抑制し、アクティブ素子基
板の工程歩留まりの向上、信頼性の確保を図ることがで
きる。
前に、アクティブ素子アレイ基板に対して、従来のよう
な100度以上の加熱を行なうことなく、この基板を密着
性増強剤に暴露することにより、アクティブ素子上の層
間絶縁膜の膜剥がれの発生を抑制し、アクティブ素子基
板の工程歩留まりの向上、信頼性の確保を図ることがで
きる。
【００１２】
【発明の実施の形態】以下、本発明の各実施の形態につ
いて図面を参照しながら説明する。なお、前記従来のも
のと同一の部分については同一の符号を用いるものとす
る。
いて図面を参照しながら説明する。なお、前記従来のも
のと同一の部分については同一の符号を用いるものとす
る。
【００１３】(実施の形態１)図１は本発明のアクティブ
素子アレイ基板の製造方法の実施の形態１における各製
造工程ごとのアクティブ素子の構造を示す断面図であ
り、図中、１は透明絶縁性基板、２はゲート絶縁膜、３
はソース配線および電極あるいはドレイン電極、４は層
間絶縁膜、４ａは前記ソース配線および電極あるいはド
レイン電極と画素電極５を接続するために形成された前
記層間絶縁膜のコンタクトホール、10は密着性増強剤雰
囲気である。
素子アレイ基板の製造方法の実施の形態１における各製
造工程ごとのアクティブ素子の構造を示す断面図であ
り、図中、１は透明絶縁性基板、２はゲート絶縁膜、３
はソース配線および電極あるいはドレイン電極、４は層
間絶縁膜、４ａは前記ソース配線および電極あるいはド
レイン電極と画素電極５を接続するために形成された前
記層間絶縁膜のコンタクトホール、10は密着性増強剤雰
囲気である。
【００１４】以下、製造工程にしたがって説明する。ま
ず、図１(a)に示すように透明絶縁基板上１にＴＦＴの
ゲート絶縁膜２として窒化シリコン膜を堆積し、次に、
鉄，コバルト，ニッケル，クロム，チタン，モリブデン
のうちの少なくとも一つを含む高融点金属薄膜を堆積
後、フォトリソグラフィー法でパターニングし、図１
(b)に示すように、ソース配線および電極あるいはドレ
イン電極３を形成する。この後、図１(c)に示すように
基板が100度以上の温度に熱することなく、密着性増強
剤雰囲気10に暴露させる。この後、図１(d)に示すよう
に全面に感光性でありかつ低誘電率の層間膜をスピン塗
布し、露光現像により形成したコンタクトホール４ａを
有する層間絶縁膜４を形成する。次に、図１(e)に示す
ように全面に透明導電膜であるインジウム錫酸化物薄膜
を堆積し、フォトリソグラフィー法により画素電極５を
形成する。ここで、画素電極５はコンタクトホール４ａ
を介してソース配線および電極あるいはドレイン電極３
と接続される。
ず、図１(a)に示すように透明絶縁基板上１にＴＦＴの
ゲート絶縁膜２として窒化シリコン膜を堆積し、次に、
鉄，コバルト，ニッケル，クロム，チタン，モリブデン
のうちの少なくとも一つを含む高融点金属薄膜を堆積
後、フォトリソグラフィー法でパターニングし、図１
(b)に示すように、ソース配線および電極あるいはドレ
イン電極３を形成する。この後、図１(c)に示すように
基板が100度以上の温度に熱することなく、密着性増強
剤雰囲気10に暴露させる。この後、図１(d)に示すよう
に全面に感光性でありかつ低誘電率の層間膜をスピン塗
布し、露光現像により形成したコンタクトホール４ａを
有する層間絶縁膜４を形成する。次に、図１(e)に示す
ように全面に透明導電膜であるインジウム錫酸化物薄膜
を堆積し、フォトリソグラフィー法により画素電極５を
形成する。ここで、画素電極５はコンタクトホール４ａ
を介してソース配線および電極あるいはドレイン電極３
と接続される。
【００１５】以上のように本実施の形態によれば、ソー
ス配線および電極上あるいはドレイン電極上の層間絶縁
膜は良好な密着性を確保することができ、ＴＦＴアレイ
基板の歩留まりおよび信頼性の低下を抑制することがで
きる。また、ゲート配線および電極、ソース配線および
電極、ドレイン電極の形成後塗布される厚い層間絶縁膜
は、他のトラジスタを構成している層による段差をなく
すことができると共にアクティブ素子および層間絶縁膜
にダメージを与えずに低抵抗、高透過率の画素電極を形
成でき、さらに、この層間絶縁膜には紫外線感光性があ
るので、ソース配線および電極、ドレイン電極と画素電
極とを接続するためのコンタクトホール形成を、通常の
フォトリソグラフィー法によって行うことができ、画素
電極がゲート配線および電極、ソース電極および配線で
形成される領域より拡がっても対向電極との距離は一定
となるため、液晶分子の動きも均一となり、表示特性を
均一化できる。さらにまた、ドレイン電極が高融点金属
薄膜から構成されるため、そのパターニングが容易に行
え、ドレイン電極と画素電極との接続抵抗が低減でき
る。なお、以上の説明では、アクティブ素子をＴＦＴか
らなるものとしたが、ＭＩＭ等の非線形２端子素子とし
てもよいことは明らかである。
ス配線および電極上あるいはドレイン電極上の層間絶縁
膜は良好な密着性を確保することができ、ＴＦＴアレイ
基板の歩留まりおよび信頼性の低下を抑制することがで
きる。また、ゲート配線および電極、ソース配線および
電極、ドレイン電極の形成後塗布される厚い層間絶縁膜
は、他のトラジスタを構成している層による段差をなく
すことができると共にアクティブ素子および層間絶縁膜
にダメージを与えずに低抵抗、高透過率の画素電極を形
成でき、さらに、この層間絶縁膜には紫外線感光性があ
るので、ソース配線および電極、ドレイン電極と画素電
極とを接続するためのコンタクトホール形成を、通常の
フォトリソグラフィー法によって行うことができ、画素
電極がゲート配線および電極、ソース電極および配線で
形成される領域より拡がっても対向電極との距離は一定
となるため、液晶分子の動きも均一となり、表示特性を
均一化できる。さらにまた、ドレイン電極が高融点金属
薄膜から構成されるため、そのパターニングが容易に行
え、ドレイン電極と画素電極との接続抵抗が低減でき
る。なお、以上の説明では、アクティブ素子をＴＦＴか
らなるものとしたが、ＭＩＭ等の非線形２端子素子とし
てもよいことは明らかである。
【００１６】(実施の形態２)図２は本発明のアクティブ
素子アレイ基板の製造方法の実施の形態２における各製
造工程ごとのアクティブ素子の構造を示す断面図であ
り、図中、１は透明絶縁性基板、２はゲート絶縁膜、３
ａはソース配線および電極、３ｂはドレイン電極、４は
層間絶縁膜、４ａはソース配線および電極３ａあるいは
ドレイン電極３ｂと画素電極５を接続するために形成さ
れた層間絶縁膜４のコンタクトホール、６は半導体膜、
７はゲート配線および電極、８はオーミックコンタクト
半導体膜、９はチャネルエッチングストッパ、10は密着
性増強剤雰囲気である。
素子アレイ基板の製造方法の実施の形態２における各製
造工程ごとのアクティブ素子の構造を示す断面図であ
り、図中、１は透明絶縁性基板、２はゲート絶縁膜、３
ａはソース配線および電極、３ｂはドレイン電極、４は
層間絶縁膜、４ａはソース配線および電極３ａあるいは
ドレイン電極３ｂと画素電極５を接続するために形成さ
れた層間絶縁膜４のコンタクトホール、６は半導体膜、
７はゲート配線および電極、８はオーミックコンタクト
半導体膜、９はチャネルエッチングストッパ、10は密着
性増強剤雰囲気である。
【００１７】以下、製造工程にしたがって説明する。ま
ず、図２(a)に示すように、スパッタリングによりガラ
ス基板等からなる透明絶縁基板１上に金属薄膜(例えば
アルミニウム)を堆積させ、次にゲ−トパタ−ンを得る
ためのレジストパタ−ンを形成しフォトリソグラフィー
によるエッチングによりゲ−ト配線および電極７を形成
する。次に、ゲート絶縁膜２として、例えばプラズマＣ
ＶＤ法により窒化シリコンを2000Å堆積し、次いで半導
体膜６として非晶質シリコンを、またチャネルエッチン
グストッパ９となる窒化シリコンをそれぞれ500Å、150
0Å連続的に堆積する。次に、ポジ型感光性レジストを
塗布し、フォトリソグラフィーによるエッチングにより
窒化シリコンのチャネルエッチングストッパ９を島状に
パターニングする。その後、ソース電極、ドレイン電極
と非晶質シリコンの半導体膜６とのコンタクトを良好に
行うためにプラズマＣＶＤにより不純物(例えば燐)を含
んだｎ＋シリコンのオーミックコンタクト半導体膜８を
500Å堆積する。次に、フォトリソグラフィーを用いて
非晶質シリコンの半導体膜６、不純物を含んだｎ＋シリ
コンの半導体膜８を同時にエッチングする。次に、ソー
ス電極および配線、およびドレイン電極となる金属(例
えばモリブデン)をスパッタ法により全面に堆積しフォ
トリソグラフィによりソース電極および配線３ａ、ドレ
イン電極３ｂを形成する。
ず、図２(a)に示すように、スパッタリングによりガラ
ス基板等からなる透明絶縁基板１上に金属薄膜(例えば
アルミニウム)を堆積させ、次にゲ−トパタ−ンを得る
ためのレジストパタ−ンを形成しフォトリソグラフィー
によるエッチングによりゲ−ト配線および電極７を形成
する。次に、ゲート絶縁膜２として、例えばプラズマＣ
ＶＤ法により窒化シリコンを2000Å堆積し、次いで半導
体膜６として非晶質シリコンを、またチャネルエッチン
グストッパ９となる窒化シリコンをそれぞれ500Å、150
0Å連続的に堆積する。次に、ポジ型感光性レジストを
塗布し、フォトリソグラフィーによるエッチングにより
窒化シリコンのチャネルエッチングストッパ９を島状に
パターニングする。その後、ソース電極、ドレイン電極
と非晶質シリコンの半導体膜６とのコンタクトを良好に
行うためにプラズマＣＶＤにより不純物(例えば燐)を含
んだｎ＋シリコンのオーミックコンタクト半導体膜８を
500Å堆積する。次に、フォトリソグラフィーを用いて
非晶質シリコンの半導体膜６、不純物を含んだｎ＋シリ
コンの半導体膜８を同時にエッチングする。次に、ソー
ス電極および配線、およびドレイン電極となる金属(例
えばモリブデン)をスパッタ法により全面に堆積しフォ
トリソグラフィによりソース電極および配線３ａ、ドレ
イン電極３ｂを形成する。
【００１８】この後、実施の形態１と同様、図２(b)に
示すように、基板を摂氏100度以上の温度で熱すること
なく、密着性増強剤雰囲気10に暴露させ、次に、図２
(c)に示すように、層間絶縁膜４として、例えばアクリ
ル樹脂を１μｍ〜３μｍ全面に塗布し、通常のフォトリ
ソグラフィープロセスにより、ソース電極および配線３
ａ、ドレイン電極３ｂと画素電極５とコンタクトをとる
ためのコンタクトホール４ａを形成する。次に、図２
(d)に示すように、画素電極となる透明導電膜(例えばイ
ンジウム錫酸化物)をスパッタ法により全面に堆積し、
フォトリソグラフィーによるエッチングにより所要の画
素電極５のパターンを得る。ここで、画素電極５はコン
タクトホール４ａを介してドレイン電極３ｂと接続され
る。
示すように、基板を摂氏100度以上の温度で熱すること
なく、密着性増強剤雰囲気10に暴露させ、次に、図２
(c)に示すように、層間絶縁膜４として、例えばアクリ
ル樹脂を１μｍ〜３μｍ全面に塗布し、通常のフォトリ
ソグラフィープロセスにより、ソース電極および配線３
ａ、ドレイン電極３ｂと画素電極５とコンタクトをとる
ためのコンタクトホール４ａを形成する。次に、図２
(d)に示すように、画素電極となる透明導電膜(例えばイ
ンジウム錫酸化物)をスパッタ法により全面に堆積し、
フォトリソグラフィーによるエッチングにより所要の画
素電極５のパターンを得る。ここで、画素電極５はコン
タクトホール４ａを介してドレイン電極３ｂと接続され
る。
【００１９】以上のように本実施の形態によれば、ＴＦ
Ｔアレイのプロセスで最も一般的に用いられているチャ
ネルストッパを用いてチャネルを形成するプロセスにお
いて、ソース配線および電極上あるいはドレイン電極上
の層間絶縁膜は良好な密着性を確保することができ、Ｔ
ＦＴアレイ基板の歩留まりおよび信頼性の低下を抑制す
ることができる。また、ゲート配線および電極、ソース
配線および電極、ドレイン電極の形成後塗布される厚い
層間絶縁膜は、他のトラジスタを構成している層による
段差をなくすことができると共にアクティブ素子および
層間絶縁膜にダメージを与えずに低抵抗、高透過率の画
素電極を形成でき、さらに、この層間絶縁膜には紫外線
感光性があるので、ソース配線および電極、ドレイン電
極と画素電極とを接続するためのコンタクトホール形成
を、通常のフォトリソグラフィー法によって行うことが
でき、画素電極がゲート配線および電極、ソース電極お
よび配線で形成される領域より拡がっても対向電極との
距離は一定となるため、液晶分子の動きも均一となり、
表示特性を均一化できる。さらにまた、ＴＦＴのゲート
絶縁膜として窒化シリコン膜を用いたことにより、良好
な絶縁特性とトランジスタ特性を得ることができる。な
お、以上の説明では、アクティブ素子をＴＦＴからなる
ものとしたが、ＭＩＭ等の非線形２端子素子としてもよ
いことは明らかである。
Ｔアレイのプロセスで最も一般的に用いられているチャ
ネルストッパを用いてチャネルを形成するプロセスにお
いて、ソース配線および電極上あるいはドレイン電極上
の層間絶縁膜は良好な密着性を確保することができ、Ｔ
ＦＴアレイ基板の歩留まりおよび信頼性の低下を抑制す
ることができる。また、ゲート配線および電極、ソース
配線および電極、ドレイン電極の形成後塗布される厚い
層間絶縁膜は、他のトラジスタを構成している層による
段差をなくすことができると共にアクティブ素子および
層間絶縁膜にダメージを与えずに低抵抗、高透過率の画
素電極を形成でき、さらに、この層間絶縁膜には紫外線
感光性があるので、ソース配線および電極、ドレイン電
極と画素電極とを接続するためのコンタクトホール形成
を、通常のフォトリソグラフィー法によって行うことが
でき、画素電極がゲート配線および電極、ソース電極お
よび配線で形成される領域より拡がっても対向電極との
距離は一定となるため、液晶分子の動きも均一となり、
表示特性を均一化できる。さらにまた、ＴＦＴのゲート
絶縁膜として窒化シリコン膜を用いたことにより、良好
な絶縁特性とトランジスタ特性を得ることができる。な
お、以上の説明では、アクティブ素子をＴＦＴからなる
ものとしたが、ＭＩＭ等の非線形２端子素子としてもよ
いことは明らかである。
【００２０】(実施の形態３)本実施の形態は、前記実施
の形態２に示したチャネルエッチングストッパを用いな
い場合の実施形態である。図３は本発明のアクティブ素
子アレイ基板の製造方法の実施の形態３における各製造
工程ごとのアクティブ素子の構造を示す断面図であり、
図中、１は透明絶縁性基板、２はゲート絶縁膜、３ａは
ソース配線および電極、３ｂはドレイン電極、４は層間
絶縁膜、４ａは前記ソース配線および電極あるいはドレ
イン電極と画素電極５を接続するために形成された前記
層間絶縁膜のコンタクトホール、６は半導体膜、７はゲ
ート配線および電極、８はオーミックコンタクト半導体
膜、10は密着性増強剤雰囲気である。
の形態２に示したチャネルエッチングストッパを用いな
い場合の実施形態である。図３は本発明のアクティブ素
子アレイ基板の製造方法の実施の形態３における各製造
工程ごとのアクティブ素子の構造を示す断面図であり、
図中、１は透明絶縁性基板、２はゲート絶縁膜、３ａは
ソース配線および電極、３ｂはドレイン電極、４は層間
絶縁膜、４ａは前記ソース配線および電極あるいはドレ
イン電極と画素電極５を接続するために形成された前記
層間絶縁膜のコンタクトホール、６は半導体膜、７はゲ
ート配線および電極、８はオーミックコンタクト半導体
膜、10は密着性増強剤雰囲気である。
【００２１】以下、製造工程にしたがって説明する。ま
ず、図３(a)に示すようにスパッタリングによりガラス
基板等からなる透明絶縁基板１上に金属薄膜(例えばア
ルミニウム)を堆積させ、次にゲ−トパタ−ンを得るた
めのレジストパタ−ンを形成し、フォトリソグラフィー
によるエッチングによりゲ−ト配線および電極７を形成
する。次に、ゲート絶縁膜２として、例えばプラズマＣ
ＶＤ法により窒化シリコンを2000Å堆積し、次いで半導
体膜６として非晶質シリコンを、さらにソース電極、ド
レイン電極と非晶質シリコンの半導体膜６とのコンタク
トを良好に行うための不純物(例えば燐)を含んだｎ＋シ
リコンの半導体膜８をそれぞれ2000Å、1000Å連続的に
堆積する。その後、ソース電極および配線、およびドレ
イン電極となる金属(例えばモリブデン)をスパッタ法に
より全面に堆積し、フォトリソグラフィーを用いて不純
物を含んだｎ＋シリコンの半導体膜８を同時に、かつエ
ッチング残りが生じないように半導体膜６の一部までエ
ッチングすることによりソース電極および配線３ａ、ド
レイン電極３ｂを形成する。
ず、図３(a)に示すようにスパッタリングによりガラス
基板等からなる透明絶縁基板１上に金属薄膜(例えばア
ルミニウム)を堆積させ、次にゲ−トパタ−ンを得るた
めのレジストパタ−ンを形成し、フォトリソグラフィー
によるエッチングによりゲ−ト配線および電極７を形成
する。次に、ゲート絶縁膜２として、例えばプラズマＣ
ＶＤ法により窒化シリコンを2000Å堆積し、次いで半導
体膜６として非晶質シリコンを、さらにソース電極、ド
レイン電極と非晶質シリコンの半導体膜６とのコンタク
トを良好に行うための不純物(例えば燐)を含んだｎ＋シ
リコンの半導体膜８をそれぞれ2000Å、1000Å連続的に
堆積する。その後、ソース電極および配線、およびドレ
イン電極となる金属(例えばモリブデン)をスパッタ法に
より全面に堆積し、フォトリソグラフィーを用いて不純
物を含んだｎ＋シリコンの半導体膜８を同時に、かつエ
ッチング残りが生じないように半導体膜６の一部までエ
ッチングすることによりソース電極および配線３ａ、ド
レイン電極３ｂを形成する。
【００２２】この後、実施の形態１と同様、図３(b)に
示すように基板を摂氏100度以上の温度に熱することな
く、密着性増強剤雰囲気10に暴露させる。次に、図３
(c)に示すように層間絶縁膜４として、例えばアクリル
樹脂を１μｍ〜３μｍ全面に塗布し、通常のフォトリソ
グラフィープロセスにより、ソース電極および配線３
ａ、ドレイン電極３ｂと画素電極５とコンタクトをとる
ためのコンタクトホール４ａを形成する。次に、図３
(d)に示すように画素電極となる透明導電膜(例えばイン
ジウム錫酸化物)をスパッタ法により全面に堆積し、フ
ォトリソグラフィーによるエッチングにより所要の画素
電極５のパターンを得る。ここで、画素電極５はコンタ
クトホール４ａを介してドレイン電極３ｂと接続され
る。
示すように基板を摂氏100度以上の温度に熱することな
く、密着性増強剤雰囲気10に暴露させる。次に、図３
(c)に示すように層間絶縁膜４として、例えばアクリル
樹脂を１μｍ〜３μｍ全面に塗布し、通常のフォトリソ
グラフィープロセスにより、ソース電極および配線３
ａ、ドレイン電極３ｂと画素電極５とコンタクトをとる
ためのコンタクトホール４ａを形成する。次に、図３
(d)に示すように画素電極となる透明導電膜(例えばイン
ジウム錫酸化物)をスパッタ法により全面に堆積し、フ
ォトリソグラフィーによるエッチングにより所要の画素
電極５のパターンを得る。ここで、画素電極５はコンタ
クトホール４ａを介してドレイン電極３ｂと接続され
る。
【００２３】以上のように本実施の形態によれば、チャ
ネルエッチングストッパを用いたプロセスよりもマスク
枚数を削減でき、パネルの歩留まりおよび生産性の向
上、およびコスト低減に効果的なチャネルストッパを用
いないＴＦＴアレイ基板の製造方法において、ソース配
線および電極上あるいはドレイン電極上の層間絶縁膜が
良好な密着性を確保でき、ＴＦＴアレイ基板の歩留まり
および信頼性の低下を抑制することができる外、前記実
施の形態２と同等の特徴がある。なお、以上の説明で
は、アクティブ素子をＴＦＴからなるものとしたが、Ｍ
ＩＭ等の非線形２端子素子としてもよいことは明らかで
ある。
ネルエッチングストッパを用いたプロセスよりもマスク
枚数を削減でき、パネルの歩留まりおよび生産性の向
上、およびコスト低減に効果的なチャネルストッパを用
いないＴＦＴアレイ基板の製造方法において、ソース配
線および電極上あるいはドレイン電極上の層間絶縁膜が
良好な密着性を確保でき、ＴＦＴアレイ基板の歩留まり
および信頼性の低下を抑制することができる外、前記実
施の形態２と同等の特徴がある。なお、以上の説明で
は、アクティブ素子をＴＦＴからなるものとしたが、Ｍ
ＩＭ等の非線形２端子素子としてもよいことは明らかで
ある。
【００２４】
【発明の効果】以上のように本発明によれば、アクティ
ブ素子の配線および電極、薄膜トランジスタにおいて
は、ソース配線および電極上あるいはドレイン電極上の
層間絶縁膜が良好な密着性を確保することができるた
め、ＴＦＴアレイ基板の歩留まりを向上でき、かつ信頼
性の確保を図ることができるという有利な効果が得られ
る。
ブ素子の配線および電極、薄膜トランジスタにおいて
は、ソース配線および電極上あるいはドレイン電極上の
層間絶縁膜が良好な密着性を確保することができるた
め、ＴＦＴアレイ基板の歩留まりを向上でき、かつ信頼
性の確保を図ることができるという有利な効果が得られ
る。
【図１】本発明のアクティブ素子アレイ基板の製造方法
の実施の形態１における各製造工程ごとのアクティブ素
子の構造を示す断面図である。
の実施の形態１における各製造工程ごとのアクティブ素
子の構造を示す断面図である。
【図２】本発明のアクティブ素子アレイ基板の製造方法
の実施の形態２における各製造工程ごとのアクティブ素
子の構造を示す断面図である。
の実施の形態２における各製造工程ごとのアクティブ素
子の構造を示す断面図である。
【図３】本発明のアクティブ素子アレイ基板の製造方法
の実施の形態３における各製造工程ごとのアクティブ素
子の構造を示す断面図である。
の実施の形態３における各製造工程ごとのアクティブ素
子の構造を示す断面図である。
【図４】従来のＴＦＴアレイ基板の製造方法における各
製造工程ごとのアレイ基板の構造を示す断面図である。
製造工程ごとのアレイ基板の構造を示す断面図である。
１…透明絶縁性基板、 ２…ゲ−ト絶縁膜、 ３…ソー
ス配線および電極あるいはドレイン電極、 ３ａ…ソー
ス配線および電極、 ３ｂ…ドレイン電極、 ４…層間
絶縁膜、 ４ａ…コンタクトホール、 ５…画素電極、
６…半導体膜、７…ゲート配線および電極、 ８…オ
ーミックコンタクト半導体膜、 ９…チャネルエッチン
グストッパ、 10…密着性増強剤雰囲気。
ス配線および電極あるいはドレイン電極、 ３ａ…ソー
ス配線および電極、 ３ｂ…ドレイン電極、 ４…層間
絶縁膜、 ４ａ…コンタクトホール、 ５…画素電極、
６…半導体膜、７…ゲート配線および電極、 ８…オ
ーミックコンタクト半導体膜、 ９…チャネルエッチン
グストッパ、 10…密着性増強剤雰囲気。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 田村 達彦 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 沖田 光隆 大阪府門真市大字門真1006番地 松下電器 産業株式会社内
Claims (5)
- 【請求項１】 ２枚の基板間に狭持された液晶を複数の
画素電極を介して駆動しその液晶により画像を表示する
液晶表示パネルにおける前記駆動用としての液晶表示パ
ネルを構成するアクティブ素子アレイ基板の製造方法で
あって、前記２枚の基板のうちの一方の基板上に、前記
駆動用のアクティブ素子を複数配列させる工程と、前記
アクティブ素子が配列された基板を密着性増強剤に暴露
する工程と、前記基板の全面に層間絶縁膜を塗布する工
程と、前記層間絶縁膜に対して所定のパターンを有する
フォトマスクにより露光現像し、前記パターンに対応し
て、各アクティブ素子に通ずるコンタクトホールを備え
て前記複数のアクティブ素子を覆う工程と、前記層間絶
縁膜の全面に画素電極材料を形成する工程と、前記画素
電極材料上に感光性レジストを塗布し露光現像した後、
前記レジストをマスクとしてエッチングし、前記コンタ
クトホールを通じて前記各アクティブ素子にそれぞれ接
続された画素電極を形成する工程を含むことを特徴とす
るアクティブ素子アレイ基板の製造方法。 - 【請求項２】 アクティブ素子は薄膜トランジスタで構
成され、そのドレイン電極は、鉄，コバルト，ニッケ
ル，クロム，チタン，モリブデンのうち少なくとも一つ
を含む材料であることを特徴とする請求項１記載のアク
ティブ素子アレイ基板の製造方法。 - 【請求項３】 層間絶縁膜には感光性有機膜が用いられ
ることを特徴とする請求項１または請求項２記載のアク
ティブ素子アレイ基板の製造方法。 - 【請求項４】 薄膜トランジスタのゲート絶縁膜には窒
化シリコン膜が用いられることを特徴とする請求項２ま
たは請求項３のアクティブ素子アレイ基板の製造方法。 - 【請求項５】 画素電極としてインジウム錫酸化物が用
いられることを特徴とする請求項１ないし請求項４のい
ずれか一つに記載のアクティブ素子アレイ基板の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23516397A JPH1172802A (ja) | 1997-08-29 | 1997-08-29 | アクティブ素子アレイ基板の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23516397A JPH1172802A (ja) | 1997-08-29 | 1997-08-29 | アクティブ素子アレイ基板の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1172802A true JPH1172802A (ja) | 1999-03-16 |
Family
ID=16981997
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23516397A Pending JPH1172802A (ja) | 1997-08-29 | 1997-08-29 | アクティブ素子アレイ基板の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1172802A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8324003B2 (en) | 2010-01-19 | 2012-12-04 | Samsung Display Co., Ltd. | Method for manufacturing a thin film transistor array panel |
| WO2013080261A1 (ja) * | 2011-11-30 | 2013-06-06 | パナソニック株式会社 | 表示パネル及び表示パネルの製造方法 |
| JPWO2013080261A1 (ja) * | 2011-11-30 | 2015-04-27 | パナソニック株式会社 | 表示パネル及び表示パネルの製造方法 |
-
1997
- 1997-08-29 JP JP23516397A patent/JPH1172802A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8324003B2 (en) | 2010-01-19 | 2012-12-04 | Samsung Display Co., Ltd. | Method for manufacturing a thin film transistor array panel |
| WO2013080261A1 (ja) * | 2011-11-30 | 2013-06-06 | パナソニック株式会社 | 表示パネル及び表示パネルの製造方法 |
| JPWO2013080261A1 (ja) * | 2011-11-30 | 2015-04-27 | パナソニック株式会社 | 表示パネル及び表示パネルの製造方法 |
| US9299728B2 (en) | 2011-11-30 | 2016-03-29 | Joled Inc. | Display panel and method for producing display panel |
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