WO2012017626A1 - 薄膜トランジスタ基板及びその製造方法並びに液晶表示パネル - Google Patents

薄膜トランジスタ基板及びその製造方法並びに液晶表示パネル Download PDF

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WO2012017626A1
WO2012017626A1 PCT/JP2011/004300 JP2011004300W WO2012017626A1 WO 2012017626 A1 WO2012017626 A1 WO 2012017626A1 JP 2011004300 W JP2011004300 W JP 2011004300W WO 2012017626 A1 WO2012017626 A1 WO 2012017626A1
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electrode
thin film
gate insulating
pixel electrodes
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PCT/JP2011/004300
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English (en)
French (fr)
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庸輔 神崎
齊藤　裕一
中谷　喜紀
岡本　哲也
雄大 高西
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シャープ株式会社
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Definitions

  • the present invention relates to a thin film transistor substrate, a manufacturing method thereof, and a liquid crystal display panel, and more particularly, to a thin film transistor substrate provided with an auxiliary capacitor, a manufacturing method thereof, and a liquid crystal display panel.
  • An active matrix liquid crystal display panel includes a TFT substrate in which, for each pixel, which is the minimum unit of an image, for example, a thin film transistor (hereinafter referred to as “TFT”) is provided as a switching element, and a TFT substrate And a liquid crystal layer sealed between the two substrates.
  • TFT substrate an auxiliary capacitor is provided for each pixel in order to stably hold the charge charged in the liquid crystal layer of each pixel, that is, the liquid crystal capacitor.
  • the TFT is, for example, a gate electrode provided on a substrate, a gate insulating film provided so as to cover the gate electrode, and a semiconductor provided on the gate insulating film so as to overlap the gate electrode.
  • the auxiliary capacitance is, for example, a capacitance line provided on the substrate, a gate insulating film provided so as to cover the capacitance line, and a capacitance provided on the gate insulating film so as to overlap the capacitance line.
  • an electrode for example, a drain electrode of a TFT.
  • a gate insulating film, a semiconductor layer (forming film), and a contact layer (pattern forming film) are formed so as to cover a gate line, a gate electrode, and a sustain electrode formed on an insulating substrate.
  • a conductive layer are sequentially deposited, and a photosensitive film is formed on the conductive layer by using an exposure method twice.
  • a semiconductor layer (forming film) and a contact layer (pattern are formed using the photosensitive film).
  • a film substrate and a conductor layer are etched in two stages to disclose a method for manufacturing a TFT substrate in which a data wiring, a source electrode, a semiconductor layer, a contact layer pattern, a drain electrode, and a storage capacitor conductor pattern are formed.
  • the storage capacitor corresponding to the auxiliary capacitor includes a storage electrode, a gate insulating film, a storage capacitor semiconductor layer, a storage capacitor contact layer pattern, and a storage capacitor. It is comprised by the laminated structure of the conductor pattern for capacitors.
  • the manufacturing method disclosed in Patent Document 1 in the manufacturing method of the TFT substrate in which the manufacturing process of forming the semiconductor layer, the source electrode, and the drain electrode using the same photomask is simplified, Since the semiconductor layer is disposed under the source electrode and the drain electrode, the semiconductor layer is stacked under the capacitor electrode (drain electrode) constituting the auxiliary capacitor.
  • the auxiliary capacitor configured by the laminated structure of the capacitor line, the gate insulating film, the semiconductor layer, and the drain electrode, not only the gate insulating film but also the semiconductor layer functions as a dielectric layer. Since the capacitance changes due to the MOS (Metal-Oxide-Semiconductor) structure, the potential of the pixel electrode is controlled via the auxiliary capacitance. For example, each pixel is composed of a bright sub-pixel and a dark sub-pixel. In a liquid crystal display panel having a multi-pixel structure, pixel electrodes are not controlled at a predetermined potential, and display defects such as flicker occur.
  • MOS Metal-Oxide-Semiconductor
  • the present invention has been made in view of such a point, and an object thereof is to suppress a change in the capacitance of the auxiliary capacitor caused by the semiconductor layer.
  • a pixel electrode is provided on a gate insulating film covering a capacitor line.
  • a thin film transistor substrate includes a plurality of pixel electrodes provided in a matrix, a plurality of thin film transistors provided for each of the pixel electrodes and connected to the pixel electrodes, and the pixel electrodes.
  • a plurality of auxiliary capacitors each provided, and each thin film transistor includes a gate electrode provided on the substrate, a gate insulating film provided so as to cover the gate electrode, and a gate insulating film provided on the gate insulating film
  • the gate insulating film provided so as to cover the capacitor line, and the conductive film is provided on the gate insulating film so as to overlap the capacitive line and is electrically connected to the drain electrode.
  • Each pixel electrode is provided.
  • each auxiliary capacitor includes a capacitor line provided in the same layer as the gate electrode with the same material, a gate insulating film provided so as to cover the capacitor line, and a capacitor line on the gate insulating film. Since each pixel electrode is provided so as to overlap, the area of the semiconductor layer overlapping the capacitor line via the gate insulating film is suppressed. Thereby, since the change of the electric capacity by a MOS structure is suppressed, the change of the electric capacity of the auxiliary capacity resulting from a semiconductor layer is suppressed.
  • the drain electrode is provided so as to overlap with the capacitor line, and has a non-pattern portion where the gate insulating film is exposed at a portion overlapping the capacitor line, and each pixel electrode is interposed via the non-pattern portion. And may be provided on the gate insulating film.
  • each pixel electrode is provided on the gate insulating film via the non-patterned portion of the drain electrode, so that the area of the semiconductor layer that overlaps the capacitor line via the gate insulating film is less than that of the drain electrode. Only the pattern portion is suppressed, and the change in electric capacity due to the MOS structure is specifically suppressed.
  • the non-patterned portion may be an opening provided in the drain electrode.
  • the non-patterned portion of the drain electrode is an opening provided in the drain electrode (for example, an end portion thereof), the area of the semiconductor layer overlapping the capacitor line through the gate insulating film is reduced. The amount of the opening is suppressed, and the change in the capacitance due to the MOS structure is specifically suppressed.
  • the drain electrode may be provided so as to be separated from the capacitance line in plan view.
  • the drain electrode since the drain electrode is provided so as to be separated from the capacitor line in plan view, the drain electrode does not overlap the capacitor line. As a result, the area of the semiconductor layer that overlaps the capacitor line through the gate insulating film becomes 0, so that the change in the capacitance due to the MOS structure is suppressed, and the change in the capacitance of the auxiliary capacitance caused by the semiconductor layer is also suppressed. Is done. Further, in each pixel, for example, the area of the drain electrode made of a light-shielding metal layer is suppressed, so that the aperture ratio of each pixel can be improved.
  • the semiconductor layer may be composed of an oxide semiconductor.
  • the semiconductor layer is formed of an oxide semiconductor, a TFT having good characteristics such as high mobility, high reliability, and low off-state current is realized.
  • the thin film transistor substrate manufacturing method includes a plurality of pixel electrodes provided in a matrix, a plurality of thin film transistors provided for each of the pixel electrodes and connected to the pixel electrodes, A plurality of auxiliary capacitors provided for each pixel electrode, wherein each of the thin film transistors includes a gate electrode provided on the substrate, a gate insulating film provided to cover the gate electrode, and the gate insulating film And a semiconductor layer in which a channel region is disposed so as to overlap the gate electrode, and the channel layer is disposed on the semiconductor layer so that the channel region is exposed and spaced apart from each other through the channel region.
  • a resist forming step of forming a resist pattern in which a region to be the channel region is thinly provided in a region to be the source electrode and the drain electrode, the metal conductive film exposed from the resist pattern, and a lower layer of the metal conductive film By etching the semiconductor film to be disposed, the resist pattern used in the first etching step and the first etching step for forming the source / drain formation layer to be the channel region, the source electrode, and the drain electrode are thinned. As a result, the source / drain formation layer is exposed so that the region serving as the channel region is exposed.
  • the metal conductive film exposed from the modified resist pattern is etched to form a semiconductor layer, a source electrode, and a drain electrode in which the channel region is disposed.
  • a contact hole is provided so as to reach the drain electrode, and protective insulation is provided so that a portion overlapping the capacitor line is exposed.
  • a pixel electrode forming step of forming an auxiliary capacitor is
  • the gate electrode and the capacitor line are formed on the substrate using the first photomask, and in the resist forming process, the gate electrode and the capacitor line are covered. Then, after sequentially forming the gate insulating film, the semiconductor film, and the metal conductive film, a resist pattern is formed on the metal conductive film by using a second photomask (which allows halftone exposure), for example, In the first etching step, the metal conductive film and the semiconductor film exposed from the resist pattern are etched to form a source / drain formation layer, and in the second etching step, the metal conductivity of the source / drain formation layer exposed by thinning the resist pattern.
  • a second photomask which allows halftone exposure
  • a source electrode and a drain electrode in which the channel region is disposed By etching the film to form a semiconductor layer, a source electrode and a drain electrode in which the channel region is disposed, A film transistor is formed, and in the protective insulating film forming step, for example, a protective insulating film having a contact hole reaching the drain electrode of the thin film transistor and exposing a portion overlapping the capacitor line is formed using a third photomask
  • the auxiliary capacitor is formed by forming the pixel electrode using the fourth photomask. Therefore, the thin film transistor substrate having the auxiliary capacitor using the four photomasks. Is manufactured.
  • each auxiliary capacitor has a capacitor line provided in the same layer as the gate electrode with the same material, a gate insulating film provided so as to cover the capacitor line, and a capacitor on the gate insulating film. Since each pixel electrode is provided so as to overlap the line, the area of the semiconductor layer overlapping the capacitor line through the gate insulating film is suppressed. Thereby, since the change of the electric capacity by a MOS structure is suppressed, the change of the electric capacity of the auxiliary capacity resulting from a semiconductor layer is suppressed.
  • the liquid crystal display panel according to the present invention is a liquid crystal display panel comprising a thin film transistor substrate and a counter substrate provided so as to face each other, and a liquid crystal layer provided between the thin film transistor substrate and the counter substrate.
  • the thin film transistor substrate is provided for each of the plurality of pixel electrodes provided in a matrix and for each of the pixel electrodes, and each of the plurality of thin film transistors connected to the pixel electrodes and for each of the pixel electrodes.
  • Each of the thin film transistors is provided with a gate electrode provided on the substrate, a gate insulating film provided so as to cover the gate electrode, and the gate electrode provided on the gate insulating film.
  • a semiconductor layer in which a channel region is disposed so as to overlap with the semiconductor layer, and the channel region provided on the semiconductor layer is exposed A source electrode and a drain electrode arranged so as to be separated from each other via the channel region, and each auxiliary capacitor includes a capacitor line provided in the same layer as the gate electrode by the same material, and the capacitor line
  • each auxiliary capacitor includes a capacitor line provided in the same layer as the gate electrode with the same material, a gate insulating film provided so as to cover the capacitor line, and a capacitor line on the gate insulating film. Since each pixel electrode is provided so as to overlap, the area of the semiconductor layer overlapping the capacitor line via the gate insulating film is suppressed.
  • the change in the capacitance due to the MOS structure is suppressed, so that in the thin film transistor substrate, the change in the capacitance of the auxiliary capacitance due to the semiconductor layer is suppressed, and in the liquid crystal display panel provided with the thin film transistor substrate, flicker, etc. The occurrence of display defects is suppressed.
  • the pixel electrode is provided on the gate insulating film covering the capacitor line, the change in the capacitance of the auxiliary capacitor due to the semiconductor layer can be suppressed.
  • FIG. 1 is a plan view of a TFT substrate according to the first embodiment.
  • FIG. 2 is a cross-sectional view of the TFT substrate along the line II-II in FIG.
  • FIG. 3 is a cross-sectional view of the TFT substrate along the line III-III in FIG.
  • FIG. 4 is a cross-sectional view of a liquid crystal display panel including the TFT substrate according to the first embodiment.
  • FIG. 5 is an equivalent circuit diagram of the TFT substrate according to the first embodiment.
  • FIG. 6 is a first explanatory view showing in cross section the manufacturing process of the TFT substrate according to the first embodiment.
  • FIG. 7 is a second explanatory diagram subsequent to FIG. 6, showing a manufacturing process of the TFT substrate according to the first embodiment in cross section.
  • FIG. 8 is a third explanatory diagram subsequent to FIG. 7, showing a manufacturing process of the TFT substrate according to the first embodiment in cross section.
  • FIG. 9 is a fourth explanatory view, following FIG. 8, illustrating a manufacturing process of the TFT substrate according to the first embodiment in cross section.
  • FIG. 10 is a plan view of the TFT substrate according to the second embodiment.
  • FIG. 11 is a cross-sectional view of the TFT substrate along the line XI-XI in FIG.
  • FIG. 12 is a plan view of the TFT substrate according to the third embodiment.
  • FIG. 13 is a cross-sectional view of the TFT substrate along the line XIII-XIII in FIG.
  • FIG. 14 is a plan view of the TFT substrate according to the fourth embodiment.
  • FIG. 15 is a cross-sectional view of the TFT substrate along the line XV-XV in FIG.
  • Embodiment 1 of the Invention 1 to 9 show Embodiment 1 of a TFT substrate, a manufacturing method thereof, and a liquid crystal display panel according to the present invention.
  • FIG. 1 is a plan view of the TFT substrate 20a of the present embodiment.
  • 2 and 3 are cross-sectional views of the TFT substrate 20a taken along lines II-II and III-III in FIG. 1, respectively.
  • FIG. 4 is a cross-sectional view of the liquid crystal display panel 50 including the TFT substrate 20a.
  • FIG. 5 is an equivalent circuit diagram of the TFT substrate 20a.
  • the liquid crystal display panel 50 includes a TFT substrate 20a and a counter substrate 30 provided so as to face each other, a liquid crystal layer 40 provided between the TFT substrate 20a and the counter substrate 30, and a TFT substrate. 20a and the counter substrate 30 are adhered to each other, and a sealing material (not shown) for sealing the liquid crystal layer 40 between the TFT substrate 20a and the counter substrate 30 is provided.
  • the TFT substrate 30a is provided between the insulating substrate 10, a plurality of gate lines 11a provided on the insulating substrate 10 so as to extend in parallel with each other, and between the gate lines 11a.
  • a plurality of capacitance lines 11b arranged so as to extend in parallel to each other, a plurality of source lines 14b provided so as to extend in parallel to each other in a direction orthogonal to each gate line 11a, each gate line 11a and each source
  • a plurality of TFTs 5 provided for each intersection of the lines 14b, that is, for each pixel, a protective insulating film 16a provided so as to cover each TFT 5, and a plurality provided in a matrix on the protective insulating film 16a Pixel electrodes 17a and an alignment film (not shown) provided so as to cover each pixel electrode 17a.
  • the TFT 5 is provided on the gate electrode 11aa provided on the insulating substrate 10, the gate insulating film 12 provided so as to cover the gate electrode 11aa, and the gate insulating film 12.
  • the gate electrode 11aa is a portion where each gate line 11a protrudes laterally.
  • the semiconductor layer 13a is made of, for example, an In—Ga—Zn—O-based oxide semiconductor such as InGaZnO 4 or In 2 Ga 2 ZnO 7 .
  • the source electrode 14ba is a portion where each source line 14b protrudes to the side as shown in FIG.
  • the drain electrode 14 ca is provided so as to overlap the capacitor line 11 b, and has an opening 14 cah as a non-pattern part in the portion overlapping the capacitor line 11 b. . Further, as shown in FIG. 3, the drain electrode 14ca has an edge portion of the opening portion 14cah connected to the pixel electrode 17a through a contact hole 16ah formed in the protective insulating film 16a.
  • the auxiliary capacitor 6a includes a fixed capacitor portion (see the upper portion of reference numeral 6a in FIG. 5) in which the capacitor line 11b and the pixel electrode 17a overlap with each other only through the gate insulating film 12.
  • the capacitor line 11b and the pixel electrode 17a are provided with a variable capacitor portion having a MOS structure (see a lower portion of the reference numeral 6a in FIG. 5) that overlaps with the gate insulating film 12, the semiconductor layer 13a, and the drain electrode 14ca.
  • the counter substrate 30 includes an insulating substrate (not shown), a black matrix (not shown) provided in a lattice shape on the insulating substrate, and a red layer, a green layer, a blue layer, and the like between the lattices of the black matrix.
  • the liquid crystal layer 40 is made of a nematic liquid crystal material having electro-optical characteristics.
  • the liquid crystal display panel 50 configured as described above applies a predetermined voltage for each pixel to the liquid crystal layer 40 disposed between each pixel electrode 17a on the TFT substrate 20a and the common electrode on the counter substrate 30, and the liquid crystal layer By changing the orientation state of 40, the transmittance of light transmitted through the panel is adjusted for each pixel, and an image is displayed.
  • FIG. 6 to FIG. 9 are explanatory views showing the manufacturing process of the TFT substrate 20a of this embodiment continuously in cross section.
  • the manufacturing method of this embodiment includes a gate layer forming step, a resist forming step, a first etching step, a second etching step, a protective insulating film forming step, and a pixel electrode forming step.
  • ⁇ Gate layer formation process> A titanium film (thickness of about 30 nm), an aluminum film (thickness of about 300 nm), a titanium film (thickness of about 150 nm), and the like are sequentially formed on the entire substrate of the insulating substrate 10 such as a glass substrate by, for example, sputtering. Then, after the metal laminated film is formed, the metal laminated film is patterned using the first photomask, so that the gate line 11a (see FIG. 1) and the gate electrode 11aa are formed as shown in FIG. And the capacitor line 11b is formed.
  • a silicon oxide film (having a thickness of about 300 nm) is formed on the entire substrate on which the gate line 11a, the gate electrode 11aa, and the capacitor line 11b are formed in the gate layer forming step by, for example, a CVD (Chemical Vapor Deposition) method. As shown in FIG. 6B, the gate insulating film 12 is formed.
  • an In—Ga—Zn—O-based semiconductor film 13 (thickness such as InGaZnO 4 ) is formed on the entire substrate on which the gate insulating film 12 has been formed, for example, by sputtering.
  • the photosensitive resin film can be exposed in halftone or gray tone.
  • a resist pattern Ra is formed by exposure, development and baking using a second photomask.
  • the region that becomes the channel region C becomes the source electrode 14ba and the drain electrode 14ca in the region that becomes the channel region C, the source electrode 14ba, and the drain electrode 14ca. It is formed to be thinner than the region.
  • a silicon oxide film (thickness of about 250 nm) or the like is formed on the entire substrate from which the resist pattern Rb has been removed, for example, by CVD, as shown in FIG. 16 is formed.
  • a photosensitive resin film thickness of about 2 ⁇ m
  • the photosensitive resin film is exposed, developed and baked using a third photomask. As shown in FIG. 9A, a resist pattern Rc is formed.
  • the inorganic insulating film 16 exposed from the resist pattern Rc is etched by, for example, dry etching or wet etching to form the protective insulating film 16a as shown in FIG. Remove by peeling.
  • ITO Indium Tin Oxide
  • the TFT substrate 20a can be manufactured as described above.
  • the gate electrode 11aa and the capacitor line 11b are formed on the insulating substrate 10 using the first photomask in the gate layer forming step. Then, in the resist formation step, after the gate insulating film 12, the semiconductor film 13, and the metal conductive film 14 are sequentially formed so as to cover the gate electrode 11aa and the capacitor line 11b, a second photo that can be subjected to halftone exposure.
  • a resist pattern Ra is formed on the metal conductive film 14 using a mask, and the metal conductive film 14 and the semiconductor film 13 exposed from the resist pattern Ra are etched to form a source / drain formation layer 15 in the first etching step.
  • the source / drain formation layer 1 in which the resist pattern Ra is thinned and exposed In the second etching step, the source / drain formation layer 1 in which the resist pattern Ra is thinned and exposed.
  • the metal conductive film 14a is etched to form the semiconductor layer 13a in which the channel region C is disposed, the source electrode 14ba, and the drain electrode 14ca, thereby forming the TFT 5.
  • the protective insulating film forming step the third photo Using a mask, a protective insulating film 16a having a contact hole 16ah reaching the drain electrode 14ca of the TFT 5 and exposing a portion overlapping the capacitor line 11b is formed, and a fourth photomask is used in the pixel electrode formation step.
  • each auxiliary capacitor 6a includes a capacitor line 11b provided in the same layer and the same material as the gate electrode 11aa, a gate insulating film 12 provided so as to cover the capacitor line 11b, Since each pixel electrode 17a is provided on the gate insulating film 12 so as to overlap with the capacitor line 11b, the area of the semiconductor layer 13a overlapping with the capacitor line 11b through the gate insulating film 12 can be suppressed. . Thereby, since the change in the electric capacity due to the MOS structure can be suppressed, the change in the electric capacity of the auxiliary capacitor 6a caused by the semiconductor layer 13a can be suppressed.
  • the change in the capacitance of the auxiliary capacitor 6a caused by the semiconductor layer 13a can be suppressed, so that the occurrence of display defects such as flicker is suppressed. can do.
  • the semiconductor layer 13a is made of an oxide semiconductor, a TFT 5 having good characteristics such as high mobility, high reliability, and low off-current can be realized. Can do.
  • FIG. 10 is a plan view of the TFT substrate 20b of this embodiment.
  • FIG. 11 is a cross-sectional view of the TFT substrate 20b taken along line XI-XI in FIG.
  • the same parts as those in FIGS. 1 to 9 are denoted by the same reference numerals, and detailed description thereof will be omitted.
  • the TFT substrate 20a is illustrated in which the end of the drain electrode 14ca is overlapped with the capacitor line 11b in each pixel.
  • the drain electrode 14cb is provided in each pixel.
  • An example of the TFT substrate 20b disposed so that the end of the TFT partially overlaps the capacitor line 11b is illustrated.
  • each TFT 5 includes a gate electrode 11aa provided on the insulating substrate 10, and a gate insulating film 12 provided so as to cover the gate electrode 11aa.
  • a source electrode 14ba and a drain electrode 14cb are provided.
  • a protective insulating film 16b is provided so as to cover each TFT 5, and a plurality of pixel electrodes 17b are provided in a matrix on the protective insulating film 16b. .
  • the drain electrode 14cb is provided so as to overlap a part of the capacitor line 11b (the lower side in FIG. 10), and the drain electrode 14cb is not exposed to a part overlapping the capacitor line 11b.
  • An opening 14cbh is provided as a pattern portion.
  • the edge of the opening 14cbh of the drain electrode 14cb is connected to the pixel electrode 17b via a contact hole 16bh formed in the protective insulating film 16b. ing.
  • the pixel electrode 17 b overlaps the capacitor line 11 b via the gate insulating film 12, thereby forming the auxiliary capacitor 6 b.
  • the auxiliary capacitor 6b includes a fixed capacitor portion in which the capacitor line 11b and the pixel electrode 17b overlap with each other only through the gate insulating film 12, and the capacitor line 11b and the pixel electrode 17b as a gate. And a variable capacitor portion having a MOS structure that overlaps with the insulating film 12, the semiconductor layer 13b, and the drain electrode 14cb.
  • the electric capacity of the variable capacitor unit is larger than that of the auxiliary capacitor 6a of the first embodiment. The capacity ratio is high.
  • the TFT substrate 20b having the above configuration can be manufactured by changing the pattern shape of the source / drain formation layer, the protective insulating film, and the like in the manufacturing method described in the first embodiment.
  • the pixel electrode 17b is provided on the gate insulating film 12 covering the capacitor line 11b, as in the first embodiment. A change in the capacitance of the auxiliary capacitor 6b due to the semiconductor layer 13b can be suppressed.
  • FIG. 12 is a plan view of the TFT substrate 20c of this embodiment.
  • FIG. 13 is a cross-sectional view of the TFT substrate 20c taken along line XIII-XIII in FIG.
  • the TFT substrates 20a and 20b are arranged so that the drain electrodes 14ca and 14cb overlap the capacitance line 11b. However, in the present embodiment, the drain electrode 14cc does not overlap the capacitance line 11b.
  • the disposed TFT substrate 20c is illustrated.
  • each TFT 5 includes a gate electrode 11aa provided on the insulating substrate 10, and a gate insulating film 12 provided so as to cover the gate electrode 11aa.
  • the semiconductor layer 13c provided on the gate insulating film 12 and provided with the channel region C so as to overlap the gate electrode 11aa and the semiconductor layer 13c provided on the semiconductor layer 13c so that the channel region C is exposed and separated from each other.
  • a source electrode 14ba and a drain electrode 14cc are provided.
  • a protective insulating film 16c is provided so as to cover each TFT 5, and a plurality of pixel electrodes 17c are provided in a matrix on the protective insulating film 16c. .
  • the drain electrode 14cc is provided so as to be separated from the capacitor line 11b in plan view, and the edge of the opening 14cch at the end thereof is a contact hole formed in the protective insulating film 16c. It is connected to the pixel electrode 17c through 16cha.
  • the pixel electrode 17 c overlaps the capacitor line 11 b through the opening 16 chb of the protective insulating film 16 c and the gate insulating film 12, thereby forming the auxiliary capacitor 6 c. ing.
  • the auxiliary capacitor 6c includes a fixed capacitor portion in which the capacitor line 11b and the pixel electrode 17b overlap with each other only through the insulating gate insulating film 12 and the protective insulating film 16c, and has the MOS structure described in the first and second embodiments. It does not have a variable capacitor.
  • the TFT substrate 20c having the above configuration can be manufactured by changing the pattern shape of the source / drain formation layer, the protective insulating film, and the like in the manufacturing method described in the first embodiment.
  • the pixel electrode 17c is provided on the gate insulating film 12 covering the capacitor line 11b, as in the first and second embodiments.
  • the area of the semiconductor layer 13c that overlaps the capacitor line 11b through the gate insulating film 12 is 0, a change in the capacitance of the auxiliary capacitor 6c caused by the semiconductor layer 13c is suppressed.
  • the aperture ratio of each pixel can be improved.
  • the auxiliary capacitor 6c in which the pixel electrode 17c is configured to overlap the capacitor line 11b through the opening 16chb of the protective insulating film 16c and the gate insulating film 12 is illustrated.
  • the pixel electrode may be configured to overlap the capacitor line 11b with the protective insulating film in which the opening 16chb is not formed and the gate insulating film 12 interposed therebetween.
  • FIG. 14 is a plan view of the TFT substrate 20d of this embodiment.
  • FIG. 15 is a cross-sectional view of the TFT substrate along the line XV-XV in FIG.
  • the TFT substrates 20a to 20c in which the source electrode and the drain electrode are stacked on the semiconductor layer are illustrated.
  • the source electrode and the drain electrode are partially stacked on the semiconductor layer.
  • An example of a TFT substrate 20d not present is illustrated.
  • each TFT 5 includes a gate electrode 11aa provided on the insulating substrate 10, and a gate insulating film 12 provided so as to cover the gate electrode 11aa.
  • the semiconductor layer 13a provided on the gate insulating film 12 and provided with the channel region C so as to overlap the gate electrode 11aa and the semiconductor layer 13a provided on the semiconductor layer 13a are exposed and spaced apart from each other.
  • a source electrode 14ba and a drain electrode 14cd are provided.
  • a protective insulating film 16d is provided so as to cover each TFT 5, and a plurality of pixel electrodes 17d are provided in a matrix on the protective insulating film 16d.
  • the drain electrode 14cd is connected to the pixel electrode 17d through a contact hole 16dha formed in the protective insulating film 16d.
  • the pixel electrode 17d overlaps the capacitor line 11b through the opening 16dhb of the protective insulating film 16d, the opening 13ah of the semiconductor layer 13a, and the gate insulating film 12.
  • the auxiliary capacitor 6d is configured.
  • the auxiliary capacitor 6d includes a fixed capacitor portion in which the capacitor line 11b and the pixel electrode 17d overlap only through the gate insulating film 12, and a MOS in which the capacitor line 11b and the pixel electrode 17d overlap through the gate insulating film 12 and the semiconductor layer 13a. And a variable capacitor portion having a structure.
  • the TFT substrate 20d having the above configuration can be manufactured by changing the pattern shape of the drain electrode, the protective insulating film, and the like in the manufacturing method described in the first embodiment.
  • the auxiliary capacitor 6d due to the semiconductor layer 13a is provided. A change in electric capacity can be suppressed.
  • each pixel is controlled to have a bright subpixel and a dark subpixel by controlling the potential of the pixel electrode through an auxiliary capacitor, for example.
  • the present invention can also be applied to a TFT substrate having a multi-pixel structure including pixels.
  • an In—Ga—Zn—O-based oxide semiconductor is exemplified as the semiconductor layer.
  • the present invention includes, for example, an In—Si—Zn—O-based, In—Al—Zn— O-based, Sn-Si-Zn-O-based, Sn-Al-Zn-O-based, Sn-Ga-Zn-O-based, Ga-Si-Zn-O-based, Ga-Al-Zn-O-based, In- Also applicable to oxide semiconductors such as Cu—Zn—O, Sn—Cu—Zn—O, Zn—O, In—O, and In—Zn—O, and silicon semiconductors such as amorphous silicon and polysilicon. can do.
  • a gate line, a gate electrode, a capacitor line, a source line, a source electrode, and a drain electrode having a stacked structure are exemplified.
  • the gate line, the gate electrode, the capacitor line, the source line, the source electrode, and the drain are illustrated.
  • the electrode may have a single layer structure.
  • the gate insulating film and the protective insulating film having a single layer structure are exemplified, but the gate insulating film and the protective insulating film may have a laminated structure.
  • the TFT substrate using the TFT electrode connected to the pixel electrode as the drain electrode has been exemplified.
  • the present invention is applied to the TFT substrate called the source electrode. Can also be applied.
  • the present invention can suppress a change in the capacitance of the auxiliary capacitor due to the semiconductor layer, and thus is useful for the TFT substrate constituting the liquid crystal display panel.

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Abstract

　本発明に係るＴＦＴ基板（２０ａ）は、マトリクス状に設けられた複数の画素電極（１７ａ）と、各画素電極（１７ａ）毎にそれぞれ設けられ、各画素電極（１７ａ）に接続された複数のＴＦＴと、各画素電極（１７ａ）毎にそれぞれ設けられた複数の補助容量（６ａ）とを備えたＴＦＴ基板（２０ａ）であって、各補助容量（６ａ）は、各ＴＦＴのゲート電極と同一層に同一材料により設けられた容量線（１１ｂ）と、容量線（１１ｂ）を覆うように設けられたゲート絶縁膜（１２）と、ゲート絶縁膜（１２）上に容量線（１１ｂ）に重なるように設けられ、ドレイン電極（１４ｃａ）に導通するように構成された各画素電極（１７ａ）とを備えている。

Description

薄膜トランジスタ基板及びその製造方法並びに液晶表示パネル
　本発明は、薄膜トランジスタ基板及びその製造方法並びに液晶表示パネルに関し、特に、補助容量が設けられた薄膜トランジスタ基板及びその製造方法並びに液晶表示パネルに関するものである。
　アクティブマトリクス駆動方式の液晶表示パネルは、画像の最小単位である各画素毎に、例えば、薄膜トランジスタ（Thin Film Transistor、以下、「ＴＦＴ」とも称する）がスイッチング素子として設けられたＴＦＴ基板と、ＴＦＴ基板に対向するように配置された対向基板と、両基板の間に封入された液晶層とを備えている。このＴＦＴ基板では、各画素の液晶層、すなわち、液晶容量に充電された電荷を安定に保持するために、各画素毎に補助容量が設けられている。ここで、ＴＦＴは、例えば、基板上に設けられたゲート電極と、ゲート電極を覆うように設けられたゲート絶縁膜と、ゲート絶縁膜上に設けられ、ゲート電極に重なるように配置された半導体層と、半導体層上に設けられ、互いに離間するように配置されたソース電極及びドレイン電極とにより構成されている。また、補助容量は、例えば、基板上に設けられた容量線と、容量線を覆うように設けられたゲート絶縁膜と、ゲート絶縁膜上に設けられ、容量線に重なるように配置された容量電極（例えば、ＴＦＴのドレイン電極）とにより構成されている。
　例えば、特許文献１には、絶縁基板上に形成されたゲート線、ゲート電極及び維持電極を覆うように、ゲート絶縁膜、半導体層（を形成する膜）、接触層（パターンを形成する膜）及び導電体層を順に蒸着し、導電体層上に２回の露光方法を用いて感光膜を形成した後に、感光膜を用いて半導体層（を形成する膜）、接触層（パターンを形成する膜）及び導電体層を２段階でエッチングして、データ配線、ソース電極、半導体層、接触層パターン、ドレイン電極及び維持蓄電器用導電体パターンを形成するＴＦＴ基板の製造方法が開示されている。
特開２００１－３１９８７６号公報
　ところで、特許文献１に開示された製造方法により製造されたＴＦＴ基板では、上記補助容量に相当する維持蓄電器が、維持電極、ゲート絶縁膜、維持蓄電器用半導体層、維持蓄電器用接触層パターン及び維持蓄電器用導電体パターンの積層構造により構成されている。ここで、特許文献１に開示された製造方法のように、半導体層とソース電極及びドレイン電極とを同一のフォトマスクを用いて形成する製造工程の簡略化を図ったＴＦＴ基板の製造方法では、ソース電極及びドレイン電極の下層に半導体層が配置するので、補助容量を構成する容量電極（ドレイン電極）の下層に半導体層が積層されてしまう。そうなると、容量線、ゲート絶縁膜、半導体層及びドレイン電極の積層構造により構成された補助容量では、ゲート絶縁膜だけでなく半導体層も誘電体層として機能することになり、ゲート絶縁膜と半導体層との間において、ＭＯＳ（Metal Oxide Semiconductor）構造による電気容量の変化が生じるので、補助容量を介して画素電極の電位を制御する、例えば、各画素が明副画素及び暗副画素により構成されたマルチ画素構造を有する液晶表示パネルでは、画素電極が所定の電位で制御されなくなり、フリッカーなどの表示不良が発生してしまう。
　本発明は、かかる点に鑑みてなされたものであり、その目的とするところは、半導体層に起因する補助容量の電気容量の変化を抑制することにある。
　上記目的を達成するために、本発明は、容量線を覆うゲート絶縁膜上に画素電極を設けるようにしたものである。
　具体的に本発明に係る薄膜トランジスタ基板は、マトリクス状に設けられた複数の画素電極と、上記各画素電極毎にそれぞれ設けられ、該各画素電極に接続された複数の薄膜トランジスタと、上記各画素電極毎にそれぞれ設けられた複数の補助容量とを備え、上記各薄膜トランジスタが、基板に設けられたゲート電極と、該ゲート電極を覆うように設けられたゲート絶縁膜と、該ゲート絶縁膜上に設けられ、上記ゲート電極に重なるようにチャネル領域が配置された半導体層と、該半導体層上に設けられ、上記チャネル領域が露出すると共に、該チャネル領域を介して互いに離間するように配置されたソース電極及びドレイン電極とを備えた薄膜トランジスタ基板であって、上記各補助容量は、上記ゲート電極と同一層に同一材料により設けられた容量線と、該容量線を覆うように設けられた上記ゲート絶縁膜と、該ゲート絶縁膜上に上記容量線に重なるように設けられ、上記ドレイン電極に導通するように構成された上記各画素電極とを備えていることを特徴とする。
　上記の構成によれば、半導体層上に、チャネル領域が露出すると共に、そのチャネル領域を介して互いに離間するようにソース電極及びドレイン電極が設けられているので、半導体層とソース電極及びドレイン電極とを同一のフォトマスクを用いて形成する製造方法により、薄膜トランジスタ基板が具体的に構成される。そして、その薄膜トランジスタ基板では、各補助容量が、ゲート電極と同一層に同一材料により設けられた容量線と、容量線を覆うように設けられたゲート絶縁膜と、ゲート絶縁膜上に容量線に重なるように設けられた各画素電極とを備えているので、ゲート絶縁膜を介して容量線に重なる半導体層の面積が抑制される。これにより、ＭＯＳ構造による電気容量の変化が抑制されるので、半導体層に起因する補助容量の電気容量の変化が抑制される。
　上記ドレイン電極は、上記容量線に重なるように設けられ、該容量線に重なる部分に、上記ゲート絶縁膜が露出する非パターン部を有し、上記各画素電極は、上記非パターン部を介して、上記ゲート絶縁膜上に設けられていてもよい。
　上記の構成によれば、各画素電極がドレイン電極の非パターン部を介してゲート絶縁膜上に設けられているので、ゲート絶縁膜を介して容量線に重なる半導体層の面積がドレイン電極の非パターン部の分だけ抑制され、ＭＯＳ構造による電気容量の変化が具体的に抑制される。
　上記非パターン部は、上記ドレイン電極に設けられた開口部であってもよい。
　上記の構成によれば、ドレイン電極の非パターン部がドレイン電極（の例えば端部）に設けられた開口部であるので、ゲート絶縁膜を介して容量線に重なる半導体層の面積がドレイン電極の開口部の分だけ抑制され、ＭＯＳ構造による電気容量の変化が具体的に抑制される。
　上記ドレイン電極は、上記容量線から平面視で離間するように設けられていもよい。
　上記の構成によれば、ドレイン電極が容量線から平面視で離間するように設けられているので、ドレイン電極が容量線に重ならないことになる。これにより、ゲート絶縁膜を介して容量線に重なる半導体層の面積が０になるので、ＭＯＳ構造による電気容量の変化が抑制されると共に、半導体層に起因する補助容量の電気容量の変化が抑制される。また、各画素において、例えば、遮光性を有する金属層により構成されたドレイン電極の面積が抑制されるので、各画素の開口率を向上させることが可能になる。
　上記半導体層は、酸化物半導体により構成されていてもよい。
　上記の構成によれば、半導体層が酸化物半導体により構成されているので、高移動度、高信頼性及び低オフ電流などの良好な特性を有するＴＦＴが実現する。
　また、本発明に係る薄膜トランジスタ基板の製造方法は、マトリクス状に設けられた複数の画素電極と、上記各画素電極毎にそれぞれ設けられ、該各画素電極に接続された複数の薄膜トランジスタと、上記各画素電極毎にそれぞれ設けられた複数の補助容量とを備え、上記各薄膜トランジスタが、基板に設けられたゲート電極と、該ゲート電極を覆うように設けられたゲート絶縁膜と、該ゲート絶縁膜上に設けられ、上記ゲート電極に重なるようにチャネル領域が配置された半導体層と、該半導体層上に設けられ、上記チャネル領域が露出すると共に、該チャネル領域を介して互いに離間するように配置されたソース電極及びドレイン電極とを備えた薄膜トランジスタ基板を製造する方法であって、基板上に上記ゲート電極、及び容量線を形成するゲート層形成工程と、上記形成されたゲート電極及び容量線を覆うように、上記ゲート絶縁膜、半導体膜及び金属導電膜を順に成膜した後に、該金属導電膜上に上記チャネル領域、ソース電極及びドレイン電極となる領域に該チャネル領域となる領域が薄肉に設けられたレジストパターンを形成するレジスト形成工程と、上記レジストパターンから露出する上記金属導電膜、及び該金属導電膜の下層に配置すする上記半導体膜をエッチングすることにより、上記チャネル領域、ソース電極及びドレイン電極となるソースドレイン形成層を形成する第１エッチング工程と、上記第１エッチング工程で用いたレジストパターンを薄肉化することにより、上記ソースドレイン形成層のうち、上記チャネル領域となる領域が露出するように該レジストパターンを変成した後に、該変成されたレジストパターンから露出する上記金属導電膜をエッチングすることにより、上記チャネル領域が配置された半導体層、ソース電極及びドレイン電極を形成して、上記各薄膜トランジスタを形成する第２エッチング工程と、上記第２エッチング工程で用いたレジストパターンを除去した後に、上記ドレイン電極に到達するようにコンタクトホールが設けられ、上記容量線に重なる部分が露出するように保護絶縁膜を形成する保護絶縁膜形成工程と、上記保護絶縁膜上に上記各画素電極を形成して、該各画素電極を上記ゲート絶縁膜を介して上記容量線に重ならせることにより、上記各補助容量を形成する画素電極形成工程とを備えることを特徴とする。
　上記の方法によれば、ゲート層形成工程において、例えば、第１のフォトマスクを用いて、基板上にゲート電極及び容量線を形成し、レジスト形成工程において、ゲート電極及び容量線を覆うように、ゲート絶縁膜、半導体膜及び金属導電膜を順に成膜した後に、例えば、（ハーフトーンの露光が可能な）第２のフォトマスクを用いて、金属導電膜上にレジストパターンを形成し、第１エッチング工程において、レジストパターンから露出する金属導電膜及び半導体膜をエッチングしてソースドレイン形成層を形成し、第２エッチング工程において、レジストパターンを薄肉化して露出させたソースドレイン形成層の金属導電膜をエッチングして、チャネル領域が配置された半導体層、ソース電極及びドレイン電極を形成することにより、薄膜トランジスタを形成し、保護絶縁膜形成工程において、例えば、第３のフォトマスクを用いて、薄膜トランジスタのドレイン電極に到達するコンタクトホールを有し、容量線に重なる部分が露出する保護絶縁膜を形成し、画素電極形成工程において、例えば、第４のフォトマスクを用いて、画素電極を形成することにより、補助容量を形成するので、４枚のフォトマスクを用いて、補助容量を備えた薄膜トランジスタ基板が製造される。そして、製造された薄膜トランジスタ基板では、各補助容量が、ゲート電極と同一層に同一材料により設けられた容量線と、容量線を覆うように設けられたゲート絶縁膜と、ゲート絶縁膜上に容量線に重なるように設けられた各画素電極とを備えているので、ゲート絶縁膜を介して容量線に重なる半導体層の面積が抑制される。これにより、ＭＯＳ構造による電気容量の変化が抑制されるので、半導体層に起因する補助容量の電気容量の変化が抑制される。
　また、本発明に係る液晶表示パネルは、互いに対向するように設けられた薄膜トランジスタ基板及び対向基板と、上記薄膜トランジスタ基板及び対向基板の間に設けられた液晶層とを備えた液晶表示パネルであって、上記薄膜トランジスタ基板は、マトリクス状に設けられた複数の画素電極と、上記各画素電極毎にそれぞれ設けられ、該各画素電極に接続された複数の薄膜トランジスタと、上記各画素電極毎にそれぞれ設けられた複数の補助容量とを備え、上記各薄膜トランジスタが、基板に設けられたゲート電極と、該ゲート電極を覆うように設けられたゲート絶縁膜と、該ゲート絶縁膜上に設けられ、上記ゲート電極に重なるようにチャネル領域が配置された半導体層と、該半導体層上に設けられ、上記チャネル領域が露出すると共に、該チャネル領域を介して互いに離間するように配置されたソース電極及びドレイン電極とを備え、上記各補助容量は、上記ゲート電極と同一層に同一材料により設けられた容量線と、該容量線を覆うように設けられた上記ゲート絶縁膜と、該ゲート絶縁膜上に上記容量線に重なるように設けられ、上記ドレイン電極に導通するように構成された上記各画素電極とを備えていることを特徴とする。
　上記の構成によれば、薄膜トランジスタ基板において、半導体層上に、チャネル領域が露出すると共に、そのチャネル領域を介して互いに離間するようにソース電極及びドレイン電極が設けられているので、半導体層とソース電極及びドレイン電極とを同一のフォトマスクを用いて形成する製造方法により、薄膜トランジスタ基板が具体的に構成される。そして、その薄膜トランジスタ基板では、各補助容量が、ゲート電極と同一層に同一材料により設けられた容量線と、容量線を覆うように設けられたゲート絶縁膜と、ゲート絶縁膜上に容量線に重なるように設けられた各画素電極とを備えているので、ゲート絶縁膜を介して容量線に重なる半導体層の面積が抑制される。これにより、ＭＯＳ構造による電気容量の変化が抑制されるので、薄膜トランジスタ基板において、半導体層に起因する補助容量の電気容量の変化が抑制されると共に、薄膜トランジスタ基板を備えた液晶表示パネルにおいて、フリッカーなどの表示不良の発生が抑制される。
　本発明によれば、容量線を覆うゲート絶縁膜上に画素電極が設けられているので、半導体層に起因する補助容量の電気容量の変化を抑制することができる。
図１は、実施形態１に係るＴＦＴ基板の平面図である。 図２は、図１中のII－II線に沿ったＴＦＴ基板の断面図である。 図３は、図１中のIII－III線に沿ったＴＦＴ基板の断面図である。 図４は、実施形態１に係るＴＦＴ基板を備えた液晶表示パネルの断面図である。 図５は、実施形態１に係るＴＦＴ基板の等価回路図である。 図６は、実施形態１に係るＴＦＴ基板の製造工程を断面で示す第１の説明図である。 図７は、実施形態１に係るＴＦＴ基板の製造工程を断面で示す図６に続く第２の説明図である。 図８は、実施形態１に係るＴＦＴ基板の製造工程を断面で示す図７に続く第３の説明図である。 図９は、実施形態１に係るＴＦＴ基板の製造工程を断面で示す図８に続く第４の説明図である。 図１０は、実施形態２に係るＴＦＴ基板の平面図である。 図１１は、図１０中のXI－XI線に沿ったＴＦＴ基板の断面図である。 図１２は、実施形態３に係るＴＦＴ基板の平面図である。 図１３は、図１２中のXIII－XIII線に沿ったＴＦＴ基板の断面図である。 図１４は、実施形態４に係るＴＦＴ基板の平面図である。 図１５は、図１４中のXV－XV線に沿ったＴＦＴ基板の断面図である。
　以下、本発明の実施形態を図面に基づいて詳細に説明する。なお、本発明は、以下の各実施形態に限定されるものではない。
　《発明の実施形態１》
　図１～図９は、本発明に係るＴＦＴ基板及びその製造方法並びに液晶表示パネルの実施形態１を示している。具体的に、図１は、本実施形態のＴＦＴ基板２０ａの平面図である。そして、図２及び図３は、図１中のII－II線及びIII－III線にそれぞれ沿ったＴＦＴ基板２０ａの断面図である。また、図４は、ＴＦＴ基板２０ａを備えた液晶表示パネル５０の断面図である。さらに、図５は、ＴＦＴ基板２０ａの等価回路図である。
　液晶表示パネル５０は、図４に示すように、互いに対向するように設けられたＴＦＴ基板２０ａ及び対向基板３０と、ＴＦＴ基板２０ａ及び対向基板３０の間に設けられた液晶層４０と、ＴＦＴ基板２０ａ及び対向基板３０を互いに接着すると共に、ＴＦＴ基板２０ａ及び対向基板３０の間に液晶層４０を封入するためのシール材（不図示）とを備えている。
　ＴＦＴ基板３０ａは、図１～図５に示すように、絶縁基板１０と、絶縁基板１０上に互いに平行に延びるように設けられた複数のゲート線１１ａと、各ゲート線１１ａの間にそれぞれ設けられ、互いに平行に延びるように配置された複数の容量線１１ｂと、各ゲート線１１ａと直交する方向に互いに平行に延びるように設けられた複数のソース線１４ｂと、各ゲート線１１ａ及び各ソース線１４ｂの交差部分毎、すなわち、各画素毎にそれぞれ設けられた複数のＴＦＴ５と、各ＴＦＴ５を覆うように設けられた保護絶縁膜１６ａと、保護絶縁膜１６ａ上にマトリクス状に設けられた複数の画素電極１７ａと、各画素電極１７ａを覆うように設けられた配向膜（不図示）とを備えている。
　ＴＦＴ５は、図１及び図２に示すように、絶縁基板１０上に設けられたゲート電極１１ａａと、ゲート電極１１ａａを覆うように設けられたゲート絶縁膜１２と、ゲート絶縁膜１２上に設けられ、ゲート電極１１ａａに重なるようにチャネル領域Ｃが配置された半導体層１３ａと、半導体層１３ａ上に設けられ、チャネル領域Ｃが露出すると共に、互いに離間するように配置されたソース電極１４ｂａ及びドレイン電極１４ｃａとを備えている。
　ゲート電極１１ａａは、図１に示すように、各ゲート線１１ａが側方に突出した部分である。
　半導体層１３ａは、例えば、ＩｎＧａＺｎＯ4やＩｎ2Ｇａ2ＺｎＯ７などのＩｎ－Ｇａ－Ｚｎ－Ｏ系の酸化物半導体により構成されている。
　ソース電極１４ｂａは、図１に示すように、各ソース線１４ｂが側方に突出した部分である。
　ドレイン電極１４ｃａは、その端部が、図１及び図３に示すように、容量線１１ｂに重なるように設けられ、その容量線１１ｂに重なる部分に非パターン部として開口部１４ｃａｈを有している。また、ドレイン電極１４ｃａは、図３に示すように、その開口部１４ｃａｈの縁部が、保護絶縁膜１６ａに形成されたコンタクトホール１６ａｈを介して、画素電極１７ａに接続されている。
　画素電極１７ａは、図１及び図３に示すように、ゲート絶縁膜１２を介して、容量線１１ｂに重なることにより、補助容量６ａを構成している。ここで、補助容量６ａは、図５に示すように、容量線１１ｂ及び画素電極１７ａがゲート絶縁膜１２だけを介して重なる固定コンデンサー部（図５中の符号６ａの上側部分を参照）と、容量線１１ｂ及び画素電極１７ａがゲート絶縁膜１２、半導体層１３ａ及びドレイン電極１４ｃａを介して重なるＭＯＳ構造の可変コンデンサー部（図５中の符号６ａの下側部分を参照）とを備えている。
　対向基板３０は、絶縁基板（不図示）と、その絶縁基板上に格子状に設けられたブラックマトリクス（不図示）と、そのブラックマトリクスの各格子間に赤色層、緑色層及び青色層などがそれぞれ設けられたカラーフィルター（不図示）と、それらのブラックマトリクス及びカラーフィルターを覆うように設けられた共通電極（不図示）と、その共通電極を覆うように設けられた配向膜（不図示）とを備えている。
　液晶層４０は、電気光学特性を有するネマチックの液晶材料などにより構成されている。
　上記構成の液晶表示パネル５０は、ＴＦＴ基板２０ａ上の各画素電極１７ａと対向基板３０上の共通電極との間に配置する液晶層４０に各画素毎に所定の電圧を印加して、液晶層４０の配向状態を変えることにより、各画素毎にパネル内を透過する光の透過率を調整して、画像を表示するように構成されている。
　次に、本実施形態のＴＦＴ基板２０ａを製造する方法について、図６～図９を用いて説明する。ここで、図６～図９は、本実施形態のＴＦＴ基板２０ａの製造工程を連続的に断面で示す説明図である。具体的に、図６～図９では、図中左側の領域が図２の断面図に対応し、図中右側の領域が図３の断面図に対応する。なお、本実施形態の製造方法は、ゲート層形成工程、レジスト形成工程、第１エッチング工程、第２エッチング工程、保護絶縁膜形成工程及び画素電極形成工程を備える。
　＜ゲート層形成工程＞
　ガラス基板などの絶縁基板１０の基板全体に、例えば、スパッタリング法により、チタン膜（厚さ３０ｎｍ程度）、アルミニウム膜（厚さ３００ｎｍ程度）及びチタン膜（厚さ１５０ｎｍ程度）などを順に成膜して、金属積層膜を形成した後に、その金属積層膜を第１のフォトマスクを用いてパターニングすることにより、図６（ａ）に示すように、ゲート線１１ａ（図１参照）、ゲート電極１１ａａ及び容量線１１ｂを形成する。
　＜レジスト形成工程＞
　まず、上記ゲート層形成工程でゲート線１１ａ、ゲート電極１１ａａ及び容量線１１ｂが形成された形成された基板全体に、例えば、ＣＶＤ（Chemical Vapor Deposition）法により、酸化シリコン膜（厚さ３００ｎｍ程度）などを成膜することにより、図６（ｂ）に示すように、ゲート絶縁膜１２を形成する。
　続いて、ゲート絶縁膜１２が形成された基板全体に、図６（ｃ）に示すように、例えば、スパッタリング法により、ＩｎＧａＺｎＯ4などのＩｎ－Ｇａ－Ｚｎ－Ｏ系の半導体膜１３（厚さ５０ｎｍ程度）、並びにチタン膜（厚さ１００ｎｍ程度）及びアルミニウム膜（厚さ３００ｎｍ程度）が順に積層された金属導電膜１４を順に成膜する。
　さらに、半導体膜１３及び金属導電膜１４が成膜された基板全体に、感光性樹脂膜（厚さ２μｍ程度）を塗布した後に、その感光性樹脂膜をハーフトーン又はグレイトーンの露光が可能な第２のフォトマスクを用いる露光、現像及び焼成することにより、図７（ａ）に示すように、レジストパターンＲａを形成する。ここで、レジストパターンＲａは、図７（ａ）に示すように、チャネル領域Ｃ、ソース電極１４ｂａ及びドレイン電極１４ｃａとなる領域に、チャネル領域Ｃとなる領域がソース電極１４ｂａ及びドレイン電極１４ｃａとなる領域よりも薄肉になるように形成する。
　＜第１エッチング工程＞
　上記レジスト形成工程で形成されたレジストパターンＲａから露出する金属導電膜１４及びその下層の半導体膜１３をドライエッチング又はウエットエッチングでエッチングすることにより、図７（ｂ）に示すように、半導体層１３ａ及び金属導電膜１４ａからなるソースドレイン形成層１５を形成する。
　＜第２エッチング工程＞
　まず、上記第１エッチング工程で用いたレジストパターンＲａをＯ２プラズマなどを用いてアッシングすることにより、図７（ｃ）に示すように、ソースドレイン形成層１５の金属導電膜１４ａが露出するようにレジストパターンＲａを薄肉化して、レジストパターンＲｂに変成する。
　続いて、レジストパターンＲｂから露出する金属導電膜１４ａをドライエッチング又はウエットエッチングでエッチングすることにより、図８（ａ）に示すように、チャネル領域Ｃが配置された半導体層１３ａ、ソース線１４ｂ（図１参照）、ソース電極１４ｂａ及びドレイン電極１４ｃａを形成して、ＴＦＴ５を形成する。
　＜保護絶縁膜形成工程＞
　まず、図８（ｂ）に示すように、上記第２エッチング工程でＴＦＴ５ａが形成された基板からレジストパターンＲｂを剥離により除去する。
　続いて、レジストパターンＲｂが除去された基板全体に、例えば、ＣＶＤ法により、酸化シリコン膜（厚さ２５０ｎｍ程度）などを成膜することにより、図８（ｃ）に示すように、無機絶縁膜１６を形成する。
　そして、無機絶縁膜１６が形成された基板全体に、感光性樹脂膜（厚さ２μｍ程度）を塗布した後に、その感光性樹脂膜を第３のフォトマスクを用いる露光、現像及び焼成することにより、図９（ａ）に示すように、レジストパターンＲｃを形成する。
　さらに、レジストパターンＲｃから露出する無機絶縁膜１６を、例えば、ドライエッチング又はウエットエッチングでエッチングすることにより、図９（ｂ）に示すように、保護絶縁膜１６ａを形成した後に、レジストパターンＲｃを剥離により除去する。
　＜画素電極形成工程＞
　上記保護絶縁膜形成工程で層間絶縁膜１６ａが形成された基板全体に、例えば、スパッタリング法により、ＩＴＯ（Indium Tin Oxide）膜（厚さ１００ｎｍ程度）などの透明導電膜を成膜した後に、その透明導電膜を第４のフォトマスクを用いてパターニングすることにより、図９（ｃ）に示すように、画素電極１７ａを形成する。
　以上のようにして、ＴＦＴ基板２０ａを製造することができる。
　以上説明したように、本実施形態のＴＦＴ基板２０ａ及びその製法方法によれば、ゲート層形成工程において、第１のフォトマスクを用いて、絶縁基板１０上にゲート電極１１ａａ及び容量線１１ｂを形成し、レジスト形成工程において、ゲート電極１１ａａ及び容量線１１ｂを覆うように、ゲート絶縁膜１２、半導体膜１３及び金属導電膜１４を順に成膜した後に、ハーフトーンの露光が可能な第２のフォトマスクを用いて、金属導電膜１４上にレジストパターンＲａを形成し、第１エッチング工程において、レジストパターンＲａから露出する金属導電膜１４及び半導体膜１３をエッチングしてソースドレイン形成層１５を形成し、第２エッチング工程において、レジストパターンＲａを薄肉化して露出させたソースドレイン形成層１５の金属導電膜１４ａをエッチングして、チャネル領域Ｃが配置された半導体層１３ａ、ソース電極１４ｂａ及びドレイン電極１４ｃａを形成することにより、ＴＦＴ５を形成し、保護絶縁膜形成工程において、第３のフォトマスクを用いて、ＴＦＴ５のドレイン電極１４ｃａに到達するコンタクトホール１６ａｈを有し、容量線１１ｂに重なる部分が露出する保護絶縁膜１６ａを形成し、画素電極形成工程において、第４のフォトマスクを用いて、画素電極１７ａを形成することにより、補助容量６ａを形成するので、４枚のフォトマスクを用いて、補助容量６ａを備えたＴＦＴ基板２０ａを製造することができる。そして、製造されたＴＦＴ基板２０ａでは、各補助容量６ａが、ゲート電極１１ａａと同一層に同一材料により設けられた容量線１１ｂと、容量線１１ｂを覆うように設けられたゲート絶縁膜１２と、ゲート絶縁膜１２上に容量線１１ｂに重なるように設けられた各画素電極１７ａとを備えているので、ゲート絶縁膜１２を介して容量線１１ｂに重なる半導体層１３ａの面積を抑制することができる。これにより、ＭＯＳ構造による電気容量の変化を抑制することができるので、半導体層１３ａに起因する補助容量６ａの電気容量の変化を抑制することができる。
　また、本実施形態の液晶表示パネル５０によれば、ＴＦＴ基板２０ａにおいて、半導体層１３ａに起因する補助容量６ａの電気容量の変化を抑制することができるので、フリッカーなどの表示不良の発生を抑制することができる。
　また、本実施形態のＴＦＴ基板２０ａによれば、半導体層１３ａが酸化物半導体により構成されているので、高移動度、高信頼性及び低オフ電流などの良好な特性を有するＴＦＴ５を実現することができる。
　《発明の実施形態２》
　図１０は、本実施形態のＴＦＴ基板２０ｂの平面図である。そして、図１１は、図１０中のXI－XI線に沿ったＴＦＴ基板２０ｂの断面図である。なお、以下の各実施形態において、図１～図９と同じ部分については同じ符号を付して、その詳細な説明を省略する。
　上記実施形態１では、各画素において、ドレイン電極１４ｃａの端部が容量線１１ｂに全体的に重なるように配置されたＴＦＴ基板２０ａを例示したが、本実施形態では、各画素において、ドレイン電極１４ｃｂの端部が容量線１１ｂに部分的に重なるように配置されたＴＦＴ基板２０ｂを例示する。
　具体的にＴＦＴ基板２０ｂでは、図１０及び図１１に示すように、各ＴＦＴ５が、絶縁基板１０上に設けられたゲート電極１１ａａと、ゲート電極１１ａａを覆うように設けられたゲート絶縁膜１２と、ゲート絶縁膜１２上に設けられ、ゲート電極１１ａａに重なるようにチャネル領域Ｃが配置された半導体層１３ｂと、半導体層１３ｂ上に設けられ、チャネル領域Ｃが露出すると共に、互いに離間するように配置されたソース電極１４ｂａ及びドレイン電極１４ｃｂとを備えている。
　また、ＴＦＴ基板２０ｂでは、図１０及び図１１に示すように、各ＴＦＴ５を覆うように保護絶縁膜１６ｂが設けられ、保護絶縁膜１６ｂ上に複数の画素電極１７ｂがマトリクス状に設けられている。
　ドレイン電極１４ｃｂは、その端部が、図１０及び図１１に示すように、容量線１１ｂの一部（図１０中の下方側）に重なるように設けられ、その容量線１１ｂに重なる部分に非パターン部として開口部１４ｃｂｈを有している。そして、ＴＦＴ基板２０ｂでは、図１０及び図１１に示すように、ドレイン電極１４ｃｂの開口部１４ｃｂｈの縁部が、保護絶縁膜１６ｂに形成されたコンタクトホール１６ｂｈを介して、画素電極１７ｂに接続されている。ここで、画素電極１７ｂは、図１０及び図１１に示すように、ゲート絶縁膜１２を介して、容量線１１ｂに重なることにより、補助容量６ｂを構成している。なお、補助容量６ｂは、上記実施形態１の補助容量６ａと同様に、容量線１１ｂ及び画素電極１７ｂがゲート絶縁膜１２だけを介して重なる固定コンデンサー部と、容量線１１ｂ及び画素電極１７ｂがゲート絶縁膜１２、半導体層１３ｂ及びドレイン電極１４ｃｂを介して重なるＭＯＳ構造の可変コンデンサー部とを備えている。そして、補助容量６ｂでは、上記実施形態１の補助容量６ａよりも容量線１１ｂに重なるドレイン電極１４ｃｂの開口部１４ｃｂｈの面積が小さいので、上記実施形態１の補助容量６ａよりも可変コンデンサー部の電気容量の比率が高くなっている。
　上記構成のＴＦＴ基板２０ｂは、上記実施形態１で説明した製造方法において、ソースドレイン形成層や保護絶縁膜などのパターン形状を変更することにより、製造することができる。
　以上説明したように、本実施形態のＴＦＴ基板２０ｂ及びその製法方法によれば、上記実施形態１と同様に、容量線１１ｂを覆うゲート絶縁膜１２上に画素電極１７ｂが設けられているので、半導体層１３ｂに起因する補助容量６ｂの電気容量の変化を抑制することができる。
　《発明の実施形態３》
　図１２は、本実施形態のＴＦＴ基板２０ｃの平面図である。そして、図１３は、図１２中のXIII－XIII線に沿ったＴＦＴ基板２０ｃの断面図である。
　上記各実施形態では、ドレイン電極１４ｃａ及び１４ｃｂが容量線１１ｂにそれぞれ重なるように配置されたＴＦＴ基板２０ａ及び２０ｂを例示したが、本実施形態では、ドレイン電極１４ｃｃが容量線１１ｂに重ならないように配置されたＴＦＴ基板２０ｃを例示する。
　具体的にＴＦＴ基板２０ｃでは、図１２及び図１３に示すように、各ＴＦＴ５が、絶縁基板１０上に設けられたゲート電極１１ａａと、ゲート電極１１ａａを覆うように設けられたゲート絶縁膜１２と、ゲート絶縁膜１２上に設けられ、ゲート電極１１ａａに重なるようにチャネル領域Ｃが配置された半導体層１３ｃと、半導体層１３ｃ上に設けられ、チャネル領域Ｃが露出すると共に、互いに離間するように配置されたソース電極１４ｂａ及びドレイン電極１４ｃｃとを備えている。
　また、ＴＦＴ基板２０ｃでは、図１２及び図１３に示すように、各ＴＦＴ５を覆うように保護絶縁膜１６ｃが設けられ、保護絶縁膜１６ｃ上に複数の画素電極１７ｃがマトリクス状に設けられている。
　ドレイン電極１４ｃｃは、図１２及び図１３に示すように、容量線１１ｂから平面視で離間するように設けられ、その端部の開口部１４ｃｃｈの縁部が保護絶縁膜１６ｃに形成されたコンタクトホール１６ｃｈａを介して画素電極１７ｃに接続されている。ここで、画素電極１７ｃは、図１２及び図１３に示すように、保護絶縁膜１６ｃの開口部１６ｃｈｂ、及びゲート絶縁膜１２を介して、容量線１１ｂに重なることにより、補助容量６ｃを構成している。なお、補助容量６ｃは、容量線１１ｂ及び画素電極１７ｂが絶縁性のゲート絶縁膜１２及び保護絶縁膜１６ｃだけを介して重なる固定コンデンサー部を備え、上記実施形態１及び２で説明したＭＯＳ構造の可変コンデンサー部を備えていない。
　上記構成のＴＦＴ基板２０ｃは、上記実施形態１で説明した製造方法において、ソースドレイン形成層や保護絶縁膜などのパターン形状を変更することにより、製造することができる。
　以上説明したように、本実施形態のＴＦＴ基板２０ｃ及びその製法方法によれば、上記実施形態１及び２と同様に、容量線１１ｂを覆うゲート絶縁膜１２上に画素電極１７ｃが設けられ、実施形態１及び２とは異なり、ゲート絶縁膜１２を介して容量線１１ｂに重なる半導体層１３ｃの面積が０になっているので、半導体層１３ｃに起因する補助容量６ｃの電気容量の変化を抑制することができると共に、各画素において、遮光性を有する金属層により構成されたドレイン電極１４ｃｃの面積を抑制することができるので、各画素の開口率を向上させることができる。
　なお、本実施形態では、画素電極１７ｃが保護絶縁膜１６ｃの開口部１６ｃｈｂ及びゲート絶縁膜１２を介して容量線１１ｂに重なって構成された補助容量６ｃを例示したが、この補助容量は、例えば、画素電極が、開口部１６ｃｈｂが形成されていない保護絶縁膜、及びゲート絶縁膜１２を介して容量線１１ｂに重なった構成であってもよい。
　《発明の実施形態４》
　図１４は、本実施形態のＴＦＴ基板２０ｄの平面図である。そして、図１５は、図１４中のXV－XV線に沿ったＴＦＴ基板の断面図である。
　上記各実施形態では、半導体層上にソース電極及びドレイン電極が積層されたＴＦＴ基板２０ａ～２０ｃを例示したが、本実施形態では、半導体層上にソース電極及びドレイン電極が部分的に積層されていないＴＦＴ基板２０ｄを例示する。
　具体的にＴＦＴ基板２０ｄでは、図１４及び図１５に示すように、各ＴＦＴ５が、絶縁基板１０上に設けられたゲート電極１１ａａと、ゲート電極１１ａａを覆うように設けられたゲート絶縁膜１２と、ゲート絶縁膜１２上に設けられ、ゲート電極１１ａａに重なるようにチャネル領域Ｃが配置された半導体層１３ａと、半導体層１３ａ上に設けられ、チャネル領域Ｃが露出すると共に、互いに離間するように配置されたソース電極１４ｂａ及びドレイン電極１４ｃｄとを備えている。
　また、ＴＦＴ基板２０ｄでは、図１４及び図１５に示すように、各ＴＦＴ５を覆うように保護絶縁膜１６ｄが設けられ、保護絶縁膜１６ｄ上に複数の画素電極１７ｄがマトリクス状に設けられている。
　半導体層１３ａは、図１４及び図１５に示すように、チャネル領域Ｃだけでなく、容量線１１ｂに重なる部分もドレイン電極１４ｃｄから露出している。
　ドレイン電極１４ｃｄは、図１４に示すように、保護絶縁膜１６ｄに形成されたコンタクトホール１６ｄｈａを介して画素電極１７ｄに接続されている。ここで、画素電極１７ｄは、図１４及び図１５に示すように、保護絶縁膜１６ｄの開口部１６ｄｈｂ、半導体層１３ａの開口部１３ａｈ及びゲート絶縁膜１２を介して、容量線１１ｂに重なることにより、補助容量６ｄを構成している。なお、補助容量６ｄは、容量線１１ｂ及び画素電極１７ｄがゲート絶縁膜１２だけを介して重なる固定コンデンサー部と、容量線１１ｂ及び画素電極１７ｄがゲート絶縁膜１２及び半導体層１３ａを介して重なるＭＯＳ構造の可変コンデンサー部とを備えている。
　上記構成のＴＦＴ基板２０ｄは、上記実施形態１で説明した製造方法において、ドレイン電極や保護絶縁膜などのパターン形状を変更することにより、製造することができる。
　本実施形態のＴＦＴ基板２０ｄによれば、上記各実施形態と同様に、容量線１１ｂを覆うゲート絶縁膜１２上に画素電極１７ｄが設けられているので、半導体層１３ａに起因する補助容量６ｄの電気容量の変化を抑制することができる。
　なお、上記各実施形態では、シングル画素構造を有するＴＦＴ基板を例示したが、本発明は、例えば、補助容量を介して画素電極の電位を制御することにより、各画素が明副画素及び暗副画素により構成されたマルチ画素構造を有するＴＦＴ基板にも適用することができる。
　また、上記各実施形態では、半導体層として、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の酸化物半導体を例示したが、本発明は、例えば、Ｉｎ-Ｓｉ-Ｚｎ-Ｏ系、Ｉｎ-Ａｌ-Ｚｎ-Ｏ系、Ｓｎ－Ｓｉ－Ｚｎ－Ｏ系、Ｓｎ－Ａｌ－Ｚｎ－Ｏ系、Ｓｎ－Ｇａ－Ｚｎ－Ｏ系、Ｇａ－Ｓｉ－Ｚｎ－Ｏ系、Ｇａ－Ａｌ－Ｚｎ－Ｏ系、Ｉｎ－Ｃｕ－Ｚｎ－Ｏ系、Ｓｎ－Ｃｕ－Ｚｎ－Ｏ系、Ｚｎ－Ｏ系、Ｉｎ－Ｏ系、Ｉｎ－Ｚｎ－Ｏ系などの酸化物半導体、アモルファスシリコン、ポリシリコンなどのシリコン半導体にも適用することができる。
　また、上記各実施形態では、積層構造を有するゲート線、ゲート電極、容量線、ソース線、ソース電極及びドレイン電極を例示したが、ゲート線、ゲート電極、容量線、ソース線、ソース電極及びドレイン電極は、単層構造を有するものであってもよい。
　また、上記各実施形態では、単層構造を有するゲート絶縁膜及び保護絶縁膜を例示したが、ゲート絶縁膜及び保護絶縁膜は、積層構造を有するものであってもよい。
　また、上記各実施形態では、画素電極に接続されたＴＦＴの電極をドレイン電極としたＴＦＴ基板を例示したが、本発明は、画素電極に接続されたＴＦＴの電極をソース電極と呼ぶＴＦＴ基板にも適用することができる。
　以上説明したように、本発明は、半導体層に起因する補助容量の電気容量の変化を抑制することができるので、液晶表示パネルを構成するＴＦＴ基板について有用である。
Ｃ　　　　　チャネル領域
Ｒａ，Ｒｂ　　　　レジストパターン
５　　　　　ＴＦＴ
６ａ～６ｄ　　　　補助容量
１０　　　　絶縁基板
１１ａａ　　ゲート電極
１１ｂ　　　容量線
１２　　　　ゲート絶縁膜
１３　　　　半導体膜
１３ａ～１３ｃ　　半導体層
１４，１４ａ　　　金属導電膜
１４ｂａ　　ソース電極
１４ｃａ～１４ｃｄ　　　　ドレイン電極
１４ｃａｈ，１４ｃｂｈ　　開口部（非パターン部）
１５　　　　ソースドレイン形成層
１６ａ～１６ｄ　　保護絶縁膜
１６ａｈ，１６ｂｈ，１６ｃｈａ，１６ｄｈａ　　コンタクトホール
１７ａ～１７ｄ　　画素電極
２０ａ～２０ｄ　　ＴＦＴ基板
３０　　　　対向基板
４０　　　　液晶層
５０　　　　液晶表示パネル

Claims (7)

  1. 　マトリクス状に設けられた複数の画素電極と、
    　上記各画素電極毎にそれぞれ設けられ、該各画素電極に接続された複数の薄膜トランジスタと、
    　上記各画素電極毎にそれぞれ設けられた複数の補助容量とを備え、
    　上記各薄膜トランジスタが、基板に設けられたゲート電極と、該ゲート電極を覆うように設けられたゲート絶縁膜と、該ゲート絶縁膜上に設けられ、上記ゲート電極に重なるようにチャネル領域が配置された半導体層と、該半導体層上に設けられ、上記チャネル領域が露出すると共に、該チャネル領域を介して互いに離間するように配置されたソース電極及びドレイン電極とを備えた薄膜トランジスタ基板であって、
    　上記各補助容量は、上記ゲート電極と同一層に同一材料により設けられた容量線と、該容量線を覆うように設けられた上記ゲート絶縁膜と、該ゲート絶縁膜上に上記容量線に重なるように設けられ、上記ドレイン電極に導通するように構成された上記各画素電極とを備えていることを特徴とする薄膜トランジスタ基板。
  2. 　請求項１に記載された薄膜トランジスタ基板において、
    　上記ドレイン電極は、上記容量線に重なるように設けられ、該容量線に重なる部分に、上記ゲート絶縁膜が露出する非パターン部を有し、
    　上記各画素電極は、上記非パターン部を介して、上記ゲート絶縁膜上に設けられていることを特徴とする薄膜トランジスタ基板。
  3. 　請求項２に記載された薄膜トランジスタ基板において、
    　上記非パターン部は、上記ドレイン電極に設けられた開口部であることを特徴とする薄膜トランジスタ基板。
  4. 　請求項１に記載された薄膜トランジスタ基板において、
    　上記ドレイン電極は、上記容量線から平面視で離間するように設けられていることを特徴とする薄膜トランジスタ基板。
  5. 　請求項１乃至４の何れか１つに記載された薄膜トランジスタ基板において、
    　上記半導体層は、酸化物半導体により構成されていることを特徴とする薄膜トランジスタ基板。
  6. 　マトリクス状に設けられた複数の画素電極と、
    　上記各画素電極毎にそれぞれ設けられ、該各画素電極に接続された複数の薄膜トランジスタと、
    　上記各画素電極毎にそれぞれ設けられた複数の補助容量とを備え、
    　上記各薄膜トランジスタが、基板に設けられたゲート電極と、該ゲート電極を覆うように設けられたゲート絶縁膜と、該ゲート絶縁膜上に設けられ、上記ゲート電極に重なるようにチャネル領域が配置された半導体層と、該半導体層上に設けられ、上記チャネル領域が露出すると共に、該チャネル領域を介して互いに離間するように配置されたソース電極及びドレイン電極とを備えた薄膜トランジスタ基板を製造する方法であって、
    　基板上に上記ゲート電極、及び容量線を形成するゲート層形成工程と、
    　上記形成されたゲート電極及び容量線を覆うように、上記ゲート絶縁膜、半導体膜及び金属導電膜を順に成膜した後に、該金属導電膜上に上記チャネル領域、ソース電極及びドレイン電極となる領域に該チャネル領域となる領域が薄肉に設けられたレジストパターンを形成するレジスト形成工程と、
    　上記レジストパターンから露出する上記金属導電膜、及び該金属導電膜の下層に配置すする上記半導体膜をエッチングすることにより、上記チャネル領域、ソース電極及びドレイン電極となるソースドレイン形成層を形成する第１エッチング工程と、
    　上記第１エッチング工程で用いたレジストパターンを薄肉化することにより、上記ソースドレイン形成層のうち、上記チャネル領域となる領域が露出するように該レジストパターンを変成した後に、該変成されたレジストパターンから露出する上記金属導電膜をエッチングすることにより、上記チャネル領域が配置された半導体層、ソース電極及びドレイン電極を形成して、上記各薄膜トランジスタを形成する第２エッチング工程と、
    　上記第２エッチング工程で用いたレジストパターンを除去した後に、上記ドレイン電極に到達するようにコンタクトホールが設けられ、上記容量線に重なる部分が露出するように保護絶縁膜を形成する保護絶縁膜形成工程と、
    　上記保護絶縁膜上に上記各画素電極を形成して、該各画素電極を上記ゲート絶縁膜を介して上記容量線に重ならせることにより、上記各補助容量を形成する画素電極形成工程とを備えることを特徴とする薄膜トランジスタ基板の製造方法。
  7. 　互いに対向するように設けられた薄膜トランジスタ基板及び対向基板と、
    　上記薄膜トランジスタ基板及び対向基板の間に設けられた液晶層とを備えた液晶表示パネルであって、
    　上記薄膜トランジスタ基板は、
    　マトリクス状に設けられた複数の画素電極と、
    　上記各画素電極毎にそれぞれ設けられ、該各画素電極に接続された複数の薄膜トランジスタと、
    　上記各画素電極毎にそれぞれ設けられた複数の補助容量とを備え、
    　上記各薄膜トランジスタが、基板に設けられたゲート電極と、該ゲート電極を覆うように設けられたゲート絶縁膜と、該ゲート絶縁膜上に設けられ、上記ゲート電極に重なるようにチャネル領域が配置された半導体層と、該半導体層上に設けられ、上記チャネル領域が露出すると共に、該チャネル領域を介して互いに離間するように配置されたソース電極及びドレイン電極とを備え、
    　上記各補助容量は、上記ゲート電極と同一層に同一材料により設けられた容量線と、該容量線を覆うように設けられた上記ゲート絶縁膜と、該ゲート絶縁膜上に上記容量線に重なるように設けられ、上記ドレイン電極に導通するように構成された上記各画素電極とを備えていることを特徴とする液晶表示パネル。
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