JP6238712B2 - 薄膜トランジスタ基板およびその製造方法 - Google Patents

薄膜トランジスタ基板およびその製造方法 Download PDF

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Description

本発明は、薄膜トランジスタ（Thin Film Transistor：ＴＦＴ）をスイッチングデバイスとして用いたＴＦＴアクティブマトリックス基板（以下、「ＴＦＴ基板」と呼称）と対向基板との間に液晶が保持されたＦＦＳ（Fringe Field Switching）方式の液晶表示装置における、ＴＦＴ基板およびその製造方法に関する。
一般的に、液晶表示装置の表示モードを大別すると、ＴＮ（Twisted Nematic）方式と、ＩＰＳ（In-Plane Switching）方式およびＦＦＳ方式に代表される横電界方式とに分けられる（ＩＰＳは登録商標である）。横電界方式の液晶表示装置は、広視野角および高コントラストが得られるという特徴がある。
ＩＰＳ方式は、対向する基板間に挟持された液晶に横電界を印加して表示を行う表示方式であるが、横電界を印加する画素電極と共通電極とが同一層に設けられているため、画素電極の真上に位置する液晶分子を十分に駆動することができず、透過率は低くなる。
一方、ＦＦＳ方式では、平坦化された絶縁膜（平坦化絶縁膜）上に層間絶縁膜を間に介して画素電極と共通電極とが対向配置されており、斜め電界（フリンジ電界）が発生し、画素電極の真上の液晶分子に対しても横方向の電界を印加することができ、十分に駆動することができるので、ＩＰＳ方式よりも高い透過率を得ることができる。
近年では、液晶表示装置に対して、更なる低消費電力化、高開口率化の要求があり、例えば特許文献１、２および３のように、厚い平坦化絶縁膜を用いたＦＦＳ方式のＴＦＴ基板が提案されている。
すなわち、当該ＦＦＳ方式のＴＦＴ基板によれば、共通配線、ソース配線およびＴＦＴ素子上に厚い平坦化絶縁膜を形成することにより、各信号線の寄生容量が低下し、消費電力を抑制することができる。また、各配線による段差を埋めて、ＴＦＴ基板の上面を平坦化できるため、これまで段差部分で生じていた液晶配向の乱れが解消され、表示に寄与しない領域が少なくなることで開口率が向上する。さらに、画素電極と信号線を遠ざけることで、信号線から生じる電界の影響を無くし、画素電極を信号線にオーバーラップさせて形成できる。その結果、画素電極を拡張して画素開口率を大きくすることが可能となる。
さらに、ＦＦＳ方式のＴＦＴ基板を有する液晶表示装置は、上層に設けられたスリットを有する画素電極（または対向電極）と、層間絶縁膜を介して画素電極の下層に配設される対向電極（または画素電極）との間に発生するフリンジ電界で液晶を駆動する。この構成においては、画素電極および対向電極を、酸化インジウムおよび酸化すずを含むＩＴＯ（Indium Tin Oxide）、酸化インジウムと酸化亜鉛を含むＩｎＺｎＯなどの酸化物系の透明導電膜で形成することで、画素開口率を低下させないようにすることができる。
また、画素電極と対向電極とで保持容量を形成するため、ＴＮモードの液晶装置と異なり、必ずしも画素内に保持容量のパターンを別途形成する必要がない。このため、画素開口率を高い状態で実現することができる。
また、従来、液晶表示装置用のＴＦＴ基板のスイッチングデバイスにおいては、一般的にアモルファスシリコン（Ｓｉ）が半導体のチャネル層として用いられてきた。その主な理由として、アモルファスであるがゆえに、大面積基板上でも特性の均一性の良い膜が形成できること、また比較的低温で成膜できることから耐熱性に劣る安価なガラス基板上でも製造できるために、一般的なテレビジョン用の液晶表示装置との相性が良いことがあげられる。
ところが近年になって、酸化物半導体をチャネル層に用いたＴＦＴ素子の開発が盛んになされている。酸化物半導体は、組成を適正化することによって均一性のよいアモルファス状態の膜が安定的に得られ、かつ従来のアモルファスシリコンよりも高い移動度を有するため、小型で高性能なＴＦＴ素子を実現できるという利点がある。従って、このような酸化物半導体膜を上記のような平坦化絶縁膜を備えたＦＦＳ方式のＴＦＴ基板のＴＦＴ素子に適用することで、さらに画素開口率の高いＦＦＳ方式のＴＦＴ基板を実現できるという利点がある。
このような酸化物半導体としては、酸化亜鉛（ＺｎＯ）系材料や、酸化亜鉛に酸化ガリウム（Ｇａ２Ｏ３）、酸化インジウム（Ｉｎ２Ｏ３）、酸化すず（ＳｎＯ２）などを添加した材料が主に用いられている。この技術は、例えば特許文献４、５および非特許文献１等に開示されている。
特開２００９−１２８３９７号公報 特開２００９−１３３９５４号公報 特開２００９−１５１２８５号公報 特開２００４−１０３９５７号公報 特開２００７−２８１４０９号公報
Ｋｅｎｊｉ Ｎｏｍｕｒａ等著、「Room-temperature fabrication of transparent flexible thin-film transistors using amorphous oxide semiconductors」、Ｎａｔｕｒｅ ２００４年，第４３２巻，第４８８頁〜第４９２頁
上記のような平坦化絶縁膜を用いたＦＦＳ構造においては、製造する上でフォトマスクを用いてパターンを形成する写真製版（フォトリソグラフィー）工程の回数が多くなり、製造コストが高くなるといった問題がある。
例えば特許文献１〜３に開示されるボトムゲート構造のＴＦＴを有するＴＦＴ基板の形成は、（１）ゲート電極のパターニング、（２）半導体層のパターニング、（３）ソース／ドレイン電極のパターニング、（４）平坦化絶縁膜へのコンタクトホール形成、（５）下層電極のパターニング、（６）保護絶縁膜へのコンタクトホールの形成、（７）上層電極のパターニング、と言うように少なくとも７回の写真製版工程が必要となる。
本発明は上記のような問題を解決するためになされたものであり、平坦化絶縁膜の上に共通電極および画素電極が配設された構造の液晶表示装置において、ＴＦＴ基板の製造に必要な写真製版工程の回数を減らすことが可能なＴＦＴアクティブマトリックス基板（ＴＦＴ基板）およびその製造方法を提供することを目的とする。
本発明に係る薄膜トランジスタ基板は、画素が複数マトリックス状に配列された薄膜トランジスタ基板であって、前記画素は、基板上の複数の部分に配設された半導体膜と、前記基板上の第１の部分の前記半導体膜上に配設された第１の絶縁膜で形成されるゲート絶縁膜と、前記ゲート絶縁膜上に配設され、第１の導電膜で形成されたゲート電極とを少なくとも有する薄膜トランジスタと、下層に前記半導体膜と前記第１の絶縁膜との積層膜を有し、前記第１の導電膜で形成されたソース配線と、前記薄膜トランジスタおよび前記ソース配線を覆うように設けられた第２の絶縁膜と、前記第２の絶縁膜を厚み方向に貫通すると共に、前記ゲート絶縁膜を厚み方向に貫通して前記第１の部分の前記半導体膜に達するソース電極部コンタクトホールおよびドレイン電極部コンタクトホールと、前記第２の絶縁膜を厚み方向に貫通して前記ゲート電極に達するゲート電極部コンタクトホールと、前記第２の絶縁膜を厚み方向に貫通して前記ソース配線に達するソース配線部コンタクトホールと、前記ソース電極部コンタクトホールを通して前記半導体膜に接続され、第２の導電膜で形成されたソース電極と、前記ソース電極から延在し前記ソース配線部コンタクトホールを通して前記ソース配線に接続される前記第２の導電膜で形成されたソース電極接続配線と、前記ドレイン電極部コンタクトホールを通して前記半導体膜に接続され、前記第２の導電膜で形成されたドレイン電極と、前記ゲート電極部コンタクトホールを通して前記ゲート電極に接続され、前記第２の導電膜で形成されたゲート配線と、前記ドレイン電極から延在し、前記ソース配線および前記ゲート配線で規定される画素領域に対応する前記第２の絶縁膜上を覆う前記第２の導電膜で形成された画素電極と、前記第２の絶縁膜を含む前記基板上面を覆う第３の絶縁膜と、前記第３の絶縁膜を間に挟んで、前記画素電極に対向して配置された、第３の導電膜で形成される対向電極と、を備え、前記対向電極は、表面に設けられた複数のスリットを有している。
本発明に係るＴＦＴ基板によれば、６回の写真製版工程で、平坦化絶縁膜を用いたＦＦＳ方式のＴＦＴアクティブマトリックス基板を製造することが可能となり、高開口率のＦＦＳ方式の液晶表示装置を生産性高く低コストで実現することができる。
本発明に係る実施の形態１のＴＦＴ基板の構成を示す平面図である。 本発明に係る実施の形態１のＴＦＴ基板の構成を示す断面図である。 本発明に係る実施の形態１のＴＦＴ基板の製造方法を示す平面図である。 本発明に係る実施の形態１のＴＦＴ基板の製造方法を示す断面図である。 本発明に係る実施の形態１のＴＦＴ基板の製造方法を示す平面図である。 本発明に係る実施の形態１のＴＦＴ基板の製造方法を示す断面図である。 本発明に係る実施の形態１のＴＦＴ基板の製造方法を示す平面図である。 本発明に係る実施の形態１のＴＦＴ基板の製造方法を示す断面図である。 本発明に係る実施の形態１のＴＦＴ基板の製造方法を示す平面図である。 本発明に係る実施の形態１のＴＦＴ基板の製造方法を示す断面図である。 本発明に係る実施の形態１のＴＦＴ基板の製造方法を示す平面図である。 本発明に係る実施の形態１のＴＦＴ基板の製造方法を示す断面図である。 本発明に係る実施の形態１の変形例１のＴＦＴ基板の製造方法を示す断面図である。 本発明に係る実施の形態１の変形例１のＴＦＴ基板の製造方法を示す断面図である。 本発明に係る実施の形態１の変形例１のＴＦＴ基板の製造方法を示す断面図である。 本発明に係る実施の形態１の変形例１のＴＦＴ基板の製造方法を示す断面図である。 本発明に係る実施の形態１の変形例１のＴＦＴ基板の製造方法を示す断面図である。 本発明に係る実施の形態１の変形例１のＴＦＴ基板の製造方法を示す断面図である。 本発明に係る実施の形態１の変形例１のＴＦＴ基板の製造方法を示す断面図である。 本発明に係る実施の形態１の変形例２のＴＦＴ基板の構成を示す平面図である。 本発明に係る実施の形態１の変形例２のＴＦＴ基板の構成を示す断面図である。 本発明に係る実施の形態１の変形例２のＴＦＴ基板の製造方法を示す平面図である。 本発明に係る実施の形態１の変形例２のＴＦＴ基板の製造方法を示す断面図である。 本発明に係る実施の形態１の変形例３のＴＦＴ基板の構成を示す平面図である。 本発明に係る実施の形態１の変形例３のＴＦＴ基板の構成を示す断面図である。 本発明に係る実施の形態１の変形例３のＴＦＴ基板の製造方法を示す断面図である。 本発明に係る実施の形態１の変形例３のＴＦＴ基板の製造方法を示す断面図である。 本発明に係る実施の形態１の変形例３のＴＦＴ基板の製造方法を示す断面図である。 本発明に係る実施の形態１の変形例３のＴＦＴ基板の製造方法を示す断面図である。 本発明に係る実施の形態１の変形例３のＴＦＴ基板の製造方法を示す断面図である。 本発明に係る実施の形態２のＴＦＴ基板の構成を示す平面図である。 本発明に係る実施の形態２のＴＦＴ基板の構成を示す断面図である。 本発明に係る実施の形態２のＴＦＴ基板の製造方法を示す平面図である。 本発明に係る実施の形態２のＴＦＴ基板の製造方法を示す断面図である。 本発明に係る実施の形態２のＴＦＴ基板の製造方法を示す平面図である。 本発明に係る実施の形態２のＴＦＴ基板の製造方法を示す断面図である。 本発明に係る実施の形態２のＴＦＴ基板の製造方法を示す平面図である。 本発明に係る実施の形態２のＴＦＴ基板の製造方法を示す断面図である。 本発明に係る実施の形態２のＴＦＴ基板の製造方法を示す平面図である。 本発明に係る実施の形態２のＴＦＴ基板の製造方法を示す断面図である。 本発明に係る実施の形態２のＴＦＴ基板の製造方法を示す平面図である。 本発明に係る実施の形態２のＴＦＴ基板の製造方法を示す断面図である。 本発明に係る実施の形態２の変形例のＴＦＴ基板の構成を示す平面図である。 本発明に係る実施の形態２の変形例のＴＦＴ基板の構成を示す断面図である。 本発明に係る実施の形態２の変形例のＴＦＴ基板の製造方法を示す平面図である。 本発明に係る実施の形態２の変形例のＴＦＴ基板の製造方法を示す断面図である。 本発明に係る実施の形態２の変形例のＴＦＴ基板の製造方法を示す平面図である。 本発明に係る実施の形態２の変形例のＴＦＴ基板の製造方法を示す断面図である。 本発明に係る実施の形態２の変形例のＴＦＴ基板の構成を示す断面図である。 本発明に係る実施の形態３のＴＦＴ基板の構成を示す平面図である。 本発明に係る実施の形態３のＴＦＴ基板の構成を示す断面図である。 本発明に係る実施の形態３のＴＦＴ基板の製造方法を示す平面図である。 本発明に係る実施の形態３のＴＦＴ基板の製造方法を示す断面図である。 本発明に係る実施の形態３のＴＦＴ基板の製造方法を示す平面図である。 本発明に係る実施の形態３のＴＦＴ基板の製造方法を示す断面図である。 本発明に係る実施の形態３のＴＦＴ基板の製造方法を示す平面図である。 本発明に係る実施の形態３のＴＦＴ基板の製造方法を示す断面図である。 本発明に係る実施の形態３のＴＦＴ基板の製造方法を示す平面図である。 本発明に係る実施の形態３のＴＦＴ基板の製造方法を示す断面図である。 本発明に係る実施の形態３のＴＦＴ基板の製造方法を示す平面図である。 本発明に係る実施の形態３のＴＦＴ基板の製造方法を示す断面図である。
＜実施の形態１＞
＜ＴＦＴ基板の画素の構成＞
まず、図１および図２を参照して、実施の形態１のＴＦＴ基板１００の構成について説明する。なお、本発明はＴＦＴ基板に関するものであるが、特に画素の構成に特徴を有するので、以下においては画素の構成について説明する。図１は、実施の形態１に係る画素の平面構成を示す平面図であり、図２は、図１におけるＸ−Ｘ線での断面構成(ソース配線部、ＴＦＴ部の断面構成およびＦＦＳ透過画素部の断面構成)、Ｙ−Ｙ線での断面構成（ゲート端子部の断面構成）およびＺ−Ｚ線での断面構成（ソース端子部の断面構成）を示す断面図である。なお、以下においてはＴＦＴ基板１００は透過型のＦＦＳ方式の液晶表示装置に用いるものとして説明する。
図１に示すように、ＴＦＴ基板１００は、複数のゲート配線１７（走査信号線）と複数のソース配線６（表示信号線）とが直行して交差するように配設され、両配線の交点近傍にＴＦＴ素子Ａが配設されており、ＴＦＴ素子Ａのゲート電極４がゲート配線１７に接続され、ＴＦＴ素子Ａのソース電極１８がソース配線６に接続され、ＴＦＴ素子Ａのドレイン電極２０は画素電極２１に接続されている。
すなわち、ＴＦＴ素子Ａでは、ゲート配線１７から分岐してＴＦＴ素子Ａの形成領域（ＴＦＴ部）へ延びた部分が、ゲート電極部コンタクトホール１０を通してゲート電極４に接続され、また、ソース電極１８は、ソース電極部コンタクトホール１１を通して半導体膜２に接続され、ソース電極１８から延びたソース電極接続配線１９がソース配線部コンタクトホール１２を通してソース配線６に接続されている。また、ドレイン電極２０は、ドレイン（画素）電極部コンタクトホール１３を通して半導体膜２に接続され、さらにドレイン電極２０から延在するように画素電極２１が形成されている。
なお、隣接するゲート配線１７および隣接するソース配線６に囲まれた領域が画素領域となるので、ＴＦＴ基板１００では、画素領域がマトリックス状に配列された構成となる。
また、図１では、ゲート配線１７が横方向（Ｘ方向）に延在するように配設され、ソース配線６が縦方向（Ｙ方向）に延在するように配設されている。
ゲート配線１７の一方の端部はゲート端子７に電気的に接続されており、ゲート端子７の上には、ゲート端子部第２コンタクトホール２８と、これを通してゲート端子７に接続するゲート端子パッド３２とが形成されている。また、ソース配線６の一方の端部はソース端子８に接続されており、ソース端子８の上には、ソース端子部第２コンタクトホール２９とこれを通してソース端子８に接続するソース端子パッド３３とが形成されている。
図２に示すように、ＴＦＴ基板１００は、例えば、ガラス等の透明性絶縁性基板１上に形成され、透明性絶縁性基板１上にＴＦＴ素子Ａ、ソース配線６、ゲート端子７およびソース端子８が形成されている。
ＴＦＴ素子Ａは、半導体膜２とその上に形成されたゲート絶縁膜３とが、概略同一の外形パターンを有して島（アイランド）状に形成され、さらにゲート絶縁膜３上にゲート電極４が形成されている。なお、ＴＦＴ素子Ａのゲート電極４の平面パターンは、半導体膜２の平面パターンよりも小さく形成され、ゲート電極４は半導体膜２の形成領域内に収まっている。このような構成を採ることで、ゲート電極４の外側の半導体膜２上にソース電極１８、ドレイン電極２０を接続させるだけでＴＦＴ素子を簡便に実現できる。
また、ソース配線６、ゲート端子７およびソース端子８は、ＴＦＴ素子Ａと同じ層構造を有している。すなわち、ソース配線６、ゲート端子７およびソース端子８は、半導体膜２およびゲート絶縁膜３と同じ積層膜の上に形成され、３層構造をなしている。
そして、ＴＦＴ素子Ａ、ソース配線６、ゲート端子７およびソース端子８のパターンを覆うように平坦化絶縁膜９が形成され、複数のコンタクトホールが形成されている。すなわち、ゲート電極４、ソース配線６、ゲート端子７およびソース端子８のそれぞれの表面を露出させるため、平坦化絶縁膜９を厚み方向に貫通するゲート電極部コンタクトホール１０、ソース配線部コンタクトホール１２、ゲート端子部第１コンタクトホール１５およびソース端子部第１コンタクトホール１６が形成されている。
さらに、ＴＦＴ素子Ａにおいて半導体膜２の表面を露出させるため、平坦化絶縁膜９およびゲート絶縁膜３を厚み方向に貫通するソース電極部コンタクトホール１１およびドレイン（画素）電極部コンタクトホール１３が形成されている。
また、平坦化絶縁膜９上には導電膜が形成され、当該導電膜をパターニングすることによって、ゲート電極部コンタクトホール１０を通してゲート電極４と接続されたゲート配線１７、ゲート端子部第１コンタクトホール１５を通してゲート端子７と接続されたゲート端子引き出し電極２３、およびソース端子部第１コンタクトホール１６を通してソース端子８と接続されたソース端子引き出し電極２４がそれぞれ形成されている。
また、平坦化絶縁膜９上に形成された同じ導電膜によって、ソース電極部コンタクトホール１１を通して半導体膜２に接続されたソース電極１８が形成される。ソース電極１８は、自身から延びたソース電極接続配線１９が、ソース配線部コンタクトホール１２を通してソース配線６に接続されている。同様に、ドレイン（画素）電極部コンタクトホール１３を通して半導体膜２に接続されたドレイン電極２０が形成され、また、ドレイン電極２０から延在するように画素電極２１が形成されている。
なお、ソース電極１８とドレイン電極２０とに挟まれ、かつゲート電極４のパターンの下に対応する半導体膜２の領域がＴＦＴ素子Ａのチャネル領域となる。
そして、平坦化絶縁膜９上の上記電極群を含む基板上面全体を覆うように層間絶縁膜２５が形成されている。なお、層間絶縁膜２５上には、下部電極となる平板状の画素電極２１に対向するように、全面に渡って設けられた複数のスリットＳＬを有する櫛歯状の対向スリット電極３１が形成されている。
また、図１に示すように、画素電極２１および対向スリット電極３１は、２本のゲート配線１７と２本のソース配線６とで囲まれた画素領域のほぼ全体を覆うように配設される。なお、対向スリット電極３１は、図１および図２に示すように、例えばソース配線６をまたいで隣接する画素領域と連続したパターンとなるように形成される。
すなわち、本実施の形態に係るＴＦＴ基板１００の対向スリット電極３１は、ＴＦＴアクティブマトリックス基板の画像表示領域全体の画素間を横断的に連続したパターンで形成され、画像表示領域の外側において、画像表示領域の外縁領域（額縁領域）に形成された信号配線（図示せず）に接続される構成となっている。
層間絶縁膜２５には、層間絶縁膜２５を厚さ方向に貫通してゲート端子引き出し電極２３の表面に達するゲート端子部第２コンタクトホール２８、およびソース端子引き出し電極２４の表面に達するソース端子部第２コンタクトホール２９が形成され、それぞれのコンタクトホール２８、２９を通して、ゲート端子引き出し電極２３に接続されたゲート端子パッド３２およびソース端子引き出し電極２４に接続されたソース端子パッド３３が形成される。
このような構成を採ることで、ゲート電極４およびソース電極１８にそれぞれ所定の信号を与えることができる。
なお、ゲート端子パッド３２およびソース端子パッド３３は、層間絶縁膜２５上に形成された対向スリット電極３１と同じ導電膜を用いて形成されている。
＜製造方法＞
以下、図３〜図１２を用いて実施の形態１のＴＦＴ基板１００の製造方法について説明する。なお、最終工程を示す平面図および断面図は、それぞれ図１および図２に相当する。
まず、ガラス等の透明絶縁性基板１上全面に、半導体膜、絶縁膜および導電膜をこの順に形成する。本実施の形態１では、半導体膜として酸化インジウム（Ｉｎ２Ｏ３）に酸化ガリウム（Ｇａ２Ｏ３）および酸化亜鉛（ＺｎＯ）を添加したＩｎＧａＺｎＯ系の酸化物半導体を用いる。また絶縁膜として酸化シリコン（ＳｉＯ）膜を用い、導電膜として金属のモリブデン（Ｍｏ）を用いる。
より具体的には、まず、Ｉｎ：Ｇａ：Ｚｎ：Ｏの原子組成比が１：１：１：４であるＩｎＧａＺｎＯターゲット[Ｉｎ２Ｏ３・（Ｇａ２Ｏ３）・（ＺｎＯ）２]を用いたＤＣスパッタリング法で半導体膜を形成する。このとき、公知のアルゴン（Ａｒ）ガスやクリプトン（Ｋｒ）ガスを用いたスパッタリング法を用いた場合、通常は、酸素の原子組成比が化学量論組成よりも少なく、酸素イオン欠乏状態（上記の例ではＯの組成比が４未満）の酸化膜となってしまう。従って、Ａｒガスに酸素（Ｏ２）ガスを混合させてスパッタリングすることが望ましい。ここでは、Ａｒガスに対して分圧比で１０％のＯ２ガスを添加した混合ガスを用いて、スパッタリングを行い、４０ｎｍの厚さでＩｎＧａＺｎＯ系の酸化物半導体膜を形成した。この酸化物半導体膜はＴＦＴ素子Ａにおいて半導体膜２として機能する。なお、形成直後のＩｎ−Ｇａ−Ｚｎ−Ｏ膜は非晶質構造であった。
次に、シラン（ＳｉＨ４）ガスと一酸化二窒素（Ｎ２Ｏ）ガスとを用いたプラズマＣＶＤ（Chemical Vapor Deposition）法で、ＳｉＯで構成される絶縁膜を形成する。この絶縁膜はＴＦＴ素子においてゲート絶縁膜３として機能する。
続けてＭｏターゲットを用いたＤＣスパッタリング法で、Ｍｏで構成される導電膜を２００ｎｍの厚さで形成する。このときスパッタリングガスは、公知のＡｒガスやＫｒガスを用いる。
次に、第１回目の写真製版工程で、後にＴＦＴ素子Ａとなるパターン、後にソース配線６、ゲート端子７およびソース端子８となるパターンを形成する。
具体的には、半導体膜、絶縁膜および導電膜の積層膜上に、写真製版工程でフォトレジストパターンを形成した後、これをマスクとして、まずリン酸（Ｐhosphoric acid）、酢酸（Ａcetic acid）、硝酸（Ｎitoric acid）を含む混酸（以下、ＰＡＮ溶液）を用いたウエットエッチング法により、最上層のＭｏ膜をエッチングしてパターニングする。
次に、フォトレジストパターンおよびパターニングされたＭｏ膜をマスクとして、ＣＨＦ３およびＣＦ４などのフッ素を含むガスと酸素（Ｏ２）ガスとを用いたドライエッチング法により絶縁膜（ＳｉＯ膜）をエッチングしてパターニングする。
さらに続けて、フォトレジストパターンおよびパターニングされたＭｏ膜およびＳｉＯ膜をマスクとして、シュウ酸（カルボン酸）を主成分とする溶液（以下、シュウ酸系溶液）を用いたウエットエッチング法により、半導体膜（ＩｎＧａＺｎＯ系酸化物半導体膜）をエッチングしてパターニングする。
その後、フォトレジストパターンを除去することで、図３および図４に示すように、後にＴＦＴ素子ＡとなるパターンＰＡ、後にそれぞれソース配線６、ゲート端子７およびソース端子８となるパターンＰ１、Ｐ２およびＰ３パターンを形成する。なお、図３は図１に対応する平面図であり、図４は図２に対応する断面図である。
次に、第２回目の写真製版工程で、パターンＰＡ、Ｐ１〜Ｐ３上にフォトレジストパターンを形成した後、これをマスクとしてＰＡＮ溶液を用いたウエットエッチング法により、Ｍｏ膜をエッチングしてパターニングし、その後、フォトレジストパターンを除去することで図５および図６に示すように、ＴＦＴ素子Ａのゲート電極４、ソース配線６、ゲート端子７およびソース端子８を得る。なお、図５は図１に対応する平面図であり、図６は図２に対応する断面図である。
次に、パターニングされたゲート電極４、ソース配線６、ゲート端子７およびソース端子８を含めて透明絶縁性基板１上全面を覆うように平坦化絶縁膜９を形成し、複数のコンタクトホールを形成する。
より具体的には、例えば、感光性を持ったアクリル系の有機樹脂材料をスピンコート法で２．０〜３．０μｍの厚さとなるように透明絶縁性基板１上に塗布する。これにより、これまでの製造工程で形成された透明絶縁性基板１の上面の凹凸を覆い、表面を平坦化することができる。
平坦化絶縁膜９の材料としては、アクリル系の有機樹脂材料の他、オレフィン系材料、ノボラック系材料、ポリイミド系材料およびシロキサン系材料を用いることもできる。これら塗布型の有機絶縁材料は、誘電率が低く、配線容量を低く抑えることができる。よってそれらの材料を用いることにより、ＴＦＴ基板を低い電圧で駆動させることが可能となり低消費電力化に寄与できる。
続けて、第３回目の写真製版工程で、感光性を有する平坦化絶縁膜９をパターニングして、ゲート電極部コンタクトホール１０、ソース電極部コンタクトホール１１、ソース配線部コンタクトホール１２、ドレイン（画素）電極部コンタクトホール１３、ゲート端子部第１コンタクトホール１５およびソース端子部第１コンタクトホール１６を同時に形成する。
このとき、ソース電極部コンタクトホール１１およびドレイン（画素）電極部コンタクトホール１３の底部にはゲート絶縁膜３が露出するので、次に、平坦化絶縁膜９をマスクとして、露出したゲート絶縁膜３のみを選択的にエッチングして、下層の半導体膜２の表面を露出させることで、半導体膜２に達するソース電極部コンタクトホール１１およびドレイン（画素）電極部コンタクトホール１３が完成する。これにより、図７および図８に示すように、平坦化絶縁膜９を厚さ方向に貫通する複数のコンタクトホールを得る。なお、ＳｉＯで構成されるゲート絶縁膜３は、ＣＨＦ３およびＣＦ４などのフッ素を含むガスと酸素（Ｏ２）ガスとを用いたドライエッチング法によりエッチングすることができる。なお、図７は図１に対応する平面図であり、図８は図２に対応する断面図である。
次に、平坦化絶縁膜９上全面に透明導電膜を形成し、当該透明導電膜上に、第４回目の写真製版工程でフォトレジストパターンを形成した後、これをマスクとして、上記透明導電膜をパターニングすることで、ゲート電極部コンタクトホール１０を通してゲート電極４と接続されたゲート配線１７、ゲート端子部第１コンタクトホール１５を通してゲート端子７と接続されたゲート端子引き出し電極２３、およびソース端子部第１コンタクトホール１６を通してソース端子８と接続されたソース端子引き出し電極２４をそれぞれ形成する。
また、同時に、ソース電極部コンタクトホール１１を通して半導体膜２に接続されたソース電極１８を形成する。このとき、ソース電極１８と一体でソース電極接続配線１９も形成され、ソース電極接続配線１９はソース配線部コンタクトホール１２を通してソース配線６に接続される。
さらに、同時に、ドレイン（画素）電極部コンタクトホール１３を通して半導体膜２に接続されたドレイン電極２０も形成する。このとき、ドレイン電極２０と一体で２本のゲート配線１７と２本のソース配線６とで囲まれた画素領域のほぼ全体を覆う画素電極２１も形成される。なお、ソース電極１８とドレイン電極２０とに挟まれ、かつゲート電極４のパターン下に対応する半導体膜２の領域がＴＦＴ素子Ａのチャネル領域となる。
より具体的には、透明導電膜として、酸化インジウムと酸化亜鉛とを含むＩｎＺｎＯターゲットを用いたＤＣスパッタリング法で厚さ１００ｎｍのＩｎＺｎＯ膜を平坦化絶縁膜９上全面に形成し、第４回目の写真製版工程で形成したフォトレジストパターンをマスクとして、シュウ酸系溶液でウエットエッチングを行って上述した各電極および配線をパターニングする。これにより、図９および図１０に示すように、ゲート配線１７、ソース電極１８、ソース電極接続配線１９、ドレイン電極２０、画素電極２１、ゲート端子引き出し電極２３およびソース端子引き出し電極２４を得る。なお、図９は図１に対応する平面図であり、図１０は図２に対応する断面図である。
次に、透明絶縁性基板１上全面を覆うように、層間絶縁膜２５を形成する。より具体的には、層間絶縁膜２５として、例えば、プラズマＣＶＤ法を用いて厚さ２００〜４００ｎｍのシリコン窒化（ＳｉＮ）膜を形成する。
続けて、第５回目の写真製版工程で層間絶縁膜２５上にフォトレジストパターンを形成した後、これをマスクとして、ＣＦ４およびＳＦ６などのフッ素を含むガスとＯ２ガスとを用いたドライエッチング法によりＳｉＮ膜をエッチングした後にフォトレジストパターンを除去する。これにより、図１１および図１２に示すように、ゲート端子引き出し電極２３の表面に達するゲート端子部第２コンタクトホール２８、およびソース端子引き出し電極２４の表面に達するソース端子部第２コンタクトホール２９を得る。なお、図１１は図１に対応する平面図であり、図１２は図２に対応する断面図である。
次に層間絶縁膜２５上全面に透明導電膜を形成し、当該透明導電膜上に、第６回目の写真製版工程でフォトレジストパターンを形成した後、これをマスクとして、上記透明導電膜をパターニングすることで、全面に渡って設けられた複数のスリットＳＬを有する櫛歯状の対向スリット電極３１を形成する。対向スリット電極３１は、下部電極となる画素電極２１に対向するように、２本のゲート配線１７と２本のソース配線６とで囲まれた画素領域のほぼ全体を覆うように配設する。
ここで、対向スリット電極３１は、ソース配線６をまたいで、隣接する画素領域の対向スリット電極３１と連続したパターンとなるように形成される。これらの対向スリット電極３１は、ＴＦＴ基板１００の画像表示領域全体の画素間を横断的に連続するパターンとなるように形成され、画像表示領域の外側において、額縁領域に形成された信号配線（図示せず）に接続される。
また、同時に、上記導電膜を用いて、層間絶縁膜２５に形成されたゲート端子部第２コンタクトホール２８、およびソース端子部第２コンタクトホール２９を通して、ゲート端子引き出し電極２３に接続されたゲート端子パッド３２、およびソース端子引き出し電極２４に接続されたソース端子パッド３３を形成する。
より具体的には、透明導電膜として、酸化インジウムと酸化亜鉛とを含むＩｎＺｎＯターゲットを用いたＤＣスパッタリング法で厚さ１００ｎｍのＩｎＺｎＯ膜を層間絶縁膜２５上全面に形成し、第６回目の写真製版工程で形成したフォトレジストパターンをマスクとして、シュウ酸系溶液でウエットエッチングを行って上述した各電極および配線をパターニングする。これにより、図１および図２に示す、対向スリット電極３１、ゲート端子パッド３２およびソース端子パッド３３を同時に得る。
なお、対向スリット電極３１を透明導電膜で形成することにより、画素領域の透過表示光を遮光することがないので、開口率を低下させることなく、開口率を高い状態に維持することができる。
以上説明したように、６回の写真製版工程を経て、図１および図２に示したＴＦＴ基板１００を得ることができる。
完成したＴＦＴ基板１００の表面に配向膜およびスペーサを形成する。配向膜は、液晶を配列させるための膜でありポリイミドなどで構成されている。また、カラーフィルタおよび配向膜を備えた対向基板を準備し、ＴＦＴ基板１００と対向基板とを貼り合わせる。
ＴＦＴ基板１００と対向基板とは、上記スペーサによって一定の間隙を保って貼り合わされ、この間隙に液晶が注入され封止される。すなわち、ＴＦＴ基板１００と対向基板との間に液晶層が挟持される。さらに、ＴＦＴ基板１００および対向基板の外側の面には、偏光板、位相差板およびバックライトユニット等が設けられてＦＦＳ方式の液晶表示装置を得ることができる。
なお、以上の説明においては、半導体膜２として、ＩｎＧａＺｎＯで構成される酸化物半導体を用いる例を説明したが、これに限らず、例えば、ＩｎＺｎＯ系、ＩｎＧａＯ系、ＩｎＳｎＯ系、ＺｎＳｎＯ系、ＩｎＳｎＺｎＯ系、ＩｎＧａＺｎＳｎＯ系、ＩｎＡｌＺｎＯ系、ＩｎＨｆＺｎＯ系、ＩｎＺｒＺｎＯ系、ＩｎＭｇＺｎＯ系、ＩｎＹＺｎＯ系などの酸化物半導体膜を用いることができる。
また、以上の説明においては、画素電極２１および対向スリット電極３１として、ＩｎＺｎＯで構成される透明導電膜を用いる例を説明したが、これに限らず、例えば、ＩｎＳｎＯ（ＩＴＯ）系、ＧａＺｎＯ系およびＺｎＡｌＯ系などの酸化物系の透明導電膜を用いることができる。
＜効果＞
以上説明したように、実施の形態１に係るＴＦＴ基板の製造方法によれば、ＴＦＴ素子のチャネル層に酸化物半導体を用いることで高移動度を有して高性能かつ高い開口率を有するＦＦＳ方式の液晶表示装置用のＴＦＴ基板を得ることができる。
また、当該ＴＦＴ基板を、６回の写真製版工程で製造することができるので、ＦＦＳ方式の液晶表示装置の製造コストを低減することができる。
＜変形例１＞
以上説明した実施の形態１においては、図３〜図１２を用いてＴＦＴ基板１００を６回の写真製版工程で製造する方法を説明した。
以下、実施の形態１の製造方法の変形例として、写真製版工程をさらに減らすことができる製造方法について説明する。
まず、図１３に示す工程において、ガラス等の透明絶縁性基板１上全面に、半導体膜２０２、絶縁膜２０３および導電膜２０４をこの順に形成する。本変形例１では、半導体膜２０２として酸化インジウム（Ｉｎ２Ｏ３）に酸化ガリウム（Ｇａ２Ｏ３）および酸化亜鉛（ＺｎＯ）を添加したＩｎＧａＺｎＯ系の酸化物半導体を用いる。また絶縁膜２０３として２酸化シリコン（ＳｉＯ）膜を用い、導電膜２０４として金属のモリブデン（Ｍｏ）を用いる。なお、これらの膜の具体的な製造方法は実施の形態１と同じであるので、説明は省略する。
次に、図１４に示す工程において、半導体膜２０２、絶縁膜２０３および導電膜２０４の積層膜上に、ノボラック系のポジ型の感光性樹脂で構成されるフォトレジスト１０１をスピンコート法で約１．６μｍの厚さで塗布する。
次に、図１５に示す工程において、予め準備したフォトマスク９１を用いてポジ型の感光性を有するフォトレジスト１０１の露光を行う。フォトマスク９１には、ＴＦＴ素子Ａ、ソース配線６、ゲート端子７およびソース端子８のパターンを形成するための開口部（露光光透過領域）９１ａと遮光部（露光光遮光領域）９１ｂが形成されている。開口部９１ａは露光光９２がそのまま透過してフォトレジスト１０１に達する露光領域１０１ａに対応し、遮光部９１ｂは露光光が遮光されるフォトレジスト未露光領域１０１ｂに対応する。またフォトマスク９１のＴＦＴ素子Ａの両端領域には半透過膜が形成された露光光半透過領域９１ｃが形成されている。この露光光半透過領域９１ｃは、元の露光光９２の強度の４０〜６０％の減衰された露光光９４が透過するフォトレジスト中間露光領域１０１ｃに対応する。このように中間露光領域を設けた写真製版の方法を、以下、ハーフトーン法と記載する。
フォトマスク９１を用いてフォトレジスト１０１の露光を行った後に、水酸化テトラメチルアンモニウム（ＴＭＡＨ）を含む有機アルカリ系の現像液を用いて現像を行う。これにより、図１６に示すように、ＴＦＴ素子Ａ、ソース配線用レジストパターン１０６、ゲート端子用レジストパターン１０７およびソース端子用レジストパターン１０８に対応する部分以外のフォトレジスト１０１は除去されると共に、ＴＦＴ素子Ａにおいては、第１の厚さを有するゲート電極用レジストパターン１０４と、中間露光領域１０１ｃで露光された領域に未露光領域よりも薄くなった第２の厚さを有する半導体用レジストパターン１０２が形成される。なお、ここでは、半導体用レジストパターン１０２の第２の厚さの膜厚を約０．４μｍとした。
続いて、図１７に示す工程において、上述したレジストパターン１０２、１０４、１０６、１０７および１０８をマスクにして、導電膜２０４、絶縁膜２０３および半導体膜２０２を順次エッチングする。これらの膜の具体的なエッチング方法は実施の形態１と同じであるので、説明は省略する。
次に、図１８に示す工程において、Ｏ２アッシングを用いて、レジストパターンの膜厚全体的に減少させ、膜厚の薄い半導体用レジストパターン１０２を完全に除去する。これによって、所望の厚さのゲート電極用レジストパターン１０４、ソース配線用レジストパターン１０６、ゲート端子用レジストパターン１０７およびソース端子用レジストパターン１０８を形成する。
なお、上記のＯ２アッシングにおいては、部分的にレジストを残すハーフアッシングにより、ゲート電極用レジストパターン１０４、ソース配線用レジストパターン１０６、ゲート端子用レジストパターン１０７およびソース端子用レジストパターン１０８を残すようにしている。
次に、図１９に示す工程において、上記のレジストパターンをマスクとして、ＰＡＮ溶液を用いたウエットエッチング法により、最上層のＭｏの導電膜２０４をエッチングしてパターニングする。
その後、フォトレジストを除去することで図６と同様の半導体膜２、ゲート絶縁膜３、ゲート電極４、ソース配線６、ゲート端子７およびソース端子８が得られる。実施の形態１では、図６の構成に至るまでに２回の写真製版工程が必要であったが、本変形例では１回の写真製版工程で済む。
以降は、実施の形態１において図７〜図１２を用いて説明した製造工程を経て、本発明の実施の形態１に係るＦＦＳ方式のＴＦＴ基板１００を製造することができる。
このように、本変形例に係る製造方法によれば、ＴＦＴ基板１００を、さらに回数の少ない５回の写真製版工程で製造することが可能となり、さらに生産性よく低コストでＦＦＳ方式の液晶表示装置を製造することができる。
＜変形例２＞
以下、実施の形態１のＴＦＴ基板１００の変形例として、対向スリット電極３１と同層で同じ透明導電膜を用いて形成される上層ゲート配線をさらに設けた構成について説明する。
図２０および図２１を参照して、本変形例に係るＴＦＴ基板１００Ａの構成について説明する。図２０は、変形例２に係る画素の平面構成を示す平面図であり、図２１は、図２０におけるＸ−Ｘ線での断面構成(ソース配線部、ＴＦＴ部およびＦＦＳ透過画素部の断面構成)、Ｙ−Ｙ線での断面構成（ゲート端子部の断面構成）およびＺ−Ｚ線での断面構成（ソース端子部の断面構成）を示す断面図である。なお、図１および図２を用いて説明したＴＦＴ基板１００と同一の構成については同一の符号を付し、重複する説明は省略する。
図２１に示すようにＴＦＴ基板１００Ａは、ゲート配線１７から分岐してＴＦＴ素子Ａの形成領域（ＴＦＴ部）へ延びた部分が、ゲート電極部コンタクトホール１０を通してゲート電極４に接続されていると共に、ゲート電極部コンタクトホール１０上にはゲート電極部上層コンタクトホール２６が設けられ、ゲート電極部上層コンタクトホール２６を通してゲート配線１７上に接続される上層ゲート配線３０が形成されている。
次に、ＴＦＴ基板１００Ａの製造方法について説明する。実施の形態１において図３〜図１０を用いて説明した工程を経た後、透明絶縁性基板１上全面を覆うように、層間絶縁膜２５を形成する。より具体的には、層間絶縁膜２５として、例えば、プラズマＣＶＤ法を用いて厚さ２００〜４００ｎｍのシリコン窒化（ＳｉＮ）膜を形成する。
続けて、第５回目の写真製版工程で層間絶縁膜２５上にフォトレジストパターンを形成した後、これをマスクとして、ＣＦ４およびＳＦ６などのフッ素を含むガスとＯ２ガスとを用いたドライエッチング法によりＳｉＮ膜をエッチングした後にフォトレジストパターンを除去する。これにより、図２２および図２３に示すように、ゲート端子引き出し電極２３の表面に達するゲート端子部第２コンタクトホール２８、ソース端子引き出し電極２４の表面に達するソース端子部第２コンタクトホール２９およびゲート配線１７の表面に達するゲート電極部上層コンタクトホール２６を形成する。
次に層間絶縁膜２５上全面に透明導電膜を形成し、当該透明導電膜上に、第６回目の写真製版工程でフォトレジストパターンを形成した後、これをマスクとして、上記透明導電膜をパターニングすることで、全面に渡って設けられた複数のスリットＳＬを有する櫛歯状の対向スリット電極３１を形成する。
また、同時に、上記導電膜を用いて、層間絶縁膜２５に形成されたゲート端子部第２コンタクトホール２８、ソース端子部第２コンタクトホール２９およびゲート電極部上層コンタクトホール２６のそれぞれを通して、ゲート端子引き出し電極２３に接続されたゲート端子パッド３２、ソース端子引き出し電極２４に接続されたソース端子パッド３３およびゲート配線１７上に接続された上層ゲート配線３０を形成する。なお、上記フォトレジストパターンは、上層ゲート配線３０がゲート配線１７上にも形成されるようにパターニングされる。
より具体的には、透明導電膜として、酸化インジウムと酸化亜鉛とを含むＩｎＺｎＯターゲットを用いたＤＣスパッタリング法で厚さ１００ｎｍのＩｎＺｎＯ膜を層間絶縁膜２５上全面に形成し、第６回目の写真製版工程で形成したフォトレジストパターンをマスクとして、シュウ酸系溶液でウエットエッチングを行って上述した各電極および配線をパターニングする。これにより、図２０および図２１に示す、対向スリット電極３１、ゲート端子パッド３２、ソース端子パッド３３および上層ゲート配線３０を同時に得る。
なお、対向スリット電極３１を透明導電膜で形成することにより、画素領域の透過表示光を遮光することがないので、開口率を低下させることなく、開口率を高い状態に維持することができる。
以上説明した変形例２に係るＴＦＴ基板１００Ａは、実施の形態１の製造方法と同様に６回の写真製版工程で得ることができると共に、上層ゲート配線３０を設けているので、ゲート配線抵抗をさらに低減でき、大型パネルに使用してもゲート信号遅延が起きず、表示品位が向上するという特徴がある。
また、ゲート配線１７と対向スリット電極３１と同層に形成される上層ゲート配線３０との２層構造となっており、いわゆる冗長配線となっているため、ゲート配線の断線を大幅に低減できる。
なお、変形例１で説明したハーフトーン法を適用することで、ＴＦＴ基板１００Ａも５回の写真製版工程で製造することが可能となり、製造コストを下げることが可能となり、さらに生産性よく低コストでＦＦＳ方式の液晶表示装置を製造することができる。
＜変形例３＞
以下、実施の形態１のＴＦＴ基板１００の変形例として、上層ゲート配線上にさらに最上層ゲート配線を設けた構成について説明する。
図２４および図２５を参照して、本変形例に係るＴＦＴ基板１００Ｂの構成について説明する。図２４は、変形例３に係る画素の平面構成を示す平面図であり、図２５は、図２４におけるＸ−Ｘ線での断面構成(ソース配線部、ＴＦＴ部およびＦＦＳ透過画素部の断面構成)、Ｙ−Ｙ線での断面構成（ゲート端子部の断面構成）およびＺ−Ｚ線での断面構成（ソース端子部の断面構成）を示す断面図である。なお、図１および図２を用いて説明したＴＦＴ基板１００と同一の構成については同一の符号を付し、重複する説明は省略する。
図２５に示すようにＴＦＴ基板１００Ｂは、ゲート配線１７から分岐してＴＦＴ素子Ａの形成領域（ＴＦＴ部）へ延びた部分が、ゲート電極部コンタクトホール１０を通してゲート電極４に接続されていると共に、ゲート電極部コンタクトホール１０上およびゲート配線１７上に上層ゲート配線３０が形成され、ゲート電極部コンタクトホール１０上にはゲート電極部上層コンタクトホール２６が設けられている。また、上層ゲート配線３０上およびゲート端子パッド３２上には導電膜で最上層ゲート配線３４が設けられている。
次に、ＴＦＴ基板１００Ｂの製造方法について説明する。実施の形態１において図３〜図１０を用いて説明した工程および変形例２において図２３を用いて説明した工程を経ることで、ゲート端子引き出し電極２３の表面に達するゲート端子部第２コンタクトホール２８、ソース端子引き出し電極２４の表面に達するソース端子部第２コンタクトホール２９およびゲート配線１７の表面に達するゲート電極部上層コンタクトホール２６を形成する。
次に層間絶縁膜２５上全面に透明導電膜および金属膜をこの順に形成し、当該金属膜上に、第６回目の写真製版工程でハーフトーン法を用いることでフォトレジストパターンを形成した後、これをマスクとして、上記金属膜および透明導電膜をパターニングすることで、櫛歯状の対向スリット電極３１、層間絶縁膜２５に形成されたゲート端子部第２コンタクトホール２８、ソース端子部第２コンタクトホール２９およびゲート電極部上層コンタクトホール２６のそれぞれを通して、ゲート端子引き出し電極２３に接続されたゲート端子パッド３２、ソース端子引き出し電極２４に接続されたソース端子パッド３３およびゲート配線１７上に接続された上層ゲート配線３０を形成する。なお、これらの電極および配線の上には金属膜が形成されている。
その後、ハーフアッシングにより部分的に残ったフォトレジストパターンを用いて、不要なフォトレジストパターンを除去し、残ったフォトレジストパターンで、不要な金属膜を除去することで、図２４および図２５に示すＴＦＴ基板１００Ｂを得る。
以下、図２６〜図３０を用いて上述した製造方法をさらに説明する。変形例２において図２３を用いて説明した工程を経ることで、ゲート端子引き出し電極２３の表面に達するゲート端子部第２コンタクトホール２８、ソース端子引き出し電極２４の表面に達するソース端子部第２コンタクトホール２９およびゲート配線１７の表面に達するゲート電極部上層コンタクトホール２６を形成した後、これらを含む層間絶縁膜２５上に図２６に示すように透明導電膜１２０を形成する。
透明導電膜１２０は、酸化インジウムと酸化亜鉛とを含むＩｎＺｎＯターゲットを用いたＤＣスパッタリング法により、厚さ１００ｎｍのＩｎＺｎＯ膜を形成することで得られる。続いて、透明導電膜１２０上全面に、Ａｌ合金であるＡｌＮｉＮｄターゲットを用いたＤＣマグネトロンスパッタリング法により、厚さ１００ｎｍのＡｌＮｉＮｄ膜を形成して金属膜１２１とする。
次に、図２７に示す工程において、金属膜１２１上にノボラック系のポジ型の感光性樹脂で構成されるフォトレジストをスピンコート法で約１．６μｍの厚さで塗布し、ハーフトーン法で露光して現像することで、所定のフォトレジストパターンを得る。当該所定のフォトレジストパターンは、上層ゲート配線３０をパターニングするための上層ゲート配線用フォトレジストパターン１３０、対向スリット電極３１をパターニングするための対向スリット電極用フォトレジストパターン１３１、ゲート端子パッド３２をパターニングするためのゲート端子パッド用フォトレジストパターン１３２、ソース端子パッド３３をパターニングするためのソース端子パッド用フォトレジストパターン１３３および最上層ゲート配線３４をパターニングするための最上層ゲート配線用フォトレジストパターン１３４を含んでいる。
なお、第１の厚さを有する最上層ゲート配線用フォトレジストパターン１３４以外のパターンは全て同じ第２の厚さ（約０．４μｍ）に形成され、上層ゲート配線用フォトレジストパターン１３０およびゲート端子パッド用フォトレジストパターン１３２の領域内に形成された最上層ゲート配線用フォトレジストパターン１３４は、他のパターンよりも厚く形成されることとなる。
次に、図２８に示す工程において、上記のフォトレジストパターンをマスクとして、金属膜１２１を水酸化テトラメチルアンモニウム（ＴＭＡＨ）を含む有機アルカリ系の現像液を用いてエッチングを行い、続いて、透明導電膜１２０をシュウ酸系溶液でエッチングすることで、フォトレジストパターンで覆われない領域の金属膜１２１および透明導電膜１２０を削除する。
次に、図２９に示す工程において、透明絶縁性基板１全体に酸素（Ｏ２）プラズマを照射してフォトレジストをアッシングして薄膜化することで、最上層ゲート配線用フォトレジストパターン１３４のみを残し、他のフォトレジストパターンを除去する。
その後、図３０に示す工程において、最上層ゲート配線用フォトレジストパターン１３４をマスクとして、金属膜１２１を上記現像液によりエッチングすることで上層ゲート配線３０上およびゲート端子パッド３２上に最上層ゲート配線３４をパターニングし、フォトレジストパターンを除去する。
これにより、図２４および図２５に示したように、対向スリット電極３１、ゲート端子パッド３２、ソース端子パッド３３、上層ゲート配線３０および最上層ゲート配線３４を有したＴＦＴ基板１００Ｂを６回の写真製版工程で得ることができる。
なお、上記ではゲート端子パッド３２上にも最上層ゲート配線３４を設けた構成を示したが、ゲート端子パッド３２上の金属膜１２１は削除するように金属膜１２１をパターニングし、ゲート端子パッド３２上には最上層ゲート配線３４を設けない構成としても良い。
逆に、ゲート端子パッド３２上だけでなく、ソース端子パッド３３上にも金属膜１２１を残し、最上層ゲート配線３４と同じように最上層ソース配線としても良い。
さらに、ゲート端子パッド３２上には金属膜１２１を残さず、ソース端子パッド３３上には金属膜１２１を残して最上層ソース配線としても良い。
要するに、最上層ゲート配線３４およびそれと同層の配線は、ゲート配線の抵抗を低減させるためのものであり、少なくともゲート配線の上層に形成しておけば、各端子部の上層に設ける否かは任意である。
なお、各端子部の上層に最上層ゲート配線３４およびそれと同層の配線がある場合は、Ａｌ合金膜は軟らかく膜表面が変形しやすいので、端子パッドに用いると、外部からの信号を入力するための配線基板やＩＣ（Integrated Circuit）チップを接続（実装）する際に実装部材の形状に追随しやすいので、接続特性を向上させ、信頼性を向上させることができる。
一方、各端子部の上層に最上層ゲート配線３４およびそれと同層の配線を設けない場合でも、ＩｎＺｎＯなどの酸化物導電膜で端子パッドが形成されるので、上記と同じく接続特性が向上して、信頼性が向上するという点では遜色がない。
以上説明した変形例３に係るＴＦＴ基板１００Ｂは、実施の形態１の製造方法と同様に６回の写真製版工程で得ることができると共に、ゲート配線１７上に、上層ゲート配線３０および最上層ゲート配線３４を設けているので、ゲート配線抵抗をさらに低減でき、大型パネルに使用してもゲート信号遅延が起きず、表示品位が向上するという特徴がある。
また、ゲート配線１７と、対向スリット電極３１と同層に形成される上層ゲート配線３０と、その上に形成される最上層ゲート配線３４との３層構造となっており、いわゆる冗長配線となっているため、ゲート配線の断線を大幅に低減できる。
なお、変形例１で説明したハーフトーン法を適用することで、ＴＦＴ基板１００Ｂも５回の写真製版工程で製造することが可能となり、製造コストを下げることが可能となり、さらに生産性よく低コストでＦＦＳ方式の液晶表示装置を製造することができる。
また、対向スリット電極３１を透明導電膜で形成することにより、画素領域の透過表示光を遮光することがないので、開口率を低下させることなく、開口率を高い状態に維持することができる。
＜実施の形態２＞
＜ＴＦＴ基板の画素の構成＞
まず、図３１および図３２を参照して、実施の形態２のＴＦＴ基板２００の構成について説明する。なお、図１および図２を用いて説明したＴＦＴ基板１００と同一の構成については同一の符号を付し、重複する説明は省略する。
図３１は、実施の形態２に係る画素の平面構成を示す平面図であり、図３２は、図３１におけるＸ−Ｘ線での断面構成(ソース配線部、ＴＦＴ部、ＦＦＳ透過画素部、共通電極部および共通電極接続部の断面構成)、Ｙ−Ｙ線での断面構成（ゲート端子部の断面構成）およびＺ−Ｚ線での断面構成（ソース端子部の断面構成）を示す断面図である。なお、以下においてＴＦＴ基板２００は透過型のＦＦＳ方式の液晶表示装置に用いるものとして説明する。
図３１に示されるように、実施の形態２のＴＦＴ基板２００においては、各画素内に共通電極５がゲート配線１７と平行な方向に延在するように配設されている。また、図３２に示されるように、共通電極５はソース配線６等と同じ層で形成され、共通電極５を覆う平坦化絶縁膜９には、平坦化絶縁膜９を厚さ方向に貫通する共通電極接続部コンタクトホール１４が形成され、これを通して対向スリット電極３１から延在する上層共通電極接続配線３５によって隣接する共通電極５間が電気的に接続された構成となっている。これにより、対向スリット電極３１に一定の共通電位を供給するための共通電極５の電気抵抗を低減させることができる。このため大型パネルにも対応可能となるという効果を奏する。また、共通電極５と同層となるソース配線６をＭｏの代わりに、さらに低抵抗のＡｌ合金（例えばＡｌＮｉＮｄ）を用いることによって、配線抵抗をさらに低減することができる。
＜製造方法＞
以下、図３３〜図４２を用いて実施の形態２のＴＦＴ基板２００の製造方法について説明する。なお、最終工程を示す平面図および断面図は、それぞれ図３１および図３２に相当する。
まず、ガラス等の透明絶縁性基板１上全面に、半導体膜、絶縁膜および導電膜をこの順に形成するが、この製造方法は実施の形態１で説明しているので説明は省略する。
次に、第１回目の写真製版工程で、後にＴＦＴ素子Ａとなるパターン、後に共通電極５、ソース配線６、ゲート端子７およびソース端子８となるパターンを形成する。
具体的には、半導体膜、絶縁膜および導電膜の積層膜上に、写真製版工程でフォトレジストパターンを形成した後、これをマスクとして、まず、ＰＡＮ溶液を用いたウエットエッチング法により、最上層のＭｏ膜をエッチングしてパターニングする。
次に、フォトレジストパターンおよびパターニングされたＭｏ膜をマスクとして、ＣＨＦ３およびＣＦ４などのフッ素を含むガスと酸素（Ｏ２）ガスとを用いたドライエッチング法により絶縁膜（ＳｉＯ膜）をエッチングしてパターニングする。
さらに続けて、フォトレジストパターンおよびパターニングされたＭｏ膜およびＳｉＯ膜をマスクとして、シュウ酸系溶液を用いたウエットエッチング法により、半導体膜（ＩｎＧａＺｎＯ系酸化物半導体膜）をエッチングしてパターニングする。
その後、フォトレジストパターンを除去することで、図３３および図３４に示すように、後にＴＦＴ素子ＡとなるパターンＰＡ、後にそれぞれ共通電極５、ソース配線６、ゲート端子７およびソース端子８となるパターンＰ０、Ｐ１、Ｐ２およびＰ３パターンを形成する。なお、図３３は図３１に対応する平面図であり、図３４は図３２に対応する断面図である。
次に、第２回目の写真製版工程で、パターンＰＡ、Ｐ０〜Ｐ３上にフォトレジストパターンを形成した後、これをマスクとしてＰＡＮ溶液を用いたウエットエッチング法により、Ｍｏ膜をエッチングしてパターニングし、その後、フォトレジストパターンを除去することで図３５および図３６に示すように、ＴＦＴ素子Ａのゲート電極４、ソース配線６、ゲート端子７およびソース端子８を得る。なお、図３５は図３１に対応する平面図であり、図３６は図３２に対応する断面図である。
次に、パターニングされたゲート電極４、共通電極５、ソース配線６、ゲート端子７およびソース端子８を含めて透明絶縁性基板１上全面を覆うように平坦化絶縁膜９を形成し、複数のコンタクトホールを形成する。なお、平坦化絶縁膜９の製造方法は、実施の形態１で説明しているので説明は省略する。
続けて、第３回目の写真製版工程で、感光性を有する平坦化絶縁膜９をパターニングして、ゲート電極部コンタクトホール１０、ソース電極部コンタクトホール１１、ソース配線部コンタクトホール１２、ドレイン（画素）電極部コンタクトホール１３、共通電極接続部コンタクトホール１４、ゲート端子部第１コンタクトホール１５およびソース端子部第１コンタクトホール１６を同時に形成する。
このとき、ソース電極部コンタクトホール１１およびドレイン（画素）電極部コンタクトホール１３の底部にはゲート絶縁膜３が露出するので、次に、平坦化絶縁膜９をマスクとして、露出したゲート絶縁膜３のみを選択的にエッチングして、下層の半導体膜２の表面を露出させることで、半導体膜２に達するソース電極部コンタクトホール１１およびドレイン（画素）電極部コンタクトホール１３が完成する。これにより、図３７および図３８に示すように、平坦化絶縁膜９を厚さ方向に貫通する複数のコンタクトホールを得る。なお、ＳｉＯで構成されるゲート絶縁膜３は、ＣＨＦ３およびＣＦ４などのフッ素を含むガスと酸素（Ｏ２）ガスとを用いたドライエッチング法によりエッチングすることができる。なお、図３７は図３１に対応する平面図であり、図３８は図３２に対応する断面図である。
次に、平坦化絶縁膜９上全面に透明導電膜を形成し、当該透明導電膜上に、第４回目の写真製版工程でフォトレジストパターンを形成した後、これをマスクとして、上記透明導電膜をパターニングすることで、ゲート電極部コンタクトホール１０を通してゲート電極４と接続されたゲート配線１７、ゲート端子部第１コンタクトホール１５を通してゲート端子７と接続されたゲート端子引き出し電極２３、およびソース端子部第１コンタクトホール１６を通してソース端子８と接続されたソース端子引き出し電極２４をそれぞれ形成する。
また、同時に、ソース電極部コンタクトホール１１を通して半導体膜２に接続されたソース電極１８を形成する。このとき、ソース電極１８と一体でソース電極接続配線１９も形成され、ソース電極接続配線１９はソース配線部コンタクトホール１２を通してソース配線６に接続される。
さらに、同時に、ドレイン（画素）電極部コンタクトホール１３を通して半導体膜２に接続されたドレイン電極２０も形成する。このとき、ドレイン電極２０と一体で２本のゲート配線１７と２本のソース配線６とで囲まれた画素領域のほぼ全体を覆う画素電極２１も形成される。なお、ソース電極１８とドレイン電極２０とに挟まれ、かつゲート電極４のパターン下に対応する半導体膜２の領域がＴＦＴ素子Ａのチャネル領域となる。なお、透明導電膜の製造方法および透明導電膜のエッチング方法は、実施の形態１で説明しているので説明は省略する。
これにより、図３９および図４０に示すように、ゲート配線１７、ソース電極１８、ソース電極接続配線１９、ドレイン電極２０、画素電極２１、ゲート端子引き出し電極２３およびソース端子引き出し電極２４を得る。なお、図３９は図３１に対応する平面図であり、図４０は図３２に対応する断面図である。
次に、透明絶縁性基板１上全面を覆うように、層間絶縁膜２５を形成する。より具体的には、層間絶縁膜２５として、例えば、プラズマＣＶＤ法を用いて厚さ２００〜４００ｎｍのシリコン窒化（ＳｉＮ）膜を形成する。
続けて、第５回目の写真製版工程で層間絶縁膜２５上にフォトレジストパターンを形成した後、これをマスクとして、ＣＦ４およびＳＦ６などのフッ素を含むガスとＯ２ガスとを用いたドライエッチング法によりＳｉＮ膜をエッチングした後にフォトレジストパターンを除去する。これにより、図４１および図４２に示すように、ゲート端子引き出し電極２３の表面に達するゲート端子部第２コンタクトホール２８、ソース端子引き出し電極２４の表面に達するソース端子部第２コンタクトホール２９および共通電極５の表面に達する対向（共通）電極部コンタクトホール２７を得る。なお、図４１は図３１に対応する平面図であり、図４２は図３２に対応する断面図である。
次に層間絶縁膜２５上全面に透明導電膜を形成し、当該透明導電膜上に、第６回目の写真製版工程でフォトレジストパターンを形成した後、これをマスクとして、上記透明導電膜をパターニングすることで、全面に渡って設けられた複数のスリットＳＬを有する櫛歯状の対向スリット電極３１を形成する。対向スリット電極３１は、下部電極となる画素電極２１に対向するように、２本のゲート配線１７と２本のソース配線６とで囲まれた画素領域のほぼ全体を覆うように配設する。
ここで、対向スリット電極３１は、ソース配線６をまたいで、隣接する画素領域の対向スリット電極３１と連続したパターンとなるように形成される。これらの対向スリット電極３１は、ＴＦＴ基板２００の画像表示領域全体の画素間を横断的に連続するパターンとなるように形成され、画像表示領域の外側において、額縁領域に形成された信号配線（図示せず）に接続される。
また、同時に、上記導電膜を用いて、層間絶縁膜２５に形成されたゲート端子部第２コンタクトホール２８、およびソース端子部第２コンタクトホール２９を通して、ゲート端子引き出し電極２３に接続されたゲート端子パッド３２、およびソース端子引き出し電極２４に接続されたソース端子パッド３３を形成する。対向（共通）電極部コンタクトホール２７を通して共通電極５に接続される上層共通電極接続配線３５を、対向スリット電極３１と一体で形成する。なお、透明導電膜の製造方法および透明導電膜のエッチング方法は、実施の形態１で説明しているので説明は省略する。
なお、対向スリット電極３１を透明導電膜で形成することにより、画素領域の透過表示光を遮光することがないので、開口率を低下させることなく、開口率を高い状態に維持することができる。
以上説明したように、６回の写真製版工程を経て、図３１および図３２に示したＴＦＴ基板２００を得ることができる。
＜効果＞
以上説明したように、実施の形態２に係るＴＦＴ基板の製造方法によれば、各画素に共通電極５を設け、それを上層共通電極接続配線３５で電気的に接続する構成としたので、画像表示領域全体で各画素の共通電極抵抗が低減でき、大型パネルにも対応可能となる。
なお、実施の形態１の変形例１で説明したハーフトーン法を適用することで、ＴＦＴ基板２００も５回の写真製版工程で製造することが可能となり、製造コストを下げることが可能となり、さらに生産性よく低コストでＦＦＳ方式の液晶表示装置を製造することができる。
また、実施の形態１の変形例２のように、ゲート配線を２層構造とすることでゲート配線の断線を低減できるだけでなく、ゲート配線抵抗を低減でき、大型パネルにも対応可能となる。
また、実施の形態１の変形例３のように、ゲート配線を３層構造とすると、ゲート配線の断線を大幅に低減できるだけでなく、ゲート配線抵抗をさらに低減でき、大型パネルにも使用しやすくなる。
＜変形例＞
以下、実施の形態２のＴＦＴ基板２００の変形例として、画素電極２１と同層の共通電極接続配線２２と、対向スリット電極３１と同層の上層共通電極接続配線３５を設けることで２層構造の配線により各画素の共通電極５を電気的に接続する構成について説明する。
図４３および図４４を参照して、本変形例に係るＴＦＴ基板２００Ａの構成について説明する。図４３は、変形例に係る画素の平面構成を示す平面図であり、図４４は、図４３におけるＸ−Ｘ線での断面構成(ソース配線部、ＴＦＴ部、ＦＦＳ透過画素部、共通電極部および共通電極接続部の断面構成)、Ｙ−Ｙ線での断面構成（ゲート端子部の断面構成）およびＺ−Ｚ線での断面構成（ソース端子部の断面構成）を示す断面図である。なお、図３１および図３２を用いて説明したＴＦＴ基板２００と同一の構成については同一の符号を付し、重複する説明は省略する。
図４３に示すようにＴＦＴ基板２００Ａにおいては、各画素内に配設された共通電極５間が、共通電極接続配線２２と上層共通電極接続配線３５との２層構造の配線により電気的に接続されている。また、図４４に示されるように、共通電極接続配線２２は画素電極２１と同層に設けられ、また、上層共通電極接続配線３５は対向スリット電極３１と同層に設けられている。
次に、ＴＦＴ基板２００Ａの製造方法について説明する。実施の形態２において図３３〜図３８を用いて説明した工程を経た後、ゲート電極部コンタクトホール１０、ソース電極部コンタクトホール１１、ソース配線部コンタクトホール１２、ドレイン（画素）電極部コンタクトホール１３、共通電極接続部コンタクトホール１４、ゲート端子部第１コンタクトホール１５およびソース端子部第１コンタクトホール１６内を含む平坦化絶縁膜９の上に透明導電膜を形成する。
次に、当該透明導電膜上に、第４回目の写真製版工程でフォトレジストパターンを形成した後、これをマスクとして、上記透明導電膜をパターニングすることで、ゲート電極部コンタクトホール１０を通してゲート電極４と接続されたゲート配線１７、ゲート端子部第１コンタクトホール１５を通してゲート端子７と接続されたゲート端子引き出し電極２３、ソース端子部第１コンタクトホール１６を通してソース端子８と接続されたソース端子引き出し電極２４、共通電極接続部コンタクトホール１４を通して共通電極５と接続された共通電極接続配線２２をそれぞれ形成する。
また、同時に、ソース電極部コンタクトホール１１を通して半導体膜２に接続されたソース電極１８を形成する。このとき、ソース電極１８と一体でソース電極接続配線１９も形成され、ソース電極接続配線１９はソース配線部コンタクトホール１２を通してソース配線６に接続される。
さらに、同時に、ドレイン（画素）電極部コンタクトホール１３を通して半導体膜２に接続されたドレイン電極２０も形成する。このとき、ドレイン電極２０と一体で２本のゲート配線１７と２本のソース配線６とで囲まれた画素領域のほぼ全体を覆う画素電極２１も形成される。なお、ソース電極１８とドレイン電極２０とに挟まれ、かつゲート電極４のパターン下に対応する半導体膜２の領域がＴＦＴ素子Ａのチャネル領域となる。なお、透明導電膜の製造方法および透明導電膜のエッチング方法は、実施の形態１で説明しているので説明は省略する。
これにより、図４５および図４６に示すように、ゲート配線１７、ソース電極１８、ソース電極接続配線１９、ドレイン電極２０、画素電極２１、共通電極接続配線２２、ゲート端子引き出し電極２３およびソース端子引き出し電極２４を得る。なお、図４５は図４３に対応する平面図であり、図４６は図４４に対応する断面図である。
次に、透明絶縁性基板１上全面を覆うように、層間絶縁膜２５を形成する。より具体的には、層間絶縁膜２５として、例えば、プラズマＣＶＤ法を用いて厚さ２００〜４００ｎｍのシリコン窒化（ＳｉＮ）膜を形成する。
続けて、第５回目の写真製版工程で層間絶縁膜２５上にフォトレジストパターンを形成した後、これをマスクとして、ＣＦ４およびＳＦ６などのフッ素を含むガスとＯ２ガスとを用いたドライエッチング法によりＳｉＮ膜をエッチングした後にフォトレジストパターンを除去する。これにより、図４７および図４８に示すように、ゲート端子引き出し電極２３の表面に達するゲート端子部第２コンタクトホール２８、ソース端子引き出し電極２４の表面に達するソース端子部第２コンタクトホール２９および共通電極５上の共通電極接続配線２２の表面に達する対向（共通）電極部コンタクトホール２７を得る。なお、図４７は図４３に対応する平面図であり、図４８は図４４に対応する断面図である。
次に層間絶縁膜２５上全面に透明導電膜を形成し、当該透明導電膜上に、第６回目の写真製版工程でフォトレジストパターンを形成した後、これをマスクとして、上記透明導電膜をパターニングすることで、全面に渡って設けられた複数のスリットＳＬを有する櫛歯状の対向スリット電極３１を形成する。
また、同時に、上記導電膜を用いて、層間絶縁膜２５に形成されたゲート端子部第２コンタクトホール２８、ソース端子部第２コンタクトホール２９および対向（共通）電極部コンタクトホール２７を通して、ゲート端子引き出し電極２３に接続されたゲート端子パッド３２、ソース端子引き出し電極２４に接続されたソース端子パッド３３、共通電極接続配線２２に接続される上層共通電極接続配線３５を、対向スリット電極３１と一体で形成する。なお、透明導電膜の製造方法および透明導電膜のエッチング方法は、実施の形態１で説明しているので説明は省略する。
なお、対向スリット電極３１を透明導電膜で形成することにより、画素領域の透過表示光を遮光することがないので、開口率を低下させることなく、開口率を高い状態に維持することができる。
以上説明したように、６回の写真製版工程を経て、図４３および図４４に示したＴＦＴ基板２００Ａを得ることができる。
以上説明した変形例に係るＴＦＴ基板２００Ａは、実施の形態２の製造方法と同様に６回の写真製版工程で得ることができると共に、各画素に共通電極５を設け、それを上層共通電極接続配線３５で電気的に接続する構成としたので、画像表示領域全体で各画素の共通電極抵抗が低減でき、大型パネルにも対応可能となる。
また、上層共通電極接続配線３５に加えて共通電極接続配線２２も配設することで、いわゆる冗長配線構造となって、共通電極接続配線の断線を低減して、断線による不良の発生を大幅に低減できる。
なお、実施の形態１の変形例１で説明したハーフトーン法を適用することで、ＴＦＴ基板２００Ａも５回の写真製版工程で製造することが可能となり、製造コストを下げることが可能となり、さらに生産性よく低コストでＦＦＳ方式の液晶表示装置を製造することができる。
また、実施の形態１の変形例２のように、ゲート配線を２層構造とすることでゲート配線の断線を低減できるだけでなく、ゲート配線抵抗を低減でき、大型パネルにも対応可能となる。
ここで、図４９には、ゲート配線を２層構造としたＴＦＴ基板２００Ｂの断面構成を示す。なお、図４９では、ゲート配線１７上に上層ゲート配線３０が配設されている以外は、ＴＦＴ基板２００Ａと同じ構成である。
また、実施の形態１の変形例３のように、ゲート配線を３層構造とすると、ゲート配線の断線を大幅に低減できるだけでなく、ゲート配線抵抗をさらに低減でき、大型パネルにも使用しやすくなる。
＜実施の形態３＞
＜ＴＦＴ基板の画素の構成＞
まず、図５０および図５１を参照して、実施の形態３のＴＦＴ基板３００の構成について説明する。なお、図１および図２を用いて説明したＴＦＴ基板１００と同一の構成については同一の符号を付し、重複する説明は省略する。
図５０は、実施の形態３に係る画素の平面構成を示す平面図であり、図５１は、図５０におけるＸ−Ｘ線での断面構成(ソース配線部、ＴＦＴ部およびＦＦＳ透過画素部の断面構成)、Ｙ−Ｙ線での断面構成（ゲート端子部の断面構成）およびＺ−Ｚ線での断面構成（ソース端子部の断面構成）を示す断面図である。なお、以下においてはＴＦＴ基板３００は透過型のＦＦＳ方式の液晶表示装置に用いるものとして説明する。
図５０に示されるように、実施の形態３のＴＦＴ基板３００の平面構成は、図１に示したＴＦＴ基板１００と同じであり、相違点は断面構成にある。すなわち、図５１に示すように、ＴＦＴ素子Ａ、ソース配線６、ゲート端子７およびソース端子８は、ガラス等の透明性絶縁性基板１上に配設されたメタル遮光膜３６と絶縁膜３７の積層膜の上に形成されている。
ＴＦＴ素子Ａは、メタル遮光膜３６、絶縁膜３７、半導体膜２とその上に形成されたゲート絶縁膜３とが、概略同一の外形パターンを有して島（アイランド）状に形成され、さらにゲート絶縁膜３上にゲート電極４が形成されている。
また、ソース配線６、ゲート端子７およびソース端子８もＴＦＴ素子Ａと同じ層構造を有している。すなわち、ソース配線６、ゲート端子７およびソース端子８は、メタル遮光膜３６、絶縁膜３７、半導体膜２およびゲート絶縁膜３と同じ積層膜の上に形成され、５層構造をなしている。
そして、ＴＦＴ素子Ａ、ソース配線６、ゲート端子７およびソース端子８のパターンを覆うように平坦化絶縁膜９が形成され、複数のコンタクトホールが形成されている。すなわち、ゲート電極４、ソース配線６、ゲート端子７およびソース端子８のそれぞれの表面を露出させるため、平坦化絶縁膜９を厚み方向に貫通するゲート電極部コンタクトホール１０、ソース配線部コンタクトホール１２、ゲート端子部第１コンタクトホール１５およびソース端子部第１コンタクトホール１６が形成されている。
さらに、ＴＦＴ素子Ａにおいて半導体膜２の表面を露出させるため、平坦化絶縁膜９およびゲート絶縁膜３を厚み方向に貫通するソース電極部コンタクトホール１１およびドレイン（画素）電極部コンタクトホール１３が形成されている。
また、平坦化絶縁膜９上には導電膜が形成され、当該導電膜をパターニングすることによって、ゲート電極部コンタクトホール１０を通してゲート電極４と接続されたゲート配線１７、ゲート端子部第１コンタクトホール１５を通してゲート端子７と接続されたゲート端子引き出し電極２３、およびソース端子部第１コンタクトホール１６を通してソース端子８と接続されたソース端子引き出し電極２４がそれぞれ形成されている。
また、平坦化絶縁膜９上に形成された同じ導電膜によって、ソース電極部コンタクトホール１１を通して半導体膜２に接続されたソース電極１８が形成される。ソース電極１８は、自身から延びたソース電極接続配線１９が、ソース配線部コンタクトホール１２を通してソース配線６に接続されている。同様に、ドレイン（画素）電極部コンタクトホール１３を通して半導体膜２に接続されたドレイン電極２０が形成され、また、ドレイン電極２０から延在するように画素電極２１が形成されている。
なお、ソース電極１８とドレイン電極２０とに挟まれ、かつゲート電極４のパターンの下に対応する半導体膜２の領域がＴＦＴ素子Ａのチャネル領域となる。
そして、平坦化絶縁膜９上の上記電極群を含む基板上面全体を覆うように層間絶縁膜２５が形成されている。なお、層間絶縁膜２５上には、下部電極となる平板状の画素電極２１に対向するように、全面に渡って設けられた複数のスリットＳＬを有する櫛歯状の対向スリット電極３１が形成されている。
層間絶縁膜２５には、層間絶縁膜２５を厚さ方向に貫通してゲート端子引き出し電極２３の表面に達するゲート端子部第２コンタクトホール２８、およびソース端子引き出し電極２４の表面に達するソース端子部第２コンタクトホール２９が形成され、それぞれのコンタクトホール２８、２９を通して、ゲート端子引き出し電極２３に接続されたゲート端子パッド３２およびソース端子引き出し電極２４に接続されたソース端子パッド３３が形成される。
なお、ゲート端子パッド３２およびソース端子パッド３３は、層間絶縁膜２５上に形成された対向スリット電極３１と同じ導電膜を用いて形成されている。
＜製造方法＞
以下、図５２〜図６１を用いて実施の形態３のＴＦＴ基板３００の製造方法について説明する。なお、最終工程を示す平面図および断面図は、それぞれ図５０および図５１に相当する。
まず、ガラス等の透明絶縁性基板１上全面に、メタル遮光膜、絶縁膜、半導体膜、絶縁膜および導電膜をこの順に形成する。本実施の形態３では、メタル遮光膜および導電膜としてモリブデン（Ｍｏ）を用い、半導体膜として酸化インジウム（Ｉｎ２Ｏ３）に酸化ガリウム（Ｇａ２Ｏ３）および酸化亜鉛（ＺｎＯ）を添加したＩｎＧａＺｎＯ系の酸化物半導体を用いる。また絶縁膜として酸化シリコン（ＳｉＯ）膜を用いた。
より具体的には、まず、Ｍｏターゲットを用いたＤＣスパッタリング法で、Ｍｏで構成されるメタル遮光膜を２００ｎｍの厚さで形成し、続いて、シラン（ＳｉＨ４）ガスと一酸化二窒素（Ｎ２Ｏ）ガスとを用いたプラズマＣＶＤ法で、ＳｉＯで構成される絶縁膜を形成し、さらに、Ｉｎ：Ｇａ：Ｚｎ：Ｏの原子組成比が１：１：１：４であるＩｎＧａＺｎＯターゲット[Ｉｎ２Ｏ３・（Ｇａ２Ｏ３）・（ＺｎＯ）２]を用いたＤＣスパッタリング法で半導体膜を形成する。
このとき、公知のアルゴン（Ａｒ）ガスやクリプトン（Ｋｒ）ガスを用いたスパッタリング法を用いた場合、通常は、酸素の原子組成比が化学量論組成よりも少なく、酸素イオン欠乏状態（上記の例ではＯの組成比が４未満）の酸化膜となってしまう。従って、Ａｒガスに酸素（Ｏ２）ガスを混合させてスパッタリングすることが望ましい。ここでは、Ａｒガスに対して分圧比で１０％のＯ２ガスを添加した混合ガスを用いて、スパッタリングを行い、４０ｎｍの厚さでＩｎＧａＺｎＯ系の酸化物半導体膜を形成した。この酸化物半導体膜はＴＦＴ素子Ａにおいて半導体膜２として機能する。なお、形成直後のＩｎ−Ｇａ−Ｚｎ−Ｏ膜は非晶質構造であった。
次に、シラン（ＳｉＨ４）ガスと一酸化二窒素（Ｎ２Ｏ）ガスとを用いたプラズマＣＶＤ法で、ＳｉＯで構成される絶縁膜を形成する。この絶縁膜はＴＦＴ素子Ａにおいてゲート絶縁膜３として機能する。
続けてＭｏターゲットを用いたＤＣスパッタリング法で、Ｍｏで構成される導電膜を２００ｎｍの厚さで形成する。このときスパッタリングガスは、公知のＡｒガスやＫｒガスを用いる。
次に、第１回目の写真製版工程で、後にＴＦＴ素子Ａとなるパターン、後にソース配線６、ゲート端子７およびソース端子８となるパターンを形成する。
具体的には、メタル遮光膜、絶縁膜、半導体膜、絶縁膜および導電膜の積層膜上に、写真製版工程でフォトレジストパターンを形成した後、これをマスクとして、ＰＡＮ溶液を用いたウエットエッチング法により、最上層のＭｏ膜をエッチングしてパターニングする。
次に、フォトレジストパターンおよびパターニングされたＭｏ膜をマスクとして、ＣＨＦ３およびＣＦ４などのフッ素を含むガスと酸素（Ｏ２）ガスとを用いたドライエッチング法により絶縁膜（ＳｉＯ膜）をエッチングしてパターニングする。
さらに続けて、フォトレジストパターンおよびパターニングされたＭｏ膜およびＳｉＯ膜をマスクとして、シュウ酸系溶液を用いたウエットエッチング法により、半導体膜（ＩｎＧａＺｎＯ系酸化物半導体膜）をエッチングしてパターニングする。
さらに、フォトレジストパターンおよびパターニングされたＭｏ膜、ＳｉＯ膜、半導体膜をマスクとして、上記と同じドライエッチング法でＳｉＯ膜をエッチングしてパターニングし、さらに、フォトレジストパターンおよびパターニングされたＭｏ膜、ＳｉＯ膜、半導体膜およびＳｉＯ膜をマスクとして、ＰＡＮ溶液を用いたウエットエッチング法でＭｏ膜をエッチングしてパターニングする。
その後、フォトレジストパターンを除去することで、図５２および図５３に示すように、後にＴＦＴ素子ＡとなるパターンＰＡ、後にそれぞれソース配線６、ゲート端子７およびソース端子８となるパターンＰ１、Ｐ２およびＰ３パターンを形成する。なお、図５２は図５０に対応する平面図であり、図５３は図５１に対応する断面図である。
次に、第２回目の写真製版工程で、パターンＰＡ、Ｐ１〜Ｐ３上にフォトレジストパターンを形成した後、これをマスクとしてＰＡＮ溶液を用いたウエットエッチング法により、Ｍｏ膜をエッチングしてパターニングし、その後、フォトレジストパターンを除去することで図５４および図５５に示すように、ＴＦＴ素子Ａのゲート電極４、ソース配線６、ゲート端子７およびソース端子８を得る。なお、図５４は図５０に対応する平面図であり、図５５は図５１に対応する断面図である。
次に、パターニングされたゲート電極４、ソース配線６、ゲート端子７およびソース端子８を含めて透明絶縁性基板１上全面を覆うように平坦化絶縁膜９を形成し、複数のコンタクトホールを形成する。
より具体的には、例えば、感光性を持ったアクリル系の有機樹脂材料をスピンコート法で２．０〜３．０μｍの厚さとなるように透明絶縁性基板１上に塗布する。これにより、これまでの製造工程で形成された透明絶縁性基板１の上面の凹凸を覆い、表面を平坦化することができる。
平坦化絶縁膜９の材料としては、アクリル系の有機樹脂材料の他、オレフィン系材料、ノボラック系材料、ポリイミド系材料およびシロキサン系材料を用いることもできる。これら塗布型の有機絶縁材料は、誘電率が低く、配線容量を低く抑えることができる。よってそれらの材料を用いることにより、ＴＦＴ基板を低い電圧で駆動させることが可能となり低消費電力化に寄与できる。
続けて、第３回目の写真製版工程で、感光性を有する平坦化絶縁膜９をパターニングして、ゲート電極部コンタクトホール１０、ソース電極部コンタクトホール１１、ソース配線部コンタクトホール１２、ドレイン（画素）電極部コンタクトホール１３、ゲート端子部第１コンタクトホール１５およびソース端子部第１コンタクトホール１６を同時に形成する。
このとき、ソース電極部コンタクトホール１１およびドレイン（画素）電極部コンタクトホール１３の底部にはゲート絶縁膜３が露出するので、次に、平坦化絶縁膜９をマスクとして、露出したゲート絶縁膜３のみを選択的にエッチングして、下層の半導体膜２の表面を露出させることで、半導体膜２に達するソース電極部コンタクトホール１１およびドレイン（画素）電極部コンタクトホール１３が完成する。これにより、図５６および図５７に示すように、平坦化絶縁膜９を厚さ方向に貫通する複数のコンタクトホールを得る。なお、ＳｉＯで構成されるゲート絶縁膜３は、ＣＨＦ３およびＣＦ４などのフッ素を含むガスと酸素（Ｏ２）ガスとを用いたドライエッチング法によりエッチングすることができる。なお、図５６は図５０に対応する平面図であり、図５７は図５１に対応する断面図である。
次に、平坦化絶縁膜９上全面に透明導電膜を形成し、当該透明導電膜上に、第４回目の写真製版工程でフォトレジストパターンを形成した後、これをマスクとして、上記透明導電膜をパターニングすることで、ゲート電極部コンタクトホール１０を通してゲート電極４と接続されたゲート配線１７、ゲート端子部第１コンタクトホール１５を通してゲート端子７と接続されたゲート端子引き出し電極２３、およびソース端子部第１コンタクトホール１６を通してソース端子８と接続されたソース端子引き出し電極２４をそれぞれ形成する。
また、同時に、ソース電極部コンタクトホール１１を通して半導体膜２に接続されたソース電極１８を形成する。このとき、ソース電極１８と一体でソース電極接続配線１９も形成され、ソース電極接続配線１９はソース配線部コンタクトホール１２を通してソース配線６に接続される。
さらに、同時に、ドレイン（画素）電極部コンタクトホール１３を通して半導体膜２に接続されたドレイン電極２０も形成する。このとき、ドレイン電極２０と一体で２本のゲート配線１７と２本のソース配線６とで囲まれた画素領域のほぼ全体を覆う画素電極２１も形成される。なお、ソース電極１８とドレイン電極２０とに挟まれ、かつゲート電極４のパターン下に対応する半導体膜２の領域がＴＦＴ素子Ａのチャネル領域となる。
より具体的には、透明導電膜として、酸化インジウムと酸化亜鉛とを含むＩｎＺｎＯターゲットを用いたＤＣスパッタリング法で厚さ１００ｎｍのＩｎＺｎＯ膜を平坦化絶縁膜９上全面に形成し、第４回目の写真製版工程で形成したフォトレジストパターンをマスクとして、シュウ酸系溶液でウエットエッチングを行って上述した各電極および配線をパターニングする。これにより、図５８および図５９に示すように、ゲート配線１７、ソース電極１８、ソース電極接続配線１９、ドレイン電極２０、画素電極２１、ゲート端子引き出し電極２３およびソース端子引き出し電極２４を得る。なお、図５８は図５０に対応する平面図であり、図５９は図５１に対応する断面図である。
次に、透明絶縁性基板１上全面を覆うように、層間絶縁膜２５を形成する。より具体的には、層間絶縁膜２５として、例えば、プラズマＣＶＤ法を用いて厚さ２００〜４００ｎｍのシリコン窒化（ＳｉＮ）膜を形成する。
続けて、第５回目の写真製版工程で層間絶縁膜２５上にフォトレジストパターンを形成した後、これをマスクとして、ＣＦ４およびＳＦ６などのフッ素を含むガスとＯ２ガスとを用いたドライエッチング法によりＳｉＮ膜をエッチングした後にフォトレジストパターンを除去する。これにより、図６０および図６１に示すように、ゲート端子引き出し電極２３の表面に達するゲート端子部第２コンタクトホール２８、およびソース端子引き出し電極２４の表面に達するソース端子部第２コンタクトホール２９を得る。なお、図６０は図５０に対応する平面図であり、図６１は図５１に対応する断面図である。
次に層間絶縁膜２５上全面に透明導電膜を形成し、当該透明導電膜上に、第６回目の写真製版工程でフォトレジストパターンを形成した後、これをマスクとして、上記透明導電膜をパターニングすることで、全面に渡って設けられた複数のスリットＳＬを有する櫛歯状の対向スリット電極３１を形成する。対向スリット電極３１は、下層に形成された画素電極２１に対向するように、２本のゲート配線１７と２本のソース配線６とで囲まれた画素領域のほぼ全体を覆うように配設する。
ここで、対向スリット電極３１は、ソース配線６をまたいで、隣接する画素領域の対向スリット電極３１と連続したパターンとなるように形成される。これらの対向スリット電極３１は、ＴＦＴ基板３００の画像表示領域全体の画素間を横断的に連続するパターンとなるように形成され、画像表示領域の外側において、額縁領域に形成された信号配線（図示せず）に接続される。
また、同時に、上記導電膜を用いて、層間絶縁膜２５に形成されたゲート端子部第２コンタクトホール２８、およびソース端子部第２コンタクトホール２９を通して、ゲート端子引き出し電極２３に接続されたゲート端子パッド３２、およびソース端子引き出し電極２４に接続されたソース端子パッド３３を形成する。
より具体的には、透明導電膜として、酸化インジウムと酸化亜鉛とを含むＩｎＺｎＯターゲットを用いたＤＣスパッタリング法で厚さ１００ｎｍのＩｎＺｎＯ膜を層間絶縁膜２５上全面に形成し、第６回目の写真製版工程で形成したフォトレジストパターンをマスクとして、シュウ酸系溶液でウエットエッチングを行って上述した各電極および配線をパターニングする。これにより、図５０および図５１に示す、対向スリット電極３１、ゲート端子パッド３２およびソース端子パッド３３を同時に得る。
なお、対向スリット電極３１を透明導電膜で形成することにより、画素領域の透過表示光を遮光することがないので、開口率を低下させることなく、開口率を高い状態に維持することができる。
以上説明したように、６回の写真製版工程を経て、図５０および図５１に示したＴＦＴ基板３００を得ることができる。
完成したＴＦＴ基板３００の表面に配向膜およびスペーサを形成する。また、カラーフィルタおよび配向膜を備えた対向基板を準備し、ＴＦＴ基板３００と対向基板とを貼り合わせる。
ＴＦＴ基板３００と対向基板とは、上記スペーサによって一定の間隙を保って貼り合わされ、この間隙に液晶が注入され封止される。すなわち、ＴＦＴ基板３００と対向基板との間に液晶層が挟持される。さらに、ＴＦＴ基板３００および対向基板の外側の面には、偏光板、位相差板およびバックライトユニット等が設けられてＦＦＳ方式の液晶表示装置を得ることができる。
なお、以上の説明においては、半導体膜２として、ＩｎＧａＺｎＯで構成される酸化物半導体を用いる例を説明したが、これに限らず、例えば、ＩｎＺｎＯ系、ＩｎＧａＯ系、ＩｎＳｎＯ系、ＺｎＳｎＯ系、ＩｎＳｎＺｎＯ系、ＩｎＧａＺｎＳｎＯ系、ＩｎＡｌＺｎＯ系、ＩｎＨｆＺｎＯ系、ＩｎＺｒＺｎＯ系、ＩｎＭｇＺｎＯ系、ＩｎＹＺｎＯ系などの酸化物半導体膜を用いることができる。
また、以上の説明においては、画素電極２１および対向スリット電極３１として、ＩｎＺｎＯで構成される透明導電膜を用いる例を説明したが、これに限らず、例えば、ＩｎＳｎＯ（ＩＴＯ）系、ＧａＺｎＯ系およびＺｎＡｌＯ系などの酸化物系の透明導電膜を用いることができる。
＜効果＞
以上説明したように、実施の形態３に係るＴＦＴ基板の製造方法によれば、実施の形態１および２と同様に、高移動度を有して高性能かつ高い開口率を有するＦＦＳ方式の液晶表示装置用のＴＦＴ基板を少なくとも６回の写真製版工程で製造することができると共に、半導体膜２の下層にメタル遮光膜３６を設けているため、半導体膜２にアモルファスシリコンを用いた場合には光リークを、酸化物半導体を用いた場合には光劣化を防ぐことができる。
なお、実施の形態１の変形例１で説明したハーフトーン法を適用することで、ＴＦＴ基板３００も５回の写真製版工程で製造することが可能となり、製造コストを下げることが可能となり、さらに生産性よく低コストでＦＦＳ方式の液晶表示装置を製造することができる。
また、実施の形態１の変形例２のように、ゲート配線を２層構造とすることでゲート配線の断線を低減できるだけでなく、ゲート配線抵抗を低減でき、大型パネルにも対応可能となる。
また、実施の形態１の変形例３のように、ゲート配線を３層構造とすると、ゲート配線の断線を大幅に低減できるだけでなく、ゲート配線抵抗をさらに低減でき、大型パネルにも使用しやすくなる。
また、実施の形態２およびその変形例のように、各画素内にさらに共通電極５を設けて、共通電極接続配線２２または上層共通電極接続配線３５によって電気的に接続するような構成とすれば、画像表示領域全体の各画素の共通電極抵抗が低減でき、大型パネルにも対応可能となる。
なお、本発明は、その発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略することが可能である。
１ 透明絶縁性基板、２ 半導体膜、３ ゲート絶縁膜、４ ゲート電極、６ ソース配線、７ ゲート端子、８ ソース端子、９ 平坦化絶縁膜、１７ ゲート配線、１８ ソース電極、１９ ソース電極接続配線、２０ ドレイン電極、２１ 画素電極、２３ ゲート端子引き出し電極、２４ ソース端子引き出し電極、２５ 層間絶縁膜、３６ メタル遮光膜 ３０ 上層ゲート配線、３１ 対向スリット電極、３２ ゲート端子パッド、３３ ソース端子パッド、３４ 最上層ゲート配線。

Claims (17)

  1. 画素が複数マトリックス状に配列された薄膜トランジスタ基板であって、
    前記画素は、
    基板上の複数の部分に配設された半導体膜と、
    前記基板上の第１の部分の前記半導体膜上に配設された第１の絶縁膜で形成されるゲート絶縁膜と、前記ゲート絶縁膜上に配設され、第１の導電膜で形成されたゲート電極と、を少なくとも有する薄膜トランジスタと、
    下層に前記半導体膜と前記第１の絶縁膜との積層膜を有し、前記第１の導電膜で形成されたソース配線と、
    前記薄膜トランジスタおよび前記ソース配線を覆うように設けられた第２の絶縁膜と、
    前記第２の絶縁膜を厚み方向に貫通すると共に、前記ゲート絶縁膜を厚み方向に貫通して前記第１の部分の前記半導体膜に達するソース電極部コンタクトホールおよびドレイン電極部コンタクトホールと、
    前記第２の絶縁膜を厚み方向に貫通して前記ゲート電極に達するゲート電極部コンタクトホールと、
    前記第２の絶縁膜を厚み方向に貫通して前記ソース配線に達するソース配線部コンタクトホールと、
    前記ソース電極部コンタクトホールを通して前記半導体膜に接続され、第２の導電膜で形成されたソース電極と、
    前記ソース電極から延在し前記ソース配線部コンタクトホールを通して前記ソース配線に接続される前記第２の導電膜で形成されたソース電極接続配線と、
    前記ドレイン電極部コンタクトホールを通して前記半導体膜に接続され、前記第２の導電膜で形成されたドレイン電極と、
    前記ゲート電極部コンタクトホールを通して前記ゲート電極に接続され、前記第２の導電膜で形成されたゲート配線と、
    前記ドレイン電極から延在し、前記ソース配線および前記ゲート配線で規定される画素領域に対応する前記第２の絶縁膜上を覆う前記第２の導電膜で形成された画素電極と、
    前記第２の絶縁膜を含む前記基板上面を覆う第３の絶縁膜と、
    前記第３の絶縁膜を間に挟んで、前記画素電極に対向して配置された、第３の導電膜で形成される対向電極と、を備え、
    前記対向電極は、表面に設けられた複数のスリットを有する、薄膜トランジスタ基板。
  2. 前記ゲート電極の平面パターンは、
    前記基板上の前記第１の部分の前記半導体膜の平面パターンより小さく、
    前記ソース電極部コンタクトホールおよび前記ドレイン電極部コンタクトホールは、前記ゲート電極部コンタクトホールを間に挟むように設けられ、
    前記ソース電極と前記ドレイン電極とに挟まれ、かつ前記ゲート電極の下に対応する前記半導体膜の領域をチャネル領域とする、請求項１記載の薄膜トランジスタ基板。
  3. 前記第３の絶縁膜を厚み方向に貫通して前記ゲート配線に達するゲート電極部上層コンタクトホールと、
    前記ゲート電極部上層コンタクトホールを通して前記ゲート配線に接続される、前記第３の導電膜で形成された上層ゲート配線と、をさらに備える、請求項１記載の薄膜トランジスタ基板。
  4. 下層に前記半導体膜と前記第１の絶縁膜との積層膜を有し、前記第１の導電膜で形成されたゲート端子と、
    前記第２の絶縁膜を厚み方向に貫通して前記ゲート端子に達するゲート端子部第１コンタクトホールと、
    前記ゲート端子部第１コンタクトホールを通して前記ゲート端子に接続され、前記第２の導電膜で形成されたゲート端子引き出し電極と、
    下層に前記半導体膜と前記第１の絶縁膜との積層膜を有し、前記第１の導電膜で形成されたソース端子と、
    前記第２の絶縁膜を厚み方向に貫通して前記ソース端子に達するソース端子部第１コンタクトホールと、
    前記ソース端子部第１コンタクトホールを通して前記ソース端子に接続され、前記第２の導電膜で形成されたソース端子引き出し電極と、を備える、請求項１記載の薄膜トランジスタ基板。
  5. 前記第３の絶縁膜を厚み方向に貫通して前記ゲート端子引き出し電極に達するゲート端子部第２コンタクトホールと、
    前記ゲート端子部第２コンタクトホールを通して前記ゲート端子引き出し電極に接続され、前記第３の導電膜で形成されたゲート端子パッドと、
    前記第３の絶縁膜を厚み方向に貫通して前記ソース端子引き出し電極に達するソース端子部第２コンタクトホールと、
    前記ソース端子部第２コンタクトホールを通して前記ソース端子引き出し電極に接続され、前記第３の導電膜で形成されたソース端子パッドと、を備える、請求項４記載の薄膜トランジスタ基板。
  6. 前記上層ゲート配線に接する、第４の導電膜で形成された最上層ゲート配線をさらに備える、請求項３記載の薄膜トランジスタ基板。
  7. 前記基板上の第２の部分に配設された前記半導体膜と、その上に配設された前記第１の絶縁膜と、その上に配設された前記第１の導電膜で形成された共通電極と、
    前記共通電極上の前記第２および第３の絶縁膜を厚み方向に貫通して、前記共通電極に達する対向電極部コンタクトホールと、
    前記対向電極部コンタクトホールを通して前記共通電極に接続される、前記第３の導電膜で形成され、前記対向電極と一体をなす上層共通電極接続配線と、をさらに備える、請求項１記載の薄膜トランジスタ基板。
  8. 前記基板上の第２の部分に配設された前記半導体膜と、その上に配設された前記第１の絶縁膜と、その上に配設された前記第１の導電膜で形成された共通電極と、
    前記共通電極上の前記第２の絶縁膜を厚み方向に貫通して、前記共通電極に達する共通電極接続部コンタクトホールと、
    前記共通電極接続部コンタクトホールを通して前記共通電極に接続され、前記第２の導電膜で形成された共通電極接続配線と、
    前記第３の絶縁膜を厚み方向に貫通して前記共通電極接続配線に達する対向電極部コンタクトホールと、
    前記対向電極部コンタクトホールを通して前記共通電極接続配線に接続される、前記第３の導電膜で形成され、前記対向電極と一体をなす上層共通電極接続配線と、をさらに備える、請求項１記載の薄膜トランジスタ基板。
  9. 前記半導体膜の下層に、前記基板側から順に積層されたメタル遮光膜および第４の絶縁膜をさらに備える、請求項１〜８の何れか１項に記載の薄膜トランジスタ基板。
  10. 前記半導体膜は、酸化物半導体で形成される、請求項１〜９の何れか１項に記載の薄膜トランジスタ基板。
  11. 前記酸化物半導体は、
    酸化インジウム、酸化ガリウムおよび酸化亜鉛を添加したＩｎＧａＺｎＯ系の酸化物半導体で形成される、請求項１０記載の薄膜トランジスタ基板。
  12. 画素が複数マトリックス状に配列された薄膜トランジスタ基板の製造方法であって、
    （ａ）基板上面に、半導体膜、第１の絶縁膜および第１の導電膜をこの順に形成する工程と、
    （ｂ）前記工程（ａ）の後、第１回目の写真製版工程とエッチング工程により、前記第１の導電膜、前記第１の絶縁膜および前記半導体膜をパターニングする工程と、
    （ｃ）前記工程（ｂ）の後、第２回目の写真製版工程とエッチング工程により、
    前記基板上の第１の部分の前記半導体膜上に配設された前記第１の絶縁膜で形成されるゲート絶縁膜と、前記ゲート絶縁膜上に配設された前記第１の導電膜で形成され、前記ゲート絶縁膜よりも平面視の面積が小さなゲート電極と、を少なくとも有する薄膜トランジスタと、
    それぞれ下層に前記半導体膜と前記第１の絶縁膜との積層膜を有したソース配線、ゲート端子およびソース端子と、をパターニングする工程と、
    （ｄ）前記工程（ｃ）の後、前記基板上面を覆う第２の絶縁膜を形成した後、第３回目の写真製版工程とエッチング工程により、前記第２の絶縁膜をパターニングして、
    前記第２の絶縁膜を厚み方向に貫通すると共に、前記ゲート絶縁膜を厚み方向に貫通して前記第１の部分の前記半導体膜に達するソース電極部コンタクトホールおよびドレイン電極部コンタクトホールと、
    前記第２の絶縁膜を厚み方向に貫通して前記ゲート電極に達するゲート電極部コンタクトホールと、
    前記第２の絶縁膜を厚み方向に貫通して前記ソース配線に達するソース配線部コンタクトホールと、
    前記第２の絶縁膜を厚み方向に貫通して前記ゲート端子に達するゲート端子部第１コンタクトホールと、
    前記第２の絶縁膜を厚み方向に貫通して前記ソース端子に達するソース端子部第１コンタクトホールと、を形成する工程と、
    （ｅ）前記工程（ｄ）の後、前記第２の絶縁膜上面に第２の導電膜を形成し、第４回目の写真製版工程とエッチング工程により、前記第２の導電膜をパターニングして、
    前記ゲート電極部コンタクトホールを通して前記ゲート電極と接続されたゲート配線と、
    前記ソース電極部コンタクトホールを通して前記半導体膜に接続されたソース電極と、
    前記ドレイン電極部コンタクトホールを通して前記半導体膜に接続されたドレイン電極と、
    前記ソース電極から延在し前記ソース配線部コンタクトホールを通して前記ソース配線に接続されるソース電極接続配線と、
    前記ドレイン電極から延在し、前記ソース配線および前記ゲート配線で規定される画素領域に対応する前記第２の絶縁膜上を覆う画素電極と、
    前記ゲート端子部第１コンタクトホールを通して前記ゲート端子に接続されるゲート端子引き出し電極と、
    前記ソース端子部第１コンタクトホールを通して前記ソース端子に接続されるソース端子引き出し電極と、を形成する工程と、
    （ｆ）前記工程（ｅ）の後、前記基板上面を覆う第３の絶縁膜を形成し、第５回目の写真製版工程とエッチング工程により、前記第３の絶縁膜をパターニングして、
    前記第３の絶縁膜を厚み方向に貫通して前記ゲート端子引き出し電極に達するゲート端子部第２コンタクトホールと、
    前記第３の絶縁膜を厚み方向に貫通して前記ソース端子引き出し電極に達するソース端子部第２コンタクトホールと、を形成する工程と、
    （ｇ）前記工程（ｆ）の後、前記基板上面を覆う第３の導電膜を形成し、第６回目の写真製版工程とエッチング工程により、前記第３の導電膜をパターニングして、
    前記画素電極に対向する対向電極を形成する工程と、を備える、薄膜トランジスタ基板の製造方法。
  13. 画素が複数マトリックス状に配列された薄膜トランジスタ基板の製造方法であって、
    （ａ）基板上面に、半導体膜、第１の絶縁膜および第１の導電膜をこの順に形成する工程と、
    （ｂ）前記工程（ａ）の後、第１回目の写真製版工程により、前記基板上の第１の部分において、第１の膜厚部分と、それよりも薄い第２の膜厚部分と、を有した第１のレジストパターンを形成すると共に、前記第１の部分以外において、前記第１の膜厚部分のみを有する第２のレジストパターンを複数形成する工程と、
    （ｃ）前記第１および第２のレジストパターンを用いて、エッチング工程により、前記第１の導電膜、前記第１の絶縁膜および前記半導体膜をパターニングする工程と、
    （ｄ）前記工程（ｃ）の後、前記第１のレジストパターンの前記第２の膜厚部分が消滅するように前記第１および第２のレジストパターンの膜厚を減じる工程と、
    （ｅ）前記工程（ｄ）の後、膜厚を減じた前記第１および第２のレジストパターンを用いて、エッチング工程により、
    前記第１の部分の前記半導体膜上に配設された前記第１の絶縁膜で形成されるゲート絶縁膜と、前記ゲート絶縁膜上に配設され、前記第１の導電膜で形成され、前記ゲート絶縁膜よりも平面視の面積が小さなゲート電極と、を少なくとも有する薄膜トランジスタと、
    それぞれ下層に前記半導体膜と前記第１の絶縁膜との積層膜を有したソース配線、ゲート端子およびソース端子と、をパターニングする工程と、
    （ｆ）前記工程（ｅ）の後、前記基板上面を覆う第２の絶縁膜を形成した後、第２回目の写真製版工程とエッチング工程により、前記第２の絶縁膜をパターニングして、前記第２の絶縁膜を厚み方向に貫通すると共に、前記ゲート絶縁膜を厚み方向に貫通して前記第１の部分の前記半導体膜に達するソース電極部コンタクトホールおよびドレイン電極部コンタクトホールと、
    前記第２の絶縁膜を厚み方向に貫通して前記ゲート電極に達するゲート電極部コンタクトホールと、
    前記第２の絶縁膜を厚み方向に貫通して前記ソース配線に達するソース配線部コンタクトホールと、
    前記第２の絶縁膜を厚み方向に貫通して前記ゲート端子に達するゲート端子部第１コンタクトホールと、
    前記第２の絶縁膜を厚み方向に貫通して前記ソース端子に達するソース端子部第１コンタクトホールと、を形成する工程と、
    （ｇ）前記工程（ｆ）の後、前記第２の絶縁膜上面に第２の導電膜を形成し、第３回目の写真製版工程とエッチング工程により、前記第２の導電膜をパターニングして、
    前記ゲート電極部コンタクトホールを通して前記ゲート電極と接続されたゲート配線と、
    前記ソース電極部コンタクトホールを通して前記半導体膜に接続されたソース電極と、
    前記ドレイン電極部コンタクトホールを通して前記半導体膜に接続されたドレイン電極と、
    前記ソース電極から延在し前記ソース配線部コンタクトホールを通して前記ソース配線に接続されるソース電極接続配線と、
    前記ドレイン電極から延在し、前記ソース配線および前記ゲート配線で規定される画素領域に対応する前記第２の絶縁膜上を覆う画素電極と、
    前記ゲート端子部第１コンタクトホールを通して前記ゲート端子に接続されるゲート端子引き出し電極と、
    前記ソース端子部第１コンタクトホールを通して前記ソース端子に接続されるソース端子引き出し電極と、を形成する工程と、
    （ｈ）前記工程（ｇ）の後、前記基板上面を覆う第３の絶縁膜を形成し、第４回目の写真製版工程とエッチング工程により、前記第３の絶縁膜をパターニングして、
    前記第３の絶縁膜を厚み方向に貫通して前記ゲート端子引き出し電極に達するゲート端子部第２コンタクトホールと、
    前記第３の絶縁膜を厚み方向に貫通して前記ソース端子引き出し電極に達するソース端子部第２コンタクトホールと、を形成する工程と、
    （ｉ）前記工程（ｈ）の後、前記基板上面を覆う第３の導電膜を形成し、第５回目の写真製版工程とエッチング工程により、前記第３の導電膜をパターニングして、
    前記画素電極に対向する対向電極を形成する工程と、を備える、薄膜トランジスタ基板の製造方法。
  14. 画素が複数マトリックス状に配列された薄膜トランジスタ基板の製造方法であって、
    （ａ）基板上面に、半導体膜、第１の絶縁膜および第１の導電膜をこの順に形成する工程と、
    （ｂ）前記工程（ａ）の後、第１回目の写真製版工程とエッチング工程により、前記第１の導電膜、前記第１の絶縁膜および前記半導体膜をパターニングする工程と、
    （ｃ）前記工程（ｂ）の後、第２回目の写真製版工程とエッチング工程により、
    前記基板上の第１の部分の前記半導体膜上に配設された前記第１の絶縁膜で形成されるゲート絶縁膜と、前記ゲート絶縁膜上に配設された前記第１の導電膜で形成され、前記ゲート絶縁膜よりも平面視の面積が小さなゲート電極と、を少なくとも有する薄膜トランジスタと、
    それぞれ下層に前記半導体膜と前記第１の絶縁膜との積層膜を有したソース配線、ゲート端子およびソース端子と、をパターニングする工程と、
    （ｄ）前記工程（ｃ）の後、前記基板上面を覆う第２の絶縁膜を形成した後、第３回目の写真製版工程とエッチング工程により、第２の絶縁膜をパターニングして、
    前記第２の絶縁膜を厚み方向に貫通すると共に、前記ゲート絶縁膜を厚み方向に貫通して前記第１の部分の前記半導体膜に達するソース電極部コンタクトホールおよびドレイン電極部コンタクトホールと、
    前記第２の絶縁膜を厚み方向に貫通して前記ゲート電極に達するゲート電極部コンタクトホールと、
    前記第２の絶縁膜を厚み方向に貫通して前記ソース配線に達するソース配線部コンタクトホールと、
    前記第２の絶縁膜を厚み方向に貫通して前記ゲート端子に達するゲート端子部第１コンタクトホールと、
    前記第２の絶縁膜を厚み方向に貫通して前記ソース端子に達するソース端子部第１コンタクトホールと、を形成する工程と、
    （ｅ）前記工程（ｄ）の後、前記第２の絶縁膜上面に第２の導電膜を形成し、第４回目の写真製版工程とエッチング工程により、前記第２の導電膜をパターニングして、
    前記ゲート電極部コンタクトホールを通して前記ゲート電極と接続されたゲート配線と、
    前記ソース電極部コンタクトホールを通して前記半導体膜に接続されたソース電極と、
    前記ドレイン電極部コンタクトホールを通して前記半導体膜に接続されたドレイン電極と、
    前記ソース電極から延在し前記ソース配線部コンタクトホールを通して前記ソース配線に接続されるソース電極接続配線と、
    前記ドレイン電極から延在し、前記ソース配線および前記ゲート配線で規定される画素領域に対応する前記第２の絶縁膜上を覆う画素電極と、
    前記ゲート端子部第１コンタクトホールを通して前記ゲート端子に接続されるゲート端子引き出し電極と、
    前記ソース端子部第１コンタクトホールを通して前記ソース端子に接続されるソース端子引き出し電極と、を形成する工程と、
    （ｆ）前記工程（ｅ）の後、前記基板上面を覆う第３の絶縁膜を形成し、第５回目の写真製版工程とエッチング工程により、前記第３の絶縁膜をパターニングして、
    前記第３の絶縁膜を厚み方向に貫通して前記ゲート配線に達するゲート電極部上層コンタクトホールと、
    前記第３の絶縁膜を厚み方向に貫通して前記ゲート端子引き出し電極に達するゲート端子部第２コンタクトホールと、
    前記第３の絶縁膜を厚み方向に貫通して前記ソース端子引き出し電極に達するソース端子部第２コンタクトホールと、を形成する工程と、
    （ｇ）前記工程（ｆ）の後、前記基板上面を覆う第３の導電膜および該第３の導電膜を覆う第４の導電膜を形成し、第６回目の写真製版工程により、前記ゲート電極、前記ゲート配線および前記ゲート端子の上方において、第１の膜厚部分と、それよりも薄い第２の膜厚部分と、を有した第１のレジストパターンを形成すると共に、前記ゲート電極、前記ゲート配線および前記ゲート端子の上方以外において、前記第２の膜厚部分のみを有する第２のレジストパターンを複数形成する工程と、
    （ｈ）前記第１および第２のレジストパターンを用いて、エッチング工程により、前記第３および第４の導電膜をパターニングして、
    前記ゲート電極部上層コンタクトホールを通して前記ゲート配線に接続される上層ゲート配線と、
    前記ゲート端子部第２コンタクトホールを通して前記ゲート端子引き出し電極に接続されるゲート端子パッドと、
    前記ソース端子部第２コンタクトホールを通して 前記ソース端子引き出し電極に接続されるソース端子パッドと、
    前記画素電極に対向する対向電極と、を形成する工程と、
    （ｉ）前記工程（ｈ）の後、前記第１のレジストパターンの前記第２の膜厚部分が消滅するように前記第１および第２のレジストパターンの膜厚を減じる工程と、
    （ｊ）前記工程（ｉ）の後、残されたレジストパターンを用いて、エッチング工程により、前記第４の導電膜をパターニングして、前記上層ゲート配線および前記ゲート端子パッド上に最上層ゲート配線を形成する工程と、を備える、薄膜トランジスタ基板の製造方法。
  15. 画素が複数マトリックス状に配列された薄膜トランジスタ基板の製造方法であって、
    （ａ）基板上面に、半導体膜、第１の絶縁膜および第１の導電膜をこの順に形成する工程と、
    （ｂ）前記工程（ａ）の後、第１回目の写真製版工程により、前記基板上の第１の部分において、第１の膜厚部分と、それよりも薄い第２の膜厚部分と、を有した第１のレジストパターンを形成すると共に、前記第１の部分以外において、前記第１の膜厚部分のみを有する第２のレジストパターンを複数形成する工程と、
    （ｃ）前記第１および第２のレジストパターンを用いて、エッチング工程により、前記第１の導電膜、前記第１の絶縁膜および前記半導体膜をパターニングする工程と、
    （ｄ）前記工程（ｃ）の後、前記第１のレジストパターンの前記第２の膜厚部分が消滅するように前記第１および第２のレジストパターンの膜厚を減じる工程と、
    （ｅ）前記工程（ｄ）の後、膜厚を減じた前記第１および第２のレジストパターンを用いて、エッチング工程により、
    前記第１の部分の前記半導体膜上に配設された前記第１の絶縁膜で形成されるゲート絶縁膜と、前記ゲート絶縁膜上に配設され、前記第１の導電膜で形成され、前記ゲート絶縁膜よりも平面視の面積が小さなゲート電極と、を少なくとも有する薄膜トランジスタと、
    それぞれ下層に前記半導体膜と前記第１の絶縁膜との積層膜を有したソース配線、ゲート端子およびソース端子と、をパターニングする工程と、
    （ｆ）前記工程（ｅ）の後、前記基板上面を覆う第２の絶縁膜を形成した後、第２回目の写真製版工程とエッチング工程により、第２の絶縁膜をパターニングして、前記第２の絶縁膜を厚み方向に貫通すると共に、前記ゲート絶縁膜を厚み方向に貫通して前記第１の部分の前記半導体膜に達するソース電極部コンタクトホールおよびドレイン電極部コンタクトホールと、
    前記第２の絶縁膜を厚み方向に貫通して前記ゲート電極に達するゲート電極部コンタクトホールと、
    前記第２の絶縁膜を厚み方向に貫通して前記ソース配線に達するソース配線部コンタクトホールと、
    前記第２の絶縁膜を厚み方向に貫通して前記ゲート端子に達するゲート端子部第１コンタクトホールと、
    前記第２の絶縁膜を厚み方向に貫通して前記ソース端子に達するソース端子部第１コンタクトホールと、を形成する工程と、
    （ｇ）前記工程（ｆ）の後、前記第２の絶縁膜上面に第２の導電膜を形成し、第３回目の写真製版工程とエッチング工程により、前記第２の導電膜をパターニングして、
    前記ゲート電極部コンタクトホールを通して前記ゲート電極と接続されたゲート配線と、
    前記ソース電極部コンタクトホールを通して前記半導体膜に接続されたソース電極と、
    前記ドレイン電極部コンタクトホールを通して前記半導体膜に接続されたドレイン電極と、
    前記ソース電極から延在し前記ソース配線部コンタクトホールを通して前記ソース配線に接続されるソース電極接続配線と、
    前記ドレイン電極から延在し、前記ソース配線および前記ゲート配線で規定される画素領域に対応する前記第２の絶縁膜上を覆う画素電極と、
    前記ゲート端子部第１コンタクトホールを通して前記ゲート端子に接続されるゲート端子引き出し電極と、
    前記ソース端子部第１コンタクトホールを通して前記ソース端子に接続されるソース端子引き出し電極と、を形成する工程と、
    （ｈ）前記工程（ｇ）の後、前記基板上面を覆う第３の絶縁膜を形成し、第４回目の写真製版工程とエッチング工程により、前記第３の絶縁膜をパターニングして、
    前記第３の絶縁膜を厚み方向に貫通して前記ゲート端子引き出し電極に達するゲート端子部第２コンタクトホールと、
    前記第３の絶縁膜を厚み方向に貫通して前記ソース端子引き出し電極に達するソース端子部第２コンタクトホールと、
    前記第３の絶縁膜を厚み方向に貫通して前記ゲート配線に達するゲート電極部上層コンタクトホールと、を形成する工程と、
    （ｉ）前記工程（ｈ）の後、前記基板上面を覆う第３の導電膜および該第３の導電膜を覆う第４の導電膜を形成し、第５回目の写真製版工程により、前記ゲート電極、前記ゲート配線および前記ゲート端子の上方において、第１の膜厚部分と、それよりも薄い第２の膜厚部分と、を有した第３のレジストパターンを形成すると共に、前記ゲート電極、前記ゲート配線および前記ゲート端子の上方以外において、前記第２の膜厚部分のみを有する第４のレジストパターンを複数形成する工程と、
    （ｊ）前記第３および第４のレジストパターンを用いて、エッチング工程により、前記第３および第４の導電膜をパターニングして、
    前記ゲート電極部上層コンタクトホールを通して前記ゲート配線に接続される上層ゲート配線と、
    前記ゲート端子部第２コンタクトホールを通して前記ゲート端子引き出し電極に接続されるゲート端子パッドと、
    前記ソース端子部第２コンタクトホールを通して 前記ソース端子引き出し電極に接続されるソース端子パッドと、
    前記画素電極に対向する対向電極と、を形成する工程と、
    （ｋ）前記工程（ｊ）の後、前記第１のレジストパターンの前記第２の膜厚部分が消滅するように前記第３および第４のレジストパターンの膜厚を減じる工程と、
    （ｌ）前記工程（ｋ）の後、残されたレジストパターンを用いて、エッチング工程により、前記第４の導電膜をパターニングして、前記上層ゲート配線および前記ゲート端子パッド上に最上層ゲート配線を形成する工程と、を備える、薄膜トランジスタ基板の製造方法。
  16. 前記工程（ａ）は、
    前記半導体膜の下層に、前記基板側から順にメタル遮光膜および第４の絶縁膜を積層する工程を含み、
    前記工程（ｂ）は、
    前記第４の絶縁膜および前記メタル遮光膜をパターニングする工程を含む、請求項１２または請求項１４記載の薄膜トランジスタ基板の製造方法。
  17. 前記工程（ａ）は、
    前記半導体膜の下層に、前記基板側から順にメタル遮光膜および第４の絶縁膜を積層する工程を含み、
    前記工程（ｃ）は、
    前記第４の絶縁膜および前記メタル遮光膜をパターニングする工程を含む、請求項１３または請求項１５記載の薄膜トランジスタ基板の製造方法。
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Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6278633B2 (ja) * 2013-07-26 2018-02-14 三菱電機株式会社 薄膜トランジスタアレイ基板およびその製造方法、並びに、液晶表示装置およびその製造方法
JP6315966B2 (ja) * 2013-12-11 2018-04-25 三菱電機株式会社 アクティブマトリックス基板およびその製造方法
JPWO2016021319A1 (ja) * 2014-08-07 2017-05-18 シャープ株式会社 アクティブマトリクス基板、液晶パネル、および、アクティブマトリクス基板の製造方法
CN105140234B (zh) * 2015-07-28 2018-03-27 京东方科技集团股份有限公司 阵列基板及其制造方法、显示装置
JP6437126B2 (ja) * 2015-09-11 2018-12-12 三菱電機株式会社 薄膜トランジスタ基板およびその製造方法
WO2017094644A1 (ja) * 2015-11-30 2017-06-08 シャープ株式会社 半導体基板及び表示装置
WO2017159601A1 (ja) * 2016-03-14 2017-09-21 シャープ株式会社 表示装置
JP6689108B2 (ja) 2016-03-22 2020-04-28 三菱電機株式会社 薄膜トランジスタ基板およびその製造方法
US10795225B2 (en) * 2016-06-09 2020-10-06 Sharp Kabushiki Kaisha Display device and method for producing same
CN106252217B (zh) * 2016-08-25 2019-05-24 京东方科技集团股份有限公司 薄膜晶体管及其制备方法、阵列基板和显示装置
CN107623042A (zh) * 2017-09-21 2018-01-23 深圳市华星光电半导体显示技术有限公司 薄膜晶体管结构及其制作方法
JP2019169660A (ja) * 2018-03-26 2019-10-03 三菱電機株式会社 薄膜トランジスタ基板、表示装置、および、薄膜トランジスタ基板の製造方法

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3829881A (en) * 1969-09-18 1974-08-13 Matsushita Electric Ind Co Ltd Variable capacitance device
JPH04206775A (ja) * 1990-11-30 1992-07-28 Casio Comput Co Ltd 薄膜トランジスタ
US7061014B2 (en) 2001-11-05 2006-06-13 Japan Science And Technology Agency Natural-superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
JP2003330388A (ja) * 2002-05-15 2003-11-19 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法
JP5006598B2 (ja) 2005-09-16 2012-08-22 キヤノン株式会社 電界効果型トランジスタ
JP4645488B2 (ja) * 2006-03-15 2011-03-09 ソニー株式会社 液晶装置及び電子機器
JP4466708B2 (ja) * 2007-03-15 2010-05-26 エプソンイメージングデバイス株式会社 液晶装置
JP5079463B2 (ja) 2007-11-20 2012-11-21 株式会社ジャパンディスプレイウェスト 液晶表示装置及びその製造方法
JP4442684B2 (ja) 2007-11-29 2010-03-31 エプソンイメージングデバイス株式会社 液晶表示装置及びその製造方法
JP2009151285A (ja) 2007-11-30 2009-07-09 Epson Imaging Devices Corp 液晶表示装置及びその製造方法
KR20090060756A (ko) * 2007-12-10 2009-06-15 삼성전자주식회사 표시 패널 및 이의 제조방법
JP2010039394A (ja) * 2008-08-07 2010-02-18 Hitachi Displays Ltd 表示装置及び表示装置の製造方法
KR20130015829A (ko) * 2011-08-05 2013-02-14 삼성디스플레이 주식회사 표시 기판, 표시 기판의 제조 방법 및 표시 기판을 포함하는 액정 표시 장치

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