JP2019169660A - 薄膜トランジスタ基板、表示装置、および、薄膜トランジスタ基板の製造方法 - Google Patents

Abstract

【課題】良好な特性および高い信頼性を有する薄膜トランジスタ基板を提供する。【解決手段】開口絶縁膜７は、基板１を覆っており、ゲート電極２の側面に接しており、ゲート電極２上に側面を有する第１開口部８が設けられている。酸化物絶縁体からなるゲート絶縁膜１３はゲート電極２および開口絶縁膜７上に設けられている。酸化物半導体からなる半導体チャネル膜１４は、ゲート絶縁膜１３上に設けられており、開口絶縁膜７の第１開口部８に平面視において包含されている。ソース電極１５およびドレイン電極１６は半導体チャネル膜１４上に設けられている。酸化物からなるソース上層電極１８およびドレイン上層電極１９のそれぞれは少なくともソース電極１５およびドレイン電極１６の上面上に設けられている。酸化物からなる層間絶縁膜２４は、ソース上層電極１８およびドレイン上層電極１９上に設けられた部分を有しており、半導体チャネル膜１４に接している。【選択図】図１

Description

本発明は、薄膜トランジスタ基板、表示装置、および、薄膜トランジスタ基板の製造方法に関するものである。

薄膜トランジスタ（Thin Film Transistor：ＴＦＴ）は、低消費電力かつ薄型という特徴があり、電子デバイスへの応用が盛んになされている。またＴＦＴをスイッチング素子として用いたＴＦＴアクティブマトリックス基板、すなわち薄膜トランジスタ基板（ＴＦＴ基板）、は、例えば、液晶または有機ＥＬ（Electro-Luminescence）を利用した表示装置（電気光学装置）に利用されている。

液晶表示装置（Liquid Crystal Display：ＬＣＤ）用の電気光学素子には、単純マトリックス型ＬＣＤと、ＴＦＴをスイッチング素子として用いるＴＦＴ−ＬＣＤとがある。このうちＴＦＴ−ＬＣＤは、表示品位の点で単純マトリックス型ＬＣＤより優れており、モバイルコンピューター、パソコンおよびテレビジョンなどのための、ディスプレイまたはモニターとして広く用いられている。

一般に、ＴＦＴ−ＬＣＤは、アレイ状に配設された複数のＴＦＴを有するＴＦＴ基板と、カラーフィルタ等を有する対向基板との間に、液晶層が挟持された構造の液晶表示パネルを含む。液晶表示パネルの前面側および背面側の各々には偏光板が設けられており、さらにそのうちの一方側にはバックライトが設けられている。この構造によって、良好なカラー表示が得られる。

ＬＣＤにおける液晶の駆動方式としては、ＴＮ（Twisted Nematic）モード、ＶＡ（Vertical Alignment）モードなどの縦電界方式と、ＩＰＳ（In Plane Switching）モード（「ＩＰＳ」は（株）ジャパンディスプレイの登録商標）、ＦＦＳ（Fringe Field Switching）モードなどの横電界方式とがある。一般に、横電界方式のＬＣＤは、縦電界方式のものに比べて広視野角化に有利であるため、パソコンおよび車載用表示機器などのディスプレイ製品では主流になりつつある。

ＴＮモードに代表される縦電界方式のＬＣＤでは、画像信号に応じた電圧が印加される複数の画素電極がＴＦＴ基板に配設されており、一定の電位（共通電位）に固定される共通電極が対向基板に配設されている。従って、液晶層の液晶は、液晶表示パネルの表面に対してほぼ垂直な電界によって駆動される。

一方、横電界方式の液晶表示パネルでは、複数の画素電極と、共通電極との両方がＴＦＴ基板上に配設されている。液晶層の液晶は、液晶表示パネルの表面に対してほぼ水平な電界によって駆動される。特に、ＦＦＳモードのＴＦＴ基板では、画素電極と共通電極とが絶縁膜を介して上下に対向するように配設されている。画素電極および共通電極のうちどちらを上側（液晶層に近い側）としどちらを下型とするかは任意であるが、下側に配設される方は平板状に形成されており、上側に配設される方は、スリットを有する格子状、または櫛歯状に形成されている。

従来、ＬＣＤ用ＴＦＴ基板のスイッチング素子としてのＴＦＴの活性層（チャネル層）の材料としては、主にアモルファスシリコン（ａ-Ｓｉ）が用いられてきた。

例えば特許文献１の図２および図３に示されるように、ａ−ＳｉのＴＦＴ（ａ−Ｓｉ−ＴＦＴ）を有する一般的な構成のＦＦＳモードのＴＦＴ基板は、（１）ゲート電極の形成工程、（２）ゲート絶縁膜およびチャネル層の形成工程、（３）ソース電極およびドレイン電極の形成工程、（４）保護絶縁膜およびコンタクトホールの形成工程、（５）画素電極の形成工程、（６）層間絶縁膜へのコンタクトホールの形成工程、（７）共通電極の形成工程、という計７回の写真製版工程を経て製造することができる。

特許文献１に開示されたＴＦＴのゲート絶縁膜および保護絶縁膜には、窒化シリコン（ＳｉＮ）膜または酸化シリコン（ＳｉＯ）膜などの無機絶縁膜を用いることができる。特に従来のａ−Ｓｉ−ＴＦＴでは、チャネル層の特性および信頼性に影響を与える不純物元素が基板または外的環境から侵入することに対するバリア能力（遮断能力）に優れること、加工プロセス（コンタクトホール形成）が容易であること等を考慮して、一般的に、ＳｉＮ膜が好適に用いられている。ＳｉＮ膜の成膜方法としては、成膜速度が速く生産性が高いプラズマ化学的気相成膜（Plasma Enhanced Chemical Vapor Deposition：ＰＥＣＶＤ）法が一般的となっている。ＰＥＣＶＤ法で成膜されたＳｉＮ膜は多量の水素（Ｈ）原子を含む。このように多量のＨ原子を含むＳｉＮ膜と、Ｓｉ原子間の未結合手（ダングリングボンド）の欠陥を有するａ−Ｓｉ膜とが組み合わされると、ＳｉＮ膜中のＨ原子は、ａ−Ｓｉ膜のダングリングボンドを修復する作用を奏する。これにより、ａ−Ｓｉ膜の特性を回復させる効果が得られる。

ところで、近年になって、チャネル層に酸化物半導体膜を用いたＴＦＴ（以下、酸化物ＴＦＴ）が新たに開発された。酸化物半導体は、従来のａ−Ｓｉよりも高い移動度を有している。この高い移動度を利用することで、高性能なＴＦＴを実現することができる。これはパネルの高精細化および低消費電力化に有利であり、スマートフォンおよびモバイルコンピューター等の携帯機器ならびにパソコン等への実用化が進められている。酸化物半導体としては、酸化亜鉛（ＺｎＯ）系材料、または、酸化亜鉛に酸化ガリウム（Ｇａ_２Ｏ_３）および酸化インジウム（Ｉｎ_２Ｏ_３）を添加した非晶質のＩｎＧａＺｎＯ系材料が、主に用いられる。これらの酸化物ＴＦＴの技術は、例えば特許文献２および３、ならびに非特許文献１に開示されている。

特開２００９−１５１２８５号公報 特開２０００−１５０９００号公報 特開２００７−２８１４０９号公報 特開２００３−８６８０８号公報

Kenji Nomura等著、「Room-temperature fabrication of transparent flexible thin-film transistors using amorphous oxide semiconductors」、Nature 2004年、第432巻、第488頁〜第492頁

しかしながら酸化物ＴＦＴにおいて、例えばゲート絶縁膜または保護絶縁膜として、従来ａ−Ｓｉ−ＴＦＴ用に用いられているＳｉＮ膜、すなわち多量のＨ原子を含む膜、を単純に用いると、酸化物半導体膜のチャネル層が還元されることによって界面層が低抵抗化したり構造欠陥層が生じたりすることにより、ＴＦＴ特性および信頼性が劣化する。言い換えれば、Ｈ原子は、ａ−Ｓｉ膜の場合には欠陥を修復する好ましい作用を有する一方で、酸化物半導体の場合にはかえって特性を劣化させる作用を有する。

そこで、ゲート絶線膜として、例えば、酸化物からなるＳｉＯ膜を用いる方法が考えられる。ＳｉＯ膜は、ＳｉＮ膜の場合と同様のＰＥＣＶＤ法の原料ガスを変更することで、容易に成膜することができる。またＳｉＯ膜は、酸素原子を含むとともに、ＳｉＮ膜に比べて膜中水素濃度を低くすることができるため、酸化物半導体膜との界面での還元反応を抑制することができる。しかしながらＳｉＯ膜はＳｉＮ膜に比べて不純物元素に対するバリア能力に劣る。このため、例えば、基板に含まれる不純物元素が酸化物半導体膜へ拡散することによる特性劣化を防ぎ切れないという問題がある。

これらの問題の回避策として、ゲート絶縁層を積層構成とすることが、例えば、前述した特開２００３−８６８０８号公報に開示されている。具体的には、基板に接する側には、バリア能力に優れる従来のＳｉＮ膜が設けられ、酸化物半導体膜と接する側には、還元作用を避けるためにＳｉＯ膜が設けられる。

しかしながら、このような積層構成の場合でも、ゲート絶縁層のうち平面視において酸化物半導体膜と重なる部分にＳｉＮ膜があると、ＳｉＮ膜中に含まれるＨ原子がＳｉＯ膜を通して酸化物半導体膜中へ拡散し得る。このため、上記問題を十分に解決することは難しい。

このため、絶縁膜の成膜法として、多量のＨ原子の含有につながるＰＥＣＶＤ法に代わり、他の成膜法を用いることが考えられる。具体的には、スパッタリング法を用いて、例えば、ＳｉＮ膜、ＳｉＯ膜、または、酸化タンタル（ＴａＯ）、酸化アルミニウム（ＡｌＯ）もしくは酸化チタン（ＴｉＯ）等の金属酸化物絶縁膜を成膜することが考えられる。スパッタリング法で成膜された絶縁膜は、Ｈ原子をほとんど含むことがないため、酸化物半導体膜との界面での還元反応を引き起こしにくい。しかしながら、スパッタリング法でこれらの絶縁膜を成膜する場合は、ＰＥＣＶＤ法でＳｉＮ膜またはＳｉＯ膜を成膜する場合に比べて、一般的に成膜速度が遅くなり（例えば半分以下になり）、その結果、生産能力が低下し、製造コストが増大する。さらに、もしもＳｉＮ膜およびＳｉＯ膜に代わる新たな酸化物絶縁膜を用いる場合は、新たな絶縁物材料（スパッタリングターゲット材料）と新たなエッチングプロセスの導入（ドライエッチングのガス、またはウエットエッチングの薬液の導入）とを伴うため、製造コストのさらなる増大を招く。

上記特開２００３−８６８０８号公報においてはさらに、酸化物半導体膜上にソース電極およびドレイン電極を設けた後に、酸化物半導体膜、ソース電極およびドレイン電極上に保護絶縁膜を設けることが開示されている。このとき、酸化物半導体膜の還元反応を抑制する観点からは、この保護絶縁膜として、酸素原子を含むＳｉＯ膜等の酸化物絶縁膜を用いることが好ましいと考えられる。しかしながら、ＳｉＯ膜が成膜される表面に、金属または合金からなるソース電極およびドレイン電極があると、酸化還元反応（ソース電極およびドレイン電極の表面が酸化され、ＳｉＯ膜が還元されて酸素が奪われる反応）が生じる。その結果、ＳｉＯ膜は、酸化物半導体膜との界面近傍に、酸素欠損の構造欠陥を有してしまう。このような構造欠陥は、酸化物半導体膜とのチャネル界面で欠陥準位となる。欠陥準位の存在は、ＴＦＴの特性および信頼性を低下させる。

本発明は以上の課題を解決するためになされたものであり、その一の目的は、酸化物半導体を用いた場合において、良好な特性と高い信頼性とを有するＴＦＴ基板およびその製造方法を提供することである。

本発明の薄膜トランジスタ基板は、基板上に、第１導電層と、第１絶縁層と、第１絶縁層の材料とは異なる酸化物絶縁体からなる第２絶縁層と、酸化物半導体層と、第２導電層と、酸化物からなる第３導電層と、酸化物からなる第３絶縁層とが配置された層構造を有するものである。薄膜トランジスタ基板は、第１導電層に含まれるゲート電極と、第１絶縁層に含まれる開口絶縁膜と、第２絶縁層に含まれるゲート絶縁膜と、酸化物半導体層に含まれる半導体チャネル膜と、第２導電層に含まれるソース電極と、第２導電層に含まれるドレイン電極と、第３導電層に含まれるソース上層電極と、第３導電層に含まれるドレイン上層電極と、第３絶縁層に含まれる層間絶縁膜とを有している。ゲート電極は、基板上に設けられており、側面を有している。開口絶縁膜は、基板を覆っており、ゲート電極の側面に接しており、ゲート電極上に側面を有する第１開口部が設けられている。ゲート絶縁膜はゲート電極および開口絶縁膜上に設けられている。半導体チャネル膜は、ゲート絶縁膜上に設けられており、開口絶縁膜の第１開口部に平面視において包含されている。ソース電極およびドレイン電極は半導体チャネル膜上に設けられている。ソース上層電極は少なくともソース電極の上面上に設けられている。ドレイン上層電極は少なくともドレイン電極の上面上に設けられている。層間絶縁膜は、ソース上層電極およびドレイン上層電極上に設けられた部分を有しており、半導体チャネル膜に接している。

本発明の薄膜トランジスタ基板の製造方法は、基板上に配置された薄膜トランジスタを有する薄膜トランジスタ基板の製造方法であって、以下の工程を有している。
（Ａ）基板上に成膜された第１導電層から、側面を有するゲート電極が形成される。
（Ｂ）基板を覆うように成膜された第１絶縁層から、ゲート電極の側面に接しゲート電極上に側面を有する第１開口部が設けられた開口絶縁膜が形成される。
（Ｃ）ゲート電極および開口絶縁膜上に、第１絶縁層の材料とは異なる酸化物絶縁体からなる第２絶縁層を成膜することによって、ゲート絶縁膜が形成される。
（Ｄ）ゲート絶縁膜上に順次成膜された酸化物半導体層および第２導電層の積層体をパターニングすることによって、酸化物半導体層から、開口絶縁膜の第１開口部に平面視において包含された半導体チャネル膜が形成される。
（Ｅ）酸化物からなる第３導電層を成膜し、かつ半導体チャネル膜の上面上で第３導電層および第２導電層の積層体を互いに離れた２つの部分へパターニングすることによって、半導体チャネル膜の上面上において第２導電層からソース電極およびドレイン電極が形成され、かつソース電極およびドレイン電極のそれぞれの上に第３導電層からソース上層電極およびドレイン上層電極が形成される。

本発明によれば、ＴＦＴに酸化物半導体が適用された場合において、良好な特性と高い信頼性とを有するＴＦＴ基板を得ることができる。

本発明の実施の形態１における薄膜トランジスタ基板の構成を概略的に示す図であり、図２および図３の各々における線Ｇ１−Ｇ２、線Ｓ１−Ｓ２、および線Ｐ１−Ｐ２に沿う部分断面図である。 本発明の実施の形態１における薄膜トランジスタ基板の構成を概略的に示す部分平面図である。 本発明の実施の形態１における薄膜トランジスタ基板の内部構成を、図２に示された部材のうちの一部についての図示を省略することによって示す、部分平面図である。 本発明の実施の形態１における表示装置の構成を概略的に示す断面図である。 本発明の実施の形態１における薄膜トランジスタ基板の製造方法の第１工程を概略的に示す図であり、図６における線Ｇ１−Ｇ２、線Ｓ１−Ｓ２、および線Ｐ１−Ｐ２に沿う部分断面図である。 本発明の実施の形態１における薄膜トランジスタ基板の製造方法の第１工程を概略的に示す部分平面図である。 本発明の実施の形態１における薄膜トランジスタ基板の製造方法の第２工程を概略的に示す図であり、図８における線Ｇ１−Ｇ２、線Ｓ１−Ｓ２、および線Ｐ１−Ｐ２に沿う部分断面図である。 本発明の実施の形態１における薄膜トランジスタ基板の製造方法の第２工程を概略的に示す部分平面図である。 本発明の実施の形態１における薄膜トランジスタ基板の製造方法の第３工程を概略的に示す図であり、図１０における線Ｇ１−Ｇ２、線Ｓ１−Ｓ２、および線Ｐ１−Ｐ２に沿う部分断面図である。 本発明の実施の形態１における薄膜トランジスタ基板の製造方法の第３工程を概略的に示す部分平面図である。 本発明の実施の形態１における薄膜トランジスタ基板の製造方法の第４工程を概略的に示す図であり、図１２における線Ｇ１−Ｇ２、線Ｓ１−Ｓ２、および線Ｐ１−Ｐ２に沿う部分断面図である。 本発明の実施の形態１における薄膜トランジスタ基板の製造方法の第４工程を概略的に示す部分平面図である。 本発明の実施の形態１における薄膜トランジスタ基板の製造方法の第５工程を概略的に示す図であり、図１４における線Ｇ１−Ｇ２、線Ｓ１−Ｓ２、および線Ｐ１−Ｐ２に沿う部分断面図である。 本発明の実施の形態１における薄膜トランジスタ基板の製造方法の第５工程を概略的に示す部分平面図である。 本発明の実施の形態１の変形例における薄膜トランジスタ基板の構成を概略的に示す図であり、図１６における線Ｇ１−Ｇ２、線Ｓ１−Ｓ２、および線Ｐ１−Ｐ２に沿う部分断面図である。 本発明の実施の形態１の変形例における薄膜トランジスタ基板の構成を概略的に示す部分平面図である。 本発明の実施の形態２における薄膜トランジスタ基板の構成を概略的に示す図であり、図１８および図１９の各々における線Ｇ１−Ｇ２、線Ｓ１−Ｓ２、線Ｐ１−Ｐ２、および線Ａ１−Ａ２に沿う部分断面図である。 本発明の実施の形態２における薄膜トランジスタ基板の構成を概略的に示す部分平面図である。 本発明の実施の形態２における薄膜トランジスタ基板の内部構成を、図１８に示された部材のうちの一部についての図示を省略することによって示す、部分平面図である。 本発明の実施の形態２における薄膜トランジスタ基板の製造方法の第１工程を概略的に示す図であり、図２１における線Ｇ１−Ｇ２、線Ｓ１−Ｓ２、線Ｐ１−Ｐ２、および線Ａ１−Ａ２に沿う部分断面図である。 本発明の実施の形態２における薄膜トランジスタ基板の製造方法の第１工程を概略的に示す部分平面図である。 本発明の実施の形態２における薄膜トランジスタ基板の製造方法の第２工程を概略的に示す図であり、図２３における線Ｇ１−Ｇ２、線Ｓ１−Ｓ２、線Ｐ１−Ｐ２、および線Ａ１−Ａ２に沿う部分断面図である。 本発明の実施の形態２における薄膜トランジスタ基板の製造方法の第２工程を概略的に示す部分平面図である。 本発明の実施の形態２における薄膜トランジスタ基板の製造方法の第３工程を概略的に示す図であり、図２５における線Ｇ１−Ｇ２、線Ｓ１−Ｓ２、線Ｐ１−Ｐ２、および線Ａ１−Ａ２に沿う部分断面図である。 本発明の実施の形態２における薄膜トランジスタ基板の製造方法の第３工程を概略的に示す部分平面図である。 本発明の実施の形態２における薄膜トランジスタ基板の製造方法の第４工程を概略的に示す図であり、図２７における線Ｇ１−Ｇ２、線Ｓ１−Ｓ２、線Ｐ１−Ｐ２、および線Ａ１−Ａ２に沿う部分断面図である。 本発明の実施の形態２における薄膜トランジスタ基板の製造方法の第４工程を概略的に示す部分平面図である。 本発明の実施の形態２における薄膜トランジスタ基板の製造方法の第５工程を概略的に示す図であり、図２９における線Ｇ１−Ｇ２、線Ｓ１−Ｓ２、線Ｐ１−Ｐ２、および線Ａ１−Ａ２に沿う部分断面図である。 本発明の実施の形態２における薄膜トランジスタ基板の製造方法の第５工程を概略的に示す部分平面図である。

以下、図面に基づいて本発明の実施の形態について説明する。なお、以下の図面において同一または相当する部分には同一の参照番号を付しその説明は繰返さない。

＜実施の形態１＞
（薄膜トランジスタ基板の構成の概要）
図１は、本実施の形態１におけるＴＦＴ基板７０１（薄膜トランジスタ基板）の構成を概略的に示す図であり、図２および図３の各々における線Ｇ１−Ｇ２、線Ｓ１−Ｓ２、および線Ｐ１−Ｐ２に沿う部分断面図である。図中、後述する層構造に関して、共通の層に属する部材には共通のハッチングが付されている。図２は、ＴＦＴ基板７０１の構成を概略的に示す部分平面図である。図３は、ＴＦＴ基板７０１の内部構成を、図２に示された部材のうちの一部についての図示を省略することによって示す、部分平面図である。図２および図３の各々は、１つの画素領域ＲＰの周辺と、ＴＦＴ基板７０１が有する複数の画素領域全体の外側（図中、左端）に配置されたゲート端子領域ＲＧと、ＴＦＴ基板７０１が有する複数の画素領域全体の外側（図中、上端）に配置されたソース端子領域ＲＳとを示している。

ＴＦＴ基板７０１は、基板１（図１）上に平面視においてマトリックス状に配列された複数の画素領域ＲＰ（図２および図３）と、画素領域ＲＰの各々に対応して図１に示されるように配置されたＴＦＴ部ＲＴ（薄膜トランジスタ）とを有するものである。

ＴＦＴ基板７０１は、図１に示された層構造を有している。この層構造においては、基板１上に、第１導電層Ｃ１と、第１絶縁層Ｄ１と、第１絶縁層Ｄ１の材料とは異なる酸化物絶縁体からなる第２絶縁層Ｄ２と、酸化物半導体層Ｘ１と、第２導電層Ｃ２と、酸化物からなる第３導電層Ｃ３と、酸化物からなる第３絶縁層Ｄ３とが配置されている。これらの層が積層されている順番は上記記載の順番のとおりであってよい。各層は、少なくとも１つのパターンを有していてもよく、その場合、パターン間の領域としてまたはパターンの開口領域として、スペースを有する。このスペースを介して、当該スペースを有する層よりも上方の層と、当該スペースを有する層よりも下方の層とが互いに接触してもよい。同一の層に含まれる複数の部材は、共通の材料で作られていてよい。ここで「共通の材料」は共通の積層材料であってもよい。またここでいう「共通の材料」は、同一の組成比を有する材料であってもよく、部材間で若干の組成比の相違を有する材料であってもよい。前者の場合、一の層に対する単純なパターニング処理のみによって、複数の部材を形成することができる。後者の場合、一の層が成膜された後に、組成に影響を及ぼす何らかのプロセスをこの一の層に対して局所的に施すことによって、複数の部材を形成することができる。

ＴＦＴ基板７０１は、第１導電層Ｃ１に含まれる複数のゲート電極２と、第１導電層Ｃ１に含まれる複数のゲート配線３と、第１絶縁層Ｄ１に含まれる開口絶縁膜７と、第２絶縁層Ｄ２に含まれるゲート絶縁膜１３と、酸化物半導体層Ｘ１に含まれる複数の半導体チャネル膜１４と、第２導電層Ｃ２に含まれる複数のソース電極１５と、第２導電層Ｃ２に含まれる複数のドレイン電極１６と、少なくとも一部が第２導電層Ｃ２に含まれる複数のソース配線５と、第３導電層Ｃ３に含まれる複数のソース上層電極１８と、第３導電層Ｃ３に含まれる複数のドレイン上層電極１９と、第３導電層Ｃ３に含まれる複数の画素電極２２と、第３絶縁層Ｄ３に含まれる層間絶縁膜２４とを有している。

複数のゲート電極２は基板１上に設けられている。複数のゲート電極２のそれぞれは複数のＴＦＴ部ＲＴに設けられている。ゲート電極２の各々は側面を有している。複数のゲート配線３は基板１上に設けられている。ゲート配線３の各々は、複数のゲート電極２のうち、マトリックス状の配置において対応する行に属するものにつながっている。ゲート配線３の各々は複数の画素領域ＲＰにおいて一方向（図３における横方向）に沿って延びている。なおゲート配線３は、一の方向において直線的に延びていることが好ましいが、ジグザグに延びていてもよい。

開口絶縁膜７は、基板１を覆っており、複数のゲート電極２の側面に接している。開口絶縁膜７には、複数のゲート電極２のそれぞれの上に側面を有する複数のＴＦＴ領域開口部８（第１開口部）が設けられている。ゲート絶縁膜１３はゲート電極２および開口絶縁膜７上に設けられている。

複数の半導体チャネル膜１４は、ゲート絶縁膜１３上に設けられている。複数の半導体チャネル膜１４は、開口絶縁膜７の複数のＴＦＴ領域開口部８のそれぞれに平面視において包含されている。

複数のソース電極１５および複数のドレイン電極１６は複数の半導体チャネル膜１４上に設けられている。具体的には、半導体チャネル膜１４の各々の上に１つのソース電極１５と１つのドレイン電極１６とが設けられている。

複数のソース配線５は平面視において複数のゲート配線３に交差している。具体的には、ソース配線５の各々は、複数のゲート配線３に交差している。言い換えれば、ゲート配線３の各々は、複数のソース配線５に交差している。ソース配線５の各々は、複数のソース電極１５のうち、マトリックス状の配置において対応する列に属するものにつながっている。

複数のソース上層電極１８は、少なくとも、複数のソース電極１５の上面上に設けられている。具体的には、ソース上層電極１８の各々は、少なくとも、複数のソース電極１５のうち、マトリックス状の配置において対応する列に属するものの上面上に設けられている。

複数のドレイン上層電極１９は、少なくとも、複数のドレイン電極１６の上面上に設けられている。具体的には、画素領域ＲＰの各々において、１つのドレイン上層電極１９は、少なくとも、１つのドレイン電極１６の上面上に設けられている。

複数の画素電極２２は、複数のドレイン上層電極１９のそれぞれにつながっている。複数の画素電極２２は、複数のドレイン電極１６の側面にそれぞれ接している。具体的には、画素領域ＲＰの各々において、１つの画素電極２２が１つのドレイン上層電極１９につながっており、画素電極２２はドレイン電極１６の側面に接している。

層間絶縁膜２４は、ソース上層電極１８およびドレイン上層電極１９上に設けられた部分を有している。層間絶縁膜２４は半導体チャネル膜１４の各々に接している。

ＴＦＴ基板７０１は、画素電極２２上に層間絶縁膜２４を介して設けられた対向電極３１を有していてよい。対向電極３１は、櫛歯状またはスリット状の開口部を有しており、図２に示された構成においては、複数のスリット開口部ＳＬを有している。

ＴＦＴ基板７０１は、基板１上に設けられた複数の共通電極６を有していてよい。その場合、開口絶縁膜７には複数の共通電極領域開口部１０（第２開口部）が設けられる。そして、複数の共通電極領域開口部１０のそれぞれにおいて対向電極３１は、ゲート絶縁膜１３および層間絶縁膜２４の少なくともいずれかに設けられた複数の共通電極部コンタクトホール３０を通して複数の共通電極６と接している。平面視において共通電極領域開口部１０の縁は共通電極部コンタクトホール３０の外側に配置されている。共通電極６は、第１導電層Ｃ１および第２導電層Ｃ２の少なくとのいずれかに含まれ、図１に示された構成においては第１導電層Ｃ１に含まれている。

（薄膜トランジスタの構成の概要）
上記ＴＦＴ基板７０１に含まれる各ＴＦＴ部ＲＴ（薄膜トランジスタ）は、図１に示された層構造を有している。この層構造においては、基板１上に、第１導電層Ｃ１と、第１絶縁層Ｄ１と、第１絶縁層Ｄ１の材料とは異なる酸化物絶縁体からなる第２絶縁層Ｄ２と、酸化物半導体層Ｘ１と、第２導電層Ｃ２と、酸化物からなる第３導電層Ｃ３と、酸化物からなる第３絶縁層Ｄ３とが配置されている。これらの層が積層されている順番は上記記載の順番のとおりであってよい。各層は、少なくとも１つのパターンを有していてもよく、その場合、パターン間の領域としてまたはパターンの開口領域として、スペースを有する。このスペースを介して、当該スペースを有する層よりも上方の層と、当該スペースを有する層よりも下方の層とが互いに接触してもよい。同一の層に含まれる複数の部材は、共通の材料で作られていてよい。ここで「共通の材料」は共通の積層材料であってもよい。またここでいう「共通の材料」は、同一の組成比を有する材料であってもよく、部材間で若干の組成比の相違を有する材料であってもよい。前者の場合、一の層に対する単純なパターニング処理のみによって、複数の部材を形成することができる。後者の場合、一の層が成膜された後に、組成に影響を及ぼす何らかのプロセスをこの一の層に対して局所的に施すことによって、複数の部材を形成することができる。

ＴＦＴ部ＲＴは、第１導電層Ｃ１に含まれるゲート電極２と、第１絶縁層Ｄ１に含まれる開口絶縁膜７と、第２絶縁層Ｄ２に含まれるゲート絶縁膜１３と、酸化物半導体層Ｘ１に含まれる半導体チャネル膜１４と、第２導電層Ｃ２に含まれるソース電極１５と、第２導電層Ｃ２に含まれるドレイン電極１６と、第３導電層Ｃ３に含まれるソース上層電極１８と、第３導電層Ｃ３に含まれるドレイン上層電極１９と、第３絶縁層Ｄ３に含まれる層間絶縁膜２４とを有している。

ゲート電極２は、基板１上に設けられており、側面を有している。開口絶縁膜７は、基板１を覆っており、ゲート電極２の側面に接しており、ゲート電極２上に側面を有するＴＦＴ領域開口部８（第１開口部）が設けられている。ゲート絶縁膜１３はゲート電極２および開口絶縁膜７上に設けられている。半導体チャネル膜１４は、ゲート絶縁膜１３上に設けられており、開口絶縁膜７のＴＦＴ領域開口部８に平面視において包含されている。ソース電極１５およびドレイン電極１６は半導体チャネル膜１４上に設けられている。ソース上層電極１８は少なくともソース電極１５の上面上に設けられている。ドレイン上層電極１９は少なくともドレイン電極１６の上面上に設けられている。層間絶縁膜２４は、ソース上層電極１８およびドレイン上層電極１９上に設けられた部分を有しており、半導体チャネル膜１４に接している。

好ましくは、半導体チャネル膜１４の少なくともひとつの端部は、平面視（図３）でゲート電極２の縁から離れてより内側に位置しており、かつ開口絶縁膜７のＴＦＴ領域開口部８の縁から離れてより内側に位置している。

（構成の詳細）
次に、本実施の形態１のＴＦＴ基板７０１の構成の詳細について、その好適な実施例について言及しつつ、以下に説明する。

ＴＦＴ基板７０１は、表示装置用のものであり、具体的には、光透過型の画像表示を行うことができるＦＦＳモードのＬＣＤ用のものである。図２および図３を参照して、画像表示は、複数の画素領域ＲＰが配列された部分において行なわれる。ゲート端子領域ＲＧには、ゲート配線３へゲート信号を印加するための複数のゲート端子パッド３２が配列されている。ソース端子領域ＲＳには、ソース配線５へ表示信号を印加するための複数のソース端子パッド３３が配列されている。

各画素領域ＲＰ（図２および図３）は、線Ｐ１−Ｐ２に沿って、図１に示されるように、ＴＦＴ部ＲＴと、画素電極２２が配置されている画素電極部ＲＥとを含んでいる。ＴＦＴ基板７０１は基板１を用いて形成されており、基板１は、例えば、ガラス等の透明性絶縁基板である。基板１上において、ＴＦＴ部ＲＴ、ゲート端子領域ＲＧおよび画素電極部ＲＥのそれぞれには、いずれも第１導電層Ｃ１に含まれる、ゲート電極２、ゲート端子４および共通電極６が配設されている。

図３において、ゲート配線３および共通電極６は、横方向に互いに概略平行して延在している。ゲート電極２は、各ＴＦＴ部ＲＴ（図１）に設けられている。複数のゲート電極２のうち、画素領域ＲＰのマトリックス状の配置における一の行に対応する複数の電極は、複数のゲート配線３のうち共通のひとつにつながっている。図３の構成においては、各ゲート配線３から、画素領域ＲＰのマトリックス状の配置における複数の列のそれぞれに対応して、複数のゲート電極２が突出している。複数のゲート端子４のそれぞれは、複数のゲート配線３の一方の端部に配設されている。

本実施の形態１では、第１導電層Ｃ１の材料として、例えば、銅（Ｃｕ）、モリブデン（Ｍｏ）、クロム（Ｃｒ）、もしくはアルミニウム（Ａｌ）等の金属、またはこれらの金属に他の元素を微量に添加してなる合金を用いることができる。実施例においては、第１導電層Ｃ１の材料としてＣｕが用いられる。

図１に示されるように、ゲート電極２、ゲート端子４および共通電極６を覆うように、基板１の上に、第１絶縁層Ｄ１に含まれる開口絶縁膜７が配設されている。第１絶縁層Ｄ１は、透湿性が低く、かつバリア（透過遮断）性に優れた材料からなることが好ましい。ここでいうバリア性は、具体的には、基板１に含まれる不純物原子（イオン）を透過させにくい性質のことである。またここでいう不純物原子は、例えば、リチウム（Ｌｉ）、ホウ素（Ｂ）、炭素（Ｃ）、ナトリウム（Ｎａ）、マグネシウム（Ｍｇ）およびカリウム（Ｋ）である。実施例においては、従来のａ−Ｓｉ−ＴＦＴにおいて一般的に用いられているＳｉＮ層が第１絶縁層Ｄ１として用いられる。

図３において、開口絶縁膜７には、ゲート電極２と重なるとともにＴＦＴのチャネル部ＣＮが配置される領域において、ＴＦＴ領域開口部８が設けられている。さらに、開口絶縁膜７には、ゲート端子４と重なる領域においてゲート端子領域開口部９が設けられており、共通電極６と重なる領域において共通電極領域開口部１０が設けられている。これらの開口部は第１導電層Ｃ１に達している。一方、第１導電層Ｃ１に含まれる部材（電極および配線パターン）が配設されていない領域上では、開口絶縁膜７に開口部は設けられていない。よって、基板１の表面のほぼ大部分が開口絶縁膜７で覆われている。これにより、基板１に含まれる不純物原子が基板１の表面から拡散することが防止される。

図１に示されるように、ＴＦＴ領域開口部８、ゲート端子領域開口部９および共通電極領域開口部１０を有する開口絶縁膜７の上に、第２絶縁層Ｄ２に含まれるゲート絶縁膜１３が設けられている。第２絶縁層Ｄ２は、酸化物半導体層Ｘ１に含まれる半導体チャネル膜１４が還元されないようにするために、言い換えれば半導体チャネル膜１４から酸素原子が奪われないようにするために、酸化物絶縁体からなることが好ましい。実施例においては、第２絶縁層Ｄ２としてＳｉＯ層が用いられる。

ＴＦＴ部ＲＴには、ゲート絶縁膜１３上に、酸化物半導体層Ｘ１に含まれる半導体チャネル膜１４と、半導体チャネル膜１４上の第２導電層Ｃ２に含まれるソース電極１５およびドレイン電極１６とが設けられている。またソース端子領域ＲＳには、酸化物半導体層Ｘ１に含まれる端子下層部１７ａと、第２導電層Ｃ２に含まれる端子上層部１７ｂとの積層体である、ソース端子１７が設けられている。

本実施の形態１では、酸化物半導体層Ｘ１の材料として、例えば、酸化亜鉛（ＺｎＯ）系の酸化物半導体、酸化亜鉛に酸化インジウム（Ｉｎ_２Ｏ_３）および酸化すず（ＳｎＯ_２）を添加したＩｎＺｎＳｎＯ系の酸化物半導体、または、酸化亜鉛に酸化ガリウム（Ｇａ_２Ｏ_３）および酸化インジウム（Ｉｎ_２Ｏ_３）を添加したＩｎＧａＺｎＯ系の酸化物半導体を用いることができる。半導体チャネル膜１４が酸化物半導体からなることにより、半導体チャネル膜１４がａ−Ｓｉからなる従来の場合よりも、移動度を高めることができる。実施例においては、酸化物半導体層Ｘ１の材料としてＩｎＧａＺｎＯが用いられ、第２導電層Ｃ２の材料として第１導電層Ｃ１と同様にＣｕが用いられる。

図１を参照して、ソース配線５は、酸化物半導体層Ｘ１に含まれる配線下層部５ａと、第２導電層Ｃ２に含まれる配線上層部５ｂとの積層体である。図１および図３を参照して、平面視においてソース電極１５とソース配線５とソース端子１７とが配置された領域には、酸化物半導体層Ｘ１と第２導電層Ｃ２とが同一形状（同一パターン）で設けられている。また平面視においてドレイン電極１６が配置された領域には、酸化物半導体層Ｘ１と第２導電層Ｃ２とが同一形状（同一パターン）で設けられている。ただし酸化物半導体層Ｘ１は、前者のパターンと後者のパターンとの間をつなぐチャネル部ＣＮを有しており、チャネル部ＣＮ上には第２導電層Ｃ２は設けられていない。上述したパターンの共通性により、後述のように、製造時に、酸化物半導体層Ｘ１と第２導電層Ｃ２とを同じ写真製版工程でエッチングすることによって同時にパターニングすることができるようになる。これにより工程を簡略化することができるメリットがある。なお、酸化物半導体層Ｘ１および第２導電層Ｃ２が一括してエッチングされる際に、それぞれのエッチング量のばらつきによって、両者の形状に若干の相違（典型的には形状のずれ）が生じる場合があるが、このような若干の相違がある場合も、酸化物半導体層Ｘ１と第２導電層Ｃ２とは実質的に同一形状であると見做す。

ソース配線５は、ゲート配線３および共通電極６と交差して、図３における縦方向に延設されている。ソース端子１７はソース配線５の一方端に設けられている。ソース電極１５はソース配線５から分岐するように設けられている。またこのとき平面視で、少なくとも半導体チャネル膜１４のドレイン電極１６側の端部（図１における右端部）はＴＦＴ領域開口部８の内側かつゲート電極２の内側に配置されている。これにより、図１を参照して、基板１の裏面から入射されるバックライト光が第２導電層Ｃ２のドレイン電極１６によって反射されてチャネル部ＣＮに入射することが防止される。

図１に示されるように、ＴＦＴ部ＲＴのソース電極１５およびドレイン電極１６のそれぞれの上には、第３導電層Ｃ３に含まれるソース上層電極１８およびドレイン上層電極１９が設けられている。ドレイン上層電極１９は、同じく第３導電層Ｃ３に含まれる画素電極２２と連続したパターンで一体的に配設されている。すなわち、ドレイン上層電極１９は画素電極２２とつながっている。画素電極２２は、半導体チャネル膜１４およびドレイン電極１６の積層体の側面に接しており、ゲート絶縁膜１３のうち画素電極部ＲＥ上の部分まで延設されている。またソース端子領域ＲＳにおいて、ソース端子１７の端子上層部１７ｂ上には、第３導電層Ｃ３に含まれる上層ソース端子２０が設けられている。

図３において、第３導電層Ｃ３に含まれるソース上層電極１８および上層ソース端子２０は、ソース電極１５、ソース配線５およびソース端子１７と同一形状で配設されている。このような平面形状を用いることで、ソース配線５に沿って、第２導電層Ｃ２による電流経路と、第３導電層Ｃ３による電流経路との２つの電流経路が設けられる。第２導電層Ｃ２および第３導電層Ｃ３は個別に成膜されることから、一方の層の膜欠損等に起因して一方の電流経路が意図せず分断されたとしても、もう一方の電流経路によって、ソース配線５に沿った導通が確保される。よって、ソース配線の断線不良の発生を防止することができる。

各画素電極２２は、図３の縦方向において隣り合うゲート配線３および共通電極６と、図３の横方向において隣り合う１対のソース配線５とによって囲まれる領域内に配置されている。画素電極２２の一部は、平面視において共通電極６と重なる部分を含み、これにより画素電極２２の保持容量が構成されている。

また、図１および図３に示されるように、ソース電極１５およびソース上層電極１８の積層体と、ドレイン電極１６およびドレイン上層電極１９の積層体とは、半導体チャネル膜１４の一部と重なっており、かつこれら積層体の互いの端面が一定の距離を隔てて対向している。半導体チャネル膜１４のうち、これら積層体間でこの一定の距離で露出された領域が、ＴＦＴのチャネル部ＣＮとして機能する。

第３導電層Ｃ３は、酸化物からなり、典型的には透明導電層である。これにより、画素電極２２が光透過性を有する。このような層の材料としては、例えば、酸化インジウム（Ｉｎ_２Ｏ_３）と酸化すず（ＳｎＯ_２）とを混合した材料（ＩＴＯ）、または、酸化インジウムと酸化亜鉛（ＺｎＯ）とを混合した材料（ＩＺＯ）を用いることができる。実施例においてはＩＺＯが用いられる。

図１に示されるように、チャネル部ＣＮ、ソース上層電極１８、上層ソース端子２０、ドレイン上層電極１９および画素電極２２等を覆うように、第３絶縁層Ｄ３に含まれる層間絶縁膜２４が配設されている。層間絶縁膜２４は、酸化物半導体層Ｘ１に含まれるチャネル部ＣＮを保護する保護絶縁膜としても機能する。よって、酸化物半導体層Ｘ１に含まれる半導体チャネル膜１４が還元されないように（半導体チャネル膜１４から酸素原子が奪われないように）するためには、第３絶縁層Ｄ３として、酸素を含むものである酸化物絶縁膜を用いることが好ましい。実施例においては、第３絶縁層Ｄ３として、第２絶縁層Ｄ２と同様にＳｉＯ膜が用いられる。

図１および図３に示されるように、画素領域ＲＰにおいて、平面視で共通電極６に重なるとともに共通電極領域開口部１０の内側となる箇所に、ゲート絶縁膜１３と層間絶縁膜２４とを貫通する共通電極部コンタクトホール３０が設けられている。またゲート端子領域ＲＧにおいて、平面視でゲート端子４に重なるとともにゲート端子領域開口部９の内側となる箇所に、ゲート絶縁膜１３と層間絶縁膜２４とを貫通するゲート端子部コンタクトホール２５が設けられている。さらに、ソース端子領域ＲＳにおいては、上層ソース端子２０と重なる箇所に、層間絶縁膜２４を貫通するソース端子部コンタクトホール２６が設けられている。

本実施の形態１では、さらに、図１に示されるように、層構造として、第３絶縁層Ｄ３上に第４導電層Ｃ４が配置されている。そして、第４導電層Ｃ４に含まれる対向電極３１が、画素電極部ＲＥにおいて、層間絶縁膜２４のうち画素電極２２に重なる部分の上に設けられている。対向電極３１の一部は、共通電極部コンタクトホール３０を通して、下方の共通電極６と電気的に接続されている。これにより、共通電極６から対向電極３１に一定の電位（共通電位）信号が供給される。なお、共通電極６は、ゲート電極２またはゲート配線３と同じく、第１導電層Ｃ１によって構成されている。第１導電層Ｃ１は、対向電極３１を構成するＩＺＯなどの透明導電材料に比べて低抵抗な材料からなり、例えば、Ｃｕなどの金属またはその合金からなる。また共通電極６は、画素領域ＲＰの全体に渡って、図３の横方向に延在して設けられている。よって、共通電極６から対向電極３１の複数の位置へ共通電位が印加されることによって、ＴＦＴ基板７０１の表示領域が比較的大きい場合においても、対向電極３１の電位分布を均一化することができる。

平面視で、対向電極３１（図２）は画素電極２２（図３）の大部分の領域と対向するように配設されている。また本実施の形態１では、図２に示されるように、対向電極３１は、ゲート配線３、共通電極６および隣接する２本のソース配線５に各々囲まれてなる複数の画素領域ＲＰに跨っている。これにより、例えばひとつの画素領域ＲＰにおいて、共通電極部コンタクトホール３０での共通電極６と対向電極３１とのコンタクト不良に起因して共通電位信号の導通不良が生じたとしても、隣接した画素領域ＲＰから共通電位信号が対向電極３１に供給される。よって、画素単位での表示不良（点欠陥）を防止することができる。

対向電極３１にはスリット開口部ＳＬが設けられている。これにより、画素電極２２と対向電極３１との間に信号電圧が印加されると、対向電極３１の上方に、基板面を基準として概略水平方向の電界が発生する。よってＴＦＴ基板７０１は、横電界駆動仕様であるＦＦＳモードのＬＣＤに適用可能である。なお、スリット開口部ＳＬの代わりに、櫛歯状の開口部が設けられてもよい。

また、ゲート端子領域ＲＧおよびソース端子領域ＲＳでは、層間絶縁膜２４に設けられたゲート端子部コンタクトホール２５およびソース端子部コンタクトホール２６に、第４導電層Ｃ４に含まれるゲート端子パッド３２およびソース端子パッド３３が、それぞれ設けられている。

第４導電層Ｃ４として、本実施の形態１においては、酸化物からなる透明導電層が用いられ、実施例においてはＩＺＯ層が用いられる。これにより、画素電極２２および対向電極３１の両方が光透過性を有する。また、ゲート端子領域ＲＧまたはソース端子領域ＲＳでは、信号入力のための駆動用ＩＣ（Integrated Circuit）端子とゲート端子またはソース端子との間で、良好な（剥がれが発生しない）接続を確保することができる。よって、ＩＣ実装の信頼性を高めることができる。

本実施の形態１に係るＴＦＴ基板７０１は、以上のように構成され、光透過型の画像表示を行うことができるＦＦＳモードのＬＣＤ用ＴＦＴ基板として用いることができる。

（ＴＦＴ基板を有する表示装置の構成）
図４は、本実施の形態１におけるＬＣＤ３００（表示装置）の構成を概略的に示す断面図である。ＬＣＤ３００は、上記ＴＦＴ基板７０１を有することによって、ＦＦＳ方式のＬＣＤとして構成されている。ＬＣＤ３００はさらに、配向膜３６１ａ，３６１ｂと、液晶層３６２と、対向基板３６０と、シール３６９と、偏光板３６５ａ，３６５ｂと、光学フィルム３６６と、バックライト３６７とを有する。

配向膜３６１ａは、ＴＦＴ基板７０１の対向電極３１（図１）上に設けられている。液晶層３６２は配向膜３６１ａ上に設けられている。液晶層３６２の上には配向膜３６１ｂが設けられている。配向膜３６１ｂは、対向基板３６０上に設けられている。配向膜３６１ｂが設けられた対向基板３６０は、間隔を空けてＴＦＴ基板７０１に対向している。これら配向膜は、例えばポリイミドからなる。対向基板３６０は視認側に配置されている。対向基板３６０にはカラーフィルタ３６４およびブラックマトリクス３６３が設けられている。この構成によりＴＦＴ基板７０１と対向基板３６０との間に液晶層３６２が狭持されている。

さらに、ＴＦＴ基板７０１および対向基板３６０のそれぞれの外側の面には偏光板３６５ａおよび３６５ｂが設けられている。偏光板３６５ａおよび３６５ｂはクロスニコル配置をなすことが好ましい。また、液晶表示パネルの反視認側となるＴＦＴ基板７０１の裏面側に、位相差板などの光学フィルム３６６を介してバックライト３６７が配置されている。液晶表示パネルおよびこれら周辺部材は、樹脂または金属などよりなるフレーム（図示せず）内に収納されていてもよい。

ＴＦＴ基板７０１によって液晶層３６２の配向方向を調整することにより、液晶層３６２を通過する光の偏光状態が制御される。具体的には、バックライト３６７からの光は、ＴＦＴ基板７０１側の偏光板３６５ａによって直線偏光になる。この直線偏光が液晶層３６２を通過することによって、偏光状態が変化する。この偏光状態に応じて、対向基板３６０側の偏光板３６５ｂを通過する光の強度が変化する。液晶層３６２の配向方向は、ＴＦＴ基板７０１のソース端子パッド３３（図１）に印加される表示電圧によって変化する。従って、表示電圧を制御することによって、偏光板３６５ｂを通過する光の強度を変化させることができる。これにより液晶表示がなされる。

（製造方法）
次に、本実施の形態１に係るＴＦＴ基板７０１の製造方法について、さらに図５〜図１４を参照して説明する。なお、製造の最終工程図は、図１および図２に対応している。

（１回目の写真製版工程：図５および図６）
まず、基板１が洗浄液または純水を用いて洗浄される。実施例としては、厚さ０．５ｍｍのガラス基板が基板１として用いられる。そして、洗浄された基板１上に第１導電層Ｃ１が成膜される。第１導電層Ｃ１の材料としては、例えばクロム（Ｃｒ）、モリブデン（Ｍｏ）、チタン（Ｔｉ）、銅（Ｃｕ）、タンタル（Ｔａ）、タングステン（Ｗ）もしくはアルミニウム（Ａｌ）などの金属、またはこれらの金属元素を主成分として他の元素を１種類以上添加した合金等を用いることができる。ここで、主成分の元素とは、合金を構成する元素のうち、含有量が最も多い元素のことを示すものとする。また、これらの金属または合金からなる層を２以上含む積層構造が用いられてもよい。これらの金属または合金を用いることによって、比抵抗値が５０μΩｃｍ以下の低抵抗な導電層を得ることができる。実施例においては、第１導電層Ｃ１としてのＣｕ層が、アルゴン（Ａｒ）ガスを用いたスパッタリング法によって２００ｎｍの厚さで成膜される。

その後、第１導電層Ｃ１上にフォトレジスト材が塗布され、このフォトレジスト材のパターン露光および現像プロセスを含む１回目の写真製版工程によって、フォトレジストパターンが形成される。フォトレジスト材の現像には、例えば、２．３８ｗｔ％の水酸化テトラメチルアンモニウム（Tetramethylammonium hydroxide：ＴＭＡＨ）を含有する有機アルカリ現像液が用いられる。そして、当該フォトレジストパターンをマスクとして用いて、第１導電層Ｃ１がエッチングによりパターニングされる。ここでは、過硫酸アンモニウム（Ammonium Persulfate）を含む溶液によるウエットエッチングを用いることができる。その後、フォトレジストパターンが除去される。これにより、図５および図６に示されるように、基板１上に、ゲート電極２、ゲート配線３、ゲート端子４および共通電極６の各パターンが形成される。ゲート配線３および共通電極６は、平面視で互いに横方向に平行して延びるように形成される。ゲート電極２はゲート配線３につながって形成され、ゲート端子４はゲート配線３の一方の端部に形成される。

（２回目の写真製版工程 図７および図８）
次に、第１絶縁層Ｄ１が成膜される。実施例としては、第１絶縁層Ｄ１として、シラン（ＳｉＨ_４）ガス、アンモニア（ＮＨ_３）ガスおよび窒素（Ｎ_２）ガスを原料ガスとしたＰＥＣＶＤ法を用いて、ＳｉＮ層が４００ｎｍの厚さで成膜される。ＰＥＣＶＤ法によるＳｉＮ層の成膜時に、多量の水素（Ｈ）を含む原料ガスを用いることから、層中には一般的に１０〜３５ａｔ％の水素（Ｈ）が含まれる。一方で、ＳｉＮ層は、水分（Ｈ_２Ｏ）、または、Ｌｉ、Ｂ、Ｃ、Ｎａ、ＭｇもしくはＫ等のＴＦＴ特性に悪影響を及ぼす不純物元素に対して、高いバリア能力（遮断能力）を有している。したがって、基板１に含まれる不純物が、後に形成されることになる半導体チャネル膜１４へ拡散することが防止される。

その後、第１絶縁層Ｄ１上にフォトレジスト材が塗布され、２回目の写真製版工程でフォトレジストパターンが形成される。当該フォトレジストパターンをマスクとして用いて、第１絶縁層Ｄ１がエッチングによりパターニングされる。このエッチングには、フッ素（Ｆ）を含むガスを用いたドライエッチング法を用いることができる。実施例においては、六フッ化硫黄（ＳＦ_６）に酸素（Ｏ_２）を添加したガスを用いたドライエッチング法が行なわれる。その後、フォトレジストパターンが除去される。これにより、図７および図８に示されるように、開口絶縁膜７が形成される。開口絶縁膜７には、ＴＦＴ部ＲＴのゲート電極２と重なるとともにＴＦＴのチャネル部ＣＮが配置されることになる領域において、ＴＦＴ領域開口部８が形成される。さらに、開口絶縁膜７には、ゲート端子領域ＲＧのゲート端子と重なる領域においてゲート端子領域開口部９が形成され、画素電極部ＲＥの共通電極６と重なる領域において共通電極領域開口部１０が形成される。

（３回目の写真製版工程 図９および図１０）
次に、第１絶縁層Ｄ１上に、ゲート絶縁膜１３としての第２絶縁層Ｄ２が成膜される。実施例においては、第２絶縁層Ｄ２として、ＳｉＨ_４ガスおよび一酸化二窒素（Ｎ_２Ｏ）を原材料としたＰＥＣＶＤ法を用いて、ＳｉＯ層が２００ｎｍの厚さで成膜される。この成膜の原材料としては、Ｈを含むＳｉＨ_４ガスが用いられる。上述のＳｉＮ層の成膜とは異なりＮＨ_３ガスが用いられないので、ＳｉＯ層中に含まれるＨ濃度は、５ａｔ％未満に抑えることができる。

続けて、ゲート絶縁膜１３上に酸化物半導体層Ｘ１が成膜される。実施例においては、ＩｎとＧａとＺｎとを含む酸化物（例えばＩｎＧａＺｎＯ）からなるターゲットによるスパッタリング法が用いられる。具体的には、Ｉｎ：Ｇａ：Ｚｎ：Ｏの原子組成比が１：１：１：４であるＩｎ−Ｇａ−Ｚｎ−Ｏ［Ｉｎ_２Ｏ_３・Ｇａ_２Ｏ_３・２（ＺｎＯ）］ターゲットを用いて、ＡｒガスにＯ_２ガスを添加した混合ガスを用いたスパッタリング法で、ＩｎＧａＺｎＯ膜が５０ｎｍの厚さで成膜される。このとき、Ｏ_２／Ａｒのガス分圧比は１０％とされる。これにより、１×１０^４Ωｃｍ前後の比抵抗値を有するＩｎＧａＺｎＯ層を、酸化物半導体層Ｘ１として成膜することができる。

なお、酸化物半導体層Ｘ１のスパッタリング成膜には、Ａｒガスの代わりに、１８族不活性ガスであるＮｅガスまたはＫｒガスを用いることができる。特に、Ａｒよりも原子量の大きいＫｒのガスを用いた場合は、膜密度の高いＩｎＧａＺｎＯ半導体層を得ることができる。これにより、特性が安定した、信頼性に優れる酸化物半導体層Ｘ１を成膜することができる。また上記説明ではＯ_２／Ａｒ分圧比が１０％とされているが、比抵抗値が０．１Ωｃｍ以上１×１０^６Ωｃｍ未満、より好ましくは１Ωｃｍ以上１×１０^５Ωｃｍ未満の酸化物半導体層Ｘ１が得られるように、スパッタリング装置の特性に合わせて分圧比は適宜調整されてよい。一般的にＩｎＧａＺｎＯ系に代表される金属酸化膜の比抵抗値は、スパッタリング時のＯ_２／Ａｒ（またはＮｅ、Ｋｒ）ガス分圧比を変えることによって、調整することができる。具体的には、分圧比を下げると比抵抗値は下がり、分圧比を上げると比抵抗値は上がる。

次に、酸化物半導体層Ｘ１上に第２導電層Ｃ２が成膜される。実施例においては、第２導電層Ｃ２として、第１導電層Ｃ１と同様のＣｕ層が用いられる。具体的には、Ａｒガスを用いたスパッタリング法で、厚さ２００ｎｍのＣｕ膜が成膜される。

その後、第２導電層Ｃ２上にフォトレジスト材が塗布され、３回目の写真製版工程でフォトレジストパターンが形成される。当該フォトレジストパターンをマスクとして用いて、第２導電層Ｃ２および酸化物半導体層Ｘ１を順次エッチングすることにより、パターニングが行われる。実施例においては、まず第２導電層Ｃ２が、過硫酸アンモニウムを含む溶液によるウエットエッチング法でエッチングされる。続けて、酸化物半導体層Ｘ１が、シュウ酸（Oxalic acid）を含む溶液を用いたウエットエッチング法でエッチングされる。その後、フォトレジストパターンが除去される。これにより、図９または図１０に示されるように、ＴＦＴ部ＲＴおよびソース端子領域ＲＳのそれぞれにおいて、ゲート絶縁膜１３上に、酸化物半導体層Ｘ１から、半導体チャネル膜１４および端子下層部１７ａが形成される。また、第２導電層Ｃ２から、半導体チャネル膜１４および端子下層部１７ａのそれぞれに積層されるパターンＭ１および端子上層部１７ｂが形成される。

ＴＦＴ部ＲＴのＴＦＴ領域開口部８において、酸化物半導体層Ｘ１に含まれる半導体チャネル膜１４は、第１絶縁層Ｄ１を介することなくゲート絶縁膜１３のみを介してゲート電極上に形成される。半導体チャネル膜１４上には、後の工程でソース電極およびドレイン電極となるパターンＭ１が第２導電層Ｃ２から形成される。パターンＭ１は、下層の半導体チャネル膜１４と同一形状を有しており、よってこの時点では、チャネル部はまだ画定されていない。

また配線下層部５ａと配線上層部５ｂとの積層体（図９）が、平面視でゲート配線３および共通電極６と交差して縦方向に延びるソース配線５（図１０）として形成される。ソース端子１７はソース配線５の一方の端部に形成される。半導体チャネル膜１４およびパターンＭ１の積層体（図９）は、図１０に示されるように、ソース配線５から分岐してゲート電極２上のＴＦＴ領域開口部８の内側に延びるように形成される。

（４回目の写真製版工程：図１１および図１２）
次に第３導電層Ｃ３が成膜される。実施例においては、酸化物透明導電層であるＩＺＯ層が成膜される。具体的には、酸化インジウム（Ｉｎ_２Ｏ_３）と酸化亜鉛（ＺｎＯ）との混合比９０：１０（重量％）を有するＩＺＯターゲットを用い、かつ、ＡｒガスにＯ_２ガスを添加した混合ガスを用いたスパッタリング法により、ＩＺＯ層が１００ｎｍの厚さで成膜される。

その後、第３導電層Ｃ３上にフォトレジスト材が塗布され、４回目の写真製版工程でフォトレジストパターンが形成される。当該フォトレジストパターンをマスクとして用いて第３導電層Ｃ３および第２導電層Ｃ２を順次エッチングすることにより、パターニングが行われる。実施例においては、まず第３導電層Ｃ３が、シュウ酸を含む溶液を用いたウエットエッチング法でエッチングされる。さらに過硫酸アンモニウムを含む溶液によるウエットエッチング法により、第２導電層Ｃ２のうち半導体チャネル膜１４のチャネル部ＣＮ上の部分が除去される。その後、フォトレジストパターンが除去される。これにより、図１２に示されるように、ゲート配線３、共通電極６および隣接する２本のソース配線５で囲まれる画素電極領域ＲＰ内に、画素電極２２とそれにつながるドレイン上層電極１９とが形成される。

ＴＦＴ部ＲＴのゲート電極２に重なる領域において、半導体チャネル膜１４上では、第２導電層Ｃ２と第３導電層Ｃ３との積層体の端面が互いに一定の間隔を隔てて対向するように、第２導電層Ｃ２および第３導電層Ｃ３が除去される。これにより半導体チャネル膜１４の表面が露出された領域が形成され、これがＴＦＴのチャネル部ＣＮとして機能する。チャネル部ＣＮを隔てて、第２導電層Ｃ２に含まれるソース電極１５およびドレイン電極１６が形成される。さらにこれらの上に、第３導電層Ｃ３に含まれるソース上層電極１８およびドレイン上層電極１９がそれぞれ形成される。第３導電層Ｃ３に含まれるドレイン上層電極１９および画素電極２２は、互いに連続したパターンで一体形成される。

第３導電層Ｃ３に含まれるソース上層電極１８は、ソース配線５上の領域を経由して上層ソース端子２０まで延びる連続パターンであり、下層のソース電極１５、ソース配線５およびソース端子１７と同一形状で形成される。他の観点からみれば、ソース電極、ソース配線およびソース端子のそれぞれとして機能する部材は、下から順に、酸化物半導体層Ｘ１、第２導電層Ｃ２および第３導電層Ｃ３が積層されて形成されるともいえる。

（５回目の写真製版工程：図１３および図１４）
次に、層間絶縁膜２４としての第３絶縁層Ｄ３が成膜される。実施例においては、第３絶縁層Ｄ３として、第２絶縁層Ｄ２の場合と同じように、ＳｉＨ_４ガスおよびＮ_２Ｏを原材料としたＰＥＣＶＤ法を用いて、ＳｉＯ層が１００ｎｍの厚さで成膜される。この場合も、ＳｉＯ層中に含まれるＨ濃度は５ａｔ％未満とすることができる。なおもしも、ＳｉＯ層が成膜される面に、金属（例えばＣｕ）または合金からなる第２導電層Ｃ２の面が含まれていたとすると、第２導電層Ｃ２の表面が酸化されかつＳｉＯ層が還元されることで、ＳｉＯ層中における半導体チャネル膜１４との界面近傍に、酸素欠損による好ましくない構造欠陥が形成されることがある。本実施の形態においては、第２導電層Ｃ２上に、酸化物からなる第３導電層Ｃ３（例えばＩＺＯ層）が形成されているので、ＳｉＯ層は還元されることがない。よって、上述した構造欠陥の形成を抑制することができる。

その後、第３絶縁層Ｄ３上にフォトレジスト材が塗布され、５回目の写真製版工程でフォトレジストパターンが形成される。当該フォトレジストパターンをマスクとして用いて、例えば共通してＳｉＯからなる第３絶縁層Ｄ３および第２絶縁層Ｄ２を順次エッチングすることにより、パターニングが行われる。実施例においては、ＳＦ_６にＯ_２を加えたガスを用いたドライエッチング法が用いられる。その後、フォトレジストパターンが除去される。これにより、図１３または図１４に示されるように、ゲート端子領域ＲＧのゲート端子４、および画素電極部ＲＥの共通電極６のそれぞれの上に、第３絶縁層Ｄ３と第２絶縁層Ｄ２とを貫通する、ゲート端子部コンタクトホール２５および共通電極部コンタクトホール３０が形成される。共通電極部コンタクトホール３０は、平面視で画素電極２２パターンとは重ならない領域に形成される。さらに、ソース端子領域ＲＳの上層ソース端子２０の上に、第３絶縁層Ｄ３を貫通するソース端子部コンタクトホール２６が形成される。

ゲート端子部コンタクトホール２５および共通電極部コンタクトホール３０は、平面視で、第１絶縁層Ｄ１（例えばＳｉＮ層）に２回目の写真製版工程で予め形成されていたゲート端子領域開口部９および共通電極領域開口部１０よりもそれぞれ内側の領域に形成される。このようにすることで、ゲート端子部コンタクトホール２５および共通電極部コンタクトホール３０は、第１絶縁層Ｄ１をエッチングすることなく第２絶縁層Ｄ２および第３絶縁層Ｄ３をエッチングするだけ形成することができる。これにより、コンタクトホール側面を均一な形状に仕上げることができる。異なる絶縁膜材料が混在する積層膜にコンタクトホールを形成する場合、一般的にエッチングの速度およびエッチングの進行形態の違いにより、側面が、凹凸またはノッチ（notch）状の不均一面になりやすい。このような不均一面上では、後の工程において成膜される第４導電層Ｃ４のカバレッジ性が悪くなる。本実施の形態によれば、このような不均一性を抑制することができる。特に、第２絶縁層Ｄ２および第３絶縁層Ｄ３の材料が共通である場合（例えば、両者がＳｉＯ層の場合）、この効果を高めることができる。

（６回目の写真製版工程：図１および図２）
次に、第４導電層Ｃ４が成膜される。実施例においては、第４導電層Ｃ４として第３導電層Ｃ３と同様に、スパッタリング法でＩＺＯ層が１００ｎｍの厚さで成膜される。

その後、第４導電層Ｃ４上にフォトレジスト材が塗布され、６回目の写真製版工程でフォトレジストパターンが形成される。当該フォトレジストパターンをマスクとして用いて、第４導電層Ｃ４をエッチングすることにより、パターニングが行われる。実施例においては、シュウ酸を含む溶液を用いたウエットエッチング法が用いられる。その後、フォトレジストパターンが除去される。これにより、図１または図２に示されるように、画素領域ＲＰに対向電極３１が形成され、ゲート端子領域ＲＧにゲート端子パッド３２が形成され、ソース端子領域ＲＳにソース端子パッド３３が形成される。

対向電極３１は、共通電極部コンタクトホール３０を通して共通電極６と直接接続される。また、平面視で画素電極２２と重なる領域において、対向電極３１には複数のスリット開口部ＳＬが形成される。ゲート端子パッド３２は、ゲート端子部コンタクトホール２５を通してゲート端子４と接続される。ソース端子パッド３３は、ソース端子部コンタクトホール２６を通して上層ソース端子２０と接続される。

以上の工程により、本実施の形態１のＴＦＴ基板７０１の製造が完了する。

液晶表示パネルの組み立ての際は、上記のように製造されたＴＦＴ基板７０１の表面に、配向膜およびスペーサが形成される。配向膜は、液晶を配列させるための膜であり、ポリイミド等からなる。また、別途作製された、カラーフィルタおよび配向膜等を有する対向基板が、ＴＦＴ基板７０１に貼り合わされる。このとき、スペーサによってＴＦＴ基板７０１と対向基板との間に隙間が形成され、その隙間に液晶層が封止される。これによって、横電界方式のＦＦＳモードの液晶表示パネルが得られる。最後に、液晶表示パネルの外側に偏光板、位相差板、駆動回路およびバックライトユニット等を配設することによって、ＬＣＤ（図４）が完成する。

（薄膜トランジスタ基板の製造方法のまとめ）
まとめると、上述したＴＦＴ基板７０１の製造方法は、概略、以下の工程を有している。

（Ａ）図５および図６を参照して、基板１上に第１導電層Ｃ１が成膜される。第１導電層Ｃ１から、複数のＴＦＴ部ＲＴのそれぞれに設けられ各々が側面を有する複数のゲート電極２と、複数のゲート電極２につながり複数の画素領域ＲＰにおいて一方向に沿って延びる複数のゲート配線３と、が形成される。

（Ｂ）図７および図８を参照して、次に、基板１を覆うように第１絶縁層Ｄ１が成膜される。第１絶縁層Ｄ１から開口絶縁膜７が形成される。開口絶縁膜はゲート電極２の側面に接する。開口絶縁膜７には、ゲート電極２上に側面を有する複数のＴＦＴ領域開口部８（第１開口部）が設けられる。

（Ｃ）図９および図１０を参照して、次に、ゲート電極２および開口絶縁膜７上に、第１絶縁層Ｄ１の材料とは異なる酸化物絶縁体からなる第２絶縁層Ｄ２が成膜される。これにより、ゲート絶縁膜１３が形成される。

（Ｄ）次に、ゲート絶縁膜１３上に順次、酸化物半導体層Ｘ１および第２導電層Ｃ２が成膜される。これにより酸化物半導体層Ｘ１および第２導電層Ｃ２の積層体が形成される。この積層体がパターニングされる。これにより、酸化物半導体層Ｘ１から、開口絶縁膜７のＴＦＴ領域開口部８のそれぞれに平面視において包含された複数の半導体チャネル膜１４が形成され、かつ、積層体から、平面視においてゲート配線３に交差する複数のソース配線５が形成される。

（Ｅ）図１１および図１２を参照して、次に、酸化物からなる第３導電層Ｃ３が成膜される。次に第３導電層Ｃ３および第２導電層Ｃ２がパターニングされる。これにより、半導体チャネル膜１４の上面上において第２導電層Ｃ２からソース電極１５およびドレイン電極１６が形成され、かつソース電極１５およびドレイン電極１６のそれぞれの上に第３導電層Ｃ３からソース上層電極１８およびドレイン上層電極１９が形成され、かつ第３導電層Ｃ３から、ドレイン上層電極１９につながりドレイン電極１６の側面に接する複数の画素電極２２が形成される。また、このパターニングにより、半導体チャネル膜１４の表面が露出された領域が形成され、ＴＦＴのチャネル部ＣＮが形成される。

（Ｆ）図１３および図１４を参照して、次に、層間絶縁膜２４として、酸化物からなる第３絶縁層Ｄ３が成膜される。

（Ｇ）図１および図２を参照して、次に、第４導電層Ｃ４が成膜される。第４導電層Ｃ４から対向電極３１が形成される。

（薄膜トランジスタの製造方法のまとめ）
上述した薄膜トランジスタ基板７０１の製造方法において、薄膜トランジスタ基板７０１の一部としてＴＦＴ部ＲＴ（薄膜トランジスタ）が製造される。ＴＦＴ部ＲＴの製造方法は、概略、以下の工程を有している。

（Ａ）図５および図６を参照して、基板１上に第１導電層が成膜される。第１導電層Ｃ１から、側面を有するゲート電極２が形成される。

（Ｂ）図７および図８を参照して、次に、基板１を覆うように第１絶縁層Ｄ１が成膜される。第１絶縁層Ｄ１から、ゲート電極２の側面に接しゲート電極２上に側面を有するＴＦＴ領域開口部８が設けられた開口絶縁膜７が形成される。

（Ｃ）図９および図１０を参照して、次に、ゲート電極２および開口絶縁膜７上に、第１絶縁層Ｄ１の材料とは異なる酸化物絶縁体からなる第２絶縁層Ｄ２を成膜することによって、ゲート絶縁膜１３が形成される。

（Ｄ）次に、ゲート絶縁膜１３上に順次、酸化物半導体層Ｘ１および第２導電層Ｃ２が成膜される。これにより酸化物半導体層Ｘ１および第２導電層Ｃ２の積層体が形成される。この積層体がパターニングされる。これにより、酸化物半導体層Ｘ１から、開口絶縁膜７のＴＦＴ領域開口部８に平面視において包含された半導体チャネル膜１４が形成される。

（Ｅ）図１１および図１２を参照して、次に、酸化物からなる第３導電層Ｃ３が成膜される。次に、半導体チャネル膜１４の上面上で第３導電層Ｃ３および第２導電層Ｃ２の積層体が、互いに離れた２つの部分へパターニングされる。これにより、半導体チャネル膜１４の上面上において第２導電層Ｃ２からソース電極１５およびドレイン電極１６が形成され、かつソース電極１５およびドレイン電極１６のそれぞれの上に第３導電層Ｃ３からソース上層電極１８およびドレイン上層電極１９が形成される。また、このパターニングにより、半導体チャネル膜１４の表面が露出された領域が形成され、ＴＦＴのチャネル部ＣＮが形成される。

（効果のまとめ）
本実施の形態１に係るＴＦＴ基板７０１は、ゲート電極２、ゲート端子４および共通電極６のそれぞれの上に設けられたＴＦＴ領域開口部８、ゲート端子領域開口部９および共通電極領域開口部１０を除いて、基板１のほぼ全面が、バリア性（透過遮断性）に優れた第１絶縁層Ｄ１（例えばＳｉＮ層）によって覆われる。これにより、基板１からの不純物拡散に起因しての半導体チャネル膜１４の特性劣化が防止される。半導体チャネル膜１４は、平面視においてＴＦＴ領域開口部８に包含されるように配置される。この配置により、半導体チャネル膜１４の下方には第１絶縁層Ｄ１が存在しない。これにより、半導体チャネル膜１４が第１絶縁層Ｄ１（例えばＳｉＮ層）の影響、具体的には第１絶縁層Ｄ１に含有されるＨ原子の影響、によって還元されることが防止される。また、半導体チャネル膜１４がその上に形成されるゲート絶縁膜は、酸化物絶縁体（例えばＳｉＯ）からなる。これにより、半導体チャネル膜１４がゲート絶縁膜１３の影響によって還元されることが防止される。以上から、良好な特性と高い信頼性とを有するＴＦＴ部ＲＴを得ることができる。

ソース電極１５およびドレイン電極１６のそれぞれの上面の上には、ともに酸化物（例えばＩＺＯ）からなるソース上層電極１８およびドレイン上層電極１９が設けられる。これにより、チャネル部ＣＮの近傍で、ソース電極１５およびドレイン電極１６が酸化されかつ第３絶縁層Ｄ３が還元される酸化還元反応の発生が、抑制される。よって、第３絶縁層Ｄ３中における半導体チャネル膜１４との界面近傍に、酸素欠損による好ましくない構造欠陥が形成されることが防止される。よって、ＴＦＴ部ＲＴの特性および信頼性をより向上させることができる。

ソース上層電極１８は、図３に示されるように、ソース配線５上をソース配線５に沿って延在している。これにより、仮にソース配線５に断線があっても、断線箇所がソース上層電極１８によって短絡される。これにより、ソース配線５の断線に起因してのＴＦＴ基板７０１の不良の発生を低減することができる。よって製造歩留を高めることができる。

半導体チャネル膜１４の少なくともひとつの端部（例えば、図３における上端部および下端部）は、平面視でゲート電極２の縁から離れてより内側に位置し、かつ開口絶縁膜７のＴＦＴ領域開口部８の縁から離れてより内側に位置している。これにより、基板１の裏面からの光に起因しての、酸化物からなる半導体チャネル膜１４の光劣化を、防止することができる。この効果は、ＴＦＴ基板７０１が、バックライトを有するＬＣＤに適用された場合に、特に顕著である。

またＴＦＴ基板７０１の製造において、図９および図１０に示されるパターニングによって、半導体チャネル膜１４となる部分を有する酸化物半導体層Ｘ１と、パターンＭ１となる部分を有する第２導電層Ｃ２とが、一括して形成される。次に、図１１および図１２に示されるパターニングによって、パターンＭ１からソース電極１５およびドレイン電極１６が形成され、かつソース上層電極１８およびドレイン上層電極１９が形成され、かつ画素電極２２が形成される。これらのパターニングの組み合わせによって、写真製版工程の回数を少なくすることができる。よって生産効率を高めることができる。

また、図１１および図１２に示されるように、ドレイン上層電極１９および画素電極２２は、一括してパターニングされる。これにより、生産効率を向上させることができる。

また、図１３および図１４に示されるように、ゲート端子部コンタクトホール２５および共通電極部コンタクトホール３０は、平面視で、ゲート端子領域開口部９および共通電極領域開口部１０よりもそれぞれ内側の領域に形成される。このようにすることで、ゲート端子部コンタクトホール２５および共通電極部コンタクトホール３０は、第１絶縁層Ｄ１をエッチングすることなく第２絶縁層Ｄ２および第３絶縁層Ｄ３をエッチングするだけ形成することができる。これにより、コンタクトホール側面を均一な形状に仕上げることができる。

なお、上記の本実施の形態１では、ＴＦＴ基板７０１、すなわちＦＦＳモードのＬＣＤ用のＴＦＴ基板、の構成および製造方法について説明したが、ＬＣＤのモードはＦＦＳに限定されるものではない。例えば、主に上記５回目までの写真製版工程によってＴＦＴ基板を製造することで、ＴＮモード用のＴＦＴ基板を得ることができる。このＴＦＴ基板は、別途作製されたＴＮモード用対向基板と、液晶層を介して貼り合わされる。ＴＮモード用対向基板は、対向電極、カラーフィルタおよび配向膜等を有する。さらに、画素電極部に、画素電極２２の代わりに、例えば、光反射性を有する導電性材料（金属膜）よりなるアノード電極と、その上に設けられた有機ＥＬ材料を含む自発光層および透明電極とを有する画素表示素子を配設することにより、有機ＥＬディスプレイ（ＯＬＥＤディスプレイ：Organic Light-Emitting Diode Display）用のＴＦＴ基板が構成されてもよい。

＜実施の形態１の変形例＞
（構成）
図１５は、本実施の形態１の変形例におけるＴＦＴ基板７０１Ｖ（薄膜トランジスタ基板）の構成を概略的に示す図であり、図１６の各々における線Ｇ１−Ｇ２、線Ｓ１−Ｓ２、および線Ｐ１−Ｐ２に沿う部分断面図である。図１（実施の形態１）と同様、図中、後述する層構造に関して、共通の層に属する部材には共通のハッチングが付されている。図１６は、ＴＦＴ基板７０１Ｖの構成を概略的に示す部分平面図である。図１６においては、図３（実施の形態１）と同様に、部材のうちの一部についての図示が省略されている。

図１５を参照して、ＴＦＴ基板７０１Ｖにおいては、第１絶縁層Ｄ１は、互いに積層された無機系絶縁層Ｄ１ａおよび樹脂系絶縁層Ｄ１ｂ（樹脂層）を有している。無機系絶縁層Ｄ１ａは第１導電層Ｃ１上に配置されており、樹脂系絶縁層Ｄ１ｂは無機系絶縁層Ｄ１ａ上に配置されている。よって本変形例においては、第２絶縁層Ｄ２は、樹脂系絶縁層Ｄ１ｂ上に配置されている。この層構造の結果、開口絶縁膜７は、本変形例においては、無機系絶縁層Ｄ１ａに含まれる無機系絶縁膜７ａと、樹脂系絶縁層Ｄ１ｂに含まれる樹脂系絶縁膜７ｂとを有している。

無機系絶縁層Ｄ１ａは、透湿性が低く、かつバリア（透過遮断）性に優れた材料からなることが好ましい。ここでいうバリア性は、具体的には、基板１に含まれる不純物原子（イオン）を透過させにくい性質のことであり、不純物原子は、例えば、リチウム（Ｌｉ）、ホウ素（Ｂ）、炭素（Ｃ）、ナトリウム（Ｎａ）、マグネシウム（Ｍｇ）およびカリウム（Ｋ）である。実施例としては、従来のａ−Ｓｉ−ＴＦＴにおいて一般的に用いられているＳｉＮ層が用いられる。

樹脂系絶縁層Ｄ１ｂは、好ましくはアルカリ系樹脂からなるが、これに限定されるものではない。例えば、オレフィン系、ノボラック系、ポリイミド系、ポリアミド系、エポキシ系、またはシロキサン系の耐熱性樹脂を用いることができる。

画素電極部ＲＥに配設される画素電極２２は、樹脂系絶縁膜７ｂ上に直接設けられるのではなく、樹脂系絶縁膜７ｂ上にゲート絶縁膜１３を介して設けられている。ゲート絶縁膜１３は、通常、無機系の膜であり、例えばＳｉＯ膜である。画素電極２２がＩＺＯのような酸化物透明導電体で作られている場合は、例えば前述した特開２００９−１５１２８５号公報の図３に示されるように画素電極が樹脂系絶縁膜上に直接設けられていると、ＩＺＯの成膜時のダメージに起因して樹脂系絶縁膜から放出されるガス（樹脂系絶縁膜の構成成分）がＩＺＯ膜中に取り込まれることで、電気特性が劣化する。本変形例ではこのような問題を防止することができる。

図１６に示されるように、共通電極領域開口部１０は、平面視で、画素電極２２と共通電極６とが重なる領域が部分的に開口されるように配設されている。これにより、図１５に示されるように、画素電極２２の一部は、開口絶縁膜７を介することなくゲート絶縁膜１３のみを介して共通電極６と対向する領域を有する。よって、画素電極２２の保持容量を充分に確保することができる。

本変形例によれば、開口絶縁膜７は樹脂系絶縁膜７ｂを含む。これにより、画素領域ＲＰにおいて，開口絶縁膜７の上面を、より平坦化することができる。具体的には、開口絶縁膜７の下方の第１導電層Ｃ１が有するゲート電極２および共通電極６のパターン段差に起因しての、開口絶縁膜７の上面の凹凸を、緩和することができる。これにより、画素電極２２または対向電極３１を、より平坦な面に配設することが可能となる。よって、ＴＦＴ基板７０１ＶがＴＦＴ−ＬＣＤに用いられる場合に、液晶配向が乱れる領域が小さくなる。よって、画素表示の有効エリアを増大させることができる。したがって、高輝度および高品位を有する表示装置を得ることができる。なお本変形例の構造は、有機ＥＬ材料を含む自発光層を画素電極部有するＯＬＥＤディスプレイに適用されてもよい。その場合でも、画素表示の有効エリアを増大させる効果が得られる。

なお、本変形例では、開口絶縁膜７が、ＳｉＮ膜からなる無機系絶縁膜７ａと、樹脂系絶縁膜７ｂとの積層膜によって構成される場合について説明したが、開口絶縁膜７はこのような構成に限定されるものではない。ＳｉＮ膜からなる無機系絶縁膜７ａは高いバリア性を有するが、樹脂系絶縁膜７ｂも、例えば、１μｍを越える程度の厚みを有していれば、ある程度高いバリア性を有し得る。その場合、無機系絶縁膜７ａを省略してもよい。言い換えれば、第１絶縁層Ｄ１を樹脂系絶縁層Ｄ１ｂのみによって構成してもよい。

（製造方法）
次に、ＴＦＴ基板７０１Ｖの製造方法について、以下に説明する。まず、実施の形態１と同様に、第１回目の写真製版工程（図５および図７）が行われる。

上記工程によってゲート電極２、ゲート端子４および共通電極６等が設けられた基板１上に、無機系絶縁層Ｄ１ａが成膜される。具体的には、ＰＥＣＶＤ法で厚さ４００ｎｍのＳｉＮ層が成膜される。次に、無機系絶縁層Ｄ１ａ上に樹脂系絶縁層Ｄ１ｂ（樹脂層）が成膜される。具体的には、有機アクリルからなる光透過性の樹脂系絶縁層Ｄ１ｂが成膜される。樹脂系絶縁層Ｄ１ｂは感光性を有していることが好ましい。具体的には、感光性の有機アルカリ系樹脂膜が、スピンコート法を用いて表面が平坦化されるように２μｍの厚さで塗布形成される。スピンコートに代わって、ロールコート法、スプレーコート法またはスリット塗布法等が用いられてもよい。膜厚は２μｍに限らず、充分な不純物バリア性と表面の平坦性とが確保できる範囲で任意に設定されてよい。以上により、無機系絶縁層Ｄ１ａおよび樹脂系絶縁層Ｄ１ｂを有する第１絶縁層Ｄ１（図１５参照）が形成される。

次に、第２回目の写真製版工程で、第１絶縁層Ｄ１がパターニングされる。具体的には、まず、感光性の有機アルカリ系樹脂層がパターニングされる。その後、当該有機アルカリ系樹脂層をマスクとして用いたエッチングによって、下層のＳｉＮ層がパターニングされる。これにより、無機系絶縁層Ｄ１ａ（ＳｉＮ層）および樹脂系絶縁層Ｄ１ｂ（有機アクリル樹脂系絶縁層）を貫通する、ＴＦＴ領域開口部８と、ゲート端子領域開口部９と、共通電極領域開口部１０とが形成される。

その後、実施の形態１に係るＴＦＴ基板７０１の製造方法における第３回目およびそれ以降の写真製版工程と同様の工程を経て、本実施の形態１の変形例に係るＴＦＴ基板７０１Ｖの製造が完了する。

本製造方法によれば、第２回目の写真製版工程において、感光性の樹脂系絶縁層をマスクとして用いて、下層のＳｉＮ層をエッチングすることができる。その後、感光性の樹脂系絶縁層Ｄ１ｂは、除去されずに、開口絶縁膜７の一部である樹脂系絶縁膜７ｂとして用いられ得る。これにより、写真製版工程を増やすことなく、表面が平坦化された樹脂系絶縁膜７ｂを有するＴＦＴ基板７０１Ｖを製造することができる。

＜実施の形態２＞
次に、実施の形態２について、以下に説明する。なお上述した実施の形態１の構成とほぼ同じ構成については、同一または対応する要素について同一の符号を付し、その説明を繰り返さないことがある。

（薄膜トランジスタ基板の構成の概要）
図１７は、本実施の形態２におけるＴＦＴ基板７０２（薄膜トランジスタ基板）の構成を概略的に示す図であり、図１８および図１９の各々における線Ｇ１−Ｇ２、線Ｓ１−Ｓ２、線Ｐ１−Ｐ２、および線Ａ１−Ａ２に沿う部分断面図である。なお、図面の紙面の都合により、図中、Ａ１−Ａ２の部分が、線Ｇ１−Ｇ２、線Ｓ１−Ｓ２および線Ｐ１−Ｐ２線の部分の下方に描かれているが、これらの部分のすべては、概略、同一水平面上に位置している。図中、層構造に関して、共通の層に属する部材には共通のハッチングが付されている。

図１８は、ＴＦＴ基板７０２の構成を概略的に示す部分平面図である。図１９は、ＴＦＴ基板７０２の内部構成を、図１８に示された部材のうちの一部についての図示を省略することによって示す、部分平面図である。図１８および図１９の各々は、１つの画素領域ＲＰの周辺と、ＴＦＴ基板７０１が有する複数の画素領域全体の外側（図中、左端）に配置されたゲート端子領域ＲＧと、ＴＦＴ基板７０１が有する複数の画素領域全体の外側（図中、上端）に配置されたソース端子領域ＲＳと、画素領域ＲＰとソース端子領域ＲＳとの間のソース端子接続領域ＲＣとを示している。

ＴＦＴ基板７０２は、基板１（図１７）上に平面視においてマトリックス状に配列された複数の画素領域ＲＰ（図１８および図１９）と、画素領域ＲＰの各々に対応して図１７に示されるように配置されたＴＦＴ部ＲＴとを有するものである。

ＴＦＴ基板７０２は、図１７に示された層構造を有している。この層構造においては、基板１上に、第１導電層Ｃ１と、樹脂層Ｄ１ｂを含む第１絶縁層Ｄ１と、第１絶縁層Ｄ１の材料とは異なる酸化物絶縁体からなる第２絶縁層Ｄ２と、酸化物半導体層Ｘ１と、第２導電層Ｃ２と、酸化物からなる第３導電層Ｃ３と、酸化物からなる第３絶縁層Ｄ３と、第４導電層Ｃ４とが配置されている。これらの層が積層されている順番は上記記載の順番のとおりであってよい。各層は、少なくとも１つのパターンを有していてもよく、その場合、パターン間の領域としてまたはパターンの開口領域として、スペースを有する。このスペースを介して、当該スペースを有する層よりも上方の層と、当該スペースを有する層よりも下方の層とが互いに接触してもよい。同一の層に含まれる複数の部材は、共通の材料で作られていてよい。ここで「共通の材料」は共通の積層材料であってもよい。またここでいう「共通の材料」は、同一の組成比を有する材料であってもよく、部材間で若干の組成比の相違を有する材料であってもよい。前者の場合、一の層に対する単純なパターニング処理のみによって、複数の部材を形成することができる。後者の場合、一の層が成膜された後に、組成に影響を及ぼす何らかのプロセスをこの一の層に対して局所的に施すことによって、複数の部材を形成することができる。

ＴＦＴ基板７０２は、第１導電層Ｃ１に含まれる複数のゲート電極２と、第１導電層Ｃ１に含まれる複数のゲート配線３と、第１導電層Ｃ１に含まれる複数のソース配線５０と、第１絶縁層Ｄ１に含まれる開口絶縁膜７と、第２絶縁層Ｄ２に含まれるゲート絶縁膜１３と、酸化物半導体層Ｘ１に含まれる複数の半導体チャネル膜１４と、第２導電層Ｃ２に含まれる複数のソース電極１５と、第２導電層Ｃ２に含まれる複数のドレイン電極１６と、第３導電層Ｃ３に含まれる複数のソース上層電極１８と、第３導電層Ｃ３に含まれる複数のドレイン上層電極１９と、第３導電層Ｃ３に含まれる複数の画素電極２２と、第３絶縁層Ｄ３に含まれる層間絶縁膜２４と、第４導電層Ｃ４に含まれる複数のソース配線接続配線３４（第１接続配線）とを有している。

複数のゲート電極２は基板１上に設けられている。複数のゲート電極２のそれぞれは複数のＴＦＴ部ＲＴに設けられている。ゲート電極２の各々は側面を有している。複数のゲート配線３は基板１上に設けられている。ゲート配線３の各々は、複数のゲート電極２のうち、マトリックス状の配置において対応する行に属するものにつながっていてよい。ゲート配線３の各々は一方向（図３における横方向）に沿って延びていてよい。なおゲート配線３は、一の方向において直線的に延びていることが好ましいが、ジグザグに延びていてもよい。

複数のソース配線５０は、ゲート電極２およびゲート配線３から離れて基板１上に設けられている。ソース配線５０の各々は側面（図１７参照）を有している。

開口絶縁膜７は、基板１を覆っており、複数のゲート電極２の側面と複数のソース配線５０の側面とに接している。開口絶縁膜７には、複数のＴＦＴ領域開口部８（第１開口部）と、複数のソース配線接続領域開口部１１（第２開口部）とが設けられている。ＴＦＴ領域開口部８の各々は、対応するゲート電極２上に側面を有している。ソース配線接続領域開口部１１の各々は、対応するソース配線５０上に側面を有している。ゲート絶縁膜１３はゲート電極２および開口絶縁膜７上に設けられている。

半導体チャネル膜１４はゲート絶縁膜１３上に設けられている。複数の半導体チャネル膜１４のそれぞれは、開口絶縁膜７の複数のＴＦＴ領域開口部８に、平面視において包含されている。

ソース電極１５およびドレイン電極１６は半導体チャネル膜１４の各々の上に設けられている。その具体的構成は、実施の形態１のものとほぼ同様である。

複数のソース上層電極１８は、少なくとも、複数のソース電極１５の上面上に設けられている。具体的には、複数の画素領域ＲＰの各々において、１つのソース上層電極１８が、１つのソース電極１５の上面上に少なくとも設けられている。

複数のドレイン上層電極１９は、少なくとも、複数のドレイン電極１６の上面上に設けられている。具体的には、複数の画素領域ＲＰの各々において、１つのドレイン上層電極１９は１つのドレイン電極１６の上面上に設けられている。

複数の画素電極２２は複数のドレイン上層電極１９のそれぞれにつながっている。複数の画素電極２２のそれぞれは、複数のドレイン電極１６の側面に接している。画素電極２２の各々は、平面視において、少なくとも１つのソース配線５０と部分的に重なっている。具体的には、画素電極２２の各々は、平面視において、対応する１つの画素領域ＲＰの縁に沿って延びる少なくとも１つ、好ましくは２つ、のソース配線５０と部分的に重なっている。

層間絶縁膜２４は、複数のソース上層電極１８および複数のドレイン上層電極１９上に設けられた部分を有している。層間絶縁膜２４は複数の半導体チャネル膜１４に接している。層間絶縁膜２４には、複数のソース上層電極１８のそれぞれに達する複数のソース電極接続部コンタクトホール２７（第１コンタクトホール）が設けられている。層間絶縁膜２４およびゲート絶縁膜１３には、開口絶縁膜７の複数のソース配線接続領域開口部１１のそれぞれにおいてソース配線５０に達する複数のソース配線接続部コンタクトホール２８（第２コンタクトホール）が設けられている。

複数のソース配線接続配線３４のそれぞれは、複数のソース電極接続部コンタクトホール２７を通してソース上層電極１８に電気的に接続されている。複数のソース配線接続配線３４のそれぞれは、複数のソース配線接続部コンタクトホール２８を通して複数のソース配線５０に電気的に接続されている。

ＴＦＴ基板７０２は、第４導電層Ｃ４に含まれる対向電極３１を有していてよい。対向電極３１は画素電極２２上に層間絶縁膜２４を介して設けられている。対向電極３１は、櫛歯状またはスリット状の開口部を有しており、図１８に示された構成においては、スリット開口部ＳＬを有している。

本実施の形態２においては、ゲート配線３の各々は、連続的に延びる連続配線であり、ソース配線５０の各々は、断続的に延びる断続配線である。連続配線と断続配線とは、断続配線が途切れた箇所である分離箇所において、互いに交差している。第４導電層Ｃ４に含まれるソース配線接続配線３４（第２接続配線）は、断続配線の分離箇所の上方に跨ることによって、断続配線において分離箇所を短絡している。なお変形例として、ソース配線５０の各々が、連続的に延びる連続配線であり、かつ、ゲート配線３の各々が、断続的に延びる断続配線であってもよい。なお本実施の形態２においては、上述した「第１接続配線」および「第２接続配線」は、一体化されてソース配線接続配線３４として形成されている。

（構成の詳細）
次に、本実施の形態２のＴＦＴ基板７０２の構成の詳細について、その好適な実施例について言及しつつ、以下に説明する。

ＴＦＴ基板７０１（実施の形態１）と同様に、ＴＦＴ基板７０２は、表示装置用のものであり、具体的には、光透過型の画像表示を行うことができるＦＦＳモードのＬＣＤ用のものである。図１８および図１９を参照して、画像表示は、複数の画素領域ＲＰが配列された部分において行なわれる。ゲート端子領域ＲＧには、ゲート配線３へゲート信号を印加するための複数のゲート端子パッド３２が配列されている。ソース端子領域ＲＳには、ソース配線５０へ表示信号を印加するための複数のソース端子パッド３３が配列されている。各画素領域ＲＰ（図１８および図１９）は、線Ｐ１−Ｐ２に沿って、図１７に示されるように、ＴＦＴ部ＲＴと、画素電極２２が配置されている画素電極部ＲＥと、ソース配線接続部ＲＢとを含んでいる。

図１７に示されるように、基板１上のＴＦＴ部ＲＴ、ゲート端子領域ＲＧおよび画素電極部ＲＥのそれぞれには、いずれも第１導電層Ｃ１に含まれる、ゲート電極２、ゲート端子４および共通電極６が配設されている。また、ソース配線接続部ＲＢには、いずれも第１導電層Ｃ１に含まれる、ゲート配線３、ソース配線５０および共通電極６が配設されている。

図１９において、ゲート配線３および共通電極６は、横方向に互いに概略平行して延在している。ゲート電極２は、各ＴＦＴ部ＲＴ（図１７）に設けられている。複数のゲート電極２のうち、画素領域ＲＰのマトリックス状の配置における一の行に対応する複数の電極は、複数のゲート配線３のうち共通のひとつにつながっていてよい。図１９の構成においては、各ゲート配線３から、画素領域ＲＰのマトリックス状の配置における複数の列のそれぞれに対応して、複数のゲート電極２が突出している。複数のゲート端子４のそれぞれは、複数のゲート配線３の一方の端部に配設されている。

図１９において、ソース配線５０は、縦方向に延在している。ソース配線５０は、横方向に延在するゲート配線３および共通電極６によって分断されるように配設されている。またソース配線５０は、ゲート配線３および共通電極６から離れて配置されている。平面視において、ゲート配線３、共通電極６および２本のソース配線５０によって囲まれる領域が、ひとつの画素領域ＲＰとなっている。

本実施の形態２では、実施の形態１と同様に、第１導電層Ｃ１として例えばＣｕ、Ｍｏ、Ｃｒ、もしくはＡｌ等の金属、またはこれらの金属に他の元素を微量に添加してなる合金を用いることができる。実施例においては、第１導電層Ｃ１としてＣｕ層が用いられる。

図１７に示されるように、ゲート電極２、ゲート端子４、ソース配線５０および共通電極６を覆うように、基板１の上に、第１絶縁層Ｄ１に含まれる開口絶縁膜７が配設されている。第１絶縁層Ｄ１の構成は、前述した実施の形態１の変形例と同様である。すなわち、第１絶縁層Ｄ１は、基板１上に設けられた無機系絶縁層Ｄ１ａと、その上に設けられた樹脂系絶縁層Ｄ１ｂとの積層体である。樹脂系絶縁層Ｄ１ｂの材料は、好ましくは有機アクリル系樹脂であるが、他の材料であってもよい。例えばオレフィン系、ノボラック系、ポリイミド系、ポリアミド系、エポキシ系、またはシロキサン系の耐熱性樹脂が用いられてもよい。これらの樹脂は低い誘電率を有するので、電極間または配線間の配線容量を低く抑えることができる。

図１９において、開口絶縁膜７には、ゲート電極２と重なるとともにＴＦＴのチャネル部ＣＮが配置される領域に、ＴＦＴ領域開口部８が設けられている。また開口絶縁膜７には、ゲート端子４と重なる領域にゲート端子領域開口部９が設けられており、共通電極６と重なる領域に共通電極領域開口部１０が設けられている。また開口絶縁膜７には、ソース配線５０の両端の近傍領域にソース配線接続領域開口部１１が設けられている。また開口絶縁膜７には、ソース端子配線１１７と隣接するソース配線５０の端部領域に、ソース端子接続領域開口部１２が設けられている。これらの開口部は、第１導電層Ｃ１の、例えばＣｕからなる表面を露出している。一方、第１導電層Ｃ１に含まれる電極および配線パターンが配設されていない領域には、開口部は設けられていない。よって、基板１の表面のほぼ全面が、無機系絶縁膜７ａ（例えばＳｉＮ膜）と樹脂系絶縁膜７ｂとの積層膜で構成される開口絶縁膜７で覆われることになる。これにより、基板１に含まれる不純物原子が基板１の表面から拡散することを防止することができる。

図１７に示されるように、開口部８、９、１０、１１および１２（図示せず）を有する開口絶縁膜７上に、第２絶縁層Ｄ２に含まれるゲート絶縁膜１３が設けられている。実施の形態１と同様に第２絶縁層Ｄ２は、酸化物半導体層Ｘ１に含まれる半導体チャネル膜１４が還元されないようにするために、言い換えれば半導体チャネル膜１４から酸素原子が奪われないようにするために、酸化物絶縁体からなることが好ましい。実施例においては、第２絶縁層Ｄ２としてＳｉＯ層が用いられる。

ＴＦＴ部ＲＴには、ゲート絶縁膜１３上に、酸化物半導体層Ｘ１に含まれる半導体チャネル膜１４と、半導体チャネル膜１４上の第２導電層Ｃ２に含まれるソース電極１５およびドレイン電極１６とが設けられている。またソース端子領域ＲＳには、酸化物半導体層Ｘ１に含まれる端子下層部１７ａと、第２導電層Ｃ２に含まれる端子上層部１７ｂとの積層体である、ソース端子１７が設けられている。実施例においては、実施の形態１の場合と同様に、酸化物半導体層Ｘ１としてＩｎＧａＺｎＯ層が用いられ、また第２導電層Ｃ２として、第１導電層Ｃ１と同じＣｕ層が用いられる。

図１７および図１９に示されるように、酸化物半導体層Ｘ１に含まれる半導体チャネル膜１４のパターンと、第２導電層Ｃ２に含まれるソース電極１５およびドレイン電極１６のパターンとは、チャネル部ＣＮ以外、平面視で同一形状の外縁を有している。また平面視で、この外縁は、ゲート電極２の内側、かつＴＦＴ領域開口部８の内側に配設されている。さらに、本実施の形態２においては、この半導体チャネル膜１４の外縁は、当該半導体チャネル膜１４を含む酸化物半導体層Ｘ１の外縁とも一致していることから、当該半導体チャネル膜１４を含む酸化物半導体層Ｘ１の外縁も、平面視で、ゲート電極２の内側、かつＴＦＴ領域開口部８の内側に配設されていることになる。これにより、図１７において、ＬＣＤの表示動作の際に、基板１の裏面（図中、下面）へ入射したバックライト光が第２導電層Ｃ２のソース電極１５またはドレイン電極１６で反射することに起因してチャネル部ＣＮに入射することが防止される。特に本実施の形態２は、酸化物半導体層Ｘ１の外縁が平面視でゲート電極２の内側かつＴＦＴ領域開口部８の内側に配設されている特徴を有している。これにより、酸化物半導体層Ｘ１のすべての部分に対して、当該バックライト光が入射することが防止される。よって本実施の形態２は、酸化物半導体層Ｘ１の光劣化、あるいは、当該光劣化に伴うＴＦＴの特性劣化を防止することができる点において、望ましい形態となる。

ソース端子１７の一方の端部（図１９おける下端部）からは、ソース端子接続配線３５（図１８）と重なるように、ソース端子配線１１７が延びている。

図１７に示されるように、ＴＦＴ部ＲＴのソース電極１５およびドレイン電極１６のそれぞれの上には、いずれも第３導電層Ｃ３に含まれるソース上層電極１８およびドレイン上層電極１９が設けられている。ソース上層電極１８は、半導体チャネル膜１４およびドレイン電極１６の積層体の側面に接しており、ゲート電極２の外側のソース配線接続部ＲＢのゲート絶縁膜１３上まで延びている。ドレイン上層電極１９は、同じく第３導電層Ｃ３に含まれる画素電極２２と連続したパターンで一体的に配設されている。すなわち、ドレイン上層電極１９は画素電極２２とつながっている。画素電極２２は、半導体チャネル膜１４およびドレイン電極１６の積層体の側面に接しており、ゲート絶縁膜１３のうち画素電極部ＲＥ上の部分まで延設されている。またソース端子領域ＲＳにおいて、ソース端子１７の端子上層部１７ｂ上には、第３導電層Ｃ３に含まれる上層ソース端子２０が設けられている。

第３導電層Ｃ３（図１７）に含まれるソース上層電極１８は、平面視（図１９）で、ゲート電極２の外側（図中、左側）へはみ出しており、ソース配線接続配線３４（図１８）と重なる領域まで延びている。また図１９を参照して、ソース端子１７の一方の端部に配設されているソース端子配線１１７上には、上層ソース端子配線１２０が設けられている。上層ソース端子２０および上層ソース端子配線１２０によって構成されるパターンと、下層のソース端子１７およびソース端子配線１１７によって構成されるパターンとは、ほぼ同一形状を有している。

画素電極２２（図１９）は、ゲート配線３、共通電極６および隣接する２本のソース配線５０で囲まれる領域に設けられている。画素電極２２は、ソース配線５０の一部と重なる領域にまで広げて配設されている。本実施の形態２では、画素電極２２の下方には、ゲート絶縁膜１３だけでなく無機系絶縁膜７ａおよび樹脂系絶縁膜７ｂが設けられているので、画素電極２２がソース配線５０の一部と重なるように配設されても、膜欠損等による層間短絡による不良は発生しにくい。また画素電極２２とソース配線５０との間で生じる電気容量（寄生容量）を小さくすることができるので、寄生容量による信号遅延を抑制することができる。さらに、樹脂系絶縁膜７ｂによって表面が平坦化されているので、ＬＣＤとして用いられる場合に、液晶配向が乱れた領域を減らすことができ、よって画素表示の有効エリアを増大させることができる。したがって実施の形態１および実施の形態１の変形例よりもさらに画素表示の有効エリアを広げることができ、より高輝度かつ高品位を有する表示装置を得ることができる。なお本変形例として、画素電極部が、有機ＥＬ材料を含む自発光層を有することによって、ＯＬＥＤディスプレイが構成されてもよい。その場合でも、画素表示の有効エリアを増大させる効果が得られる。

また、画素電極２２（図１９）の一部は、共通電極領域開口部１０において共通電極６と重なる領域を含む。この領域により、画素電極２２の適正な保持容量が構成される。

図１７または図１９に示されるように、ソース電極１５およびソース上層電極１８の積層体と、ドレイン電極１６およびドレイン上層電極１９の積層体とは、半導体チャネル膜１４の一部と重なっており、かつこれら積層体の互いの端面が一定の距離を隔てて対向している。半導体チャネル膜１４のうち、これら積層体間でこの一定の距離で露出された領域が、ＴＦＴのチャネル部ＣＮとして機能する。

第３導電層Ｃ３は、酸化物からなり、典型的には透明導電層である。これにより、画素電極２２が光透過性を有する。実施例においては、画素電極２２の材料として、実施の形態１の場合と同様に、ＩＺＯが用いられる。ＩＺＯからなる第３導電層Ｃ３は、樹脂系絶縁膜７ｂ上に直接設けられるのではなく、ＳｉＯ膜からなるゲート絶縁膜１３上に設けられる。したがって、樹脂系絶縁膜からのダメージを受けることなくＩＺＯ層を設けることができる。

図１７に示されるように、チャネル部ＣＮ、ソース上層電極１８、上層ソース端子２０、ドレイン上層電極１９および画素電極２２等を覆うように、第３絶縁層Ｄ３に含まれる層間絶縁膜２４が配設されている。層間絶縁膜２４は、酸化物半導体層Ｘ１に含まれるチャネル部ＣＮを保護する保護絶縁層としても機能する。このため、第３絶縁層Ｄ３としては、酸化物半導体層Ｘ１に含まれる半導体チャネル膜１４が還元されないようにするために、酸素を含む酸化物絶縁層を用いることが好ましい。実施例においては、実施の形態１の場合と同様に、第３絶縁層Ｄ３として、第２絶縁層Ｄ２と同じＳｉＯ層が用いられる。

図１７または図１９に示されるように、画素電極部ＲＥでは、平面視で共通電極６に重なるとともに共通電極領域開口部１０の内側となる領域において、ゲート絶縁膜１３および層間絶縁膜２４に共通電極部コンタクトホール３０が設けられている。またゲート端子領域ＲＧでは、平面視でゲート端子４に重なるとともにゲート端子領域開口部９の内側となる領域において、ゲート絶縁膜１３および層間絶縁膜２４にゲート端子部コンタクトホール２５が設けられている。さらに、ソース端子領域ＲＳでは、上層ソース端子２０と重なる領域において、層間絶縁膜２４にソース端子部コンタクトホール２６が設けられている。

またソース配線接続部ＲＢでは、平面視でソース上層電極１８に重なる領域において、ゲート絶縁膜１３にソース電極接続部コンタクトホール２７が設けられている。またソース配線接続部ＲＢでは、平面視でソース配線５０に重なるとともにソース配線接続領域開口部１１の内側となる領域において、ゲート絶縁膜１３および層間絶縁膜２４に、ソース配線接続部コンタクトホール２８Ａおよび２８Ｂ（総称して、ソース配線接続部コンタクトホール２８ともいう）が設けられている。

さらに図１９に示されるように、ソース配線５０と対向する、上層ソース端子配線１２０の端部の近傍領域において、上層ソース端子配線１２０上で層間絶縁膜２４にソース端子配線接続部コンタクトホール２９Ａが設けられている。一方、上層ソース端子配線１２０と対向する、ソース配線５０の端部の近傍においては、ソース配線５０上でゲート絶縁膜１３および層間絶縁膜２４にソース端子配線接続部コンタクトホール２９Ｂが設けられている。

さらに図１７に示されるように、画素電極部ＲＥにおいて、画素電極２２に重なる領域の層間絶縁膜２４の上に、第４導電層Ｃ４に含まれる対向電極３１が設けられている。対向電極３１の一部は、共通電極部コンタクトホール３０を通して下方の共通電極６と電気的に接続されている。これにより共通電極６から対向電極３１に共通電位信号が供給される。

対向電極３１（図１８）は、平面視で画素電極２２（図１９）の大部分の領域と対向するように配設されている。また実施の形態１と同様、図１８に示されるように、対向電極３１は、ゲート配線３、共通電極６および隣接する２本のソース配線５に各々囲まれてなる複数の画素領域ＲＰに跨っている。これにより、例えばひとつの画素領域ＲＰにおいて、共通電極部コンタクトホール３０での共通電極６と対向電極３１とのコンタクト不良に起因して共通電位信号の導通不良が生じたとしても、隣接した画素領域ＲＰから共通電位信号が対向電極３１に供給される。よって、画素単位での表示不良（点欠陥）を防止することができる。

また実施の形態１と同様に、対向電極３１にはスリット開口部ＳＬが設けられている。これにより、画素電極２２と対向電極３１との間に信号電圧が印加されると、対向電極３１の上方に、基板面を基準として概略水平方向の電界が発生する。よってＴＦＴ基板７０２は、横電界駆動仕様であるＦＦＳモードのＬＣＤに適用可能である。なお、スリット開口部ＳＬの代わりに、櫛歯状の開口部が設けられてもよい。

また図１７に示されるように、ソース配線接続部ＲＢにおいて、ゲート配線３および共通電極６を挟んで対向するように分断されたソース配線５０の２つの部分をつなぐように、第４導電層Ｃ４に含まれるソース配線接続配線３４が設けられている。ソース配線接続配線３４は、ソース配線接続部コンタクトホール２８Ａおよび２８Ｂのそれぞれを通して、下方の２つのソース配線５０と電気的に接続されており、かつソース電極接続部コンタクトホール２７を通して下方のソース上層電極１８と電気的に接続されている。

ソース配線５０（図１９）と、ソース配線５０に対向する上層ソース端子配線１２０（図１９）とをつなぐように、第４導電層Ｃ４（図１７）に含まれるソース端子接続配線３５（図１８）が設けられている。ソース端子接続配線３５は、ソース端子配線接続部コンタクトホール２９Ａおよび２９Ｂのそれぞれを通して、下方の上層ソース端子配線１２０およびソース配線５０と電気的に接続されている。また、図１９において縦方向に分断されたソース配線５０同士をつなぐように設けられるソース配線接続配線３４（図１８）と、図１９において縦方向に分断されたソース配線５０と上層ソース端子配線１２０とをつなぐように設けられるソース端子接続配線３５（図１８）とによって、基板１上の画素領域ＲＰに配設されるソース配線５０と、ソース端子１７とが、画素領域ＲＰ全体にわたって連結されている。さらにソース配線５０とソース電極１５とが、ソース電極接続部コンタクトホール２７とソース上層電極１８とを通して電気的に接続されている。

さらに図１７または図１９に示されるように、ゲート端子領域ＲＧおよびソース端子領域ＲＳでは、層間絶縁膜２４に設けられたゲート端子部コンタクトホール２５およびソース端子部コンタクトホール２６の領域に、第４導電層Ｃ４に含まれるゲート端子パッド３２およびソース端子パッド３３が、それぞれ設けられている。

実施の形態１と同様に、第４導電層Ｃ４としては、酸化物からなる透明導電層が用いられ、実施例においてはＩＺＯ層が用いられる。これにより、画素電極２２および対向電極３１の両方が光透過性を有する。また、ゲート端子領域ＲＧまたはソース端子領域ＲＳでは、信号入力のための駆動用ＩＣ端子とゲート端子またはソース端子との間で、良好な（剥がれが発生しない）接続を確保することができる。よって、ＩＣ実装の信頼性を高めることができる。

本実施の形態２に係るＴＦＴ基板７０２は、以上のように構成され、光透過型の画像表示を行うことができるＦＦＳモードのＬＣＤ用ＴＦＴ基板として用いることができる。なお、このＴＦＴ基板７０２を実施の形態１のＴＦＴ基板７０１の代わりに用いてＬＣＤ（図４）が構成されてもよい。

（製造方法）
次に、本実施の形態２に係るＴＦＴ基板７０２の製造方法について、さらに図２０〜図２９を参照して説明する。なお、製造の最終工程図は、図１７および図１８に対応している。

（１回目の写真製版工程：図２０および図２１）
まず、実施の形態１と同様の方法により、基板１が洗浄され、その上に第１導電層Ｃ１が成膜される。

その後、第１導電層Ｃ１上にフォトレジスト材が塗布され、このフォトレジスト材のパターン露光および現像プロセスを含む１回目の写真製版工程によって、フォトレジストパターンが形成される。そして、当該フォトレジストパターンをマスクとして用いて、第１導電層Ｃ１がエッチングによりパターニングされる。実施例としては、過硫酸アンモニウムを含む溶液によるウエットエッチングが用いられる。その後、フォトレジストパターンが除去される。これにより、図２０および図２１に示されるように、基板１上に、ゲート電極２、ゲート配線３、ゲート端子４、ソース配線５０および共通電極６の各パターンが形成される。ゲート配線３および共通電極６は、平面視で互いに横方向に平行して延びるように形成される。ゲート電極２はゲート配線３につながって形成され、ゲート端子４はゲート配線３の一方の端部に形成される。ソース配線５０の各々は、平面視で、各々が横方向に延在しているゲート配線３および共通電極６によって分断された複数のパターンで構成され、縦方向に延びるように形成される。

（２回目の写真製版工程：図２２および図２３）
次に、無機系絶縁層Ｄ１ａとして、ＳｉＨ_４ガス、ＮＨ_３ガスおよびＮ_２ガスを原料ガスとしたＰＥＣＶＤ法を用いて、ＳｉＮ層が４００ｎｍの厚さで成膜される。その後、続けて樹脂系絶縁層Ｄ１ｂとして、感光性を有するアクリル系の有機樹脂絶縁材料がスピンコート法で２μｍの厚さで塗布される。これにより、ＳｉＮ層と樹脂系絶縁層との積層膜からなる第１絶縁層Ｄ１が形成される。この構成により、実施の形態１の変形例と同様に、第１絶縁層Ｄ１の表面をより平坦化することができる。言い換えれば、ゲート電極２および共通電極６のパターン段差に起因しての凹凸を緩和することができる。さらに、基板１に含まれる不純物が、後に形成されることになる半導体チャネル膜１４へ拡散することを、より確実に防止することができる。

その後、２回目の写真製版工程で、感光性を有するアクリル系の有機樹脂絶縁層が露光および現像によりパターニングされる。そして当該有機樹脂絶縁層に形成されたパターンをマスクとして用いて、無機系絶縁層Ｄ１ａとしてのＳｉＮ層が、ＳＦ_６にＯ_２を加えたガスを用いたドライエッチング法でパターニングされる。これにより、図２２および図２３に示されるように、開口絶縁膜７が形成される。開口絶縁膜７には、開口絶縁膜７には、ＴＦＴ部ＲＴのゲート電極２と重なるとともにＴＦＴのチャネル部ＣＮが配置されることになる領域に、ＴＦＴ領域開口部８が形成される。さらに、開口絶縁膜７には、ゲート端子領域ＲＧのゲート端子と重なる領域にゲート端子領域開口部９が形成され、画素電極部ＲＥの共通電極６と重なる領域に共通電極領域開口部１０が形成される。また開口絶縁膜７には、ソース配線接続部ＲＢのソース配線５０の両端近傍において、ソース配線５０上にソース配線接続領域開口部１１が形成される。さらに、開口絶縁膜７には、後の工程で配設されることになるソース端子配線１１７（図２５）と隣接するソース配線５０の端部近傍において、ソース配線５０上にソース端子接続領域開口部１２が設けられる。

（３回目の写真製版工程：図２４および図２５）
次に、実施の形態１と同様の方法により、開口絶縁膜７上に、ゲート絶縁膜１３として第２絶縁層Ｄ２が成膜される。続けて、実施の形態１と同様の方法により、ゲート絶縁膜１３上に酸化物半導体層Ｘ１が成膜される。続けて、実施の形態１と同様の方法により、酸化物半導体層Ｘ１上に第２導電層Ｃ２が成膜される。

その後、第２導電層Ｃ２上にフォトレジスト材が塗布され、３回目の写真製版工程でフォトレジストパターンが形成される。当該フォトレジストパターンをマスクとして用いて、第２導電層Ｃ２および酸化物半導体層Ｘ１を順次エッチングすることにより、パターニングが行われる。実施例においては、まず第２導電層Ｃ２が、過硫酸アンモニウムを含む溶液によるウエットエッチング法でエッチングされる。続けて、酸化物半導体層Ｘ１が、シュウ酸を含む溶液を用いたウエットエッチング法でエッチングされる。その後、フォトレジストパターンが除去される。これにより、図２４または図２５に示されるように、ＴＦＴ部ＲＴおよびソース端子領域ＲＳのそれぞれにおいて、ゲート絶縁膜１３上に、酸化物半導体層Ｘ１から、半導体チャネル膜１４および端子下層部１７ａが形成される。また、第２導電層Ｃ２から、半導体チャネル膜１４および端子下層部１７ａのそれぞれに積層されるパターンＭ１および端子上層部１７ｂが形成される。また、酸化物半導体層Ｘ１と第２導電層Ｃ２との積層体から、図２５に示されるように、ソース端子１７およびソース端子配線１１７が形成される。ソース端子配線１１７は、ソース端子１７の一方の端部から延びるように形成される。

ＴＦＴ部ＲＴのＴＦＴ領域開口部８において、酸化物半導体層Ｘ１に含まれる半導体チャネル膜１４は、第１絶縁層Ｄ１を介することなくゲート絶縁膜１３のみを介してゲート電極上に形成される。半導体チャネル膜１４上には、後の工程でソース電極およびドレイン電極となるパターンＭ１が第２導電層Ｃ２から形成される。パターンＭ１は、下層の半導体チャネル膜１４と同一形状を有しており、よってこの時点では、チャネル部はまだ画定されていない。

平面視で、パターンＭ１は、ＴＦＴ領域開口部８の内側、かつゲート電極２の内側に配置されている。これにより、図１７において、ＬＣＤの表示動作の際に、基板１の裏面から入射されるバックライト光の直接光、散乱光および反射光が半導体チャネル膜１４に入射することが防止される。これにより、酸化物半導体層Ｘ１の光劣化に起因してのＴＦＴの特性劣化を防止することができる。

（４回目の写真製版工程：図２６および図２７）
次に、実施の形態１と同様の方法により、第３導電層Ｃ３が成膜される。

その後、第３導電層Ｃ３上にフォトレジスト材が塗布され、４回目の写真製版工程でフォトレジストパターンが形成される。当該フォトレジストパターンをマスクとして用いて、第３導電層Ｃ３および第２導電層Ｃ２を順次エッチングすることにより、パターニングが行われる。実施例においては、まず第３導電層Ｃ３が、シュウ酸を含む溶液を用いたウエットエッチング法でエッチングされる。さらに過硫酸アンモニウムを含む溶液によるウエットエッチング法により、第２導電層Ｃ２（具体的には、前述したパターンＭ１）のうち半導体チャネル膜１４のチャネル部ＣＮ上の部分が除去される。その後、フォトレジストパターンが除去される。これにより、図２７に示されるように、ゲート配線３、共通電極６および隣接する２本のソース配線５で囲まれる画素領域ＲＰ内に、画素電極２２とそれにつながるドレイン上層電極１９とが形成される。画素電極２２は、ソース配線５０の一部と重なる領域にまで広げて配設される。また、画素電極２２は、共通電極領域開口部１０内で共通電極６と重なる部分を含み、この部分で画素電極２２の適正な保持容量が構成される。

本実施の形態２においても、画素電極部ＲＥに配設される画素電極２２は、実施の形態１の変形例と同様に、樹脂系絶縁膜７ｂ上に直接設けられるのではなく樹脂系絶縁膜７ｂ上に設けられた無機系のゲート絶縁膜１３（例えばＳｉＯ膜）上に設けられている。したがって、第３導電層Ｃ３の成膜時の悪影響、具体的には、ＩＺＯのスパッタリング成膜時に樹脂系絶縁膜から放出されるガスがＩＺＯ層中に取り込まれて電気特性を劣化させるという問題、を防止することができる。

ＴＦＴ部ＲＴのゲート電極２に重なる領域において、半導体チャネル膜１４上では、第２導電層Ｃ２と第３導電層Ｃ３との積層体の端面が互いに一定の間隔を隔てて対向するように、第２導電層Ｃ２および第３導電層Ｃ３が除去される。これにより半導体チャネル膜１４の表面が露出された領域が形成され、これがＴＦＴのチャネル部ＣＮとして機能する。チャネル部ＣＮを隔てて、第２導電層Ｃ２に含まれるソース電極１５およびドレイン電極１６が形成される。さらにこれらの上に、第３導電層Ｃ３に含まれるソース上層電極１８およびドレイン上層電極１９がそれぞれ形成される。ともに第３導電層Ｃ３に含まれるドレイン上層電極１９および画素電極２２は、互いに連続したパターンで一体形成される。

第３導電層Ｃ３に含まれるソース上層電極１８は、平面視でゲート電極２の外側にはみ出すことにより、後の工程で設けられることになるソース配線接続配線３４と重なる領域まで延在するように形成される。またソース端子１７の一方の端部に配設されるソース端子配線１１７上に、上層ソース端子配線１２０が形成される。平面視で、ともに第３導電層Ｃ３に含まれる上層ソース端子２０および上層ソース端子配線１２０の外形は、下層のソース端子１７およびソース端子配線１１７の外形とほぼ同一形状とされる。

（５回目の写真製版工程：図２８および図２９）
次に、実施の形態１と同様の方法により、層間絶縁膜２４としての第３絶縁層Ｄ３が成膜される。

その後、第３絶縁層Ｄ３上にフォトレジスト材が塗布され、５回目の写真製版工程でフォトレジストパターンが形成される。当該フォトレジストパターンをマスクとして用いて、例えば共通してＳｉＯからなる第３絶縁層Ｄ３および第２絶縁層Ｄ２を順次エッチングすることにより、パターニングが行われる。実施例においては、ＳＦ_６にＯ_２を加えたガスを用いたドライエッチング法が用いられる。その後、フォトレジストパターンが除去される。これにより、図２８または図２９に示されるように、ゲート端子領域ＲＧのゲート端子４、および画素電極部ＲＥの共通電極６のそれぞれの上に、第３絶縁層Ｄ３と第２絶縁層Ｄ２とを貫通する、ゲート端子部コンタクトホール２５、および共通電極部コンタクトホール３０が形成される。共通電極部コンタクトホール３０は、平面視で画素電極２２パターンとは重ならない領域に形成される。さらに、ソース端子領域ＲＳの上層ソース端子２０の上に、第３絶縁層Ｄ３を貫通するソース端子部コンタクトホール２６が形成される。

またソース配線接続部ＲＢにおいて、平面視でソース上層電極１８に重なる領域内で、ゲート絶縁膜１３にソース電極接続部コンタクトホール２７が形成される。またソース配線接続部ＲＢにおいて、ソース配線５０に重なるとともにソース配線接続領域開口部１１の内側となる領域内で、ゲート絶縁膜１３および層間絶縁膜２４にソース配線接続部コンタクトホール２８Ａおよび２８Ｂが形成される。

さらに、図２９に示されるように、ソース配線５０と対向する上層ソース端子配線１２０の端部の近傍において、層間絶縁膜２４にソース端子配線接続部コンタクトホール２９Ａが形成される。一方、上層ソース端子配線１２０と対向するソース配線５０の端部の近傍においては、ゲート絶縁膜１３および層間絶縁膜２４にソース端子配線接続部コンタクトホール２９Ｂが形成される。

ゲート端子部コンタクトホール２５および共通電極部コンタクトホール３０は、平面視で、第１絶縁層Ｄ１（例えばＳｉＮ層）に２回目の写真製版工程で予め形成されていたゲート端子領域開口部９および共通電極領域開口部１０よりもそれぞれ内側に形成される。また、ソース配線接続部コンタクトホール２８Ａ，２８Ｂ、およびソース端子配線接続部コンタクトホール２９Ｂは、平面視で第１絶縁層Ｄ１に２回目の写真製版工程で予め形成されていたソース配線接続領域開口部１１およびソース端子接続領域開口部１２よりもそれぞれ内側に形成される。このようにすることで、これらのコンタクトホール２５、２８Ａ、２８Ｂ、２９Ｂ、３０は、第１絶縁層Ｄ１をエッチングすることなく第２絶縁層Ｄ２および第３絶縁層Ｄ３をエッチングするだけ形成することができる。これにより、コンタクトホール側面を均一な形状に仕上げることができる。異なる絶縁膜材料が混在する積層膜にコンタクトホールを形成する場合、一般的にエッチングの速度およびエッチングの進行形態の違いにより、側面が、凹凸またはノッチ状の不均一面になりやすい。本実施の形態によれば、このような不均一性を抑制することができる。特に、第２絶縁層Ｄ２および第３絶縁層Ｄ３の材料が共通である場合（例えば、両者がＳｉＯ層の場合）、この効果を高めることができる。

（６回目の写真製版工程 図１７および図１８）
次に、実施の形態１と同様に、第４導電層Ｃ４が成膜される。

その後、第４導電層Ｃ４上にフォトレジスト材が塗布され、６回目の写真製版工程でフォトレジストパターンが形成される。当該フォトレジストパターンをマスクとして用いて、第４導電層Ｃ４をエッチングすることにより、パターニングが行われる。実施例においては、シュウ酸を含む溶液を用いたウエットエッチング法が用いられる。その後、フォトレジストパターンが除去される。これにより、実施の形態１と同様に、図１７または図１８に示されるように、画素領域ＲＰに対向電極３１が形成され、ゲート端子領域ＲＧにゲート端子パッド３２が形成され、ソース端子領域ＲＳにソース端子パッド３３が形成される。

さらに本実施の形態２においては、図１７に示されるように、ソース配線接続部ＲＢにおいて、ゲート配線３および共通電極６を挟んで対向するふたつのソース配線５０に重なる領域間をつなぐように、第４導電層Ｃ４に含まれるソース配線接続配線３４が形成される。ソース配線接続配線３４は、ソース配線接続部コンタクトホール２８Ａおよび２８Ｂのそれぞれを通して、下方の２つのソース配線５０と電気的に接続され、かつソース電極接続部コンタクトホール２７を通して下方のソース上層電極１８と電気的に接続される。

ソース配線５０（図１９）と、ソース配線５０に対向する上層ソース端子配線１２０（図１９）とをつなぐように、第４導電層Ｃ４（図１７）に含まれるソース端子接続配線３５（図１８）が形成される。ソース端子接続配線３５は、ソース端子配線接続部コンタクトホール２９Ａおよび２９Ｂのそれぞれを通して、下方の上層ソース端子配線１２０およびソース配線５０と電気的に接続される。また、図１９において縦方向に分断されたソース配線５０同士をつなぐように設けられるソース配線接続配線３４（図１８）と、図１９において縦方向に分断されたソース配線５０と上層ソース端子配線１２０とをつなぐように設けられるソース端子接続配線３５（図１８）とによって、基板１上の画素領域ＲＰに配設されるソース配線５０と、ソース端子１７とが、画素領域ＲＰ全体にわたって連結される。さらにソース配線５０とソース電極１５とが、ソース電極接続部コンタクトホール２７とソース上層電極１８とを通して電気的に接続される。

以上の工程により、本実施の形態２のＴＦＴ基板７０２の製造が完了する。なお、このＴＦＴ基板７０２を実施の形態１のＴＦＴ基板７０１の代わりに用いてＬＣＤが組み立てられてもよい。

（薄膜トランジスタ基板の製造方法のまとめ）
まとめると、上述したＴＦＴ基板７０２の製造方法は、概略、以下の工程を有している。

（Ａ）図２０および図２１を参照して、基板１上に第１導電層Ｃ１が成膜される。第１導電層Ｃ１から、複数のＴＦＴ部ＲＴのそれぞれに設けられ各々が側面を有する複数のゲート電極２と、複数のゲート電極２につながり一方向に沿って延びる複数のゲート配線３と、ゲート電極２およびゲート配線３から離れた複数のソース配線５０とが形成される。

（Ｂ）図２２および図２３を参照して、基板１を覆うように、樹脂層Ｄ１ｂを含む第１絶縁層Ｄ１が成膜される。第１絶縁層Ｄ１から開口絶縁膜７が形成される。開口絶縁膜７はゲート電極２の側面に接する。開口絶縁膜７には、複数のゲート電極２のそれぞれの上に側面を有する複数のＴＦＴ領域開口部８（第１開口部）が設けられる。また開口絶縁膜７には複数のソース配線接続領域開口部１１が設けられる。複数のソース配線接続領域開口部１１のそれぞれは複数のソース配線５０上に側面を有する。

（Ｃ）図２４および図２５を参照して、次に、ゲート電極２および開口絶縁膜７上に、第１絶縁層Ｄ１の材料とは異なる酸化物絶縁体からなる第２絶縁層Ｄ２を成膜が成膜される。これにより、ゲート絶縁膜１３が形成される。

（Ｄ）次に、ゲート絶縁膜１３上に順次、酸化物半導体層Ｘ１および第２導電層Ｃ２が成膜される。これにより酸化物半導体層Ｘ１および第２導電層Ｃ２の積層体が形成される。この積層体がパターニングされる。これにより、酸化物半導体層Ｘ１から、開口絶縁膜７の複数のＴＦＴ領域開口部８のそれぞれに平面視において包含された複数の半導体チャネル膜１４が形成される。

（Ｅ）図２６および図２７を参照して、次に、酸化物からなる第３導電層Ｃ３が成膜される。次に第３導電層Ｃ３および第２導電層Ｃ２がパターニングされる。このパターニングにより、半導体チャネル膜１４の各々の上面上において第２導電層Ｃ２からソース電極１５およびドレイン電極１６が形成され、かつソース電極１５およびドレイン電極１６のそれぞれの上に第３導電層Ｃ３からソース上層電極１８およびドレイン上層電極１９が形成され、かつ画素領域ＲＰの各々において、ドレイン上層電極１９につながりドレイン電極１６の側面に接し平面視においてソース配線５０と部分的に重なる画素電極２２が第３導電層Ｃ３から形成される。また、このパターニングにより、半導体チャネル膜１４の表面が露出された領域が形成され、ＴＦＴのチャネル部ＣＮが形成される。

（Ｆ）図２８および図２９を参照して、次に、酸化物からなる第３絶縁層Ｄ３が成膜される。次に、第３絶縁層Ｄ３およびゲート絶縁膜１３がパターニングされる。これにより、ソース上層電極１８およびドレイン上層電極１９上に設けられた部分を有し、半導体チャネル膜１４に接し、ソース上層電極１８に達する複数のソース電極接続部コンタクトホール２７が設けられた層間絶縁膜２４が第３絶縁層Ｄ３から形成され、かつ、層間絶縁膜２４およびゲート絶縁膜１３に、開口絶縁膜７の複数のソース配線接続領域開口部１１のそれぞれにおいてソース配線５０に達する複数のソース配線接続部コンタクトホール２８が形成される。

（Ｇ）図１７および図１８を参照して、次に、層間絶縁膜２４上に第４導電層Ｃ４が成膜される。次に、第４導電層Ｃ４がパターニングされる。これにより、ソース電極接続部コンタクトホール２７のそれぞれを通してソース上層電極１８に電気的に接続され、ソース配線接続部コンタクトホール２８のそれぞれを通してソース配線５０に電気的に接続された複数のソース配線接続配線３４が形成される。また、上記パターニングにより、画素電極２２上に層間絶縁膜２４を介して対向電極３１が形成されてよい。

上記工程（Ａ）において、複数のゲート配線３および複数のソース配線５０のうち、一方は各々が連続的に延びる複数の連続配線（図２１においては複数のゲート配線３）であり、他方は各々が断続的に延びる断続配線（図２１においては複数のソース配線５０）であってよい。連続配線と断続配線とは、断続配線が途切れた箇所である分離箇所において互いに交差する。

上記工程（Ｇ）において、第４導電層Ｃ４（図１７）をパターニングすることによって、複数の第２接続配線３４（図１８）が形成されてよい。第２接続配線３４のそれぞれは、断続配線（図２９においてはソース配線５０）の分離箇所の上方に跨る。これにより、断続配線の各々において分離箇所が短絡される。

（効果のまとめ）
本実施の形態２によっても、上述した実施の形態１およびその変形例とほぼ同様の効果が得られる。

さらに、図１８に示されるように、平面視においてソース配線５０と部分的に重なるように画素電極２２が広げられている。これにより、画素の開口率を高めることができる。また、半導体チャネル膜１４の外縁は、当該半導体チャネル膜１４を含む酸化物半導体層Ｘ１の外縁とも一致していることから、当該半導体チャネル膜１４を含む酸化物半導体層Ｘ１の外縁は、平面視で、ゲート電極２の内側、かつＴＦＴ領域開口部８の内側に配設されている。これにより、酸化物半導体層Ｘ１のすべての部分に対して、当該バックライト光が入射することが防止される。よって、酸化物半導体層Ｘ１の光劣化、あるいは、当該光劣化に伴うＴＦＴの特性劣化を防止することができる。

本実施の形態２によれば、ゲート配線３およびソース配線５０は、共通して第１導電層Ｃ１に含まれる。このように同一層に属する２種類の配線のうち、一方が連続配線とされ、他方が断続配線とされる。これにより、短絡なしに、これらを互いに交差させることができる。図２１の場合は、ゲート配線３が連続配線とされ、ソース配線５０が断続配線とされているが、ゲート配線が断続配線とされかつソース配線が連続配線とされてもよい。

なお、図１７に示されるように、ソース配線接続部ＲＢにおいて、ゲート配線３および共通電極６を挟んで対向するように分断されたソース配線５０の２つの部分をつなぐように、第４導電層Ｃ４に含まれるソース配線接続配線３４が設けられている。これにより、ソース配線として断続配線が用いられていても、それに沿っての電気的経路が確保される。

なお、本実施の形態２では、開口絶縁膜７を無機系絶縁膜７ａ（例えばＳｉＮ膜）と樹脂系絶縁膜７ｂとの積層膜としているが、実施の形態１の変形例において説明したように、無機系絶縁膜７ａは省略されてもよい。言い換えれば、第１絶縁層Ｄ１を樹脂系絶縁層Ｄ１ｂのみによって構成してもよい。

また上記の本実施の形態２では、ＴＦＴ基板７０２、すなわちＦＦＳモードのＬＣＤ用のＴＦＴ基板、の構成および製造方法について説明したが、ＬＣＤのモードはＦＦＳに限定されるものではない。例えば、主に上記５回目までの写真製版工程によってＴＦＴ基板を製造することで、ＴＮモード用のＴＦＴ基板を得ることができる。このＴＦＴ基板は、別途作製されたＴＮモード用対向基板と、液晶層を介して貼り合わされる。ＴＮモード用対向基板は、対向電極、カラーフィルタおよび配向膜等を有する。さらに、画素電極部に、画素電極２２の代わりに、例えば、光反射性を有する導電性材料（金属膜）よりなるアノード電極と、その上に設けられた有機ＥＬ材料を含む自発光層および透明電極とを有する画素表示素子を配設することにより、ＯＬＥＤディスプレイ用のＴＦＴ基板が構成されてもよい。

さらに、上記の実施の形態２では、ゲート配線３および共通電極６の各々が連続配線であり、ソース配線５０が断続配線であり、ソース配線５０の分断箇所が第４導電層Ｃ４のソース配線接続配線３４によって電気的に接続される構成について説明しているが、逆に、ソース配線５０が連続配線であり、ゲート配線３および共通電極６の各々が断続配線であり、ゲート配線３および共通電極６の各々の分断箇所が第４導電層Ｃ４の接続配線によって電気的に接続される構成が用いられてもよい。この場合でも、上述した本実施の形態２の効果とほぼ同様の効果が得られる。

上記実施の形態１、２、およびそれらの変形例によれば、画素領域ＲＰの各々において、対向電極３１が共通電極部コンタクトホール３０を通して共通電極６と電気的に接続されている。しかしながら、対向電極３１が複数の画素領域ＲＰにまたがって連続的に形成されることによって画素領域ＲＰ間での共通電位信号の均一性が十分に確保可能な場合は、画素領域ＲＰの各々が必ずしも共通電極６および共通電極部コンタクトホール３０を有する必要はなく、これらが適宜省略されてもよい。共通電極部コンタクトホール３０が省略される場合、それに対応する共通電極領域開口部１０も省略され得る。

また、上記の実施の形態および変形例では、酸化物半導体層Ｘ１の材料としてＩｎＧａＺｎＯ系材料を用いたが、これに限らず、例えば他にもＩｎＺｎＯ系、ＩｎＧａＯ系、ＩｎＳｎＯ系、ＩｎＳｎＺｎＯ系、ＩｎＧａＺｎＳｎＯ系、ＩｎＡｌＺｎＯ系、ＩｎＨｆＺｎＯ系、ＩｎＺｒＺｎＯ系、ＩｎＭｇＺｎＯ系、ＩｎＹＺｎＯ系のような酸化物半導体材料を用いることができる。これらの材料を用いた場合でも、従来のａ−Ｓｉ半導体膜よりも高い移動度を有する高性能なＴＦＴ基板を得ることができる。

なお、本発明は、その発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略したりすることが可能である。

Ｃ１〜Ｃ４ 第１〜第４導電層、ＣＮ チャネル部、Ｄ１〜Ｄ３ 第１〜第３絶縁層、Ｄ１ａ 無機系絶縁層、Ｄ１ｂ 樹脂系絶縁層（樹脂層）、ＲＢ ソース配線接続部、ＲＣ ソース端子接続領域、ＲＥ 画素電極部、ＲＧ ゲート端子領域、ＲＰ 画素領域、ＲＳ ソース端子領域、ＲＴ ＴＦＴ部（薄膜トランジスタ）、ＳＬ スリット開口部、Ｘ１ 酸化物半導体層、１ 基板、２ ゲート電極、３ ゲート配線、４ ゲート端子、５，５０ ソース配線、５ａ 配線下層部、５ｂ 配線上層部、６ 共通電極、７ 開口絶縁膜、７ａ 無機系絶縁膜、７ｂ 樹脂系絶縁膜、８ ＴＦＴ領域開口部（第１開口部）、９ ゲート端子領域開口部、１０ 共通電極領域開口部（実施の形態１における第２開口部）、１１ ソース配線接続領域開口部（実施の形態２における第２開口部）、１７ ソース端子、１２ ソース端子接続領域開口部、１３ ゲート絶縁膜、１４ 半導体チャネル膜、１５ ソース電極、１６ ドレイン電極、１７ａ 端子下層部、１７ｂ 端子上層部、１８ ソース上層電極、１９ ドレイン上層電極、２０ 上層ソース端子、２２ 画素電極、２４ 層間絶縁膜、２５ ゲート端子部コンタクトホール、２６ ソース端子部コンタクトホール、２７ ソース電極接続部コンタクトホール（第１コンタクトホール）、２８，２８Ａ，２８Ｂ ソース配線接続部コンタクトホール（第２コンタクトホール）、２９Ａ，２９Ｂ ソース端子配線接続部コンタクトホール、３０ 共通電極部コンタクトホール、３１ 対向電極、３２ ゲート端子パッド、３３ ソース端子パッド、３４ ソース配線接続配線（第１および第２接続配線）、３５ ソース端子接続配線、１１７ ソース端子配線、１２０ 上層ソース端子配線、３００ ＬＣＤ（表示装置）、７０１，７０１Ｖ，７０２ ＴＦＴ基板（薄膜トランジスタ基板）。

Claims (16)

1. 基板上に、第１導電層と、第１絶縁層と、前記第１絶縁層の材料とは異なる酸化物絶縁体からなる第２絶縁層と、酸化物半導体層と、第２導電層と、酸化物からなる第３導電層と、酸化物からなる第３絶縁層とが配置された層構造を有する薄膜トランジスタを有した薄膜トランジスタ基板であって、
   前記基板上に設けられ、側面を有し、前記第１導電層に含まれるゲート電極と、
   前記基板を覆い、前記ゲート電極の前記側面に接し、前記ゲート電極上に側面を有する第１開口部が設けられ、前記第１絶縁層に含まれる開口絶縁膜と、
   前記ゲート電極および前記開口絶縁膜上に設けられ、前記第２絶縁層に含まれるゲート絶縁膜と、
   前記ゲート絶縁膜上に設けられ、前記開口絶縁膜の前記第１開口部に平面視において包含され、前記酸化物半導体層に含まれる半導体チャネル膜と、
   前記半導体チャネル膜上に設けられ、前記第２導電層に含まれる、ソース電極およびドレイン電極と、
   少なくとも前記ソース電極の上面上に設けられ、前記第３導電層に含まれるソース上層電極と、
   少なくとも前記ドレイン電極の上面上に設けられ、前記第３導電層に含まれるドレイン上層電極と、
   前記ソース上層電極および前記ドレイン上層電極上に設けられた部分を有し、前記半導体チャネル膜に接し、前記第３絶縁層に含まれる層間絶縁膜と、
   を備える、薄膜トランジスタ基板。
2. 前記半導体チャネル膜の少なくともひとつの端部が、平面視で前記ゲート電極の縁から離れてより内側に位置し、かつ前記開口絶縁膜の前記第１開口部の縁から離れてより内側に位置している、請求項１に記載の薄膜トランジスタ基板。
3. 前記薄膜トランジスタは、前記基板上にマトリックス状に配列された複数の画素領域の各々に対応して配置されており、
   前記薄膜トランジスタ基板はさらに
   前記基板上に設けられ、前記ゲート電極につながり、前記複数の画素領域において一方向に沿って延び、前記第１導電層に含まれるゲート配線と、
   平面視において前記ゲート配線に交差し、前記ソース電極につながり、少なくとも一部が前記第２導電層に含まれるソース配線と、
   前記ドレイン上層電極につながり、前記ドレイン電極の側面に接し、前記第３導電層に含まれる画素電極と、
   を備える、請求項１または２に記載の薄膜トランジスタ基板。
4. 前記画素電極上に前記層間絶縁膜を介して設けられた対向電極をさらに備え、前記対向電極は櫛歯状またはスリット状の開口部を有している、請求項３に記載の薄膜トランジスタ基板。
5. 前記基板上に設けられ、前記第１導電層および前記第２導電層の少なくとのいずれかに含まれる共通電極をさらに備え、
   前記開口絶縁膜に第２開口部が設けられており、前記第２開口部において前記対向電極は、前記ゲート絶縁膜および前記層間絶縁膜の少なくともいずれかに設けられたコンタクトホールを通して前記共通電極と接しており、平面視において前記第２開口部の縁は前記コンタクトホールの外側に配置されている、
   請求項４に記載の薄膜トランジスタ基板。
6. 前記第１絶縁層は樹脂層を含む、請求項３から５のいずれか１項に記載の薄膜トランジスタ基板。
7. 前記薄膜トランジスタは、前記基板上にマトリックス状に配列された複数の画素領域の各々に対応して配置されており、前記第１絶縁層は樹脂層を含み、前記層構造にはさらに第４導電層が配置されており、
   前記薄膜トランジスタ基板はさらに
   前記基板上に設けられ、前記ゲート電極につながり、前記第１導電層に含まれるゲート配線と、
   前記ゲート電極および前記ゲート配線から離れて前記基板上に設けられ、側面を有し、前記第１導電層に含まれるソース配線と、
   前記ドレイン上層電極につながり、前記ドレイン電極の側面に接し、平面視において前記ソース配線と部分的に重なり、前記第３導電層に含まれる画素電極と、
   を備え、
   前記開口絶縁膜は、前記ソース配線の前記側面に接しており、前記ソース配線上に側面を有する第２開口部が設けられており、
   前記層間絶縁膜には、前記ソース上層電極に達する第１コンタクトホールが設けられており、前記層間絶縁膜および前記ゲート絶縁膜には、前記開口絶縁膜の前記第２開口部において前記ソース配線に達する第２コンタクトホールが設けられており、
   前記薄膜トランジスタ基板はさらに
   前記第１コンタクトホールを通して前記ソース上層電極に電気的に接続され、前記第２コンタクトホールを通して前記ソース配線に電気的に接続され、前記第４導電層に含まれる第１接続配線を備える、
   請求項１または２に記載の薄膜トランジスタ基板。
8. 前記酸化物半導体層は、平面視において前記ゲート電極および前記第１開口部の内側に包含される、請求項７に記載の薄膜トランジスタ基板。
9. 前記画素電極上に前記層間絶縁膜を介して設けられ、前記第４導電層に含まれる対向電極をさらに備え、前記対向電極は櫛歯状またはスリット状の開口部を有している、請求項７または８に記載の薄膜トランジスタ基板。
10. 前記ゲート配線および前記ソース配線のうち、一方は連続的に延びる連続配線であり、他方は断続的に延びる断続配線であり、前記連続配線と前記断続配線とは、前記断続配線が途切れた箇所である分離箇所において、互いに交差しており、
    前記断続配線の前記分離箇所の上方に跨ることによって前記断続配線において前記分離箇所を短絡し、前記第４導電層に含まれる第２接続配線をさらに備える、
    請求項７から９のいずれか１項に記載の薄膜トランジスタ基板。
11. 請求項３から１０のいずれか１項に記載の薄膜トランジスタ基板を備える、表示装置。
12. 基板上に配置された薄膜トランジスタを有する薄膜トランジスタ基板の製造方法であって、
    （Ａ）基板上に成膜された第１導電層から、側面を有するゲート電極を形成する工程と、
    （Ｂ）前記基板を覆うように成膜された第１絶縁層から、前記ゲート電極の前記側面に接し前記ゲート電極上に側面を有する第１開口部が設けられた開口絶縁膜を形成する工程と、
    （Ｃ）前記ゲート電極および前記開口絶縁膜上に、前記第１絶縁層の材料とは異なる酸化物絶縁体からなる第２絶縁層を成膜することによって、ゲート絶縁膜を形成する工程と、
    （Ｄ）前記ゲート絶縁膜上に順次成膜された酸化物半導体層および第２導電層の積層体をパターニングすることによって、前記酸化物半導体層から、前記開口絶縁膜の前記第１開口部に平面視において包含された半導体チャネル膜を形成する工程と、
    （Ｅ）酸化物からなる第３導電層を成膜し、かつ前記半導体チャネル膜の上面上で前記第３導電層および前記第２導電層の積層体を互いに離れた２つの部分へパターニングすることによって、前記半導体チャネル膜の上面上において前記第２導電層からソース電極およびドレイン電極を形成し、かつ前記ソース電極および前記ドレイン電極のそれぞれの上に前記第３導電層からソース上層電極およびドレイン上層電極を形成する工程と、
    を備える、薄膜トランジスタ基板の製造方法。
13. 前記薄膜トランジスタは、前記基板上にマトリックス状に配列された複数の画素領域の各々に対応して配置されており、
    前記工程（Ａ）は、前記第１導電層から、前記ゲート電極につながり前記複数の画素領域において一方向に沿って延びるゲート配線を形成する工程を含み、
    前記工程（Ｄ）は、前記積層体をパターニングすることによって、前記積層体から、平面視において前記ゲート配線に交差するソース配線を形成する工程を含み、
    前記工程（Ｅ）は、前記第３導電層および前記第２導電層をパターニングすることによって、前記第３導電層から、前記ドレイン上層電極につながり前記ドレイン電極の側面に接する画素電極を形成する工程を含む、
    請求項１２に記載の薄膜トランジスタ基板の製造方法。
14. 前記薄膜トランジスタは、前記基板上にマトリックス状に配列された複数の画素領域の各々に対応して配置されており、
    前記工程（Ａ）は、前記第１導電層から、前記ゲート電極につながるゲート配線と、前記ゲート電極および前記ゲート配線から離れたソース配線とを形成する工程を含み、
    前記工程（Ｂ）において、前記第１絶縁層は樹脂層を含み、前記開口絶縁膜には、前記ソース配線上に側面を有する第２開口部が設けられ、
    前記工程（Ｅ）は、前記第３導電層および前記第２導電層をパターニングすることによって、前記第３導電層から、前記ドレイン上層電極につながり前記ドレイン電極の側面に接し平面視において前記ソース配線と部分的に重なる画素電極を形成する工程を含み、
    前記薄膜トランジスタ基板の製造方法はさらに
    （Ｆ）酸化物からなる第３絶縁層を成膜し前記第３絶縁層および前記ゲート絶縁膜をパターニングすることによって、前記ソース上層電極および前記ドレイン上層電極上に設けられた部分を有し、前記半導体チャネル膜に接し、前記ソース上層電極に達する第１コンタクトホールが設けられた層間絶縁膜を前記第３絶縁層から形成し、かつ、前記層間絶縁膜および前記ゲート絶縁膜に、前記開口絶縁膜の前記第２開口部において前記ソース配線に達する第２コンタクトホールを形成する工程と、
    （Ｇ）前記層間絶縁膜上に成膜された第４導電層をパターニングすることによって、前記第１コンタクトホールを通して前記ソース上層電極に電気的に接続され、前記第２コンタクトホールを通して前記ソース配線に電気的に接続された接続配線を形成する工程と、
    を備える、請求項１２に記載の薄膜トランジスタ基板の製造方法。
15. 前記工程（Ｇ）は、前記第４導電層をパターニングすることによって、前記画素電極上に前記層間絶縁膜を介して対向電極を形成する工程を含む、請求項１４に記載の薄膜トランジスタ基板の製造方法。
16. 前記工程（Ａ）において、前記ゲート配線および前記ソース配線のうち、一方は連続的に延びる連続配線であり、他方は断続的に延びる断続配線であり、前記連続配線と前記断続配線とは、前記断続配線が途切れた箇所である分離箇所において、互いに交差しており、
    前記工程（Ｇ）は、前記第４導電層をパターニングすることによって第２接続配線を形成する工程を含み、前記第２接続配線は、前記断続配線の前記分離箇所の上方に跨ることによって前記断続配線において前記分離箇所を短絡している、
    請求項１４または１５に記載の薄膜トランジスタ基板の製造方法。

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