JP2020096095A - 薄膜トランジスタ基板、表示装置および液晶表示装置 - Google Patents

薄膜トランジスタ基板、表示装置および液晶表示装置 Download PDF

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耕治 小田
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Abstract

【課題】薄膜トランジスタ基板において、保護回路部の占有面積を小さくし狭額縁化を図ることが可能な技術を提供することを目的とする。【解決手段】画素部および保護回路部が含むＴＦＴは、ゲート電極２とゲート配線３とを覆うゲート絶縁層と、ゲート絶縁層４上にゲート電極２と平面視で重畳するチャネル層５とを含む。画素部が含むＴＦＴは、チャネル層５を覆うチャネル保護層６と、チャネル保護層６上の一部と重なるとともに、チャネル層５と接するソース電極９およびドレイン電極１０とを含む。保護回路部が含むＴＦＴは、チャネル層５上に接するとともに、互いに離間するように配設されたソース電極９およびドレイン電極１０と、チャネル層５に接するとともに、ソース電極９、ドレイン電極１０、およびチャネル保護層６上を覆う保護絶縁層１１とを含み、画素部において、ドレイン電極１０と電気的に接続された画素電極を含む。【選択図】図２

Description

本発明は、酸化物半導体を用いたＴＦＴを備えた薄膜トランジスタ基板、表示装置および液晶表示装置に関するものである。
薄膜トランジスタ（Thin Film Transistor：ＴＦＴ）は、低消費電力かつ薄型という特徴があり、電子デバイスへの応用が盛んになされている。また、薄膜トランジスタであるＴＦＴをアレイ状に配列しスイッチング素子として用いた薄膜トランジスタ基板（以下、「ＴＦＴアレイ基板」ともいう）は、例えば、液晶または有機ＥＬ（Electro-Luminescence）を利用した表示装置（電気光学装置）に利用されている。
液晶表示装置（Liquid Crystal Display：ＬＣＤ）用の電気光学素子には、単純マトリックス型ＬＣＤと、ＴＦＴをスイッチング素子として用いるＴＦＴ−ＬＣＤとがある。このうちＴＦＴ−ＬＣＤは、モバイルコンピューター、パソコンおよびテレビジョンなどのためのディスプレイまたはモニターとして広く用いられている。
ＬＣＤにおける液晶の駆動方式としては、ＴＮ（Twisted Nematic）方式、広視野角で高コントラストを目的とするＩＰＳ（In Plane Switching）方式、およびＦＦＳ（Fringe Field Switching）方式といった横電界方式などが存在する（「ＩＰＳ」は（株）ジャパンディスプレイの登録商標）。ＩＰＳ方式の液晶表示装置は、対向する基板間に挟持された液晶に横電界を印加して表示を行う表示方式であるが、横電界を印加する画素電極と共通電極とが同一層に設けられているため、画素電極の上側に位置する液晶分子は十分に駆動されず、透過率は低くなる。一方、ＦＦＳ方式はフリンジ電界によって画素電極の上側に位置する液晶分子を駆動できるため、ＩＰＳ方式に比べて透過率に優れている。
上記のマトリクス型のＴＦＴ−ＬＣＤは、通常２枚の対向する基板の間に液晶などの表示材料が挟持され、この表示材料に選択的に電圧が印加されるように構成されている。基板の少なくとも一方は上記のＴＦＴアレイ基板であり、このアレイ基板上に、ＴＦＴなどのスイッチング素子および、スイッチング素子に信号を与えるためのソース配線およびゲート配線がアレイ状に形成されている。
しかし、ＴＦＴアレイ基板はガラスなどの絶縁性基板であることが多いため、製造工程で発生する静電気により、例えばソース配線とゲート配線の間で絶縁破壊短絡などが発生しやすい。通常、この問題を克服するための手段として、ＴＦＴアレイ基板上の周辺部にショートリング配線と呼ばれる低抵抗の配線が配置される。その低抵抗の配線とソース配線の間、および低抵抗配線とゲート配線の間をそれぞれ保護回路用の双方向のダイオードを介して接続することで、ソース配線およびゲート配線の各配線を同電位に抑えることが、例えば特許文献１〜３に開示されている。
特許第５０８０１７２号公報 特開２０１０−９２０３６号公報 特許第５９８４９０５号公報
保護回路部のダイオードは、ある程度高い抵抗値が必要とされる。表示機器を駆動させるためには通常２０Ｖ以上３０Ｖ以下の電圧が必要である。通常印加される電圧で、ダイオードに電流が流れてしまうと、所望の電圧が画素に印加されず、表示異常が発生する。このような問題を抑制するために、チャネル長を長くしたり、チャネル幅を短くすることで、ダイオード抵抗を高める必要がある。
従来のアモルファスシリコンを用いたダイオードの場合、アモルファスシリコン膜自体が高抵抗であるため、ダイオードのチャネル長とチャネル幅をそれぞれ５μｍ以上１０μｍ以下程度とすることで、特に表示上問題のないダイオード抵抗が得られる。
しかしながら、近年では高精細化および駆動回路部の内蔵化を実現するため、従来用いられているアモルファスシリコンＴＦＴに代えて、酸化物半導体を用いたＴＦＴが用いられている。酸化物半導体は高移動度な次世代材料として期待されている。酸化物半導体としては、酸化亜鉛（ＺｎＯ）系材料および、酸化亜鉛に酸化ガリウム（Ｇａ2Ｏ3）および酸化インジウム（Ｉｎ2Ｏ3）を添加した非晶質のＩｎＧａＺｎＯ系材料等がある。
酸化物半導体はアモルファスシリコン膜に比べて移動度が２桁程高く、キャリア濃度も高いため、酸化物半導体を用いたダイオードのダイオード抵抗は、アモルファスシリコンを用いたものよりも２桁または３桁低くなる。ダイオード抵抗を高めるには、チャネル長さを長くする必要があり、所望の抵抗値を得るためには数１０μｍ以上１００μｍ以下にまで長くする必要がある。チャネル長の増大はダイオードの拡大化につながり、それに応じて額縁領域の面積も大きくなるため、額縁領域を狭くすることが困難であった。
そこで、本発明は、薄膜トランジスタ基板において、保護回路部の占有面積を小さくし狭額縁化を図ることが可能な技術を提供することを目的とする。
本発明に係る薄膜トランジスタ基板は、ガラス基板と、前記ガラス基板上に配設された画素部と、前記ガラス基板上に配設され、前記画素部を静電破壊から保護する保護回路部とを備え、前記画素部および前記保護回路部は共に薄膜トランジスタを含み、前記画素部および前記保護回路部が含む前記薄膜トランジスタは、前記ガラス基板上に配設されたゲート電極およびゲート配線と、前記ゲート電極と前記ゲート配線とを覆うゲート絶縁層と、前記ゲート絶縁層上に前記ゲート電極と平面視で重畳するチャネル層とを含み、前記画素部が含む前記薄膜トランジスタは、前記チャネル層を覆うチャネル保護層と、前記チャネル保護層上の一部と重なるとともに、前記チャネル層と接する第１ソース電極および第１ドレイン電極とを含み、前記保護回路部が含む前記薄膜トランジスタは、前記チャネル層上に接するとともに、互いに離間するように配設された第２ソース電極および第２ドレイン電極と、前記チャネル層に接するとともに、前記第２ソース電極、前記第２ドレイン電極、および前記チャネル保護層上を覆う保護絶縁層とを含み、前記画素部において、前記第１ドレイン電極と電気的に接続された画素電極を含むものである。
本発明によれば、保護回路部が含む薄膜トランジスタはチャネル保護層を含まないため、例えばソース電極およびドレイン電極形成後に酸化処理を行うことで、保護回路部のチャネル層のキャリア濃度を画素部のチャネル層のキャリア濃度よりも低くすることができる。これにより、保護回路部が含む薄膜トランジスタをダイオード接続した場合、ダイオード抵抗を高くすることができるため、チャネル長さを短くすることができる。その結果、保護回路部の占有面積が小さくなり狭額縁化が可能となる。
実施の形態１に係るＴＦＴアレイ基板が備える駆動回路部、画素部、および保護回路部の平面図である。 実施の形態１に係るＴＦＴアレイ基板が備える駆動回路部、画素部、および保護回路部の断面図である。 ＴＦＴアレイ基板の製造工程を示す断面図である。 ＴＦＴアレイ基板の製造工程を示す断面図である。 ＴＦＴアレイ基板の製造工程を示す断面図である。 ＴＦＴアレイ基板の製造工程を示す断面図である。 ＴＦＴアレイ基板の製造工程を示す断面図である。 ＴＦＴアレイ基板の製造工程を示す断面図である。 ＴＦＴアレイ基板の製造工程を示す平面図である。 ＴＦＴアレイ基板の製造工程を示す平面図である。 ＴＦＴアレイ基板の製造工程を示す平面図である。 ＴＦＴアレイ基板の製造工程を示す平面図である。 ＴＦＴアレイ基板の製造工程を示す平面図である。 ＴＦＴアレイ基板の製造工程を示す平面図である。 保護回路部のＴＦＴのＩｄ−Ｖｇ曲線を示す図である。 実施の形態２に係るＴＦＴアレイ基板が備える駆動回路部、画素部、および保護回路部の断面図である。 実施の形態２に係るＴＦＴアレイ基板が備える駆動回路部、画素部、および保護回路部の平面図である。 実施の形態３に係るＴＦＴアレイ基板が備える駆動回路部、画素部、および保護回路部の断面図である。 実施の形態３に係るＴＦＴアレイ基板が備える駆動回路部、画素部、および保護回路部の平面図である。 ＴＦＴアレイ基板の製造工程を示す断面図である。 ＴＦＴアレイ基板の製造工程を示す断面図である。 ＴＦＴアレイ基板の製造工程を示す断面図である。 ＴＦＴアレイ基板の製造工程を示す断面図である。 ＴＦＴアレイ基板の製造工程を示す断面図である。 ＴＦＴアレイ基板の製造工程を示す断面図である。 ＴＦＴアレイ基板の製造工程を示す断面図である。 ＴＦＴアレイ基板の製造工程を示す断面図である。 ＴＦＴアレイ基板の製造工程を示す平面図である。 ＴＦＴアレイ基板の製造工程を示す平面図である。 ＴＦＴアレイ基板の製造工程を示す平面図である。 ＴＦＴアレイ基板の製造工程を示す平面図である。 ＴＦＴアレイ基板の製造工程を示す平面図である。 ＴＦＴアレイ基板の製造工程を示す平面図である。 ＴＦＴアレイ基板の製造工程を示す平面図である。 ＴＦＴアレイ基板の製造工程を示す平面図である。 実施の形態４に係るＴＦＴアレイ基板が備える駆動回路部、画素部、および保護回路部の断面図である。 実施の形態４に係るＴＦＴアレイ基板が備える駆動回路部、画素部、および保護回路部の平面図である。 関連技術に係る液晶表示装置が備えるＴＦＴアレイ基板の回路図である。 ＴＦＴのゲート電極とソース電極を接続することで構成されたダイオードの回路図である。 保護回路部の回路図である。
＜関連技術＞
本発明の実施の形態を説明する前に、本発明の関連技術について説明する。図３８は、関連技術に係る液晶表示装置が備えるＴＦＴアレイ基板１００の回路図である。図３９は、ＴＦＴのゲート電極とソース電極を接続することで構成されたダイオードの回路図である。図４０は、保護回路部９７の回路図である。
図３８に示すように、ＴＦＴアレイ基板１００は、ガラス基板８０、画素部８３、駆動回路部９６、および保護回路部９７を備えている。
ガラス基板８０上に複数のゲート配線（走査配線）８１と複数のソース配線（信号配線）８２が交差して画素部８３が構成されている。また、ガラス基板８０には、画像を表示する画素部８３と画素部８３を囲むように設けられた額縁領域８４とが設けられている。額縁領域８４には、走査線駆動回路９５、信号線駆動回路９４、および保護回路部９７が構成されている。走査線駆動回路９５と信号線駆動回路９４は、それぞれゲート配線８１とソース配線８２に接続されている。
画素部８３は、複数の画素８５がマトリクス状に配列されて構成されている。画素８５はゲート線８１とソース線８２に接続する画素トランジスタ８６、保持容量部８７、および画素電極８８により構成されている。ここで例示する画素構成において、保持容量部８７は一方の電極が画素トランジスタ８６と接続し、他方の電極が蓄積容量配線８９と接続する場合を示している。また、画素電極８８は表示素子（液晶素子）を駆動する一方の電極を構成する。
走査線駆動回路９５と信号線駆動回路９４は、画素部８３の画素トランジスタ８６を駆動する。ここで、走査線駆動回路９５と信号線駆動回路９４が駆動回路部９６を構成する。
また、製造時における画素部８３の静電破壊を防止するため、各ゲート配線８１と各ソース配線８２は、双方向ダイオード９０を介してショートリング配線９１に接続されている。双方向ダイオード９０とショートリング配線９１が保護回路部９７を構成し、保護回路部９７は額縁領域８４に形成されている。
次に、保護回路部９７の構成について説明する。図３９に示すように、例えばアモルファスシリコンを用いたＴＦＴアレイ基板では、ダイオードは薄膜トランジスタであるＴＦＴのゲート電極とソース（ドレイン）電極を接続することで構成できる。実際の双方向ダイオード９０は図４０に示すような接続により構成できる。
双方向ダイオード９０はダイオード９２とダイオード９３を備え、ダイオード９２のゲート電極とドレイン電極はゲート配線８１に接続され、ソース電極はショートリング配線９１に接続されている。また、ダイオード９３のゲート電極とドレイン電極はショートリング配線９１に接続され、ソース電極はゲート配線８１に接続されている。すなわち、図４０で示す保護回路部９７は、ゲート配線８１に対して２つのダイオード９２，９３のそれぞれが、整流方向を互いに逆向きにして、ゲート配線８１とショートリング配線９１を接続する構成である。
ショートリング配線９１に対し、ゲート配線８１が静電気等により正または負に帯電した場合、その電荷を打ち消す方向に電流が流れる。例えば、ゲート配線８１が正に帯電した場合は、その正電荷をショートリング配線９１に逃がす方向に電流が流れる。この動作により、帯電したゲート配線８１に接続している画素トランジスタ８６の静電破壊またはしきい値電圧のシフトを防止することができる。また、帯電しているゲート配線８１と絶縁層を介して交差する他の配線との間で、絶縁膜の絶縁破壊を防止することができる。
ここで、保護回路部９７のダイオード９２，９３は、ある程度高い抵抗値が必要とされる。表示機器を駆動させるためには通常２０Ｖ以上３０Ｖ以下の電圧が必要である。通常印加される電圧で、ダイオード９２，９３に電流が流れてしまうと、所望の電圧が画素に印加されず、表示異常が発生する。このような問題を抑制するために、チャネル長を長くしたり、チャネル幅を短くすることで、ダイオード抵抗を高める必要がある。
従来のアモルファスシリコンを用いたダイオードの場合、アモルファスシリコン膜自体が高抵抗であるため、ダイオードのチャネル長とチャネル幅をそれぞれ５μｍ以上１０μｍ以下程度とすることで、特に表示上問題のないダイオード抵抗が得られる。
しかしながら、近年では高精細化および駆動回路部の内蔵化を実現するため、従来用いられているアモルファスシリコンＴＦＴに代えて、酸化物半導体を用いたＴＦＴが用いられている。酸化物半導体は高移動度な次世代材料として期待されている。酸化物半導体としては、酸化亜鉛（ＺｎＯ）系材料および、酸化亜鉛に酸化ガリウム（Ｇａ2Ｏ3）および酸化インジウム（Ｉｎ2Ｏ3）を添加した非晶質のＩｎＧａＺｎＯ系材料等がある。
酸化物半導体はアモルファスシリコン膜に比べて移動度が２桁程高く、キャリア濃度も高いため、酸化物半導体を用いたダイオードのダイオード抵抗は、アモルファスシリコンを用いたものよりも２桁または３桁低くなる。ダイオード抵抗を高めるには、チャネル長さを長くする必要があり、所望の抵抗値を得るためには数１０μｍ以上１００μｍ以下にまで長くする必要がある。チャネル長の増大はダイオード素子の拡大化につながり、それに応じて額縁領域の面積も大きくなるため、額縁領域を狭くすることが困難であった。以下の実施の形態は、このような課題を解決するものである。
＜実施の形態１＞
本発明の実施の形態１について、図面を用いて以下に説明する。図１（ａ）は、実施の形態１に係るＴＦＴアレイ基板が備える駆動回路部および画素部の平面図である。図１（ｂ）は、ＴＦＴアレイ基板が備える保護回路部の平面図である。図２（ａ）は、実施の形態１に係るＴＦＴアレイ基板が備える駆動回路部および画素部の断面図であり、具体的には、図１（ａ）のＡ−Ａ線断面図である。図２（ｂ）は、実施の形態１に係るＴＦＴアレイ基板が備える保護回路部の断面図であり、具体的には、図１（ｂ）のＢ−Ｂ線断面図である。なお、図１の平面図において図面を見やすくするためにガラス基板１の図示を省略しており、以降の平面図においても同様である。
実施の形態１に係るＴＦＴアレイ基板の構造において、関連技術の場合と異なる点について説明する。
図１（ａ），（ｂ）と図２（ａ），（ｂ）に示すように、例えばガラス等の透明性絶縁基板であるガラス基板１上に、金属等からなる第１導電膜を加工してゲート電極２とゲート配線３が形成される。次に、これらを覆うように、第１絶縁膜からなるゲート絶縁層４が形成される。ゲート絶縁層４の上にゲート電極２と重なるように酸化物半導体膜からなるチャネル層５が形成される。ここで、チャネル層５は平面視でゲート電極２よりも内側に配置される。
次に、駆動回路部および画素部のチャネル層５を覆うようにチャネル保護層６が形成される。チャネル保護層６には平面視でチャネル層５の内側に配置されるように、チャネル層５に達する第１コンタクトホール７と第２コンタクトホール８が開口される。
次に、第２導電膜からなるソース電極９とドレイン電極１０がチャネル層５とチャネル保護層６の上に形成される。保護回路部においては、ソース電極９およびドレイン電極１０の間のチャネル層５がＴＦＴのチャネルとして機能する。チャネル長は電極間距離となり、チャンル幅は電極幅となる。なお、保護回路部のＴＦＴが備えるソース電極９およびドレイン電極１０がそれぞれ第２ソース電極および第２ドレイン電極に相当する。
また、駆動回路部および画素部においては、ソース電極９とドレイン電極１０は、第１コンタクトホール７と第２コンタクトホール８を介してチャネル層５と電気的に接続され、第１コンタクトホール７と第２コンタクトホール８との間がチャネルとして機能する。図１（ａ），（ｂ）と図２（ａ），（ｂ）に示すように、チャネル長は第１コンタクトホール７と第２コンタクトホール８との間となり、チャネル幅はチャネル長と直交する方向のコンタクトホール幅となる。なお、駆動回路部および画素部のＴＦＴが備えるソース電極９およびドレイン電極１０がそれぞれ第１ソース電極および第１ドレイン電極に相当する。
次に、ガラス基板１全体を覆うように保護絶縁層１１が形成される。保護絶縁層１１にはゲート配線３とソース電極９（またはドレイン電極１０）に達する第３コンタクトホール１２と第４コンタクトホール１３が開口される。
次に、保護絶縁層１１の上に第３導電膜からなる接続配線１４が形成される。接続配線１４は、第３コンタクトホール１２と第４コンタクトホール１３を介してソース電極９とゲート配線３にそれぞれ電気的に接続される。ここでは図示していないが、画素部においてはドレイン電極１０と重なるように保護絶縁層１１にコンタクトホールが形成され、第３導電膜からなる画素電極が上記コンタクトホールを介してドレイン電極１０と電気的に接続される。
実施の形態１では、酸化物半導体膜として例えば、ＺｎＯ系の酸化物半導体膜、酸化亜鉛（ＺｎＯ）に酸化インジウム（Ｉｎ2Ｏ3）および酸スズ（ＳｎＯ2）を添加したＩｎＺｎＳｎＯ系の酸化物または酸化亜鉛（ＺｎＯ）系の酸化物半導体膜、または酸化亜鉛（ＺｎＯ）に酸化ガリウム（Ｇａ2Ｏ3）と酸化インジウム（Ｉｎ2Ｏ3）を添加したＩｎＧａＺｎＯ系の酸化物半導体膜などを用いることができる。酸化物半導体膜のキャリア濃度としては１Ｅ＋１２/ｃｍ3以上１Ｅ＋１５/ｃｍ3以下程度とするように調整することが望ましい。
続いて、実施の形態１に係るＴＦＴアレイ基板の液晶表示装置への適用例について説明する。但し、ＴＦＴアレイ基板以外の構成については、一般的な公知の液晶表示装置の構成を組み合わせることが可能であることから、簡単に説明する。実施の形態１に係るＴＦＴアレイ基板を備える液晶表示装置は、ＴＦＴアレイ基板と、ＴＦＴアレイ基板と対向して配置される対向基板とを備える。
ＴＦＴアレイ基板と対向基板とは一定の間隙（セルギャップ）を介して貼り合わされる。そして、この間隙に液晶層が配置される。すなわち、ＴＦＴアレイ基板と対向基板とは液晶層を介して対向配置される。さらに、ＴＦＴアレイ基板と対向基板の外側の面には偏光板が設けられる。偏光板の代わりに位相差板等が設けられる場合もある。また、以上のように構成された液晶表示装置の視認側とは反対側には、光源および導光板などの光学部材を含むバックライトユニット等が配設される。
次に、図３〜図１４を用いて、実施の形態１に係るＴＦＴアレイ基板の製造方法について説明する。図３〜図８は、ＴＦＴアレイ基板の製造工程を示す断面図である。図９〜図１４は、ＴＦＴアレイ基板の製造工程を示す平面図である。なお、図３〜図１４において（ａ）は駆動回路部および画素部に関する図面であり、（ｂ）は保護回路部に関する図面である。また、図３〜図８の（ａ）はそれぞれ図９〜図１４の（ａ）のＡ−Ａ線断面図であり、図３〜図８の（ｂ）はそれぞれ図９〜図１４の（ｂ）のＢ−Ｂ線断面図である。
まず、ガラスなどの透明絶縁性基板であるガラス基板１の上に第１導電膜を成膜する。ここでは第１導電膜としてＡＬ合金（例えばＡＬ−Ｎｉ−Ｎｄ)膜をＤＣマグネトロンスパッタ法で２００ｎｍ以上３００ｎｍ以下成膜する。その後、ＡＬ合金膜上にレジスト材を塗布し、１回目の写真製版工程でフォトレジストパターンを形成し、当該フォトレジストパターンをマスクにして、Ａｌ合金膜をエッチングによりパターニングする。
その結果、図３（ａ），（ｂ）と図９（ａ），（ｂ）に示すように、ガラス基板１の上にゲート電極２およびゲート配線３が形成される。ここではＡＬ−Ｎｉ−Ｎｄ合金を用いているが、配線抵抗が十分に低ければ、他の材料を用いることができる。実施の形態１のＡＬ−Ｎｉ−Ｎｄ合金は、主成分がＡＬであるため導電率が高く、添加されているＮｉによってＩＴＯ等の透明導電膜との電気的接合も可能な材料である。ＡＬ合金のエッチングには一般的に公知であるＰＡＮ系エッチャント（リン酸、硝酸、および酢酸の混酸）を用いた。
次に、ガラス基板１の上面全体に第１絶縁層であるゲート絶縁層４を成膜する。実施の形態１では、化学的気相成膜（ＣＶＤ）法を用いて、窒化シリコン膜（ＳｉＮ）４００ｎｍと酸化シリコン膜（ＳｉＯ）５０ｎｍを順に形成した。なお、酸化シリコン膜は、水分（Ｈ2Ｏ）、水素（Ｈ2）、ナトリウム（Ｎａ）、およびカリウム（Ｋ）のようなＴＦＴ特性に影響を及ぼす不純物元素に対するバリア性が弱いため、ＳｉＯ膜の下層にバリア性に優れるＳｉＮ膜を設けた積層構造とした。
その後、図４（ａ），（ｂ）と図１０（ａ），（ｂ）に示すように、ゲート絶縁層４の上に、酸化物半導体膜からなるチャネル層５を形成する。実施の形態１では、Ｉｎ：Ｚｎ：Ｓｎ：Ｏの原子組成比が２：６：２：１３であるＩｎ−Ｚｎ−Ｓｎ−Ｏターゲット[Ｉｎ2Ｏ3・（ＺｎＯ）6・（ＳｎＯ2）2]を用い、ＤＣマグネトロン法で５０ｎｍの厚さで成膜した。このとき、公知のＡｒガスを用いてスパッタリングした場合、通常は、酸素の原子組成比が化学量論組成よりも少なく、酸素イオン欠乏状態（上記の例ではＯの組成比が１３未満）の酸化膜となってしまう。
従って、Ａｒガスに酸素ガスを混合させてスパッタリングすることが望ましい。ここでは、Ａｒガスに対して分圧比で５％以上２０％以下のＯ2ガスを添加した混合ガスを用いて、スパッタリングを行った。成膜直後のＩｎ−Ｚｎ−Ｓｎ−Ｏ膜は非晶質構造であり、シュウ酸を含む薬液に可溶性を示す。一方で、ＰＡＮ系薬液では、液温２０℃から４０℃の範囲で５分間浸漬した後でも膜減りはほとんど認められず、エッチング加工をすることは不可能である。
次に、２回目の写真製版工程でフォトレジストパターンを形成し、これをマスクとして酸化物半導体をエッチングする。エッチングは、シュウ酸を含む薬液によるウエットエッチングを用いることができる。薬液としては、シュウ酸を１ｗｔ％以上１０ｗｔ％以下の範囲で含むものが好ましい。実施の形態１では、シュウ酸５ｗｔ％＋水のシュウ酸系薬液を用いて酸化物半導体をエッチングした。その後、フォトレジストパターンを除去し、酸化物半導体のキャリア濃度が１Ｅ＋１２/ｃｍ3以上1Ｅ＋１５/ｃｍ3以下程度となるようにガラス基板１全体を３５０℃で６０分間、大気雰囲気中でアニール処理を行った。
酸素を含んだアニール処理を行うことで、酸化物半導体膜にさらに酸素を供給することができ、キャリア濃度を調整することができる。また同時に構造緩和も起こるため、構造欠陥が減少して良質な半導体膜となる。ここでは大気雰囲気としたが、水蒸気雰囲気でもよい。または酸素ガスと窒素ガスをガスボンベから一定の割合で混合したものを雰囲気としてもよい。アニール処理中にＵＶ光を照射しながら酸化力の高いオゾンを発生させてもよい。
次に、ガラス基板１上の駆動回路部と画素部のチャネル層５を覆うように第２絶縁層を形成する。実施の形態１では、化学的気相成膜（ＣＶＤ）法を用いて、酸化シリコン膜（ＳｉＯ）を５０ｎｍ形成した。Ｏ原子を含むＳｉＯ膜を形成することによって、下層の酸化物半導体膜との界面において酸化物半導体膜が還元されることを防止することができる。また後工程でのプラズマダメージなど、各プロセスによる影響から保護することができる。
次に、３回目の写真製版工程でフォトレジストパターンを形成し、これをマスクとして第２絶縁層をエッチングする。このエッチングには、フッ素（Ｆ）を含むガスを用いたドライエッチング法を用いることができる。ここでは、六フッ化硫黄（ＳＦ6）に酸素（Ｏ2）を加えたガスを用いたドライエッチング法を用いてエッチングを行う。
エッチング後、図５（ａ），（ｂ）と図１１（ａ），（ｂ）に示すように、駆動回路部と画素部のチャネル層５の上にチャネル保護層６が形成される。このとき、チャネル保護層６には第１コンタクトホール７と第２コンタクトホール８が、平面視でチャネル層５の内側に開口される。
次に、第２導電膜としてＭｏ合金、クロム、またはＡＬ合金（例えばＡＬ−Ｎｉ−Ｎｄ)等を、ＤＣマグネトロンスパッタ法で形成する。実施の形態１ではＭｏＮｂ合金とＡＬ−Ｎｉ−Ｎｄ合金を順番にそれぞれ１００ｎｍ成膜した積層構造とした。次に、４回目の写真製版工程でフォトレジストパターンを形成し、これをマスクとしてＡｌ合金とＭｏ合金の積層膜をエッチングする。
このエッチングによって図６（ａ），（ｂ）と図１２（ａ），（ｂ）に示すように、ソース電極９とドレイン電極１０がチャネル層５とチャネル保護層６の上に形成される。エッチングは、リン酸、酢酸および硝酸を含む溶液（ＰＡＮ薬液）によるウエットエッチング法を用いることができる。ここでは、リン酸７０ｗｔ％＋酢酸７ｗｔ％＋硝酸５ｗｔ％＋水のＰＡＮ薬液を用いてエッチングを行った。その後、フォトレジストパターンを除去し、酸化処理を行う。
図７（ａ），（ｂ）と図１３（ａ），（ｂ）に示すように、保護回路部のチャネル層５において、ソース電極９とドレイン電極１０に被覆されないチャネル部分のキャリア濃度が１Ｅ+１０/ｃｍ3以下となるように酸化した。駆動回路部と画素部のチャネル層５においては、チャネル保護層６が酸化処理に対して保護するため、キャリア濃度の低下はほとんど無く、１Ｅ＋１２/ｃｍ3〜1Ｅ＋１５/ｃｍ3のままとなる。
ここでの酸化処理は、Ｎ2Ｏガスを用いたプラズマ処理を６０秒以上１８０秒以下実施した。Ｎ2Ｏガスにアルゴンまたはヘリウム等の希ガスを混合してもよく、Ｎ2Ｏガス以外ではＯ2ガスまたはオゾンを用いてもよい。この酸化処理によって保護回路部における酸化物半導体チャネルの酸素比率は、駆動回路部および画素部における酸化物半導体チャネルの酸素比率よりも高くなる。
次に、ガラス基板１全体を覆うように第３絶縁膜である保護絶縁層１１を成膜する。実施の形態１では、化学的気相成膜（ＣＶＤ）法を用いて、まず酸化シリコン膜（ＳｉＯ）を２００ｎｍ成膜し、その後連続して窒化シリコン（ＳｉＮ）を１５０ｎｍ成膜した。
そして、５回目の写真製版工程でフォトレジストパターンを形成し、そのフォトレジストパターンをマスクとして保護絶縁層１１をエッチングする。ここでは、六フッ化硫黄（ＳＦ6）に酸素（Ｏ2）を加えたガスを用いたドライエッチング法を用いてエッチングし、図８（ａ），（ｂ）と図１４（ａ），（ｂ）に示すように、第３コンタクトホール１２と第４コンタクトホール１３が形成される。また画素領域において、ドレイン電極１０と重なる位置で保護絶縁層１１にコンタクトホール（図示省略）が形成される。
次に第３導電膜を成膜する。実施の形態１では透明導電膜であるアモルファスＩＴＯ膜をＤＣマグネトロン法で５０ｎｍ以上８０ｎｍ以下成膜した。スパッタガスとしてはＡｒに水蒸気を混合したものを用いた。
その後、６回目の写真製版工程でフォトレジストパターンを形成し、そのフォトレジストパターンをマスクとしてアモルファスＩＴＯ膜をエッチングする。エッチングは、シュウ酸５ｗｔ％＋水のシュウ酸系薬液を用いたウエットエッチング法で行った。
その後、フォトレジストパターンを除去し、図８（ａ），（ｂ）と図１４（ａ），（ｂ）に示すように接続配線１４が形成される。接続配線１４は、第３コンタクトホール１２と第４コンタクトホール１３を介してそれぞれソース電極９とゲート配線３に電気的に接続される。このとき、ここでは図示していないが、画素部において画素電極が形成され、上記のドレイン電極１０と重なる位置で保護絶縁層１１に開口したコンタクトホールを介してドレイン電極１０と電気的に接続される。
その後、製造過程でＴＦＴアレイ基板に発生したプラズマダメージ等を解消するため、大気雰囲気中で２３０℃の温度で６０分間熱処理を行い、ＴＦＴアレイ基板が完成する。
液晶表示パネルの組み立ての際は、完成したＴＦＴアレイ基板の表面に配向膜およびスペーサを形成する。配向膜は、液晶を配列させるための膜であり、ポリイミド等で形成される。また、別途作製したカラーフィルタおよび配向膜を備えた対向基板を、上記の方法で製造したＴＦＴ基板と貼り合わせる。このとき、スペーサによってＴＦＴ基板と対向基板との間に隙間が形成され、その隙間に液晶層を形成して封止することによって液晶表示パネルが形成される。最後に、液晶表示パネルの外側に偏光板、位相差板およびバックライトユニット等を配設することによって液晶表示装置が完成する。
図１５は、実施の形態１に係るＴＦＴアレイ基板が備える保護回路部のＴＦＴのＩｄ−Ｖｇ曲線を示す図である。図１５に示すように、酸化処理を実施した場合、およびソース・ドレイン電極にＣｒを用いた場合には、ソース・ドレイン間電流はゲート電圧を２７Ｖ以上まで上げる必要があり、抵抗が高くなっていることが分かる。
以上のように、実施の形態１に係るＴＦＴアレイ基板では、保護回路部が含むＴＦＴはチャネル保護層６を含まないため、例えばソース電極９およびドレイン電極１０の形成後に酸化処理を行うことで、保護回路部のチャネル層５のキャリア濃度を画素部および駆動回路部のチャネル層５のキャリア濃度よりも低くすることができる。これにより、保護回路部が含むＴＦＴをダイオード接続した場合、ダイオード抵抗を高くすることができるため、チャネル長さを短くすることができる。その結果、保護回路部の占有面積が小さくなり狭額縁化が可能となる。
駆動回路部および画素部のＴＦＴにおいては、チャネル層５上にチャネル保護層６が配設されるため、チャネル層５は後工程のプロセスダメージを受けない。よってＴＦＴの性能および信頼性を高めることができる。
画素部および駆動回路部におけるチャネル層５の金属組成と、保護回路部におけるチャネル層５の金属組成は同一であるため、画素部、駆動回路部、および保護回路部におけるチャネル層５を同じ工程で形成することができる。これにより、ＴＦＴアレイ基板の製造方法が複雑化することを抑制できる。
画素部および駆動回路部におけるチャネル層５の酸素比率は、保護回路部におけるチャネル層５の酸素比率よりも低い。すなわち、保護回路部におけるチャネル層５の酸素比率は、画素部および駆動回路部におけるチャネル層５の酸素比率よりも高いため、保護回路部のダイオード抵抗を高くすることができる。
画素部および駆動回路部におけるチャネル層５のキャリア濃度は、保護回路部におけるチャネル層５のキャリア濃度よりも高い。すなわち、保護回路部におけるチャネル層５のキャリア濃度は画素部および駆動回路部におけるチャネル層５のキャリア濃度よりも低いため、保護回路部のダイオード抵抗を高くすることができる。
なお、実施の形態１では、第２導電膜としてＭｏＮｂ合金とＡＬ−Ｎｉ−Ｎｄ合金の積層膜からなるとして説明したが、これに限定されることなく、Ｃｒ、Ｃｕ、Ｍｏ、またはこれらのうちの１つを含む合金を用いた単層膜または複数の積層膜からなるとしてもよい。これにより、第２導電膜からなるソース電極９およびドレイン電極１０を種々の方法で形成することができる。
さらにこれらの金属のエッチングには硝酸第二セリウムアンモンを含むＣＡＮ系のエッチング液を用いることがよい。チャネル層５はＣＡＮ系エッチング液に曝されると酸化されるため、ソース電極９およびドレイン電極１０の形成時に保護回路部のチャネル層５のチャネル領域を同時に酸化することができる。電極形成と同時に酸化が可能なため、酸化処理工程の追加が不要となり生産性が向上する。
＜実施の形態２＞
次に、実施の形態２に係るＴＦＴアレイ基板について説明する。図１６（ａ）は、実施の形態２に係るＴＦＴアレイ基板が備える駆動回路部および画素部の断面図である。図１６（ｂ），（ｃ）は、実施の形態２に係るＴＦＴアレイ基板が備える保護回路部の断面図である。図１７（ａ）は、実施の形態２に係るＴＦＴアレイ基板が備える駆動回路部および画素部の平面図である。図１７（ｂ）は、実施の形態２に係るＴＦＴアレイ基板が備える保護回路部の平面図である。ここで、図１６（ａ）は図１７（ａ）のＡ−Ａ線断面図である。図１６（ｂ）は図１７（ｂ）のＢ−Ｂ線断面図である。図１６（ｃ）は図１７（ｂ）のＣ−Ｃ線断面図である。なお、実施の形態２において、実施の形態１で説明したものと同一の構成要素については同一符号を付して説明は省略する。
図１６（ａ）〜（ｃ）と図１７（ａ），（ｂ）に示すように、実施の形態１の場合と同様に、ガラス基板１上に、金属等からなる第１導電膜を加工してゲート電極２とゲート配線３が形成される。
次に、これらを覆うように、第１絶縁膜からなるゲート絶縁層４が形成される。ゲート絶縁層４の上にゲート電極２と重なるように酸化物半導体膜からなるチャネル層５が形成される。ここで、チャネル層５は平面視でゲート電極２よりも内側に配置される。
次に、チャネル層５の上に第２絶縁層が形成される。ここで第２絶縁層は、駆動部および画素部においては後述するコンタクトホールを除いてチャネル層５を覆うチャネル保護層６となる。保護回路部においてはチャネル層５の上面の一部とチャネル層５におけるチャネル方向の側面部を覆う保護層１５となる。
駆動部および画素部において、第２絶縁層が平面視でチャネル層５の内側に配置されるように、チャネル層５に達する第１コンタクトホール７と第２コンタクトホール８が開口される。
次に、第２導電膜からなるソース電極９とドレイン電極１０がチャネル層５と第２絶縁層の上に形成される。駆動部および画素部においては、ソース電極９とドレイン電極１０は、第１コンタクトホール７と第２コンタクトホール８を介してチャネル層５と電気的に接続される。この場合、第１コンタクトホール７と第２コンタクトホール８の間がチャネルとして機能する。図１６（ａ）と図１７（ａ）に示すように、チャネル長は第１コンタクトホール７と第２コンタクトホール８の間となり、チャネル幅はチャネル長と直交する方向のコンタクト幅となる。
図１６（ｂ）と図１７（ｂ）に示すように、保護回路部においては、ソース電極９とドレイン電極１０の間のチャネル層５がＴＦＴのチャネルとして機能する。チャネル長はソース電極９とドレイン電極１０の間の距離となり、チャネル幅は２つに分割された保護層１５間の距離となる。
次に、ガラス基板１全体を覆うように第３絶縁層からなる保護絶縁層１１が形成される。保護絶縁層１１にはソース電極９（またはドレイン電極１０）とゲート配線３とに達する第３コンタクトホール１２と第４コンタクトホール１３がそれぞれ開口される。
次に、保護絶縁層１１の上に第３導電膜からなる接続配線１４が形成される。接続配線１４は第３コンタクトホール１２と第４コンタクトホール１３を介してソース電極９とゲート配線３にそれぞれ電気的に接続される。ここでは図示していないが、画素部においてはドレイン電極１０と重なるように保護絶縁層１１にコンタクトホールが形成され、第３導電膜からなる画素電極が上記コンタクトホールを介してドレイン電極１０と電気的に接続される。
実施の形態２では、保護回路部において、チャネル層５におけるチャネル方向の側面部が保護層１５で覆われている。こうすることによってチャネル層５の側面部に発生する欠陥を抑制できる。チャネル層５の側面部は、ウエットエッチング処理によってテーパー形状になりやすく、端部の膜厚はエッジに向かって次第に薄くなる。テーパー部分はプロセスダメージで欠陥が発生しやすく、キャリア濃度を下げるために実施する酸化処理によって欠陥の増加が懸念される。欠陥を介したリーク電流が発生するとダイオード抵抗の低下およびダイオード抵抗のバラツキが発生し、ＴＦＴアレイ基板の歩留り低下の原因となる。チャネル幅は上記のように保護層１５間の距離で定義されるが、実際の電流は広がりを持って流れるためチャネル層５のエッジ付近もチャネルとなり得る。
なお、実施の形態２に係るＴＦＴアレイ基板の製造方法については実施の形態１の場合と同じであるため説明を省略する。
以上のように、実施の形態２に係るＴＦＴアレイ基板では、保護回路部が含むＴＦＴは、チャネル層５上の一部とチャネル層５におけるチャネル方向の側面部を覆う保護層１５をさらに含む。このように、チャネル層５におけるチャネル方向の側面部を保護層１５で覆うことで欠陥の発生が抑制され、ダイオード抵抗を高く安定に制御することが可能となる。その結果、ＴＦＴアレイ基板の歩留りが向上する。
＜実施の形態３＞
次に、実施の形態３に係るＴＦＴアレイ基板について説明する。図１８（ａ）は、実施の形態３に係るＴＦＴアレイ基板が備える駆動回路部および画素部の断面図である。図１８（ｂ）は、実施の形態３に係るＴＦＴアレイ基板が備える保護回路部の断面図である。図１９（ａ）は、実施の形態３に係るＴＦＴアレイ基板が備える駆動回路部および画素部の平面図である。図１９（ｂ）は、実施の形態３に係るＴＦＴアレイ基板が備える保護回路部の平面図である。ここで、図１８（ａ）は図１９（ａ）のＡ−Ａ線断面図である。図１８（ｂ）は図１９（ｂ）のＢ−Ｂ線断面図である。なお、実施の形態３において、実施の形態１，２で説明したものと同一の構成要素については同一符号を付して説明は省略する。
図１８（ａ），（ｂ）と図１９（ａ），（ｂ）に示すように、例えばガラス基板１上に、金属等からなる第１導電膜を加工してゲート電極２とゲート配線３が形成される。
次に、これらを覆うように、第１絶縁膜からなるゲート絶縁層４が形成される。ゲート絶縁層４の上にゲート電極２と重なるように酸化物半導体膜からなるチャネル層５が形成される。ここで、チャネル層５は平面視でゲート電極２よりも内側に配置される。
次に、チャネル層５の上に第２絶縁層が形成される。ここで、第２絶縁層は、駆動回路部および画素部においては、コンタクトホールを除いて、平面視でチャネル層５と重なるように形成され、チャネル保護層６となる。保護回路部においては、チャネル層５の上面の一部を覆う保護層１５となる。
駆動回路部および画素部において、第２絶縁層は、平面視でチャネル層５の内側に配置されるように、チャネル層５に達する第１コンタクトホール７と第２コンタクトホール８が開口される。
次に、第２導電膜からなるソース電極９とドレイン電極１０がチャネル層５と第２の絶縁層の上に形成される。駆動回路部および画素部においては、ソース電極９とドレイン電極１０は、第１コンタクトホール７と第２コンタクトホール８を介してチャネル層５とそれぞれ電気的に接続される。この場合、第１コンタクトホール７と第２コンタクトホール８の間がチャネルとして機能する。図１８（ａ）と図１９（ａ）に示すように、チャネル長は、第１コンタクトホール７と第２コンタクトホール８の間となり、チャネル幅はチャネル長と直交する方向のコンタクトホールの幅となる。
保護回路部においては、ソース電極９およびドレイン電極１０はチャネル層５の側面部と電気的に接続され、ソース電極９およびドレイン電極１０の間のチャネル層５がＴＦＴのチャネルとして機能する。図１８（ｂ）と図１９（ｂ）に示すように、チャネル長はチャネル層５の幅と同じとなり、チャネル幅はソース電極９およびドレイン電極１０幅と同じとなる。
実施の形態３では、ソース電極９およびドレイン電極１０はチャネル層５の側面部とのみ電気的に接続される。ソース電極９およびドレイン電極１０とチャネル層５との接続面積が小さくなるため、ダイオードのオン電流を小さくすることができる。これにより、チャネル長を短くすることができるため、保護回路部の面積の縮小化が可能となる。次に、ガラス基板１全体を覆うように第３絶縁層からなる保護絶縁層１１が形成される。以降は実施の形態１および実施の形態２の場合と同じであるため説明を省略する。
次に、図２０〜図３５を用いて、実施の形態３に係るＴＦＴアレイ基板の製造方法について説明する。図２０〜図２７は、ＴＦＴアレイ基板の製造工程を示す断面図である。図２８〜図３５は、ＴＦＴアレイ基板の製造工程を示す平面図である。なお、図２０〜図３５において（ａ）は駆動回路部および画素部に関する図面であり、（ｂ）は保護回路部に関する図面である。また、図２０〜図２７の（ａ）はそれぞれ図２８〜図３５の（ａ）のＡ−Ａ線断面図であり、図２０〜図２７の（ｂ）はそれぞれ図２８〜図３５の（ｂ）のＢ−Ｂ線断面図である。
まず、ガラス基板１の上に第１導電膜を成膜する。ここでは第１導電膜としてＡＬ合金（例えばＡＬ−Ｎｉ−Ｎｄ)膜をＤＣマグネトロンスパッタ法で２００ｎｍ以上３００ｎｍ以下成膜する。その後、ＡＬ合金膜上にレジスト材を塗布し、１回目の写真製版工程でフォトレジストパターンを形成し、当該フォトレジストパターンをマスクにして、Ａｌ合金膜をエッチングによりパターニングする。その結果、図２０（ａ），（ｂ）と図２８（ａ），（ｂ）に示すように、ガラス基板１の上にゲート電極２とゲート配線３が形成される。ここではＡＬ−Ｎｉ−Ｎｄ合金を用いた。ＡＬ合金のエッチングには一般的に公知であるＰＡＮ系エッチャント（リン酸、硝酸、および酢酸の混酸）を用いた。
次に、ガラス基板１の上面全体に第１絶縁層であるゲート絶縁層４を成膜する。実施の形態３では、化学的気相成膜（ＣＶＤ）法を用いて、４００ｎｍの窒化シリコン膜（ＳｉＮ）と５０ｎｍの酸化シリコン膜（ＳｉＯ）を順に形成した。
次に、ゲート絶縁層４の上に酸化物半導体膜からなるチャネル層５を形成する。実施の形態３では、Ｉｎ：Ｚｎ：Ｓｎ：Ｏの原子組成比が２：６：２：１３であるＩｎ−Ｚｎ−Ｓｎ−Ｏターゲット[Ｉｎ2Ｏ3・（ＺｎＯ）6・（ＳｎＯ2）2]を用い、ＤＣマグネトロン法で５０ｎｍの厚さで成膜した。
次に、チャネル層５の上に第２絶縁層として化学的気相成膜（ＣＶＤ）法を用いて、酸化シリコン膜（ＳｉＯ）を５０ｎｍ形成する。
次に、２回目の写真製版でハーフトーンマスクを用い、第２絶縁層と酸化物半導体膜を一括してパターニングする。まず、図２１（ａ），（ｂ）と図２９（ａ），（ｂ）に示すように、第２絶縁層上に、ノボラック系のポジ型の感光性樹脂で構成されるフォトレジスト１６を、塗布法を用いて塗布し、厚さ約１．５μｍ形成する。予め準備したフォトマスク１７を用いてフォトレジストの露光を行う。
フォトマスク１７には、チャネル層５、チャネル保護層６、および保護層１５のパターンを形成するための遮光膜パターンが形成されている。この遮光膜パターンにより露光光が遮られる領域が遮光領域となる。また、フォトマスク１７には、駆動回路部および画素部のコンタクトホールとなる部分と保護回路部のチャネルとなる部分では、露光の光強度を低減させる半透過性のパターンが形成されており、この半透過性のパターンにより露光光が減衰した領域が半透過領域となる。
フォトマスク１７を用いてフォトレジスト１６の露光を行った後に、水酸化テトラメチルアンモニウム（ＴＭＡＨ）を含む有機アルカリ系の現像液を用いて現像を行う。これにより、図２１（ａ），（ｂ）と図２９（ａ），（ｂ）に示すように、フォトレジストはチャネル層５とチャネル保護層６に対応する部分を残して、それ以外は除去される。このとき、半透過性のフォトマスクパターンで露光された駆動回路部および画素部のコンタクトホールとなる部分と保護回路部のチャネルに対応する部分では、未露光領域よりも薄い膜厚でフォトレジストが残存しており、実施の形態３では最小膜厚が約０．２μｍとなるようにしている。
続いて、六フッ化硫黄（ＳＦ6）に酸素（Ｏ2）を加えたガスを用いたドライエッチング法を用いて第２絶縁層をエッチングする。続けて同一のレジストパターンで酸化物半導体膜をシュウ酸でエッチングする。その結果、図２２（ａ），（ｂ）と図３０（ａ），（ｂ）に示すように、平面視でチャネル層５とチャネル保護層６の面積は同じか、またはチャネル保護層６よりもチャネル層５の面積がやや小さくなる。チャネル層５の面積がやや小さくなるのは、シュウ酸によるウエットエッチング時のサイドエッチングの影響である。
次に、図２３（ａ），（ｂ）と図３１（ａ），（ｂ）に示すように、Ｏ2アッシングを行って全体的にフォトレジスト膜厚を減少させ、最小膜厚部のレジストを除去する。その後再度、六フッ化硫黄（ＳＦ6）に酸素（Ｏ2）を加えたガスを用いたドライエッチング法を用いて第２絶縁層をエッチングし、図２４（ａ），（ｂ）と図３２（ａ），（ｂ）に示すように、第１コンタクトホール７、第２コンタクトホール８、および保護層１５を形成する。
次に、第２導電膜としてＭｏＮｂ合金とＡＬ−Ｎｉ−Ｎｄ合金を順番にそれぞれ１００ｎｍ成膜した。次に、３回目の写真製版工程でフォトレジストパターンを形成し、これをマスクとしてＡｌ合金とＭｏ合金の積層膜をエッチングする。このエッチングによって図２５（ａ），（ｂ）と図３３（ａ），（ｂ）に示すように、ソース電極９とドレイン電極１０がチャネル層５とチャネル保護層６の上に形成される。その後、フォトレジストパターンを除去し、酸化処理を行う。
図２６（ａ），（ｂ）と図３４（ａ），（ｂ）に示すように、保護回路部のチャネル層５において、ソース電極９、ドレイン電極１０、および保護層１５に被覆されないチャネル部分のキャリア濃度が１Ｅ＋１０／ｃｍ3以下となるように酸化する。以降は実施の形態１の製造方法と同様の工程を経て、図２７（ａ），（ｂ）と図３５（ａ），（ｂ）に示すＴＦＴアレイ基板が完成する。
以上のように、実施の形態３に係るＴＦＴアレイ基板では、保護回路部が含むＴＦＴは、チャネル層５上の一部に形成された保護層１５をさらに含み、保護回路部のソース電極９およびドレイン電極１０は保護層１５上に形成され、チャネル層５の側面部と電気的に接続された。
したがって、ソース電極９およびドレイン電極１０とチャネル層５との接続面積が小さくなるため、ダイオードのオン電流を小さくすることができる。これにより、チャネル長を短くすることができるため、保護回路部の面積の縮小化が可能となる。
＜実施の形態４＞
次に、実施の形態４に係るＴＦＴアレイ基板について説明する。図３６（ａ）は、実施の形態４に係るＴＦＴアレイ基板が備える駆動回路部および画素部の断面図である。図３６（ｂ）は、実施の形態４に係るＴＦＴアレイ基板が備える保護回路部の断面図である。図３７（ａ）は、実施の形態４に係るＴＦＴアレイ基板が備える駆動回路部および画素部の平面図である。図３７（ｂ）は、実施の形態４に係るＴＦＴアレイ基板が備える保護回路部の平面図である。ここで、図３６（ａ）は図３７（ａ）のＡ−Ａ線断面図である。図３６（ｂ）は図３７（ｂ）のＢ−Ｂ線断面図である。なお、実施の形態４において、実施の形態１〜３で説明したものと同一の構成要素については同一符号を付して説明は省略する。
図３６（ａ），（ｂ）と図３７（ａ），（ｂ）に示すように、実施の形態４では、保護回路部が含むＴＦＴにおいて、ゲート電極２はソース電極９とドレイン電極１０との間のチャネル層５の一部と平面視で重畳する。ゲート電極２はソース電極９とドレイン電極１０との間のチャネル層５と完全に重なっていないため、重なっている領域のチャネル層５はダイオードとして機能するが、重なっていない領域のチャネル層５はダイオードではなく、抵抗体として機能する。その結果、非線形素子はダイオードと抵抗体が直列に接続されたものとなり、順方向抵抗をさらに高めることができる。よって、更に保護回路部を小さくすることができ、狭額縁化が可能となる。なお、実施の形態４における特徴的な構成を、実施の形態２または実施の形態３の構成に組み合わせてもよい。
＜その他の変形例＞
以上、説明を行った実施の形態２〜４に係るＴＦＴアレイ基板も、実施の形態１に係るＴＦＴアレイ基板の場合と同様に、液晶表示装置に適用することができる。
また、各実施の形態に係るＴＦＴアレイ基板は、液晶表示装置以外の表示装置に適用してもよい。例えば、有機ＥＬ（electro luminescence）ディスプレイなどの電気光学表示装置に適用することができる。
また、各実施の形態に係るＴＦＴアレイ基板は、駆動回路部の内蔵化を行っていない構成、つまり、画素部と保護回路部に酸化物半導体膜からなるチャネル層５を用いたＴＦＴを備えたＴＦＴアレイ基板としたままで、駆動回路部については、ＴＦＴアレイ基板の構成からは省略した構成とし、ＴＦＴアレイ基板に対して、別構成となる駆動回路が設けられたシリコン基板を外付けした液晶表示装置にも適用することができる。
なお、本発明は、その発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略することが可能である。
１ ガラス基板、２ ゲート電極、３ ゲート配線、４ ゲート絶縁層、５ チャネル層、６ チャネル保護層、９ ソース電極、１０ ドレイン電極、１１ 保護絶縁層、１５ 保護層。

Claims (14)

  1. ガラス基板と、
    前記ガラス基板上に配設された画素部と、
    前記ガラス基板上に配設され、前記画素部を静電破壊から保護する保護回路部と、
    を備え、
    前記画素部および前記保護回路部は共に薄膜トランジスタを含み、
    前記画素部および前記保護回路部が含む前記薄膜トランジスタは、前記ガラス基板上に配設されたゲート電極およびゲート配線と、前記ゲート電極と前記ゲート配線とを覆うゲート絶縁層と、前記ゲート絶縁層上に前記ゲート電極と平面視で重畳するチャネル層とを含み、
    前記画素部が含む前記薄膜トランジスタは、前記チャネル層を覆うチャネル保護層と、前記チャネル保護層上の一部と重なるとともに、前記チャネル層と接する第１ソース電極および第１ドレイン電極とを含み、
    前記保護回路部が含む前記薄膜トランジスタは、前記チャネル層上に接するとともに、互いに離間するように配設された第２ソース電極および第２ドレイン電極と、前記チャネル層に接するとともに、前記第２ソース電極、前記第２ドレイン電極、および前記チャネル保護層上を覆う保護絶縁層とを含み、
    前記画素部において、前記第１ドレイン電極と電気的に接続された画素電極を含む、薄膜トランジスタ基板。
  2. 前記保護回路部が含む薄膜トランジスタは、前記チャネル層上の一部と前記チャネル層におけるチャネル方向の側面部を覆う保護層をさらに含む、請求項１記載の薄膜トランジスタ基板。
  3. 前記保護回路部が含む薄膜トランジスタは、前記チャネル層上の一部に形成された保護層をさらに含み、
    前記第２ソース電極および前記第２ドレイン電極は前記保護層上に形成され、前記チャネル層の側面部と電気的に接続された、請求項１記載の薄膜トランジスタ基板。
  4. 前記第１ソース電極、第１ドレイン電極、第２ソース電極、および第２ドレイン電極は、Ｃｒ、Ｃｕ、Ｍｏ、またはこれらのうちの１つを含む合金を用いた単層膜または複数の積層膜からなる、請求項１から請求項３のいずれか１項に記載の薄膜トランジスタ基板。
  5. 前記保護回路部が含む前記薄膜トランジスタにおいて、前記ゲート電極は前記第２ソース電極と前記第２ドレイン電極との間の前記チャネル層の一部と平面視で重畳する、請求項１から請求項４のいずれか１項に記載の薄膜トランジスタ基板。
  6. 前記画素部における前記チャネル層の金属組成と、前記保護回路部における前記チャネル層の金属組成は同一である、請求項１から請求項５のいずれか１項に記載の薄膜トランジスタ基板。
  7. 前記画素部における前記チャネル層の酸素比率は、前記保護回路部における前記チャネル層の酸素比率よりも低い、請求項１から請求項６のいずれか１項に記載の薄膜トランジスタ基板。
  8. 前記画素部における前記チャネル層のキャリア濃度は、前記保護回路部における前記チャネル層のキャリア濃度よりも高い、請求項１から請求項６のいずれか１項に記載の薄膜トランジスタ基板。
  9. ガラス基板と、
    前記ガラス基板上に配設された画素部と、
    前記ガラス基板上に配設され、前記画素部を駆動する駆動回路部と、
    前記ガラス基板上に配設され、前記画素部を静電破壊から保護する保護回路部と、
    を備え、
    前記画素部、前記駆動回路部、および前記保護回路部は共に薄膜トランジスタを含み、
    前記画素部、前記駆動回路部、および前記保護回路部が含む前記薄膜トランジスタは、前記ガラス基板上に配設されたゲート電極およびゲート配線と、前記ゲート電極と前記ゲート配線とを覆うゲート絶縁層と、前記ゲート絶縁層上に前記ゲート電極と平面視で重畳するチャネル層とを含み、
    前記画素部および前記駆動回路部が含む前記薄膜トランジスタは、前記チャネル層を覆うチャネル保護層と、前記チャネル保護層上の一部と重なるとともに、前記チャネル層と接する第１ソース電極および第１ドレイン電極とを含み、
    前記保護回路部が含む前記薄膜トランジスタは、前記チャネル層上に接するとともに、互いに離間するように配設された第２ソース電極および第２ドレイン電極と、前記チャネル層に接するとともに、前記第２ソース電極、前記第２ドレイン電極、および前記チャネル保護層上を覆う保護絶縁層とを含み、
    前記画素部において、前記第１ドレイン電極と電気的に接続された画素電極を含む、薄膜トランジスタ基板。
  10. 前記画素部および前記駆動回路部における前記チャネル層の金属組成と、前記保護回路部における前記チャネル層の金属組成は同一である、請求項９記載の薄膜トランジスタ基板。
  11. 前記画素部および前記駆動回路部における前記チャネル層の酸素比率は、前記保護回路部における前記チャネル層の酸素比率よりも低い、請求項９または請求項１０記載の薄膜トランジスタ基板。
  12. 前記画素部および前記駆動回路部における前記チャネル層のキャリア濃度は、前記保護回路部における前記チャネル層のキャリア濃度よりも高い、請求項９から請求項１１のいずれか１項に記載の薄膜トランジスタ基板。
  13. 請求項１から請求項１２のいずれか１項に記載の薄膜トランジスタ基板を備えた、表示装置。
  14. 請求項１から請求項１２のいずれか１項に記載の薄膜トランジスタ基板と、
    液晶層を介して前記薄膜トランジスタ基板と対向配置された対向基板と、
    を備えた、液晶表示装置。
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