JP2020096095A - 薄膜トランジスタ基板、表示装置および液晶表示装置 - Google Patents

薄膜トランジスタ基板、表示装置および液晶表示装置 Download PDF

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Abstract

【課題】薄膜トランジスタ基板において、保護回路部の占有面積を小さくし狭額縁化を図ることが可能な技術を提供することを目的とする。【解決手段】画素部および保護回路部が含むTFTは、ゲート電極2とゲート配線3とを覆うゲート絶縁層と、ゲート絶縁層4上にゲート電極2と平面視で重畳するチャネル層5とを含む。画素部が含むTFTは、チャネル層5を覆うチャネル保護層6と、チャネル保護層6上の一部と重なるとともに、チャネル層5と接するソース電極9およびドレイン電極10とを含む。保護回路部が含むTFTは、チャネル層5上に接するとともに、互いに離間するように配設されたソース電極9およびドレイン電極10と、チャネル層5に接するとともに、ソース電極9、ドレイン電極10、およびチャネル保護層6上を覆う保護絶縁層11とを含み、画素部において、ドレイン電極10と電気的に接続された画素電極を含む。【選択図】図2

Description

本発明は、酸化物半導体を用いたTFTを備えた薄膜トランジスタ基板、表示装置および液晶表示装置に関するものである。
薄膜トランジスタ(Thin Film Transistor:TFT)は、低消費電力かつ薄型という特徴があり、電子デバイスへの応用が盛んになされている。また、薄膜トランジスタであるTFTをアレイ状に配列しスイッチング素子として用いた薄膜トランジスタ基板(以下、「TFTアレイ基板」ともいう)は、例えば、液晶または有機EL(Electro-Luminescence)を利用した表示装置(電気光学装置)に利用されている。
液晶表示装置(Liquid Crystal Display:LCD)用の電気光学素子には、単純マトリックス型LCDと、TFTをスイッチング素子として用いるTFT−LCDとがある。このうちTFT−LCDは、モバイルコンピューター、パソコンおよびテレビジョンなどのためのディスプレイまたはモニターとして広く用いられている。
LCDにおける液晶の駆動方式としては、TN(Twisted Nematic)方式、広視野角で高コントラストを目的とするIPS(In Plane Switching)方式、およびFFS(Fringe Field Switching)方式といった横電界方式などが存在する(「IPS」は(株)ジャパンディスプレイの登録商標)。IPS方式の液晶表示装置は、対向する基板間に挟持された液晶に横電界を印加して表示を行う表示方式であるが、横電界を印加する画素電極と共通電極とが同一層に設けられているため、画素電極の上側に位置する液晶分子は十分に駆動されず、透過率は低くなる。一方、FFS方式はフリンジ電界によって画素電極の上側に位置する液晶分子を駆動できるため、IPS方式に比べて透過率に優れている。
上記のマトリクス型のTFT−LCDは、通常2枚の対向する基板の間に液晶などの表示材料が挟持され、この表示材料に選択的に電圧が印加されるように構成されている。基板の少なくとも一方は上記のTFTアレイ基板であり、このアレイ基板上に、TFTなどのスイッチング素子および、スイッチング素子に信号を与えるためのソース配線およびゲート配線がアレイ状に形成されている。
しかし、TFTアレイ基板はガラスなどの絶縁性基板であることが多いため、製造工程で発生する静電気により、例えばソース配線とゲート配線の間で絶縁破壊短絡などが発生しやすい。通常、この問題を克服するための手段として、TFTアレイ基板上の周辺部にショートリング配線と呼ばれる低抵抗の配線が配置される。その低抵抗の配線とソース配線の間、および低抵抗配線とゲート配線の間をそれぞれ保護回路用の双方向のダイオードを介して接続することで、ソース配線およびゲート配線の各配線を同電位に抑えることが、例えば特許文献1〜3に開示されている。
特許第5080172号公報 特開2010−92036号公報 特許第5984905号公報
保護回路部のダイオードは、ある程度高い抵抗値が必要とされる。表示機器を駆動させるためには通常20V以上30V以下の電圧が必要である。通常印加される電圧で、ダイオードに電流が流れてしまうと、所望の電圧が画素に印加されず、表示異常が発生する。このような問題を抑制するために、チャネル長を長くしたり、チャネル幅を短くすることで、ダイオード抵抗を高める必要がある。
従来のアモルファスシリコンを用いたダイオードの場合、アモルファスシリコン膜自体が高抵抗であるため、ダイオードのチャネル長とチャネル幅をそれぞれ5μm以上10μm以下程度とすることで、特に表示上問題のないダイオード抵抗が得られる。
しかしながら、近年では高精細化および駆動回路部の内蔵化を実現するため、従来用いられているアモルファスシリコンTFTに代えて、酸化物半導体を用いたTFTが用いられている。酸化物半導体は高移動度な次世代材料として期待されている。酸化物半導体としては、酸化亜鉛(ZnO)系材料および、酸化亜鉛に酸化ガリウム(Ga23)および酸化インジウム(In23)を添加した非晶質のInGaZnO系材料等がある。
酸化物半導体はアモルファスシリコン膜に比べて移動度が2桁程高く、キャリア濃度も高いため、酸化物半導体を用いたダイオードのダイオード抵抗は、アモルファスシリコンを用いたものよりも2桁または3桁低くなる。ダイオード抵抗を高めるには、チャネル長さを長くする必要があり、所望の抵抗値を得るためには数10μm以上100μm以下にまで長くする必要がある。チャネル長の増大はダイオードの拡大化につながり、それに応じて額縁領域の面積も大きくなるため、額縁領域を狭くすることが困難であった。
そこで、本発明は、薄膜トランジスタ基板において、保護回路部の占有面積を小さくし狭額縁化を図ることが可能な技術を提供することを目的とする。
本発明に係る薄膜トランジスタ基板は、ガラス基板と、前記ガラス基板上に配設された画素部と、前記ガラス基板上に配設され、前記画素部を静電破壊から保護する保護回路部とを備え、前記画素部および前記保護回路部は共に薄膜トランジスタを含み、前記画素部および前記保護回路部が含む前記薄膜トランジスタは、前記ガラス基板上に配設されたゲート電極およびゲート配線と、前記ゲート電極と前記ゲート配線とを覆うゲート絶縁層と、前記ゲート絶縁層上に前記ゲート電極と平面視で重畳するチャネル層とを含み、前記画素部が含む前記薄膜トランジスタは、前記チャネル層を覆うチャネル保護層と、前記チャネル保護層上の一部と重なるとともに、前記チャネル層と接する第1ソース電極および第1ドレイン電極とを含み、前記保護回路部が含む前記薄膜トランジスタは、前記チャネル層上に接するとともに、互いに離間するように配設された第2ソース電極および第2ドレイン電極と、前記チャネル層に接するとともに、前記第2ソース電極、前記第2ドレイン電極、および前記チャネル保護層上を覆う保護絶縁層とを含み、前記画素部において、前記第1ドレイン電極と電気的に接続された画素電極を含むものである。
本発明によれば、保護回路部が含む薄膜トランジスタはチャネル保護層を含まないため、例えばソース電極およびドレイン電極形成後に酸化処理を行うことで、保護回路部のチャネル層のキャリア濃度を画素部のチャネル層のキャリア濃度よりも低くすることができる。これにより、保護回路部が含む薄膜トランジスタをダイオード接続した場合、ダイオード抵抗を高くすることができるため、チャネル長さを短くすることができる。その結果、保護回路部の占有面積が小さくなり狭額縁化が可能となる。
実施の形態1に係るTFTアレイ基板が備える駆動回路部、画素部、および保護回路部の平面図である。 実施の形態1に係るTFTアレイ基板が備える駆動回路部、画素部、および保護回路部の断面図である。 TFTアレイ基板の製造工程を示す断面図である。 TFTアレイ基板の製造工程を示す断面図である。 TFTアレイ基板の製造工程を示す断面図である。 TFTアレイ基板の製造工程を示す断面図である。 TFTアレイ基板の製造工程を示す断面図である。 TFTアレイ基板の製造工程を示す断面図である。 TFTアレイ基板の製造工程を示す平面図である。 TFTアレイ基板の製造工程を示す平面図である。 TFTアレイ基板の製造工程を示す平面図である。 TFTアレイ基板の製造工程を示す平面図である。 TFTアレイ基板の製造工程を示す平面図である。 TFTアレイ基板の製造工程を示す平面図である。 保護回路部のTFTのId−Vg曲線を示す図である。 実施の形態2に係るTFTアレイ基板が備える駆動回路部、画素部、および保護回路部の断面図である。 実施の形態2に係るTFTアレイ基板が備える駆動回路部、画素部、および保護回路部の平面図である。 実施の形態3に係るTFTアレイ基板が備える駆動回路部、画素部、および保護回路部の断面図である。 実施の形態3に係るTFTアレイ基板が備える駆動回路部、画素部、および保護回路部の平面図である。 TFTアレイ基板の製造工程を示す断面図である。 TFTアレイ基板の製造工程を示す断面図である。 TFTアレイ基板の製造工程を示す断面図である。 TFTアレイ基板の製造工程を示す断面図である。 TFTアレイ基板の製造工程を示す断面図である。 TFTアレイ基板の製造工程を示す断面図である。 TFTアレイ基板の製造工程を示す断面図である。 TFTアレイ基板の製造工程を示す断面図である。 TFTアレイ基板の製造工程を示す平面図である。 TFTアレイ基板の製造工程を示す平面図である。 TFTアレイ基板の製造工程を示す平面図である。 TFTアレイ基板の製造工程を示す平面図である。 TFTアレイ基板の製造工程を示す平面図である。 TFTアレイ基板の製造工程を示す平面図である。 TFTアレイ基板の製造工程を示す平面図である。 TFTアレイ基板の製造工程を示す平面図である。 実施の形態4に係るTFTアレイ基板が備える駆動回路部、画素部、および保護回路部の断面図である。 実施の形態4に係るTFTアレイ基板が備える駆動回路部、画素部、および保護回路部の平面図である。 関連技術に係る液晶表示装置が備えるTFTアレイ基板の回路図である。 TFTのゲート電極とソース電極を接続することで構成されたダイオードの回路図である。 保護回路部の回路図である。
<関連技術>
本発明の実施の形態を説明する前に、本発明の関連技術について説明する。図38は、関連技術に係る液晶表示装置が備えるTFTアレイ基板100の回路図である。図39は、TFTのゲート電極とソース電極を接続することで構成されたダイオードの回路図である。図40は、保護回路部97の回路図である。
図38に示すように、TFTアレイ基板100は、ガラス基板80、画素部83、駆動回路部96、および保護回路部97を備えている。
ガラス基板80上に複数のゲート配線(走査配線)81と複数のソース配線(信号配線)82が交差して画素部83が構成されている。また、ガラス基板80には、画像を表示する画素部83と画素部83を囲むように設けられた額縁領域84とが設けられている。額縁領域84には、走査線駆動回路95、信号線駆動回路94、および保護回路部97が構成されている。走査線駆動回路95と信号線駆動回路94は、それぞれゲート配線81とソース配線82に接続されている。
画素部83は、複数の画素85がマトリクス状に配列されて構成されている。画素85はゲート線81とソース線82に接続する画素トランジスタ86、保持容量部87、および画素電極88により構成されている。ここで例示する画素構成において、保持容量部87は一方の電極が画素トランジスタ86と接続し、他方の電極が蓄積容量配線89と接続する場合を示している。また、画素電極88は表示素子(液晶素子)を駆動する一方の電極を構成する。
走査線駆動回路95と信号線駆動回路94は、画素部83の画素トランジスタ86を駆動する。ここで、走査線駆動回路95と信号線駆動回路94が駆動回路部96を構成する。
また、製造時における画素部83の静電破壊を防止するため、各ゲート配線81と各ソース配線82は、双方向ダイオード90を介してショートリング配線91に接続されている。双方向ダイオード90とショートリング配線91が保護回路部97を構成し、保護回路部97は額縁領域84に形成されている。
次に、保護回路部97の構成について説明する。図39に示すように、例えばアモルファスシリコンを用いたTFTアレイ基板では、ダイオードは薄膜トランジスタであるTFTのゲート電極とソース(ドレイン)電極を接続することで構成できる。実際の双方向ダイオード90は図40に示すような接続により構成できる。
双方向ダイオード90はダイオード92とダイオード93を備え、ダイオード92のゲート電極とドレイン電極はゲート配線81に接続され、ソース電極はショートリング配線91に接続されている。また、ダイオード93のゲート電極とドレイン電極はショートリング配線91に接続され、ソース電極はゲート配線81に接続されている。すなわち、図40で示す保護回路部97は、ゲート配線81に対して2つのダイオード92,93のそれぞれが、整流方向を互いに逆向きにして、ゲート配線81とショートリング配線91を接続する構成である。
ショートリング配線91に対し、ゲート配線81が静電気等により正または負に帯電した場合、その電荷を打ち消す方向に電流が流れる。例えば、ゲート配線81が正に帯電した場合は、その正電荷をショートリング配線91に逃がす方向に電流が流れる。この動作により、帯電したゲート配線81に接続している画素トランジスタ86の静電破壊またはしきい値電圧のシフトを防止することができる。また、帯電しているゲート配線81と絶縁層を介して交差する他の配線との間で、絶縁膜の絶縁破壊を防止することができる。
ここで、保護回路部97のダイオード92,93は、ある程度高い抵抗値が必要とされる。表示機器を駆動させるためには通常20V以上30V以下の電圧が必要である。通常印加される電圧で、ダイオード92,93に電流が流れてしまうと、所望の電圧が画素に印加されず、表示異常が発生する。このような問題を抑制するために、チャネル長を長くしたり、チャネル幅を短くすることで、ダイオード抵抗を高める必要がある。
従来のアモルファスシリコンを用いたダイオードの場合、アモルファスシリコン膜自体が高抵抗であるため、ダイオードのチャネル長とチャネル幅をそれぞれ5μm以上10μm以下程度とすることで、特に表示上問題のないダイオード抵抗が得られる。
しかしながら、近年では高精細化および駆動回路部の内蔵化を実現するため、従来用いられているアモルファスシリコンTFTに代えて、酸化物半導体を用いたTFTが用いられている。酸化物半導体は高移動度な次世代材料として期待されている。酸化物半導体としては、酸化亜鉛(ZnO)系材料および、酸化亜鉛に酸化ガリウム(Ga23)および酸化インジウム(In23)を添加した非晶質のInGaZnO系材料等がある。
酸化物半導体はアモルファスシリコン膜に比べて移動度が2桁程高く、キャリア濃度も高いため、酸化物半導体を用いたダイオードのダイオード抵抗は、アモルファスシリコンを用いたものよりも2桁または3桁低くなる。ダイオード抵抗を高めるには、チャネル長さを長くする必要があり、所望の抵抗値を得るためには数10μm以上100μm以下にまで長くする必要がある。チャネル長の増大はダイオード素子の拡大化につながり、それに応じて額縁領域の面積も大きくなるため、額縁領域を狭くすることが困難であった。以下の実施の形態は、このような課題を解決するものである。
<実施の形態1>
本発明の実施の形態1について、図面を用いて以下に説明する。図1(a)は、実施の形態1に係るTFTアレイ基板が備える駆動回路部および画素部の平面図である。図1(b)は、TFTアレイ基板が備える保護回路部の平面図である。図2(a)は、実施の形態1に係るTFTアレイ基板が備える駆動回路部および画素部の断面図であり、具体的には、図1(a)のA−A線断面図である。図2(b)は、実施の形態1に係るTFTアレイ基板が備える保護回路部の断面図であり、具体的には、図1(b)のB−B線断面図である。なお、図1の平面図において図面を見やすくするためにガラス基板1の図示を省略しており、以降の平面図においても同様である。
実施の形態1に係るTFTアレイ基板の構造において、関連技術の場合と異なる点について説明する。
図1(a),(b)と図2(a),(b)に示すように、例えばガラス等の透明性絶縁基板であるガラス基板1上に、金属等からなる第1導電膜を加工してゲート電極2とゲート配線3が形成される。次に、これらを覆うように、第1絶縁膜からなるゲート絶縁層4が形成される。ゲート絶縁層4の上にゲート電極2と重なるように酸化物半導体膜からなるチャネル層5が形成される。ここで、チャネル層5は平面視でゲート電極2よりも内側に配置される。
次に、駆動回路部および画素部のチャネル層5を覆うようにチャネル保護層6が形成される。チャネル保護層6には平面視でチャネル層5の内側に配置されるように、チャネル層5に達する第1コンタクトホール7と第2コンタクトホール8が開口される。
次に、第2導電膜からなるソース電極9とドレイン電極10がチャネル層5とチャネル保護層6の上に形成される。保護回路部においては、ソース電極9およびドレイン電極10の間のチャネル層5がTFTのチャネルとして機能する。チャネル長は電極間距離となり、チャンル幅は電極幅となる。なお、保護回路部のTFTが備えるソース電極9およびドレイン電極10がそれぞれ第2ソース電極および第2ドレイン電極に相当する。
また、駆動回路部および画素部においては、ソース電極9とドレイン電極10は、第1コンタクトホール7と第2コンタクトホール8を介してチャネル層5と電気的に接続され、第1コンタクトホール7と第2コンタクトホール8との間がチャネルとして機能する。図1(a),(b)と図2(a),(b)に示すように、チャネル長は第1コンタクトホール7と第2コンタクトホール8との間となり、チャネル幅はチャネル長と直交する方向のコンタクトホール幅となる。なお、駆動回路部および画素部のTFTが備えるソース電極9およびドレイン電極10がそれぞれ第1ソース電極および第1ドレイン電極に相当する。
次に、ガラス基板1全体を覆うように保護絶縁層11が形成される。保護絶縁層11にはゲート配線3とソース電極9(またはドレイン電極10)に達する第3コンタクトホール12と第4コンタクトホール13が開口される。
次に、保護絶縁層11の上に第3導電膜からなる接続配線14が形成される。接続配線14は、第3コンタクトホール12と第4コンタクトホール13を介してソース電極9とゲート配線3にそれぞれ電気的に接続される。ここでは図示していないが、画素部においてはドレイン電極10と重なるように保護絶縁層11にコンタクトホールが形成され、第3導電膜からなる画素電極が上記コンタクトホールを介してドレイン電極10と電気的に接続される。
実施の形態1では、酸化物半導体膜として例えば、ZnO系の酸化物半導体膜、酸化亜鉛(ZnO)に酸化インジウム(In23)および酸スズ(SnO2)を添加したInZnSnO系の酸化物または酸化亜鉛(ZnO)系の酸化物半導体膜、または酸化亜鉛(ZnO)に酸化ガリウム(Ga23)と酸化インジウム(In23)を添加したInGaZnO系の酸化物半導体膜などを用いることができる。酸化物半導体膜のキャリア濃度としては1E+12/cm3以上1E+15/cm3以下程度とするように調整することが望ましい。
続いて、実施の形態1に係るTFTアレイ基板の液晶表示装置への適用例について説明する。但し、TFTアレイ基板以外の構成については、一般的な公知の液晶表示装置の構成を組み合わせることが可能であることから、簡単に説明する。実施の形態1に係るTFTアレイ基板を備える液晶表示装置は、TFTアレイ基板と、TFTアレイ基板と対向して配置される対向基板とを備える。
TFTアレイ基板と対向基板とは一定の間隙(セルギャップ)を介して貼り合わされる。そして、この間隙に液晶層が配置される。すなわち、TFTアレイ基板と対向基板とは液晶層を介して対向配置される。さらに、TFTアレイ基板と対向基板の外側の面には偏光板が設けられる。偏光板の代わりに位相差板等が設けられる場合もある。また、以上のように構成された液晶表示装置の視認側とは反対側には、光源および導光板などの光学部材を含むバックライトユニット等が配設される。
次に、図3〜図14を用いて、実施の形態1に係るTFTアレイ基板の製造方法について説明する。図3〜図8は、TFTアレイ基板の製造工程を示す断面図である。図9〜図14は、TFTアレイ基板の製造工程を示す平面図である。なお、図3〜図14において(a)は駆動回路部および画素部に関する図面であり、(b)は保護回路部に関する図面である。また、図3〜図8の(a)はそれぞれ図9〜図14の(a)のA−A線断面図であり、図3〜図8の(b)はそれぞれ図9〜図14の(b)のB−B線断面図である。
まず、ガラスなどの透明絶縁性基板であるガラス基板1の上に第1導電膜を成膜する。ここでは第1導電膜としてAL合金(例えばAL−Ni−Nd)膜をDCマグネトロンスパッタ法で200nm以上300nm以下成膜する。その後、AL合金膜上にレジスト材を塗布し、1回目の写真製版工程でフォトレジストパターンを形成し、当該フォトレジストパターンをマスクにして、Al合金膜をエッチングによりパターニングする。
その結果、図3(a),(b)と図9(a),(b)に示すように、ガラス基板1の上にゲート電極2およびゲート配線3が形成される。ここではAL−Ni−Nd合金を用いているが、配線抵抗が十分に低ければ、他の材料を用いることができる。実施の形態1のAL−Ni−Nd合金は、主成分がALであるため導電率が高く、添加されているNiによってITO等の透明導電膜との電気的接合も可能な材料である。AL合金のエッチングには一般的に公知であるPAN系エッチャント(リン酸、硝酸、および酢酸の混酸)を用いた。
次に、ガラス基板1の上面全体に第1絶縁層であるゲート絶縁層4を成膜する。実施の形態1では、化学的気相成膜(CVD)法を用いて、窒化シリコン膜(SiN)400nmと酸化シリコン膜(SiO)50nmを順に形成した。なお、酸化シリコン膜は、水分(H2O)、水素(H2)、ナトリウム(Na)、およびカリウム(K)のようなTFT特性に影響を及ぼす不純物元素に対するバリア性が弱いため、SiO膜の下層にバリア性に優れるSiN膜を設けた積層構造とした。
その後、図4(a),(b)と図10(a),(b)に示すように、ゲート絶縁層4の上に、酸化物半導体膜からなるチャネル層5を形成する。実施の形態1では、In:Zn:Sn:Oの原子組成比が2:6:2:13であるIn−Zn−Sn−Oターゲット[In23・(ZnO)6・(SnO22]を用い、DCマグネトロン法で50nmの厚さで成膜した。このとき、公知のArガスを用いてスパッタリングした場合、通常は、酸素の原子組成比が化学量論組成よりも少なく、酸素イオン欠乏状態(上記の例ではOの組成比が13未満)の酸化膜となってしまう。
従って、Arガスに酸素ガスを混合させてスパッタリングすることが望ましい。ここでは、Arガスに対して分圧比で5%以上20%以下のO2ガスを添加した混合ガスを用いて、スパッタリングを行った。成膜直後のIn−Zn−Sn−O膜は非晶質構造であり、シュウ酸を含む薬液に可溶性を示す。一方で、PAN系薬液では、液温20℃から40℃の範囲で5分間浸漬した後でも膜減りはほとんど認められず、エッチング加工をすることは不可能である。
次に、2回目の写真製版工程でフォトレジストパターンを形成し、これをマスクとして酸化物半導体をエッチングする。エッチングは、シュウ酸を含む薬液によるウエットエッチングを用いることができる。薬液としては、シュウ酸を1wt%以上10wt%以下の範囲で含むものが好ましい。実施の形態1では、シュウ酸5wt%+水のシュウ酸系薬液を用いて酸化物半導体をエッチングした。その後、フォトレジストパターンを除去し、酸化物半導体のキャリア濃度が1E+12/cm3以上1E+15/cm3以下程度となるようにガラス基板1全体を350℃で60分間、大気雰囲気中でアニール処理を行った。
酸素を含んだアニール処理を行うことで、酸化物半導体膜にさらに酸素を供給することができ、キャリア濃度を調整することができる。また同時に構造緩和も起こるため、構造欠陥が減少して良質な半導体膜となる。ここでは大気雰囲気としたが、水蒸気雰囲気でもよい。または酸素ガスと窒素ガスをガスボンベから一定の割合で混合したものを雰囲気としてもよい。アニール処理中にUV光を照射しながら酸化力の高いオゾンを発生させてもよい。
次に、ガラス基板1上の駆動回路部と画素部のチャネル層5を覆うように第2絶縁層を形成する。実施の形態1では、化学的気相成膜(CVD)法を用いて、酸化シリコン膜(SiO)を50nm形成した。O原子を含むSiO膜を形成することによって、下層の酸化物半導体膜との界面において酸化物半導体膜が還元されることを防止することができる。また後工程でのプラズマダメージなど、各プロセスによる影響から保護することができる。
次に、3回目の写真製版工程でフォトレジストパターンを形成し、これをマスクとして第2絶縁層をエッチングする。このエッチングには、フッ素(F)を含むガスを用いたドライエッチング法を用いることができる。ここでは、六フッ化硫黄(SF6)に酸素(O2)を加えたガスを用いたドライエッチング法を用いてエッチングを行う。
エッチング後、図5(a),(b)と図11(a),(b)に示すように、駆動回路部と画素部のチャネル層5の上にチャネル保護層6が形成される。このとき、チャネル保護層6には第1コンタクトホール7と第2コンタクトホール8が、平面視でチャネル層5の内側に開口される。
次に、第2導電膜としてMo合金、クロム、またはAL合金(例えばAL−Ni−Nd)等を、DCマグネトロンスパッタ法で形成する。実施の形態1ではMoNb合金とAL−Ni−Nd合金を順番にそれぞれ100nm成膜した積層構造とした。次に、4回目の写真製版工程でフォトレジストパターンを形成し、これをマスクとしてAl合金とMo合金の積層膜をエッチングする。
このエッチングによって図6(a),(b)と図12(a),(b)に示すように、ソース電極9とドレイン電極10がチャネル層5とチャネル保護層6の上に形成される。エッチングは、リン酸、酢酸および硝酸を含む溶液(PAN薬液)によるウエットエッチング法を用いることができる。ここでは、リン酸70wt%+酢酸7wt%+硝酸5wt%+水のPAN薬液を用いてエッチングを行った。その後、フォトレジストパターンを除去し、酸化処理を行う。
図7(a),(b)と図13(a),(b)に示すように、保護回路部のチャネル層5において、ソース電極9とドレイン電極10に被覆されないチャネル部分のキャリア濃度が1E+10/cm3以下となるように酸化した。駆動回路部と画素部のチャネル層5においては、チャネル保護層6が酸化処理に対して保護するため、キャリア濃度の低下はほとんど無く、1E+12/cm3〜1E+15/cm3のままとなる。
ここでの酸化処理は、N2Oガスを用いたプラズマ処理を60秒以上180秒以下実施した。N2Oガスにアルゴンまたはヘリウム等の希ガスを混合してもよく、N2Oガス以外ではO2ガスまたはオゾンを用いてもよい。この酸化処理によって保護回路部における酸化物半導体チャネルの酸素比率は、駆動回路部および画素部における酸化物半導体チャネルの酸素比率よりも高くなる。
次に、ガラス基板1全体を覆うように第3絶縁膜である保護絶縁層11を成膜する。実施の形態1では、化学的気相成膜(CVD)法を用いて、まず酸化シリコン膜(SiO)を200nm成膜し、その後連続して窒化シリコン(SiN)を150nm成膜した。
そして、5回目の写真製版工程でフォトレジストパターンを形成し、そのフォトレジストパターンをマスクとして保護絶縁層11をエッチングする。ここでは、六フッ化硫黄(SF6)に酸素(O2)を加えたガスを用いたドライエッチング法を用いてエッチングし、図8(a),(b)と図14(a),(b)に示すように、第3コンタクトホール12と第4コンタクトホール13が形成される。また画素領域において、ドレイン電極10と重なる位置で保護絶縁層11にコンタクトホール(図示省略)が形成される。
次に第3導電膜を成膜する。実施の形態1では透明導電膜であるアモルファスITO膜をDCマグネトロン法で50nm以上80nm以下成膜した。スパッタガスとしてはArに水蒸気を混合したものを用いた。
その後、6回目の写真製版工程でフォトレジストパターンを形成し、そのフォトレジストパターンをマスクとしてアモルファスITO膜をエッチングする。エッチングは、シュウ酸5wt%+水のシュウ酸系薬液を用いたウエットエッチング法で行った。
その後、フォトレジストパターンを除去し、図8(a),(b)と図14(a),(b)に示すように接続配線14が形成される。接続配線14は、第3コンタクトホール12と第4コンタクトホール13を介してそれぞれソース電極9とゲート配線3に電気的に接続される。このとき、ここでは図示していないが、画素部において画素電極が形成され、上記のドレイン電極10と重なる位置で保護絶縁層11に開口したコンタクトホールを介してドレイン電極10と電気的に接続される。
その後、製造過程でTFTアレイ基板に発生したプラズマダメージ等を解消するため、大気雰囲気中で230℃の温度で60分間熱処理を行い、TFTアレイ基板が完成する。
液晶表示パネルの組み立ての際は、完成したTFTアレイ基板の表面に配向膜およびスペーサを形成する。配向膜は、液晶を配列させるための膜であり、ポリイミド等で形成される。また、別途作製したカラーフィルタおよび配向膜を備えた対向基板を、上記の方法で製造したTFT基板と貼り合わせる。このとき、スペーサによってTFT基板と対向基板との間に隙間が形成され、その隙間に液晶層を形成して封止することによって液晶表示パネルが形成される。最後に、液晶表示パネルの外側に偏光板、位相差板およびバックライトユニット等を配設することによって液晶表示装置が完成する。
図15は、実施の形態1に係るTFTアレイ基板が備える保護回路部のTFTのId−Vg曲線を示す図である。図15に示すように、酸化処理を実施した場合、およびソース・ドレイン電極にCrを用いた場合には、ソース・ドレイン間電流はゲート電圧を27V以上まで上げる必要があり、抵抗が高くなっていることが分かる。
以上のように、実施の形態1に係るTFTアレイ基板では、保護回路部が含むTFTはチャネル保護層6を含まないため、例えばソース電極9およびドレイン電極10の形成後に酸化処理を行うことで、保護回路部のチャネル層5のキャリア濃度を画素部および駆動回路部のチャネル層5のキャリア濃度よりも低くすることができる。これにより、保護回路部が含むTFTをダイオード接続した場合、ダイオード抵抗を高くすることができるため、チャネル長さを短くすることができる。その結果、保護回路部の占有面積が小さくなり狭額縁化が可能となる。
駆動回路部および画素部のTFTにおいては、チャネル層5上にチャネル保護層6が配設されるため、チャネル層5は後工程のプロセスダメージを受けない。よってTFTの性能および信頼性を高めることができる。
画素部および駆動回路部におけるチャネル層5の金属組成と、保護回路部におけるチャネル層5の金属組成は同一であるため、画素部、駆動回路部、および保護回路部におけるチャネル層5を同じ工程で形成することができる。これにより、TFTアレイ基板の製造方法が複雑化することを抑制できる。
画素部および駆動回路部におけるチャネル層5の酸素比率は、保護回路部におけるチャネル層5の酸素比率よりも低い。すなわち、保護回路部におけるチャネル層5の酸素比率は、画素部および駆動回路部におけるチャネル層5の酸素比率よりも高いため、保護回路部のダイオード抵抗を高くすることができる。
画素部および駆動回路部におけるチャネル層5のキャリア濃度は、保護回路部におけるチャネル層5のキャリア濃度よりも高い。すなわち、保護回路部におけるチャネル層5のキャリア濃度は画素部および駆動回路部におけるチャネル層5のキャリア濃度よりも低いため、保護回路部のダイオード抵抗を高くすることができる。
なお、実施の形態1では、第2導電膜としてMoNb合金とAL−Ni−Nd合金の積層膜からなるとして説明したが、これに限定されることなく、Cr、Cu、Mo、またはこれらのうちの1つを含む合金を用いた単層膜または複数の積層膜からなるとしてもよい。これにより、第2導電膜からなるソース電極9およびドレイン電極10を種々の方法で形成することができる。
さらにこれらの金属のエッチングには硝酸第二セリウムアンモンを含むCAN系のエッチング液を用いることがよい。チャネル層5はCAN系エッチング液に曝されると酸化されるため、ソース電極9およびドレイン電極10の形成時に保護回路部のチャネル層5のチャネル領域を同時に酸化することができる。電極形成と同時に酸化が可能なため、酸化処理工程の追加が不要となり生産性が向上する。
<実施の形態2>
次に、実施の形態2に係るTFTアレイ基板について説明する。図16(a)は、実施の形態2に係るTFTアレイ基板が備える駆動回路部および画素部の断面図である。図16(b),(c)は、実施の形態2に係るTFTアレイ基板が備える保護回路部の断面図である。図17(a)は、実施の形態2に係るTFTアレイ基板が備える駆動回路部および画素部の平面図である。図17(b)は、実施の形態2に係るTFTアレイ基板が備える保護回路部の平面図である。ここで、図16(a)は図17(a)のA−A線断面図である。図16(b)は図17(b)のB−B線断面図である。図16(c)は図17(b)のC−C線断面図である。なお、実施の形態2において、実施の形態1で説明したものと同一の構成要素については同一符号を付して説明は省略する。
図16(a)〜(c)と図17(a),(b)に示すように、実施の形態1の場合と同様に、ガラス基板1上に、金属等からなる第1導電膜を加工してゲート電極2とゲート配線3が形成される。
次に、これらを覆うように、第1絶縁膜からなるゲート絶縁層4が形成される。ゲート絶縁層4の上にゲート電極2と重なるように酸化物半導体膜からなるチャネル層5が形成される。ここで、チャネル層5は平面視でゲート電極2よりも内側に配置される。
次に、チャネル層5の上に第2絶縁層が形成される。ここで第2絶縁層は、駆動部および画素部においては後述するコンタクトホールを除いてチャネル層5を覆うチャネル保護層6となる。保護回路部においてはチャネル層5の上面の一部とチャネル層5におけるチャネル方向の側面部を覆う保護層15となる。
駆動部および画素部において、第2絶縁層が平面視でチャネル層5の内側に配置されるように、チャネル層5に達する第1コンタクトホール7と第2コンタクトホール8が開口される。
次に、第2導電膜からなるソース電極9とドレイン電極10がチャネル層5と第2絶縁層の上に形成される。駆動部および画素部においては、ソース電極9とドレイン電極10は、第1コンタクトホール7と第2コンタクトホール8を介してチャネル層5と電気的に接続される。この場合、第1コンタクトホール7と第2コンタクトホール8の間がチャネルとして機能する。図16(a)と図17(a)に示すように、チャネル長は第1コンタクトホール7と第2コンタクトホール8の間となり、チャネル幅はチャネル長と直交する方向のコンタクト幅となる。
図16(b)と図17(b)に示すように、保護回路部においては、ソース電極9とドレイン電極10の間のチャネル層5がTFTのチャネルとして機能する。チャネル長はソース電極9とドレイン電極10の間の距離となり、チャネル幅は2つに分割された保護層15間の距離となる。
次に、ガラス基板1全体を覆うように第3絶縁層からなる保護絶縁層11が形成される。保護絶縁層11にはソース電極9(またはドレイン電極10)とゲート配線3とに達する第3コンタクトホール12と第4コンタクトホール13がそれぞれ開口される。
次に、保護絶縁層11の上に第3導電膜からなる接続配線14が形成される。接続配線14は第3コンタクトホール12と第4コンタクトホール13を介してソース電極9とゲート配線3にそれぞれ電気的に接続される。ここでは図示していないが、画素部においてはドレイン電極10と重なるように保護絶縁層11にコンタクトホールが形成され、第3導電膜からなる画素電極が上記コンタクトホールを介してドレイン電極10と電気的に接続される。
実施の形態2では、保護回路部において、チャネル層5におけるチャネル方向の側面部が保護層15で覆われている。こうすることによってチャネル層5の側面部に発生する欠陥を抑制できる。チャネル層5の側面部は、ウエットエッチング処理によってテーパー形状になりやすく、端部の膜厚はエッジに向かって次第に薄くなる。テーパー部分はプロセスダメージで欠陥が発生しやすく、キャリア濃度を下げるために実施する酸化処理によって欠陥の増加が懸念される。欠陥を介したリーク電流が発生するとダイオード抵抗の低下およびダイオード抵抗のバラツキが発生し、TFTアレイ基板の歩留り低下の原因となる。チャネル幅は上記のように保護層15間の距離で定義されるが、実際の電流は広がりを持って流れるためチャネル層5のエッジ付近もチャネルとなり得る。
なお、実施の形態2に係るTFTアレイ基板の製造方法については実施の形態1の場合と同じであるため説明を省略する。
以上のように、実施の形態2に係るTFTアレイ基板では、保護回路部が含むTFTは、チャネル層5上の一部とチャネル層5におけるチャネル方向の側面部を覆う保護層15をさらに含む。このように、チャネル層5におけるチャネル方向の側面部を保護層15で覆うことで欠陥の発生が抑制され、ダイオード抵抗を高く安定に制御することが可能となる。その結果、TFTアレイ基板の歩留りが向上する。
<実施の形態3>
次に、実施の形態3に係るTFTアレイ基板について説明する。図18(a)は、実施の形態3に係るTFTアレイ基板が備える駆動回路部および画素部の断面図である。図18(b)は、実施の形態3に係るTFTアレイ基板が備える保護回路部の断面図である。図19(a)は、実施の形態3に係るTFTアレイ基板が備える駆動回路部および画素部の平面図である。図19(b)は、実施の形態3に係るTFTアレイ基板が備える保護回路部の平面図である。ここで、図18(a)は図19(a)のA−A線断面図である。図18(b)は図19(b)のB−B線断面図である。なお、実施の形態3において、実施の形態1,2で説明したものと同一の構成要素については同一符号を付して説明は省略する。
図18(a),(b)と図19(a),(b)に示すように、例えばガラス基板1上に、金属等からなる第1導電膜を加工してゲート電極2とゲート配線3が形成される。
次に、これらを覆うように、第1絶縁膜からなるゲート絶縁層4が形成される。ゲート絶縁層4の上にゲート電極2と重なるように酸化物半導体膜からなるチャネル層5が形成される。ここで、チャネル層5は平面視でゲート電極2よりも内側に配置される。
次に、チャネル層5の上に第2絶縁層が形成される。ここで、第2絶縁層は、駆動回路部および画素部においては、コンタクトホールを除いて、平面視でチャネル層5と重なるように形成され、チャネル保護層6となる。保護回路部においては、チャネル層5の上面の一部を覆う保護層15となる。
駆動回路部および画素部において、第2絶縁層は、平面視でチャネル層5の内側に配置されるように、チャネル層5に達する第1コンタクトホール7と第2コンタクトホール8が開口される。
次に、第2導電膜からなるソース電極9とドレイン電極10がチャネル層5と第2の絶縁層の上に形成される。駆動回路部および画素部においては、ソース電極9とドレイン電極10は、第1コンタクトホール7と第2コンタクトホール8を介してチャネル層5とそれぞれ電気的に接続される。この場合、第1コンタクトホール7と第2コンタクトホール8の間がチャネルとして機能する。図18(a)と図19(a)に示すように、チャネル長は、第1コンタクトホール7と第2コンタクトホール8の間となり、チャネル幅はチャネル長と直交する方向のコンタクトホールの幅となる。
保護回路部においては、ソース電極9およびドレイン電極10はチャネル層5の側面部と電気的に接続され、ソース電極9およびドレイン電極10の間のチャネル層5がTFTのチャネルとして機能する。図18(b)と図19(b)に示すように、チャネル長はチャネル層5の幅と同じとなり、チャネル幅はソース電極9およびドレイン電極10幅と同じとなる。
実施の形態3では、ソース電極9およびドレイン電極10はチャネル層5の側面部とのみ電気的に接続される。ソース電極9およびドレイン電極10とチャネル層5との接続面積が小さくなるため、ダイオードのオン電流を小さくすることができる。これにより、チャネル長を短くすることができるため、保護回路部の面積の縮小化が可能となる。次に、ガラス基板1全体を覆うように第3絶縁層からなる保護絶縁層11が形成される。以降は実施の形態1および実施の形態2の場合と同じであるため説明を省略する。
次に、図20〜図35を用いて、実施の形態3に係るTFTアレイ基板の製造方法について説明する。図20〜図27は、TFTアレイ基板の製造工程を示す断面図である。図28〜図35は、TFTアレイ基板の製造工程を示す平面図である。なお、図20〜図35において(a)は駆動回路部および画素部に関する図面であり、(b)は保護回路部に関する図面である。また、図20〜図27の(a)はそれぞれ図28〜図35の(a)のA−A線断面図であり、図20〜図27の(b)はそれぞれ図28〜図35の(b)のB−B線断面図である。
まず、ガラス基板1の上に第1導電膜を成膜する。ここでは第1導電膜としてAL合金(例えばAL−Ni−Nd)膜をDCマグネトロンスパッタ法で200nm以上300nm以下成膜する。その後、AL合金膜上にレジスト材を塗布し、1回目の写真製版工程でフォトレジストパターンを形成し、当該フォトレジストパターンをマスクにして、Al合金膜をエッチングによりパターニングする。その結果、図20(a),(b)と図28(a),(b)に示すように、ガラス基板1の上にゲート電極2とゲート配線3が形成される。ここではAL−Ni−Nd合金を用いた。AL合金のエッチングには一般的に公知であるPAN系エッチャント(リン酸、硝酸、および酢酸の混酸)を用いた。
次に、ガラス基板1の上面全体に第1絶縁層であるゲート絶縁層4を成膜する。実施の形態3では、化学的気相成膜(CVD)法を用いて、400nmの窒化シリコン膜(SiN)と50nmの酸化シリコン膜(SiO)を順に形成した。
次に、ゲート絶縁層4の上に酸化物半導体膜からなるチャネル層5を形成する。実施の形態3では、In:Zn:Sn:Oの原子組成比が2:6:2:13であるIn−Zn−Sn−Oターゲット[In23・(ZnO)6・(SnO22]を用い、DCマグネトロン法で50nmの厚さで成膜した。
次に、チャネル層5の上に第2絶縁層として化学的気相成膜(CVD)法を用いて、酸化シリコン膜(SiO)を50nm形成する。
次に、2回目の写真製版でハーフトーンマスクを用い、第2絶縁層と酸化物半導体膜を一括してパターニングする。まず、図21(a),(b)と図29(a),(b)に示すように、第2絶縁層上に、ノボラック系のポジ型の感光性樹脂で構成されるフォトレジスト16を、塗布法を用いて塗布し、厚さ約1.5μm形成する。予め準備したフォトマスク17を用いてフォトレジストの露光を行う。
フォトマスク17には、チャネル層5、チャネル保護層6、および保護層15のパターンを形成するための遮光膜パターンが形成されている。この遮光膜パターンにより露光光が遮られる領域が遮光領域となる。また、フォトマスク17には、駆動回路部および画素部のコンタクトホールとなる部分と保護回路部のチャネルとなる部分では、露光の光強度を低減させる半透過性のパターンが形成されており、この半透過性のパターンにより露光光が減衰した領域が半透過領域となる。
フォトマスク17を用いてフォトレジスト16の露光を行った後に、水酸化テトラメチルアンモニウム(TMAH)を含む有機アルカリ系の現像液を用いて現像を行う。これにより、図21(a),(b)と図29(a),(b)に示すように、フォトレジストはチャネル層5とチャネル保護層6に対応する部分を残して、それ以外は除去される。このとき、半透過性のフォトマスクパターンで露光された駆動回路部および画素部のコンタクトホールとなる部分と保護回路部のチャネルに対応する部分では、未露光領域よりも薄い膜厚でフォトレジストが残存しており、実施の形態3では最小膜厚が約0.2μmとなるようにしている。
続いて、六フッ化硫黄(SF6)に酸素(O2)を加えたガスを用いたドライエッチング法を用いて第2絶縁層をエッチングする。続けて同一のレジストパターンで酸化物半導体膜をシュウ酸でエッチングする。その結果、図22(a),(b)と図30(a),(b)に示すように、平面視でチャネル層5とチャネル保護層6の面積は同じか、またはチャネル保護層6よりもチャネル層5の面積がやや小さくなる。チャネル層5の面積がやや小さくなるのは、シュウ酸によるウエットエッチング時のサイドエッチングの影響である。
次に、図23(a),(b)と図31(a),(b)に示すように、O2アッシングを行って全体的にフォトレジスト膜厚を減少させ、最小膜厚部のレジストを除去する。その後再度、六フッ化硫黄(SF6)に酸素(O2)を加えたガスを用いたドライエッチング法を用いて第2絶縁層をエッチングし、図24(a),(b)と図32(a),(b)に示すように、第1コンタクトホール7、第2コンタクトホール8、および保護層15を形成する。
次に、第2導電膜としてMoNb合金とAL−Ni−Nd合金を順番にそれぞれ100nm成膜した。次に、3回目の写真製版工程でフォトレジストパターンを形成し、これをマスクとしてAl合金とMo合金の積層膜をエッチングする。このエッチングによって図25(a),(b)と図33(a),(b)に示すように、ソース電極9とドレイン電極10がチャネル層5とチャネル保護層6の上に形成される。その後、フォトレジストパターンを除去し、酸化処理を行う。
図26(a),(b)と図34(a),(b)に示すように、保護回路部のチャネル層5において、ソース電極9、ドレイン電極10、および保護層15に被覆されないチャネル部分のキャリア濃度が1E+10/cm3以下となるように酸化する。以降は実施の形態1の製造方法と同様の工程を経て、図27(a),(b)と図35(a),(b)に示すTFTアレイ基板が完成する。
以上のように、実施の形態3に係るTFTアレイ基板では、保護回路部が含むTFTは、チャネル層5上の一部に形成された保護層15をさらに含み、保護回路部のソース電極9およびドレイン電極10は保護層15上に形成され、チャネル層5の側面部と電気的に接続された。
したがって、ソース電極9およびドレイン電極10とチャネル層5との接続面積が小さくなるため、ダイオードのオン電流を小さくすることができる。これにより、チャネル長を短くすることができるため、保護回路部の面積の縮小化が可能となる。
<実施の形態4>
次に、実施の形態4に係るTFTアレイ基板について説明する。図36(a)は、実施の形態4に係るTFTアレイ基板が備える駆動回路部および画素部の断面図である。図36(b)は、実施の形態4に係るTFTアレイ基板が備える保護回路部の断面図である。図37(a)は、実施の形態4に係るTFTアレイ基板が備える駆動回路部および画素部の平面図である。図37(b)は、実施の形態4に係るTFTアレイ基板が備える保護回路部の平面図である。ここで、図36(a)は図37(a)のA−A線断面図である。図36(b)は図37(b)のB−B線断面図である。なお、実施の形態4において、実施の形態1〜3で説明したものと同一の構成要素については同一符号を付して説明は省略する。
図36(a),(b)と図37(a),(b)に示すように、実施の形態4では、保護回路部が含むTFTにおいて、ゲート電極2はソース電極9とドレイン電極10との間のチャネル層5の一部と平面視で重畳する。ゲート電極2はソース電極9とドレイン電極10との間のチャネル層5と完全に重なっていないため、重なっている領域のチャネル層5はダイオードとして機能するが、重なっていない領域のチャネル層5はダイオードではなく、抵抗体として機能する。その結果、非線形素子はダイオードと抵抗体が直列に接続されたものとなり、順方向抵抗をさらに高めることができる。よって、更に保護回路部を小さくすることができ、狭額縁化が可能となる。なお、実施の形態4における特徴的な構成を、実施の形態2または実施の形態3の構成に組み合わせてもよい。
<その他の変形例>
以上、説明を行った実施の形態2〜4に係るTFTアレイ基板も、実施の形態1に係るTFTアレイ基板の場合と同様に、液晶表示装置に適用することができる。
また、各実施の形態に係るTFTアレイ基板は、液晶表示装置以外の表示装置に適用してもよい。例えば、有機EL(electro luminescence)ディスプレイなどの電気光学表示装置に適用することができる。
また、各実施の形態に係るTFTアレイ基板は、駆動回路部の内蔵化を行っていない構成、つまり、画素部と保護回路部に酸化物半導体膜からなるチャネル層5を用いたTFTを備えたTFTアレイ基板としたままで、駆動回路部については、TFTアレイ基板の構成からは省略した構成とし、TFTアレイ基板に対して、別構成となる駆動回路が設けられたシリコン基板を外付けした液晶表示装置にも適用することができる。
なお、本発明は、その発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略することが可能である。
1 ガラス基板、2 ゲート電極、3 ゲート配線、4 ゲート絶縁層、5 チャネル層、6 チャネル保護層、9 ソース電極、10 ドレイン電極、11 保護絶縁層、15 保護層。

Claims (14)

  1. ガラス基板と、
    前記ガラス基板上に配設された画素部と、
    前記ガラス基板上に配設され、前記画素部を静電破壊から保護する保護回路部と、
    を備え、
    前記画素部および前記保護回路部は共に薄膜トランジスタを含み、
    前記画素部および前記保護回路部が含む前記薄膜トランジスタは、前記ガラス基板上に配設されたゲート電極およびゲート配線と、前記ゲート電極と前記ゲート配線とを覆うゲート絶縁層と、前記ゲート絶縁層上に前記ゲート電極と平面視で重畳するチャネル層とを含み、
    前記画素部が含む前記薄膜トランジスタは、前記チャネル層を覆うチャネル保護層と、前記チャネル保護層上の一部と重なるとともに、前記チャネル層と接する第1ソース電極および第1ドレイン電極とを含み、
    前記保護回路部が含む前記薄膜トランジスタは、前記チャネル層上に接するとともに、互いに離間するように配設された第2ソース電極および第2ドレイン電極と、前記チャネル層に接するとともに、前記第2ソース電極、前記第2ドレイン電極、および前記チャネル保護層上を覆う保護絶縁層とを含み、
    前記画素部において、前記第1ドレイン電極と電気的に接続された画素電極を含む、薄膜トランジスタ基板。
  2. 前記保護回路部が含む薄膜トランジスタは、前記チャネル層上の一部と前記チャネル層におけるチャネル方向の側面部を覆う保護層をさらに含む、請求項1記載の薄膜トランジスタ基板。
  3. 前記保護回路部が含む薄膜トランジスタは、前記チャネル層上の一部に形成された保護層をさらに含み、
    前記第2ソース電極および前記第2ドレイン電極は前記保護層上に形成され、前記チャネル層の側面部と電気的に接続された、請求項1記載の薄膜トランジスタ基板。
  4. 前記第1ソース電極、第1ドレイン電極、第2ソース電極、および第2ドレイン電極は、Cr、Cu、Mo、またはこれらのうちの1つを含む合金を用いた単層膜または複数の積層膜からなる、請求項1から請求項3のいずれか1項に記載の薄膜トランジスタ基板。
  5. 前記保護回路部が含む前記薄膜トランジスタにおいて、前記ゲート電極は前記第2ソース電極と前記第2ドレイン電極との間の前記チャネル層の一部と平面視で重畳する、請求項1から請求項4のいずれか1項に記載の薄膜トランジスタ基板。
  6. 前記画素部における前記チャネル層の金属組成と、前記保護回路部における前記チャネル層の金属組成は同一である、請求項1から請求項5のいずれか1項に記載の薄膜トランジスタ基板。
  7. 前記画素部における前記チャネル層の酸素比率は、前記保護回路部における前記チャネル層の酸素比率よりも低い、請求項1から請求項6のいずれか1項に記載の薄膜トランジスタ基板。
  8. 前記画素部における前記チャネル層のキャリア濃度は、前記保護回路部における前記チャネル層のキャリア濃度よりも高い、請求項1から請求項6のいずれか1項に記載の薄膜トランジスタ基板。
  9. ガラス基板と、
    前記ガラス基板上に配設された画素部と、
    前記ガラス基板上に配設され、前記画素部を駆動する駆動回路部と、
    前記ガラス基板上に配設され、前記画素部を静電破壊から保護する保護回路部と、
    を備え、
    前記画素部、前記駆動回路部、および前記保護回路部は共に薄膜トランジスタを含み、
    前記画素部、前記駆動回路部、および前記保護回路部が含む前記薄膜トランジスタは、前記ガラス基板上に配設されたゲート電極およびゲート配線と、前記ゲート電極と前記ゲート配線とを覆うゲート絶縁層と、前記ゲート絶縁層上に前記ゲート電極と平面視で重畳するチャネル層とを含み、
    前記画素部および前記駆動回路部が含む前記薄膜トランジスタは、前記チャネル層を覆うチャネル保護層と、前記チャネル保護層上の一部と重なるとともに、前記チャネル層と接する第1ソース電極および第1ドレイン電極とを含み、
    前記保護回路部が含む前記薄膜トランジスタは、前記チャネル層上に接するとともに、互いに離間するように配設された第2ソース電極および第2ドレイン電極と、前記チャネル層に接するとともに、前記第2ソース電極、前記第2ドレイン電極、および前記チャネル保護層上を覆う保護絶縁層とを含み、
    前記画素部において、前記第1ドレイン電極と電気的に接続された画素電極を含む、薄膜トランジスタ基板。
  10. 前記画素部および前記駆動回路部における前記チャネル層の金属組成と、前記保護回路部における前記チャネル層の金属組成は同一である、請求項9記載の薄膜トランジスタ基板。
  11. 前記画素部および前記駆動回路部における前記チャネル層の酸素比率は、前記保護回路部における前記チャネル層の酸素比率よりも低い、請求項9または請求項10記載の薄膜トランジスタ基板。
  12. 前記画素部および前記駆動回路部における前記チャネル層のキャリア濃度は、前記保護回路部における前記チャネル層のキャリア濃度よりも高い、請求項9から請求項11のいずれか1項に記載の薄膜トランジスタ基板。
  13. 請求項1から請求項12のいずれか1項に記載の薄膜トランジスタ基板を備えた、表示装置。
  14. 請求項1から請求項12のいずれか1項に記載の薄膜トランジスタ基板と、
    液晶層を介して前記薄膜トランジスタ基板と対向配置された対向基板と、
    を備えた、液晶表示装置。
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