KR20160012082A - 표시 장치 - Google Patents

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KR20160012082A
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히데까즈 미야께
아리찌까 이시다
노리히로 우에무라
히로또 미야께
이사오 스즈무라
요헤이 야마구찌
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가부시키가이샤 재팬 디스프레이
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Abstract

일 실시 형태에 따른 표시 장치는, 제1 반도체층(12)과, 제1 절연막(14)과, 게이트 전극(WG)과, 제2 절연막(16)과, 제2 반도체층(18)과, 제1 전극과, 제2 전극을 구비한 박막 트랜지스터를 구비한다. 간격 (T14)는 간격 (T16)보다 넓다.

Description

표시 장치{DISPLAY DEVICE}
본 발명의 실시 형태는 표시 장치에 관한 것이다.
액티브 매트릭스 방식의 표시 장치에 있어서, 화소의 스위칭 소자에 박막 트랜지스터(Thin-film Transistor: TFT)가 사용되고 있다. 또한, 액티브 에리어(표시 영역)의 외측의 프레임 영역(비표시 영역)에 형성되는 드라이버의 스위칭 소자에도 박막 트랜지스터가 사용되고 있다.
또한, TFT로서는, 온 전류의 증대를 도모하는 목적에서, 더블채널 구조의 TFT가 제안되어 있다. 이 TFT는, 제1 아몰퍼스 실리콘막과, 제1 아몰퍼스 실리콘막의 상방에 위치하고 제1 아몰퍼스 실리콘막과 대향한 제2 아몰퍼스 실리콘막과, 제1 아몰퍼스 실리콘막과 제2 아몰퍼스 실리콘막 사이에 개재한 게이트 전극을 갖고 있다. 즉, 상기 TFT는, 2개의 아몰퍼스 실리콘막을 갖고 있다. 또한, 상기의 경우, 제1 아몰퍼스 실리콘막 및 제2 아몰퍼스 실리콘막을 동일 레벨의 층에 형성하는 경우에 비해, 상기 TFT의 점유 면적의 축소를 도모할 수 있다.
도 1은 일 실시 형태에 따른 표시 장치의 구성 및 등가 회로를 도시하는 개략 평면도이다.
도 2는 상기 표시 장치의 일부를 개략적으로 도시하는 단면도로서, 박막 트랜지스터를 도시하는 도면이다.
도 3은 도 2에 도시한 박막 트랜지스터 및 비교예의 박막 트랜지스터에 있어서의, 게이트 전압(Vg)에 대한 드레인 전류(Id)의 변화를 그래프로 도시하는 도면이다.
도 4는 도 2에 도시한 박막 트랜지스터의 제조 방법을 설명하기 위한 개략 단면도이다.
도 5는 도 4에 계속되는, 도 2에 도시한 박막 트랜지스터의 제조 방법을 설명하기 위한 개략 단면도이다.
도 6은 도 5에 계속되는, 도 2에 도시한 박막 트랜지스터의 제조 방법을 설명하기 위한 개략 단면도이다.
도 7은 도 6에 계속되는, 도 2에 도시한 박막 트랜지스터의 제조 방법을 설명하기 위한 개략 단면도이다.
도 8은 상기 실시 형태의 실시예에 관한 표시 장치를 도시하는 개략 단면도이다.
도 9는 상기 실시 형태의 변형예 1에 관한 표시 장치의 어레이 기판을 도시하는 개략 단면도이다.
도 10은 상기 실시 형태의 변형예 2에 관한 표시 장치의 어레이 기판을 도시하는 개략 단면도이다.
일 실시 형태에 따른 표시 장치는,
제1 영역과, 제2 영역과, 상기 제1 영역과 상기 제2 영역 사이에 위치한 제1 채널 영역을 갖는 제1 반도체층과,
상기 제1 반도체층의 제1 채널 영역 상에 형성된 제1 절연막과,
상기 제1 절연막 상에 형성되고 상기 제1 채널 영역과 대향한 게이트 전극과,
상기 게이트 전극 상에 형성된 제2 절연막과,
상기 제2 절연막 상에 형성되고, 상기 제1 반도체층에 대향하고, 상기 제1 영역에 전기적으로 접속된 제3 영역과, 상기 제2 영역에 전기적으로 접속된 제4 영역과, 상기 제3 영역과 상기 제4 영역 사이에 위치하고 상기 게이트 전극과 대향한 제2 채널 영역을 갖는 제2 반도체층과,
상기 제2 반도체층의 상방에 위치하고, 상기 제3 영역에 접한 제1 전극과,
상기 제2 반도체층의 상방에 위치하고, 상기 제1 전극에 간격을 두고, 상기 제4 영역에 접한 제2 전극을 구비한 박막 트랜지스터를 구비하고,
서로 대향하는 상기 게이트 전극의 저면과 상기 제1 채널 영역의 상면의 간격은, 서로 대향하는 상기 게이트 전극의 상면과 상기 제2 채널 영역의 저면의 간격보다 넓다.
또한, 일 실시 형태에 따른 표시 장치는,
제1 영역과, 제2 영역과, 상기 제1 영역과 상기 제2 영역 사이에 위치한 제1 채널 영역을 갖는 제1 반도체층과,
상기 제1 반도체층의 제1 채널 영역 상에 형성된 제1 절연막과,
상기 제1 절연막 상에 형성되고 상기 제1 채널 영역과 대향한 게이트 전극과,
상기 게이트 전극 상에 형성된 제2 절연막과,
상기 제2 절연막 상에 형성되고, 상기 제1 반도체층에 대향하고, 상기 제1 영역에 전기적으로 접속된 제3 영역과, 상기 제2 영역에 전기적으로 접속된 제4 영역과, 상기 제3 영역과 상기 제4 영역 사이에 위치하고 상기 게이트 전극과 대향한 제2 채널 영역을 갖는 제2 반도체층과,
상기 제2 반도체층의 상방에 위치하고, 상기 제3 영역에 접한 제1 전극과,
상기 제2 반도체층의 상방에 위치하고, 상기 제1 전극에 간격을 두고, 상기 제4 영역에 접한 제2 전극을 구비한 박막 트랜지스터를 구비하고,
상기 게이트 전극은, 상기 제1 채널 영역과 대향한 저면과, 상기 제2 채널 영역과 대향하고 상기 저면의 면적보다 작은 면적을 가진 상면을 구비하고, 순(順)테이퍼 형상으로 형성되어 있다.
이하, 본 발명의 일 실시 형태에 대해서, 도면을 참조하면서 설명한다. 또한, 개시는 어디까지나 일례에 지나지 않고, 당업자에 있어서, 발명의 주지를 유지한 적시 변경에 대하여 용이하게 상도할 수 있는 것에 대해서는, 당연히 본 발명의 범위에 함유되는 것이다. 또한, 도면은, 설명을 보다 명확하게 하기 위해서, 실제의 형태에 비하여, 각 부의 폭, 두께, 형상 등에 대하여 모식적으로 표현되는 경우가 있지만, 어디까지나 일례이며, 본 발명의 해석을 한정하는 것이 아니다. 또한, 본 명세서와 각 도면에 있어서, 기출된 도면에 대하여 전술한 것과 동일하거나 또는 유사한 기능을 발휘하는 구성 요소에는 동일한 참조 부호를 붙이고, 중복되는 상세한 설명을 적절히 생략하는 경우가 있다.
도 1은, 본 실시 형태에 따른 표시 장치의 구성 및 등가 회로를 도시하는 개략 평면도이다. 여기에서는, 박막 트랜지스터를 갖는 표시 장치로서, 액정 표시 장치를 예로 들어 설명한다.
도 1에 도시한 바와 같이, 표시 장치(1)는 화상을 표시하는 액티브 에리어(표시 영역) ACT와, 액티브 에리어 ACT의 외측의 프레임 영역(비표시 영역)을 구비하고 있다. 표시 장치(1)는 액정 표시 패널 PLN을 구비하고 있다. 액정 표시 패널 PLN은, 어레이 기판 AR이나, 후술하는 대향 기판 및 액정층을 구비하고 있다. 액티브 에리어 ACT에 있어서, 어레이 기판 AR은, n개의 게이트선 G(G1 내지 Gn), n개의 보조 용량선 C(C1 내지 Cn), m개의 소스선 S(S1 내지 Sm) 및 m×n개의 매트릭스 형상의 화소 PX를 구비하고 있다. 각 화소 PX는, 이웃하는 2개의 게이트선 G와 이웃하는 2개의 소스선 S에 의해 구획되어 있다.
게이트선 G 및 보조 용량선 C는, 제1 방향 X에 대략 평행하게 연장하고 있다. 또한, 게이트선 G 및 보조 용량선 C는, 반드시 직선적으로 연장하고 있지 않아도 된다. 이들 게이트선 G 및 보조 용량선 C는, 제2 방향 Y로 교대로 배열되어 있다. 소스선 S는, 제2 방향 Y로 대략 평행하게 연장하고 있다. 소스선 S는, 게이트선 G 및 보조 용량선 C와 대략 직교하고 있다. 또한, 소스선 S는, 반드시 직선적으로 연장하고 있지 않아도 된다. 또한, 게이트선 G, 보조 용량선 C 및 소스선 S는, 그들의 일부가 굴곡되어 있어도 된다. 게이트선 G, 소스선 S 및 보조 용량선 C는, 예를 들어, 몰리브덴, 크롬, 텅스텐, 알루미늄, 구리, 티타늄, 니켈, 탄탈륨, 은 또는 이들의 합금에 의해 형성되어 있으나, 특별히 한정되는 것은 아니며, 기타의 금속이나 합금, 또는 이들의 적층막으로 형성되어 있어도 된다.
각 게이트선 G는, 액티브 에리어 ACT의 외부까지 연장하고, 게이트 드라이버 GD에 접속되어 있다. 각 소스선 S는, 액티브 에리어 ACT의 외부까지 연장하고, 소스 드라이버 SD에 접속되어 있다. 각 보조 용량선 C는, 액티브 에리어 ACT의 외부까지 연장하고, 보조 용량 전압이 인가되는 전압 인가부 VCS와 전기적으로 접속되어 있다.
각 화소 PX는, 제1 박막 트랜지스터 TR1, 화소 전극 PE, 공통 전극 CE, 유지 용량 CS를 구비하고 있다. 화소 전극 PE는, 제1 박막 트랜지스터 TR1을 통하여 소스선 S와 전기적으로 접속되어 있다. 공통 전극 CE는 화소 전극 PE와 대향하고 있다. 공통 전극 CE는 액티브 에리어 ACT의 외부에 구비된 급전부 VCOM과 전기적으로 접속되어 있다. 유지 용량 CS는 화소 전극 PE에 전기적으로 접속되어 있다.
제1 박막 트랜지스터 TR1은, 게이트 드라이버 GD로부터 게이트선 G를 경유하여 부여되는 제어 신호에 의해, 도통 상태(온) 또는 비도통 상태(오프)로 전환될 수 있다. 소스 드라이버 SD로부터 출력되는 영상 신호는, 소스선 S 및 도통 상태의 제1 박막 트랜지스터 TR1을 경유하여 대응하는 화소 전극 PE에 부여된다. 코먼 전위에 설정되는 공통 전극 CE와 화소 전극 PE 간의 전위차에 의해 액정층에 인가되는 전압이 제어된다.
유지 용량 CS는, 액정층에 인가되는 전압을 일정 기간 유지하는 것이며, 절연층을 개재하여 대향하는 한 쌍의 전극을 포함하고 있다. 예를 들어, 유지 용량 CS에 있어서, 한쪽의 전극은 보조 용량선 C의 일부 또는 보조 용량선 C와 전기적으로 접속된 보조 전극이며, 다른쪽의 전극은 화소 전극 PE에 접속된 보조 대향 전극이다.
게이트 드라이버 GD 및 소스 드라이버 SD는, 프레임 영역에 형성되어 있다. 게이트 드라이버 GD 및 소스 드라이버 SD는, 각각 스위칭 소자로서 기능하는 복수의 제2 박막 트랜지스터 TR2를 구비하고 있다.
도 2는, 본 실시 형태에 따른 표시 장치(1)(어레이 기판 AR)의 일부를 개략적으로 도시하는 단면도로서, 박막 트랜지스터 TR을 도시하는 도면이다. 또한, 여기에서는, 어레이 기판 AR 중, 설명에 필요한 주요부만을 도시하고 있다.
도 1에 도시한 제1 박막 트랜지스터 TR1 및 제2 박막 트랜지스터 TR2 중 적어도 한쪽의 박막 트랜지스터는, 도 2에 도시하는 박막 트랜지스터 TR로 형성되어 있다. 본 실시 형태에 있어서, 상술한 제1 박막 트랜지스터 TR1 및 제2 박막 트랜지스터 TR2의 양쪽 모두 박막 트랜지스터 TR로 형성되어 있다.
도 2에 도시한 바와 같이, 박막 트랜지스터 TR은, 어레이 기판 AR의 제1 절연 기판(10)의 주면의 상방에 형성되고, 스위칭 소자로서 기능한다. 박막 트랜지스터 TR은, 제1 반도체층(12), 제1 절연막(14), 게이트 전극 WG, 제2 절연막(16), 제2 반도체층(18) 및 저저항 배선(20A, 20B)을 구비하고 있다.
제1 절연 기판(10)은 유리, 수지 등의 광투과성 및 절연성을 갖는 재료로 형성되어 있다. 제1 절연 기판(10)의 주면의 평탄화, 제1 절연 기판으로부터의 불순물확산 방지 등을 목적으로, 제1 절연 기판(10) 상에 하지 보호막(절연막)이 형성되어 있어도 된다. 여기서, 제1 절연 기판(10)의 주면은, 서로 직교하는 제1 방향 X와 제2 방향 Y로 규정되는 X-Y 평면과 평행한 면이다. 제3 방향 Z는, 제1 절연 기판(10)의 주면 법선 방향이며, 제1 방향 X 및 제2 방향 Y에 각각 수직인 방향이다.
제1 반도체층(12)은 제1 절연 기판(10)의 주면의 상방에 형성되어 있다. 이로 인해, 제1 반도체층(12)은 제1 절연 기판(10)의 주면에 접하고 있어도 되고, 또는 상기 주면으로부터 이격되어서 위치하고 있어도 된다. 후자의 경우, 상기 주면과 제1 반도체층(12) 사이에는 하지 보호막이 개재되어 있다. 제1 반도체층(12)은 제1 영역(12A), 제2 영역(12B) 및 제1 채널 영역(12C)을 구비하고 있다. 제1 채널 영역(12C)은, 제1 절연 기판(10)의 주면을 따른 방향에서 제1 영역(12A)과 제1 영역(12B) 사이에 위치하고 있다. 제1 채널 영역(12C)은, 게이트 전극 WG와 대향한 상면(12Ca)을 구비하고 있다. 제1 및 제2 영역(12A, 12B)의 한쪽이 소스 영역으로서 기능하고, 제1 및 제2 영역(12A, 12B)의 다른쪽이 드레인 영역으로서 기능하고 있다. 제1 영역(12A) 및 제1 영역(12B)은, 제1 채널 영역(12C)에 비하여 저저항화되어 있다. 제1 반도체층(12) 및 제2 반도체층(18)은 아몰퍼스 실리콘, 폴리실리콘, 유기물 반도체, 산화물 반도체 등의 반도체로 형성되어 있다. 본 실시 형태에 있어서, 제1 반도체층(12) 및 제2 반도체층(18)은 산화물 반도체로 형성되어 있다.
제1 절연막(14)은 적어도 제1 채널 영역(12C) 상에 형성되어 있다. 본 실시 형태에 있어서, 제1 절연막(14)은 제1 채널 영역(12C) 상에만 형성되어 있다. 제1 절연막(14) 및 제2 절연막(16)은 각각 게이트 절연막으로서 기능하기 때문에, 박막이어도 단락 등의 결함이 발생하기 어려운 무기 재료로 형성되는 것이 바람직하다. 이러한 무기 재료는, 예를 들어, 실리콘 산화물이나 실리콘 질화물 등을 들 수 있지만, 특별히 한정되는 것은 아니라, 알루미늄이나 하프늄이나 이트륨 등의 산화물 재료나, 이들의 적층막이어도 된다.
여기에서는, 제1 채널 영역(12C)은, 제1 절연막(14)이 중첩된 중첩 영역이다. 제1 영역(12A) 및 제2 영역(12B)은, 제1 절연막(14)으로부터 벗어난 비중첩 영역이다. 제1 영역(12A) 및 제2 영역(12B)의 환원성 원소 농도는, 제1 채널 영역(12C)의 환원성 원소 농도보다 높다.
게이트 전극 WG는, 제1 절연막(14) 상에 형성되어 있다. 게이트 전극 WG는, 제1 채널 영역(12C)의 상면(12Ca)과 대향한 저면 WGb와, 제2 반도체층(18)과 대향한 상면 WGa를 구비하고 있다. 저면 WGb의 일 변은 제1 영역(12A)과 제1 채널 영역(12C)의 경계와 제3 방향 Z에 대향하고, 저면 WGb의 다른 일 변은 제2 영역(12B)과 제1 채널 영역(12C)의 경계와 제3 방향 Z에 대향하고 있다. 즉, 제1 채널 영역(12C)의 제1 채널 길이 L1은, 저면 WGb의 대향하는 한 쌍의 변 사이의 거리에 상당한다. 게이트 전극 WG는 순테이퍼 형상으로 형성되어 있다. 게이트 전극 WG는, 도시하지 않은 영역에서 게이트선 G와 전기적으로 접속되어 있다. 예를 들어, 게이트 전극 WG 및 게이트선 G는, 동일 레벨의 층에서, 동일 재료로 일체적으로 형성되어도 된다.
제2 절연막(16)은 적어도 게이트 전극 WG 상에 형성되어 있다. 이 실시 형태에 있어서, 제2 절연막(16)은 제1 절연 기판(10), 제1 반도체층(12) 및 게이트 전극 WG 상에 형성되고, 절연막(14)의 측면을 덮고 있다. 제2 절연막(16)에는, 제1 영역(12A)과 대향한 영역에 제1 콘택트홀 CH1이 형성되어 있다. 또한, 제2 절연막(16)에는, 제2 영역(12B)과 대향한 영역에 제2 콘택트홀 CH2가 형성되어 있다. 제1 콘택트홀 CH1 및 제2 콘택트홀 CH2는, 제3 방향 Z를 따른 방향으로 연장되고, 제2 절연막(16)을 관통하고 있다. 제1 콘택트홀 CH1은, 제1 영역(12A)의 일부를 제2 절연막(16)의 외측에 노출시키고, 제2 콘택트홀 CH2는, 제2 영역(12B)의 일부를 제2 절연막(16)의 외측에 노출시키고 있다.
제2 반도체층(18)은 제2 절연막(16) 상에 형성되고, 제1 반도체층(12)과 대향하고 있다. 제2 반도체층(18)은 제1 영역(12A)과 전기적으로 접속된 제3 영역(18A), 제2 영역(12B)과 전기적으로 접속된 제4 영역(18B) 및 제2 채널 영역(18C)을 구비하고 있다. 이 실시 형태에 있어서, 제3 영역(18A)은, 제1 콘택트홀 CH1을 통하여 제1 영역(12A)에 접하고 있다. 제4 영역(18B)은, 제2 콘택트홀 CH2를 통하여 제2 영역(12B)에 접하고 있다. 제2 채널 영역(18C)은, 제1 절연 기판(10)의 주면을 따른 방향에서 제3 영역(18A)과 제4 영역(18B) 사이에 위치하고 있다. 제2 채널 영역(18C)은, 게이트 전극 WG의 상면 WGa와 대향한 저면(18Cb)을 구비하고 있다. 제3 및 제4 영역(18A, 18B)의 한쪽이 소스 영역으로서 기능하고, 제3 및 제4 영역(18A, 18B)의 다른쪽이 드레인 영역으로서 기능하고 있다. 본 실시 형태에 있어서, 제1 채널 영역(12C)의 제1 채널폭과, 제2 채널 영역(18C)의 제2 채널폭은 동일하다.
저저항 배선(20A)은, 제2 반도체층(18)의 상방에 위치하고, 제3 영역(18A)에 접하고 있다. 이 실시 형태에 있어서, 저저항 배선(20A)은, 제2 절연막(16) 및 제2 반도체층(18) 상에 형성되어 있다. 저저항 배선(20A)의 일단부는, 상면 WGa에 대향하고, 제3 영역(18A)과 제2 채널 영역(18C)의 경계에 대향하고 있다. 저저항 배선(20B)은, 제2 반도체층(18)의 상방에 위치하고, 제4 영역(18B)에 접하고 있다. 이 실시 형태에 있어서, 저저항 배선(20B)의 일단부는, 상면 WGa에 대향하고, 제4 영역(18B)과 제2 채널 영역(18C)의 경계에 대향하고 있다. 즉, 제2 채널 영역(18C)의 제2 채널 길이 L2는, 대향하는 저저항 배선(20A)의 일단부로부터 저저항 배선(20B)의 일단부까지의 거리에 상당한다.
저저항 배선(20A)은 박막 트랜지스터 TR의 제1 전극으로서 기능하고, 저저항 배선(20B)은 박막 트랜지스터 TR의 제2 전극으로서 기능하고 있다. 저저항 배선(20A, 20B)의 한쪽은 소스 전극으로서 기능하고, 저저항 배선(20A, 20B)의 다른쪽은 드레인 전극으로서 기능한다. 예를 들어, 저저항 배선(20A)이 소스 전극으로서 기능하는 경우, 저저항 배선(20A)과 전기적으로 접속된 제1 영역(12A) 및 제3 영역(18A)은, 모두 소스 영역으로서 기능한다. 이러한 경우, 저저항 배선(20B)은 드레인 전극으로서 기능하고, 저저항 배선(20B)과 전기적으로 접속된 제2 영역(12B) 및 제4 영역(18B)은, 모두 드레인 영역으로서 기능한다. 게이트 전극 WG, 저저항 배선(20A) 및 저저항 배선(20B)은, 금속으로서, 예를 들어, 몰리브덴, 텅스텐, 알루미늄, 티타늄, 구리, 또는 이들의 합금에 의해 형성되어 있다.
상기한 바와 같이 박막 트랜지스터 TR은, 제1 반도체층(12)과 게이트 전극 WG에 의해 톱 게이트형 박막 트랜지스터의 구조를 취하고, 제2 반도체층(18)과 게이트 전극 WG에 의해 보텀 게이트형 박막 트랜지스터의 구조를 취한다. 즉, 본 실시 형태의 박막 트랜지스터 TR은, 더블채널 구조의 박막 트랜지스터이며, 톱 게이트형 박막 트랜지스터와 보텀 게이트형 박막 트랜지스터가 게이트 전극 WG를 공용하고 있다. 예를 들어, 게이트 전극 WG에, 박막 트랜지스터 TR의 역치 전압 Vth 이상의 게이트 전압 Vg가 인가되면, 저저항 배선(20A)과 저저항 배선(20B)의 전위차에 따라, 저저항 배선(20A)과 저저항 배선(20B) 사이에서 드레인 전류 Id가 흐르기 시작한다. 이때의 드레인 전류 Id를 온 전류라고 한다.
본 실시 형태에서는, 제1 반도체층(12)과 제2 반도체층(18)은 병렬로 접속되어 있기 때문에, 드레인 전류 Id는, 제2 반도체층(18)에 흐르는 제2 드레인 전류 Id2와, 제1 반도체층(12)에 흐르는 제1 드레인 전류 Id1의 합이다. 제1 반도체층(12)과 제2 반도체층(18)은, 동일 레벨의 층에 나란히 설치되어 있는 것이 아니고, 제3 방향 Z에 대향하여 설치되어 있다. 이러한 구조의 박막 트랜지스터 TR에서는, 박막 트랜지스터 TR의 점유 면적의 축소를 도모하면서, 충분한 채널폭을 확보할 수 있다. 즉, 박막 트랜지스터 TR의 점유 면적의 축소를 도모하면서, 온 전류의 증대를 도모할 수 있다. 또는, 박막 트랜지스터 TR의 점유 면적을 변경하는 일 없이, 채널폭을 증대시킬 수 있다.
이러한 박막 트랜지스터 TR을 제1 박막 트랜지스터 TR1에 적용함으로써, 화소 PX의 개구율의 향상에 기여할 수 있다. 또한, 박막 트랜지스터 TR을 제2 박막 트랜지스터 TR2에 적용함으로써, 소스 드라이버 SD 및 게이트 드라이버 GD의 소형화(점유 면적의 축소)에 기여할 수 있고, 나아가서는 프레임폭 협소화(프레임 영역의 축소)에 기여할 수 있다.
저저항 배선(20A, 20B)은, 제2 반도체층(18) 상에 형성된 금속막을 패터닝함으로써 형성된다. 제2 반도체층(18)에 있어서, 저저항 배선(20A, 20B)에 대향하고 있지 않은 영역이 제2 채널 영역(18C)이 된다. 따라서, 패터닝의 어긋남에 의해, 제2 채널 영역(18C)과 게이트 전극 WG의 상대적인 위치가 어긋날 우려가 있다. 저면(18Cb)이 상면 WGa와 대향하는 면적이 일정하지 않을 경우, 이러한 박막 트랜지스터 TR은 성능에 변동이 발생하게 된다. 따라서, 저저항 배선(20A)의 일단부가 상면 WGa에 대향하고, 또한 저저항 배선(20B)의 일단부가 상면 WGa에 대향함으로써 패터닝이 다소 어긋났다고 해도, 저면(18Cb)의 전체를 상면 WGa에 대향시킬 수 있다. 따라서, 본 실시 형태에 따르면, 박막 트랜지스터 TR의 성능의 변동을 억제할 수 있다.
또한, 본 실시 형태에 있어서, 게이트 전극 WG는 순테이퍼 형상으로 형성되어 있다. 즉, 제1 채널 길이 L1은, 제2 채널 길이 L2보다 길다(L2<L1). 이러한 구조 시에, 제1 반도체층(12)이 구성하는 톱 게이트형 박막 트랜지스터의 역치 전압 Vth1이, 제2 반도체층(18)이 구성하는 보텀 게이트형 박막 트랜지스터의 역치 전압 Vth2에 비하여, 플러스 전압 방향으로 시프트하고 있는 경우가 많다.
따라서, 본 실시 형태에 있어서, 상면(12Ca)과 저면 WGb 사이의 제3 방향 Z에 평행한 방향의 간격 T14는, 상면 WGa와 저면(18Ca) 사이의 제3 방향 Z에 평행한 방향의 간격 T16보다 넓다. 제1 반도체층(12)이 구성하는 톱 게이트형 박막 트랜지스터의 온 전류의 값이, 제2 반도체층(18)이 구성하는 보텀 게이트형 박막 트랜지스터의 온 전류의 값보다 높으면, 험프 특성을 갖고 설계상 사용하기 어려운 박막 트랜지스터 TR이 되기 때문에, 상기와 같이 T16<T14로 하고 있다. 따라서, 본 실시 형태의 박막 트랜지스터 TR의 구성에 의하면, 박막 트랜지스터 TR의 성능 변동을 억제할 수 있다.
그런데, 제1 드레인 전류 Id1은, 제2 드레인 전류 Id2에 비하여 복잡한 경로를 따라 간다. 제1 드레인 전류 Id1은, 제2 반도체층(18) 및 제1 반도체층(12)을 제3 방향 Z로 흐르는 때에 저항을 받는다. 또한, 제2 반도체층(18)과 제1 반도체층(12)의 계면에 흐르는 때에 접촉 저항을 받는다. 따라서, 온 전류가 제2 반도체층(18)에 우선적으로 흐르는 구조를 취함으로써 저항에 의한 손실을 억제할 수 있다.
표시 장치(1)는 백라이트 유닛을 구비하고 있는 경우가 있다. 백라이트 유닛은, 제1 절연 기판(10)의 주면과는 반대의 외면에 대향하고 있다. 이 경우, 제1 반도체층(12)은 백라이트 유닛으로부터의 광의 조사를 받아, 특성이 변동되는 경우가 있다. 일례를 들면, 채널부에 광이 조사된 상태에서 트랜지스터를 비도통 상태로 하는 게이트 바이어스 전압(부 바이어스)이 인가될 때의 스트레스에 수반하여, 역치 전압 Vth가 마이너스 시프트한다. 이것은, 박막 트랜지스터 TR의 오작동의 원인이 된다. 제1 채널 영역(12C)은, 제2 채널 영역(18C)보다 채널 길이가 길고, 역치 전압 Vth가 보다 플러스측에 있기 때문에, 다소의 마이너스 시프트가 발생했다고 해도 영향은 작다. 또한, 제2 채널 영역(18C)은, 제1 반도체층(12)과 게이트 전극 WG가 백라이트 유닛으로부터의 광을 차광하기 때문에, 채널 길이가 짧아도 광 누설 전류의 상기 원인에 수반하는 역치 전압 Vth의 마이너스 시프트가 발생하기 어렵다. 따라서, 상면 WGa의 한 쌍의 변이 저면 WGb에 대향하고 있는 구조에서는, 박막 트랜지스터 TR의 오작동을 억제할 수 있다.
제1 반도체층(12) 및 제2 반도체층(18)은 산화물 반도체로 형성하는 편이 바람직하다. 이러한 산화물 반도체로서는, 인듐, 갈륨, 또는 아연 중 어느 하나를 적어도 포함하는 산화물이 적절하게 사용된다. 산화물 반도체의 대표적인 예로서는, 예를 들어, 산화인듐갈륨아연(IGZO), 산화인듐갈륨(IGO), 인듐아연 산화물(IZO), 아연주석 산화물(ZnSnO) 및 아연 산화물(ZnO) 등을 들 수 있다. 이러한 산화물 반도체를 포함하는 반도체층은, 아몰퍼스 실리콘을 포함하는 반도체층과 비교하여 고이동도를 실현할 수 있다. 또한, 이러한 산화물 반도체를 포함하는 반도체층은, 폴리실리콘을 포함하는 반도체층과 비교하여, 저온에서 대면적에 걸쳐서 균일하게 성막할 수 있어, 제조 비용의 저감을 도모할 수 있다. 또한, 제1 반도체층(12)과 제2 반도체층(18)이 동일 또는 유사한 조성의 산화물 반도체로 형성됨으로써, 제2 영역(12B)과 제4 영역(18B)의 계면 및 제1 영역(12A)과 제3 영역(18A)의 계면의 접촉 저항의 저감을 도모할 수 있다. 또한, 상기 산화물 반도체 중에서도, 산화인듐갈륨아연이 접촉 저항, 이동도 및 투명성의 관점에서 바람직하다.
도 3은, 본 실시 형태의 박막 트랜지스터 TR 및 비교예의 박막 트랜지스터에 있어서의, 게이트 전압(Vg)에 대한 드레인 전류(Id)의 변화를 그래프로 도시하는 도면이다.
도 3에 도시한 바와 같이, 횡축 x1은, 게이트 전압 Vg를 나타내고 있다. 좌측의 종축 y1은, 드레인 전류 Id(대수 표기)를 나타내고 있다. 우측의 종축 y2는, 드레인 전류 Id(선형 표기)를 나타내고 있다. 그래프 A1 및 그래프 A2는, 본 실시 형태의 박막 트랜지스터 TR의 드레인 전류 Id-게이트 전압 Vg의 특성을 나타내고 있다. 이들 그래프는, 제1 채널 영역(12C)의 제1 채널 길이 L1과 제2 채널 영역(18C)의 제2 채널 길이 L2의 비를 5:3으로 하여, 박막 트랜지스터 TR의 성능을 시뮬레이션한 결과이다. 그래프 B1 및 그래프 B2는, 비교예의 박막 트랜지스터의 드레인 전류 Id-게이트 전압 Vg의 특성을 나타내고 있다. 이 비교예의 박막 트랜지스터는, 본 실시 형태의 구성으로부터 제1 반도체층(12)이 구성하는 톱 게이트형 박막 트랜지스터 구조를 제외한 박막 트랜지스터이다. 그래프 A1 및 그래프 B1은, 게이트 전압 Vg에 대한 드레인 전류 Id(대수 표기)의 플롯을 나타내고 있고, 값은 종축 y1을 따른다. 또한, 그래프 A2 및 그래프 B2는 게이트 전압 Vg에 대한 드레인 전류 Id(선형표기)의 플롯을 나타내고 있고, 값은 종축 y2를 따른다.
그래프 A1과 그래프 B1을 보면, 박막 트랜지스터 TR의 역치 전압 Vth는 비교예의 박막 트랜지스터 역치 전압으로부터 상승하고 있지 않다. 이것은, 박막 트랜지스터 TR이, 제2 역치 전압 Vth2를 역치 전압 Vth로 하여 동작하고 있는 것을 나타내고 있다. 즉, 이러한 박막 트랜지스터 TR에 있어서, 게이트선 G 및 게이트 전극 WG에의 부하는 증가하고 있지 않다. 또한 그래프 A1은, 험프 특성을 나타내지 않고 있다. 그래프 A2와 그래프 B2를 보면, 박막 트랜지스터 TR의 드레인 전류는, 비교예의 박막 트랜지스터 드레인 전류의 대략 1.6배가 되어 있다. 또한, 제1 채널 영역(12C)의 채널폭은 제2 채널 영역(18C)의 채널폭과 동일하지만, 제1 채널 영역(12C)의 제1 채널 길이 L1은 제2 채널 영역(18C)의 제2 채널 길이 L2와 동일하지 않기 때문에, 상기와 같이 드레인 전류가 대략 1.6배가 되고, 2배로는 되어 있지 않다. 상기 것으로부터, 고성능 또한 특성 변동이 억제된 박막 트랜지스터 TR이 얻어지고 있다.
다음으로 박막 트랜지스터의 제조 공정에 대해서, 도 4부터 도 7을 이용하여 설명한다. 도 4 내지 도 7은, 본 실시 형태의 박막 트랜지스터 TR의 제조 방법을 설명하기 위한 개략 단면도이다.
도 4에 도시한 바와 같이, 박막 트랜지스터 TR의 제조가 개시되면, 먼저, 제1 절연 기판(10) 상에 스퍼터링법 등을 사용하여, 예를 들어 IGZO 등의 산화물 반도체막을 성막한다. 그 후, 이 산화물 반도체막을 섬 형상으로 패터닝하여, 제1 산화물 반도체층 CO1이 형성된다.
도 5는, 게이트 전극 WG의 형성까지를 행한 상태를 도시하고 있다. 도 5에 도시한 바와 같이, 계속해서, 제1 절연 기판(10) 및 제1 산화물 반도체층 CO1 상에 절연막을 성막한다. 또한 이 절연막 상에 금속막을 성막한다. 이들 절연막이나 금속막은, 예를 들어, 스퍼터링법이나 플라즈마 CVD(Chemical Vapor Deposition)법 등에 의해 성막된다. 이 후, 이들 절연막 및 금속막은, 일괄하여 섬 형상으로 패터닝되어, 절연막으로부터 제1 절연막(14)이 형성되고, 금속막으로부터 게이트 전극 WG가 형성된다. 그 후, 제1 절연막(14)을 마스크로 하여, 제1 산화물 반도체층 CO1의 저저항화 처리를 행해도 된다. 예를 들어, 노출된 제1 산화물 반도체층 CO1에, 수소 플라즈마 처리 등의 환원성 가스 플라즈마 처리를 실시한다. 이에 의해, 노출된 제1 산화물 반도체층 CO1은, 환원성의 수소 플라즈마에 의해 환원되어, 저저항화된다. 제1 절연막(14)에 의해 마스크된 영역의 제1 산화물 반도체층 CO1은, 환원되지 않기 때문에, 비교적 고저항의 상태가 유지된다. 이 결과, 제1 산화물 반도체층 CO1로부터 제1 반도체층(12)이 형성된다. 저저항화 처리의 방법은, 특별히 한정되는 것은 아니라, UV 광조사에 의한 환원 등, 적절히 선택할 수 있다.
이러한 공정에 있어서, 절연막의 패터닝과 제1 산화물 반도체층 CO1의 저저항화를 동시에 행할 수도 있다. 구체적으로는, 절연막을, 플라즈마 건식 에칭의 일종인 반응성 이온 에칭(RIE)으로 패터닝한다. 이때, 에칭 가스로서, 예를 들어, 환원성의 불소나 수소를 포함하는 가스를 사용한다. 이러한 에칭 가스는, 예를 들어, 사불화 메탄(CF4) 및 산소의 혼합 가스, 또는 퍼플루오로 시클로부탄(C4F8), 수소 및 아르곤의 혼합 가스를 들 수 있다. 이 결과, 절연막 및 금속막의 패터닝 시에, 불소 플라즈마나 수소 플라즈마에 의해 제1 산화물 반도체층 CO1이 환원된다. 이러한 건식 에칭에 사용하는 가스에서는 충분히 제1 산화물 반도체층 CO1을 저저항화할 수 없을 가능성이 있다. 그러나, 건식 에칭 시에 보조적으로 제1 산화물 반도체층 CO1을 저저항화해 둠으로써, 이후에 실시하는 저저항화 처리의 부담을 경감할 수 있다.
도 6은, 제2 산화물 반도체층 CO2의 형성까지 행한 상태를 도시하고 있다. 도 6에 도시한 바와 같이, 게이트 전극 WG를 형성한 후, 제1 절연 기판(10), 제1 반도체층(12) 및 게이트 전극 WG를 덮도록(다 매립), 제1 절연 기판(10) 상에 제2 절연막(16)을 플라즈마 CVD법 등에 의해 성막한다. 그 후, 제2 절연막(16)에, 제1 콘택트홀 CH1 및 제2 콘택트홀 CH2를 형성한다. 계속해서, 제2 절연막(16) 상, 제1 콘택트홀 CH1의 내부 및 제2 콘택트홀 CH2의 내부에, IGZO 등의 금속 산화물을 성막한다. 그 후, 이 금속 산화물을 섬 형상으로 패터닝하여, 제1 반도체층(12)에 대향하는 영역에 제2 산화물 반도체층 CO2를 형성한다.
본 실시예에서는, 제1 산화물 반도체층 CO1 및 제2 산화물 반도체층 CO2의 형성을 위하여 포토리소그래피법이 사용된다. 이 경우, 제1 산화물 반도체층 CO1과 제2 산화물 반도체층 CO2의 형성을 위해서, 동일한 포토마스크를 사용하는 것이 가능하다. 즉, 제1 산화물 반도체층 CO1 및 제2 산화물 반도체층 CO2의 형성을 위하여 사용하는 포토마스크를 공용할 수 있기 때문에, 제조 비용의 저감에 기여할 수 있다. 또한, 제1 산화물 반도체층 CO1과 제2 산화물 반도체층 CO2는, 사이즈(면적)에 관하여 일치(대략 일치)한다.
도 7은, 저저항 배선(20A, 20B)의 형성까지 행한 상태를 도시하고 있다. 도 7에 도시한 바와 같이, 계속해서, 금속막을 제2 절연막(16) 및 제2 산화물 반도체층 CO2 상에 성막한다. 그 후, 금속막은 게이트 전극 WG에 대향하는 영역에서 분단하도록 패터닝되어, 저저항 배선(20A, 20B)을 형성한다. 제2 산화물 반도체층 CO2는, 저저항 배선(20A, 20B)에 덮여 있지 않은 부분이 제2 채널 영역(18C)을 형성한다. 제2 산화물 반도체층 CO2에 있어서, 저저항 배선(20A)에 접한 영역이 제3 영역(18A)을 형성하고, 제2 전극(20B)에 접한 영역이 제4 영역(18B)을 형성한다. 이 결과, 제3 영역(18A), 제2 채널 영역(18C) 및 제4 영역(18B)을 가진 제2 반도체층(18)이 형성된다.
이어서, 본 실시 형태의 실시예에 관한 표시 장치(1)에 대하여 설명한다. 본 실시예에 있어서, 박막 트랜지스터 TR을 제1 박막 트랜지스터 TR1에 적용하고 있다. 도 8은, 본 실시예에 관한 표시 장치의 액정 표시 패널 PLN을 도시하는 개략 단면도이다.
도 8에 도시한 바와 같이, 액정 표시 패널 PLN은, FFS(Fringe Field Switching) 방식을 채용하고 있다. 그러나, 본 발명에 있어서의 액정 표시 패널의 구동 방식은, 특별히 한정되는 것은 아니라 다양하게 변형 가능하고, FFS 방식 이외의 IPS(In-Plane Switching) 방식, TN(Twist Nematic) 방식, VA(Vartical Alignment) 방식 등이어도 된다. 이러한 액정 표시 패널 PLN은, 어레이 기판 AR 외에, 대향 기판 CT 및 액정층 LQ를 구비하고 있다.
어레이 기판 AR은, 상술한 부재 외에, 제3 절연막(22), 제4 절연막(24), 공통 전극 CE, 제5 절연막(26), 화소 전극 PE 및 제1 배향막 AL1을 더 구비하고 있다.
제3 절연막(22)은 제2 절연막(16), 제2 채널 영역(18C), 저저항 배선(20A) 및 저저항 배선(20B) 상에 형성되어 있다. 제3 절연막(22)은 제2 채널 영역(18C)을 산화·환원 물질로부터 보호하기 위하여 형성된다. 따라서, 제3 절연막(22)은 예를 들어 산소나 일산화탄소 등의, 산화성 물질이나 환원성 물질의 투과율이 낮은 재료가 적절하게 사용된다.
제4 절연막(24)은 제3 절연막(22)을 덮고 있다. 제4 절연막(24)은 평탄화 막으로서 기능함으로써, 어레이 기판 AR의 표면의 요철을 저감할 수 있다. 따라서, 제4 절연막(24)은 예를 들어 아크릴 수지 등의, 후막화에 적합한 유기 재료로 형성하는 편이 바람직하다.
공통 전극 CE는, 제4 절연막(24) 상의, 개구부 AP에 대응하는 영역에 형성되어 있다.
제5 절연막(26)은 제4 절연막(24) 및 공통 전극 CE 상에 형성되어 있다. 제5 절연막(26)은 예를 들어 실리콘 산화물이나 실리콘 질화물 등의, 무기 재료로 형성되어 있다. 그런데, 제3 콘택트홀 CH3이 제2 전극(20B)과 대향하는 영역에 형성되어 있다. 이 제3 콘택트홀 CH3은 제3 절연막(22), 제4 절연막(24) 및 제5 절연막(26) 각각을 관통하는 비아 홀을 포함하고 있다. 이들 비아 홀은, 모두 겹쳐서 배치되어 있다. 이에 의해, 제3 콘택트홀 CH3은, 제5 절연막(26)으로부터 제2 전극(20B)에까지 도달하고 있다.
화소 전극 PE는, 제5 절연막(26) 상 및 제3 콘택트홀 CH3의 내부에 형성되어 있다. 화소 전극 PE는 공통 전극 CE와 대향하고 있다. 화소 전극 PE는, 제3 콘택트홀 CH3에 있어서, 제2 전극(20B)과 전기적으로 접속되어 있다. 화소 전극 PE는, 공통 전극 CE와 대향하는 영역에, 제1 슬릿 SL1, 제2 슬릿 SL2, 제1 부분 전극 PA1 및 제2 부분 전극 PA2를 구비하고 있다. 또한, 슬릿의 수는 2개에 한정되는 것은 아니라, 원하는 개수만큼 형성된다. 화소 전극 PE 및 공통 전극 CE는, 예를 들어, 인듐·주석·산화물(ITO)이나, 인듐·아연·산화물(IZO) 등의 광투과성을 갖는 도전 재료에 의해 형성되어 있으나, 알루미늄이나 텅스텐 등 다른 금속이나 그들의 합금에 의해 형성되어 있어도 된다.
제1 배향막 AL1은, 제5 절연막(26) 및 화소 전극 PE 상에 형성되어 있다.
한편, 대향 기판 CT는, 제2 절연 기판(30), 차광층 BM, 컬러 필터 CF, 오버코트층 OC, 제2 배향막 AL2를 구비하고 있다.
제2 절연 기판(30)은 유리, 수지 등의 광투과성 및 절연성을 갖는 재료에 의해 형성되어 있다.
차광층 BM은, 제2 절연 기판(30) 상에 형성되어 있다. 차광층 BM은, 박막 트랜지스터 TR에 대향하고, 개구부 AP에 대응하는 영역에는 형성되어 있지 않다. 차광층 BM은, 혼색에 의한 표시 품위의 저하를 억제하고, 박막 트랜지스터 TR에서의 외광의 난반사를 방지하기 위하여 설치된다. 이 때문에, 차광층 BM은, 광투과율이 낮고, 반사율이 낮은 소재로 형성된다.
컬러 필터 CF는, 제2 절연 기판 및 차광층 BM 상에 형성되어 있다. 컬러 필터 CF는, 개구부 AP를 투과하는 광을, 예를 들어 적, 녹 및 청으로 착색하기 위하여 설치된다.
오버코트층 OC는 컬러 필터 CF를 덮고 있다. 이 오버코트층 OC는, 컬러 필터 CF의 표면의 요철을 완화하고, 제2 배향막 AL2가 설치되는 면을 평탄하게 하는 역할을 갖고 있다. 또한, 오버코트층 OC는, 컬러 필터 CF로부터 액정층 LQ에의 오염 물질 침입을 방지하는 역할을 담당할 수 있다. 오버코트층 OC는, 예를 들어 에폭시아크릴레이트 등의 투명한 수지로 형성된다.
제2 배향막 AL2는, 오버코트층 OC 상에 형성되어 있다. 제1 배향막 AL1 및 제2 배향막 AL2는, 수평 배향성을 나타내는 재료에 의해 형성되어 있다. 이러한 제1 배향막 AL1 및 제2 배향막 AL2는, 액정층 LQ의 액정 분자를 초기 배향시키기 위한 배향 처리가 이루어져 있다. 배향 처리란, 예를 들어, 러빙이나 광 배향 처리를 들 수 있다.
액정층 LQ는, 어레이 기판 AR의 제1 배향막 AL1과, 대향 기판 CT의 제2 배향막 AL2의 사이에 유지되어 있다. 액정층 LQ의 액정 분자는, 제1 배향막 AL1 및 제2 배향막 AL2에 의해, 배향막의 표면에 대하여 프리틸트하여, 초기 배향되어 있다.
다음으로 액정 표시 패널 PLN의 동작에 대하여 설명한다. 공통 전극 CE와 화소 전극 PE 사이에 전위차가 발생하고 있지 않은 상태, 즉 오프 시에는, 액정층 LQ의 액정 분자는 초기 배향을 유지한다. 이에 비하여 공통 전극 CE와 화소 전극 PE의 사이에 전위차가 발생한 온 시에는, 액정층 LQ의 액정 분자는, 공통 전극 CE와 화소 전극 PE 사이에서 형성되는 전계의 영향을 받아서 배향이 변화한다. 전계는, 부분 전극으로부터 발생하여 U자로 굴곡하고, 슬릿을 통하여 공통 전극 CE로 향한다.
상기와 같은 본 실시 형태의 실시예에 의하면, 특성 변동 및 점유 면적이 작은 박막 트랜지스터를 구비한 표시 장치(1)를 얻을 수 있다. 예를 들어, 액정 표시 패널 PLN의 화소의 개구율을 높일 수 있을 수 있다. 또는, 박막 트랜지스터 TR(제1 박막 트랜지스터 TR1)의 성능 변동에 의한 표시 품위의 저하를 억제할 수 있다. 또는, 소스 드라이버 SD 및 게이트 드라이버 GD의 소형화(점유 면적의 축소)에 기여할 수 있다.
이어서, 본 실시 형태의 변형예 1에 관한 표시 장치(1)에 대하여 설명한다. 본 변형예 1에 있어서도, 박막 트랜지스터 TR을 제1 박막 트랜지스터 TR1에 적용하고 있다. 도 9는, 본 변형예 1에 관한 표시 장치의 액정 표시 패널의 어레이 기판을 도시하는 개략 단면도이다. 또한, 여기에서는, 어레이 기판 AR 중, 설명에 필요한 주요부만을 도시하고 있다.
도 9에 도시한 바와 같이, 어레이 기판 AR은, 제1 절연 기판(10) 상에 도 2에서 도시한 박막 트랜지스터 TR을 구비하고 있다. 화소 전극 PE는 제2 절연막(16) 상에 설치되어 있다. 화소 전극 PE는, 제2 반도체층(18)과 동일 레벨의 층에서 제2 반도체층(18)과 동일 재료로 일체적으로 형성되어 있다. 화소 전극 PE는, 예를 들어, 광투과성을 갖는 도전성의 산화물로 형성되어 있다. 그 경우, 제3 절연막(22)의 성막 후, 어레이 기판 AR을 환원성 가스에 노출하는 등으로 하여, 노출되어 있는 화소 전극 PE에 저저항화 처리를 행해도 된다.
제3 절연막(22)은 저저항 배선(20A, 20B) 및 화소 전극 PE 상에 형성되어 있다. 제3 절연막(22)은 제2 채널 영역(18C)을 덮고, 제1 전극(20A)과 제2 전극(20B)의 일부를 덮고 있다. 층간 용량막(23)은 제2 절연막(16), 화소 전극 PE, 제1 전극(20A), 제2 전극(20B) 및 제3 절연막(22)을 덮고 있다. 공통 전극 CE는, 층간 용량막(23) 상에 형성되고, 화소 전극 PE와 대향하고 있다. 공통 전극 CE는, 개구부 AP에 대응하는 영역에서, 제3 슬릿 SL3, 제4 슬릿 SL4, 제3 부분 전극 PA3, 제4 부분 전극 PA4 및 제5 부분 전극 PA5를 구비하고 있다. 이때, 전계는, 공통 전극 CE로부터 발생하고, 화소 전극 PE로 향한다.
본 변형예 1에 있어서도, 상기 실시예와 동일한 효과가 얻어진다. 또한, 도 8에서 도시한 실시예와 비교하여, 본 변형예 1에서는 제조 공정이 감소하므로, 제조 비용을 억제할 수 있다.
이어서, 본 실시 형태의 변형예 2에 관한 표시 장치(1)에 대하여 설명한다. 본 변형예 2에 있어서도, 박막 트랜지스터 TR을 제1 박막 트랜지스터 TR1에 적용하고 있다. 도 10은, 본 변형예 2에 관한 표시 장치의 액정 표시 패널의 어레이 기판의 개략 단면도이다. 또한, 여기에서는, 어레이 기판 AR 중, 설명에 필요한 주요부만을 도시하고 있다.
도 10에 도시한 바와 같이, 어레이 기판 AR은, 제1 절연 기판(10) 상에 도 2에서 도시한 박막 트랜지스터 TR을 구비하고 있다. 공통 전극 CE는, 제1 절연 기판(10)의 상방에 설치되어 있다. 공통 전극 CE는, 제1 반도체층(12)과 동일 레벨의 층에서 제1 반도체층(12)과 동일 재료로 형성되고, 제1 반도체층(12)에 간격을 두고 위치하고 있다. 공통 전극 CE는, 개구부 AP에 대응하는 영역에 위치하고 있다. 화소 전극 PE는, 제2 절연막(16)을 사이에 두고 공통 전극 CE와 대향하고 있다. 화소 전극 PE는, 제2 반도체층(18)과 동일 레벨의 층에서 제2 반도체층(18)과 동일 재료로 일체적으로 형성되어 있다. 이 경우, 화소 전극 PE는, 예를 들어, 광투과성을 갖는 산화물로 형성되어 있다. 화소 전극 PE는, 개구부 AP에 대응하는 영역에서, 제1 슬릿 SL1, 제2 슬릿 SL2, 제1 부분 전극 PA1 및 제2 부분 전극 PA2를 구비하고 있다. 이때, 전계는, 화소 전극 PE로부터 발생하고, 공통 전극 CE로 향한다.
본 변형예 2에 있어서도, 상기 실시예와 동일한 효과가 얻어진다. 또한, 도 7에서 도시한 실시예나 도 8에서 도시한 변형예 1과 비교하여, 본 변형예 2에서는 제조 공정이 감소하므로, 제조 비용을 억제할 수 있다.
이상 설명한 바와 같이, 본 실시 형태에 따르면, 특성 변동 및 점유 면적이 작은 박막 트랜지스터를 구비한 표시 장치를 얻을 수 있다.
또한, 본 발명의 실시 형태를 설명했지만, 상기 실시 형태는 예로서 제시한 것이며, 발명의 범위를 한정하는 것은 의도하고 있지 않다. 이들 신규 실시 형태는, 기타의 다양한 형태로 실시되는 것이 가능하고, 발명의 요지를 일탈하지 않는 범위에서, 다양한 생략, 치환, 변경을 행할 수 있다. 이들 실시 형태나 그 변형은, 발명의 범위나 요지에 포함됨과 함께, 특허 청구 범위에 기재된 발명과 그 균등한 범위에 포함된다.
예를 들어, 박막 트랜지스터 TR은, 상술한 채널 길이(L1, L2), 채널폭 및 간격 T14, T16 중, 적어도 T16<T14의 관계를 만족하고 있으면 된다. 특성 변동 및 점유 면적이 작은 박막 트랜지스터 TR을 얻을 수 있다. 이 경우, 박막 트랜지스터 TR은, L2≤L1의 관계를 만족하고 있으면 더욱 바람직하다. 한편, 박막 트랜지스터 TR의 채널폭은 특별히 한정되는 것은 아니지만, 제2 채널 영역(18C)의 제2 채널폭이 제1 채널 영역(12C)의 제1 채널폭 이상이면 바람직하다. 또한, 박막 트랜지스터 TR의 채널폭을 확보하는 목적에서는, 제1 채널폭 및 제2 채널폭을 동일하게 하는 편이 바람직하다.
또는, 박막 트랜지스터 TR은, 상술한 채널 길이(L1, L2), 채널폭 및 간격 T14, T16 중, 적어도 L2<L1의 관계를 만족하고 있으면 된다. 게이트 전극 WG는, 저면 WGb와, 저면 WGb의 면적보다 작은 면적을 가진 상면 WGa를 구비하고, 순테이퍼 형상으로 형성되어 있다. 특성 변동 및 점유 면적이 작은 박막 트랜지스터 TR을 얻을 수 있다. 이 경우, 박막 트랜지스터 TR은, T16≤T14의 관계를 만족하고 있으면 더욱 바람직하다. 한편, 박막 트랜지스터 TR의 채널폭은 특별히 한정되는 것은 아니지만, 제2 채널 영역(18C)의 제2 채널폭이 제1 채널 영역(12C)의 제1 채널폭 이상이면 바람직하다. 또한, 박막 트랜지스터 TR의 채널폭을 확보하는 목적에서는, 제1 채널폭 및 제2 채널폭을 동일하게 하는 편이 바람직하다.
또는, 박막 트랜지스터 TR은, 상술한 채널 길이(L1, L2), 채널폭 및 간격 T14, T16 중, 적어도 제2 채널폭이 제1 채널폭을 초과하고 있으면 된다. 특성 변동 및 점유 면적이 작은 박막 트랜지스터 TR을 얻을 수 있다. 이 경우, 박막 트랜지스터 TR은, T16≤T14의 관계를 만족하고 있으면 더욱 바람직하다. 박막 트랜지스터 TR은, L2≤L1의 관계를 만족하고 있으면 더욱 바람직하다.
상술한 실시 형태에서는, 표시 장치로서, 액정 표시 장치를 예로 개시하였다. 그러나, 상술한 실시 형태는, 유기 EL(electroluminescent) 표시 장치, 기타의 자발광형 표시 장치, 또는 전기 영동 소자 등을 갖는 전자 페이퍼형 표시 장치 등, 각종 플랫 패널형 또는 플렉시블형의 표시 장치에 적용 가능하다. 또한, 상술한 실시 형태는, 중소형의 표시 장치로부터 대형의 표시 장치까지, 특별히 한정하지 않고 적용이 가능한 것은 말할 필요도 없다.
상술한 박막 트랜지스터 TR은, 표시 장치 이외의 반도체 장치에 적용 가능하며, 예를 들어, 각종 메모리, 또는 각종 센서에 적용 가능하다.

Claims (20)

  1. 제1 영역과, 제2 영역과, 상기 제1 영역과 상기 제2 영역 사이에 위치한 제1 채널 영역을 갖는 제1 반도체층과,
    상기 제1 반도체층의 제1 채널 영역 상에 형성된 제1 절연막과,
    상기 제1 절연막 상에 형성되고 상기 제1 채널 영역과 대향한 게이트 전극과,
    상기 게이트 전극 상에 형성된 제2 절연막과,
    상기 제2 절연막 상에 형성되고, 상기 제1 반도체층에 대향하고, 상기 제1 영역에 전기적으로 접속된 제3 영역과, 상기 제2 영역에 전기적으로 접속된 제4 영역과, 상기 제3 영역과 상기 제4 영역 사이에 위치하고 상기 게이트 전극과 대향한 제2 채널 영역을 갖는 제2 반도체층과,
    상기 제2 반도체층의 상방에 위치하고, 상기 제3 영역에 접한 제1 전극과,
    상기 제2 반도체층의 상방에 위치하고, 상기 제1 전극에 간격을 두고, 상기 제4 영역에 접한 제2 전극을 구비한 박막 트랜지스터를 구비하고,
    서로 대향하는 상기 게이트 전극의 저면과 상기 제1 채널 영역의 상면의 간격은, 서로 대향하는 상기 게이트 전극의 상면과 상기 제2 채널 영역의 저면의 간격보다 넓은 표시 장치.
  2. 제1항에 있어서, 상기 제1 반도체층 및 제2 반도체층은, 인듐, 갈륨 및 아연 중 어느 하나를 적어도 포함하는 산화물 재료로 형성되어 있는 표시 장치.
  3. 제2항에 있어서, 상기 제1 반도체층 및 제2 반도체층은, 산화인듐갈륨아연인, 표시 장치.
  4. 제2항에 있어서, 상기 제1 채널 영역은 상기 제1 절연막이 중첩된 중첩 영역이며,
    상기 제1 영역 및 제2 영역은 상기 제1 절연막으로부터 벗어난 비중첩 영역이며,
    상기 제1 영역 및 제2 영역의 환원성 원소 농도는, 상기 제1 채널 영역의 환원성 원소 농도보다 높은 표시 장치.
  5. 제1항에 있어서, 상기 제1 전극 및 제2 전극 상에 형성된 제3 절연막과,
    상기 제3 절연막 상에 형성된 공통 전극과,
    상기 공통 전극 상에 형성된 제4 절연막과,
    상기 제4 절연막 상에 형성되고 상기 공통 전극과 대향하여 상기 제2 전극에 전기적으로 접속된 화소 전극을 더 구비하는 표시 장치.
  6. 제5항에 있어서, 상기 공통 전극과 상기 화소 전극 간에 발생하는 전계가 부여되는 액정층을 더 구비하는 표시 장치.
  7. 제1항에 있어서, 상기 제2 반도체층과 동일 레벨의 층에서 상기 제2 반도체층과 동일 재료로 일체적으로 형성된 화소 전극과,
    상기 제1 전극, 제2 전극 및 화소 전극 상에 형성된 제3 절연막과,
    상기 제3 절연막 상에 형성되고, 상기 화소 전극과 대향한 공통 전극을 더 구비하는 표시 장치.
  8. 제7항에 있어서, 상기 공통 전극과 상기 화소 전극 간에 발생하는 전계가 부여되는 액정층을 더 구비하는 표시 장치.
  9. 제1항에 있어서, 상기 제1 반도체층과 동일 레벨의 층에서 상기 제1 반도체층과 동일 재료로 형성되고, 상기 제1 반도체층에 간격을 두고 위치한 공통 전극과,
    상기 제2 절연막을 사이에 두고 상기 공통 전극과 대향하고, 상기 제2 반도체층과 동일 레벨의 층에서 상기 제2 반도체층과 동일 재료로 일체적으로 형성된 화소 전극을 더 구비하는 표시 장치.
  10. 제9항에 있어서, 상기 공통 전극과 상기 화소 전극 간에 발생하는 전계가 부여되는 액정층을 더 구비하는 표시 장치.
  11. 제1 영역과, 제2 영역과, 상기 제1 영역과 상기 제2 영역 사이에 위치한 제1 채널 영역을 갖는 제1 반도체층과,
    상기 제1 반도체층의 제1 채널 영역 상에 형성된 제1 절연막과,
    상기 제1 절연막 상에 형성되고 상기 제1 채널 영역과 대향한 게이트 전극과,
    상기 게이트 전극 상에 형성된 제2 절연막과,
    상기 제2 절연막 상에 형성되고, 상기 제1 반도체층에 대향하고, 상기 제1 영역에 전기적으로 접속된 제3 영역과, 상기 제2 영역에 전기적으로 접속된 제4 영역과, 상기 제3 영역과 상기 제4 영역 사이에 위치하고 상기 게이트 전극과 대향한 제2 채널 영역을 갖는 제2 반도체층과,
    상기 제2 반도체층의 상방에 위치하고, 상기 제3 영역에 접한 제1 전극과,
    상기 제2 반도체층의 상방에 위치하고, 상기 제1 전극에 간격을 두고, 상기 제4 영역에 접한 제2 전극을 구비한 박막 트랜지스터를 구비하고,
    상기 게이트 전극은, 상기 제1 채널 영역과 대향한 저면과, 상기 제2 채널 영역과 대향하고 상기 저면의 면적보다 작은 면적을 가진 상면을 구비하고, 순(順)테이퍼 형상으로 형성되어 있는 표시 장치.
  12. 제11항에 있어서, 서로 대향하는 상기 게이트 전극의 저면과 상기 제1 채널 영역의 상면의 간격은, 서로 대향하는 상기 게이트 전극의 상면과 상기 제2 채널 영역의 저면의 간격 이상인 표시 장치.
  13. 제11항에 있어서, 상기 제1 반도체층 및 제2 반도체층은, 인듐, 갈륨 및 아연 중 어느 하나를 적어도 포함하는 산화물 재료로 형성되어 있는 표시 장치.
  14. 제13항에 있어서, 상기 제1 반도체층 및 제2 반도체층은, 산화인듐갈륨아연인, 표시 장치.
  15. 제13항에 있어서, 상기 제1 채널 영역은 상기 제1 절연막이 중첩된 중첩 영역이며,
    상기 제1 영역 및 제2 영역은 상기 제1 절연막으로부터 벗어난 비중첩 영역이며,
    상기 제1 영역 및 제2 영역의 환원성 원소 농도는, 상기 제1 채널 영역의 환원성 원소 농도보다 높은 표시 장치.
  16. 제11항에 있어서, 상기 제1 전극 및 제2 전극 상에 형성된 제3 절연막과,
    상기 제3 절연막 상에 형성된 공통 전극과,
    상기 공통 전극 상에 형성된 제4 절연막과,
    상기 제4 절연막 상에 형성되고 상기 공통 전극과 대향하여 상기 제2 전극에 전기적으로 접속된 화소 전극을 더 구비하는 표시 장치.
  17. 제16항에 있어서, 상기 공통 전극과 상기 화소 전극 간에 발생하는 전계가 부여되는 액정층을 더 구비하는 표시 장치.
  18. 제11항에 있어서, 상기 제2 반도체층과 동일 레벨의 층에서 상기 제2 반도체층과 동일 재료로 일체적으로 형성된 화소 전극과,
    상기 제1 전극, 제2 전극 및 화소 전극 상에 형성된 제3 절연막과,
    상기 제3 절연막 상에 형성되고, 상기 화소 전극과 대향한 공통 전극을 더 구비하는 표시 장치.
  19. 제18항에 있어서, 상기 공통 전극과 상기 화소 전극 간에 발생하는 전계가 부여되는 액정층을 더 구비하는 표시 장치.
  20. 제11항에 있어서, 상기 제1 반도체층과 동일 레벨의 층에서 상기 제1 반도체층과 동일 재료로 형성되고, 상기 제1 반도체층에 간격을 두고 위치한 공통 전극과,
    상기 제2 절연막을 사이에 두고 상기 공통 전극과 대향하고, 상기 제2 반도체층과 동일 레벨의 층에서 상기 제2 반도체층과 동일 재료로 일체적으로 형성된 화소 전극을 더 구비하는 표시 장치.
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