KR20070002933A - 폴리 박막 트랜지스터 기판 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 공정수를 줄일 수 있는 폴리 박막 트랜지스터 기판 및 그 제조 방법에 관한 것이다.
본 발명의 폴리 박막 트랜지스터 기판은 기판 상에 형성된 게이트 라인과; 상기 기판 상에 형성된 상기 게이트 라인과 비중첩되게 형성된 데이터 라인과; 기판 상에 형성된 액티브층, 상기 액티브층과 절연 패턴을 사이에 두고 중첩된 게이트 전극, 상기 게이트 전극과 이격되어 상기 액티브층과 접속된 소스 전극 및 드레인 전극을 포함하는 박막 트랜지스터와; 상기 박막 트랜지스터를 보호하는 보호막과; 상기 드레인 전극을 노출시키는 제1 컨택홀과; 상기 제1 컨택홀을 통해 상기 드레인 전극과 접속된 화소 전극과; 상기 게이트 라인 및 데이터 라인 중 적어도 어느 한 라인이 분리되어 형성되고, 그 분리된 라인을 노출시키는 제2 컨택홀과; 상기 제2 컨택홀을 통해 분리된 라인을 접속시키는 컨택 전극을 구비한다.

Description

폴리 박막 트랜지스터 기판 및 그 제조 방법{Poly Thin Film Transistor Substrate and Method of Fabricating The Same}

도 1은 종래의 폴리 박막 트랜지스터 기판을 개략적으로 도시한 블록도.

도 2는 도 1에 도시된 한 화소 영역을 확대 도시한 평면도.

도 3은 도 2에 도시된 한 화소 영역을 Ⅰ-Ⅰ'선을 따라 절단하여 도시한 단면도.

도 4는 본 발명의 실시 예에 따른 폴리 박막 트랜지스터 기판을 부분적으로 도시한 평면도.

도 5는 도 4에 도시된 폴리 박막 트랜지스터 기판을 Ⅲ-Ⅲ', Ⅳ-Ⅳ'선을 따라 절단하여 도시한 단면도.

도 6a 내지 도 6f는 본 발명의 실시 예에 따른 폴리 박막 트랜지스터 기판의 제조 방법을 단계적으로 설명하기 위한 단면도들.

< 도면의 주요부분에 대한 설명>

1, 100 : 기판 2, 102 : 게이트 라인

3 : 게이트 드라이버 5 : 데이터 드라이버

4, 104 : 데이터 라인 6, 106, 166 : 게이트 전극

10, 110, 170 : 드레인 전극 12, 112 : 버퍼막

14, 114, 174 : 액티브층 14S, 114S, 174S : 소스 영역

14D, 114D, 174D : 드레인 영역 14C, 114C, 174C : 채널 영역

16, 116 : 게이트 절연막 18, 118 : 보호막

20, 122, 124 : 컨택홀 22, 120 : 화소 전극

24S : 소스 컨택홀 24D : 드레인 컨택홀

26 : 층간 절연막 30, nTFT, pTFT : 박막 트랜지스터

128 : 컨택 전극 152 : 스토리지 라인

180, 182 : 포토레지스트 패턴 7, 196 : 화상 표시 영역

194 : 드라이버 영역

본 발명은 폴리 실리콘을 이용한 액정 표시 패널에 관한 것으로, 특히 공정을 단순화할 수 있는 폴리 액정 표시 패널 및 그 제조 방법에 관한 것이다.

통상, 액정 표시 장치(Liquid Crystal Display; LCD)는 액정 표시 패널(이하, 액정 패널)에 매트릭스 형태로 배열된 액정셀들 각각이 비디오 신호에 따라 광투과율을 조절하게 함으로써 화상을 표시하게 된다.

액정셀들 각각에는 비디오 신호를 독립적으로 공급하기 위한 스위치 소자로 박막 트랜지스터(Thin Film Transistor; 이하, TFT)가 이용된다. 이러한 TFT의 액티브층으로는 아몰퍼스 실리콘(Amorphous Si) 또는 폴리 실리콘(Poly Si)이 이용된다. 여기서, 아몰퍼스 실리콘 보다 전하 이동도가 약 100배 정도 빠른 폴리 실리콘을 이용하는 경우 높은 응답 속도를 필요로 하는 구동 회로를 액정 패널에 내장할 수 있게 된다.

도 1은 구동 회로가 내장된 종래의 폴리 액정 패널의 TFT 기판을 개략적으로 도시한 것이다.

도 1에 도시된 폴리 TFT 기판은 게이트 라인(2) 및 데이터 라인(4)의 교차로 정의된 화소 영역마다 TFT(30) 및 화소 전극(22)이 형성된 화상 표시 영역(7)와, 화상 표시 영역(7)의 데이터 라인(4)을 구동하기 위한 데이터 드라이버(5), 화상 표시 영역(7)의 게이트 라인(2)을 구동하기 위한 게이트 드라이버(3)를 구비한다.

화상 표시 영역(7)은 다수의 게이트 라인(2) 및 데이터 라인(4)의 교차로 정의된 화소 영역 각각에 형성된 TFT(30) 및 화소 전극(22)을 구비한다. TFT(30)는 게이트 라인(2)의 스캔 신호에 응답하여 데이터 라인(4)으로부터의 비디오 신호를 화소 전극(22)에 충전한다. 비디오 신호가 충전된 화소 전극(22)은 TFT 기판과 액정을 사이에 두고 마주하는 칼라 필터 기판의 공통 전극과 전위차를 발생시켜, 그 전위차에 따라 액정 분자들이 유전 이방성에 의해 회전하게 한다. 이러한 액정 분자들의 회전 정도에 따라 광 투과율이 달라지게 됨으로써 계조가 구현된다.

게이트 드라이버(3)는 게이트 라인(2)을 순차적으로 구동한다.

데이터 드라이버(5)는 게이트 라인(2)이 구동될 때마다 데이터 라인(4)에 비 디오 신호를 공급한다.

도 2는 도 1에 도시된 폴리 TFT 기판의 화상 표시 영역(7)에 포함된 한 화소 영역을 확대 도시한 평면도이고, 도 3은 도 1에 도시된 TFT 기판의 화소 영역을 Ⅰ-Ⅰ'선을 따라 절단하여 도시한 단면도이다.

도 2 및 도 3에 도시된 TFT 기판은 게이트 라인(2) 및 데이터 라인(4)과 접속된 TFT(30)와, TFT(30)와 접속된 화소 전극(22)을 구비한다. TFT(30)는 NMOS TFT 또는 PMOS TFT로 형성되지만, 이하에서는 NMOS TFT로 형성된 경우만을 설명하기로 한다.

TFT(30)는 게이트 라인(2)과 접속된 게이트 전극(6), 데이터 라인(4)에 포함된 소스 전극, 보호막(18)을 관통하는 화소 콘택홀(20)을 통해 화소 전극(22)과 접속된 드레인 전극(10)을 구비한다. 게이트 전극(6)은 게이트 절연막(12)을 사이에 두고 버퍼막(12) 상에 형성된 액티브층(14)의 채널 영역(14C)과 중첩되게 형성된다. 소스 전극 및 드레인 전극(10)은 게이트 전극(6)과 층간 절연막(26)을 사이에 두고 형성된다. 그리고, 소스 전극 및 드레인 전극(10)은 층간 절연막(26) 및 게이트 절연막(16)을 관통하는 소스 콘택홀(24S) 및 드레인 콘택홀(24D) 각각을 통해 n+ 불순물이 주입된 액티브층(14)의 소스 영역(14S) 및 드레인 영역(14D) 각각과 접속된다.

이러한 폴리형 TFT 기판의 화상 표시 영역(7)은 다음과 같이 6마스크 공정으로 형성된다.

구체적으로, 제1 마스크 공정에서 하부 기판(1) 상에 버퍼막(12)이 형성되 고, 그 위에 액티브층(14)이 형성된다. 액티브층(14)은 버퍼막(12) 상에 아몰퍼스 실리콘을 증착한 후 레이저로 결정화하여 폴리 실리콘이 되게 한 다음, 제1 마스크를 이용한 포토리소그래피 공정과 식각 공정으로 폴리 실리콘층을 패터닝함으로써 형성된다.

제2 마스크 공정에서 액티브층(14)이 형성된 버퍼막(12) 상에 게이트 절연막(16)이 형성되고, 그 위에 게이트 라인(2) 및 게이트 전극(6)이 형성된다. 그리고, 게이트 전극(6)을 마스크로 이용하여 액티브층(14)의 비중첩 영역에 n+ 불순물을 주입하여 액티브층(14)의 소스 영역(14S) 및 드레인 영역(14D)을 형성한다.

제3 마스크 공정에서 게이트 라인(2) 및 게이트 전극(6)이 형성된 게이트 절연막(16) 상에 층간 절연막(26)이 형성되고, 층간 절연막(26) 및 게이트 절연막(16)을 관통하는 소스 컨택홀(24S) 및 드레인 컨택홀(24D)이 형성된다.

제4 마스크 공정에서 층간 절연막(26) 상에 소스 전극을 포함하는 데이터 라인(4) 및 드레인 전극(10)이 형성된다.

제5 마스크 공정에서 데이터 라인(4) 및 드레인 전극(10)이 형성된 층간 절연막(26) 상에 보호막(18)이 형성되고, 그 보호막(18)을 관통하여 드레인 전극(10)을 노출시키는 화소 컨택홀(20)이 형성된다.

제6 마스크 공정에서 화소 컨택홀(20)을 통해 드레인 전극(10)과 접속된 투명한 화소 전극(22)이 보호막(18) 위에 형성된다.

이와 같이, 종래의 폴리형 TFT 기판의 화상 표시 영역(7)은 6마스크 공정으로 형성되므로 제조 공정이 복잡하다는 문제점이 있다. 이는 하나의 마스크 공정 이 박막 증착 공정, 세정 공정, 포토리소그래피 공정, 식각 공정, 포토레지스트 박리 공정, 검사 공정 등과 같은 많은 공정을 포함하고 있기 때문이다.

또한, 종래의 폴리형 TFT 기판은 화상 표시 영역(7)에 스토리지 캐패시터를 형성하고, 게이트 드라이버(3) 및 데이터 드라이버(5)를 형성하는 경우 CMOS TFT를 형성해야 하므로 9 마스크 공정으로 공정수가 증가하여 제조 공정이 더욱 복잡해지게 된다. 따라서, 원가 절감을 위해서는 폴리 TFT 기판의 마스크 공정수를 줄일 수 있는 방안이 필요하다.

따라서, 본 발명의 목적은 공정을 단순화할 수 있는 폴리 TFT 기판 및 그 제조 방법을 제공하는 것이다.

상기 목적을 달성하기 위하여, 본 발명에 따른 폴리 TFT 기판은 기판 상에 형성된 게이트 라인과; 상기 기판 상에 형성된 상기 게이트 라인과 비중첩되게 형성된 데이터 라인과; 기판 상에 형성된 액티브층, 상기 액티브층과 절연 패턴을 사이에 두고 중첩된 게이트 전극, 상기 게이트 전극과 이격되어 상기 액티브층과 접속된 소스 전극 및 드레인 전극을 포함하는 박막 트랜지스터와; 상기 박막 트랜지스터를 보호하는 보호막과; 상기 드레인 전극을 노출시키는 제1 컨택홀과; 상기 제1 컨택홀을 통해 상기 드레인 전극과 접속된 화소 전극과; 상기 게이트 라인 및 데 이터 라인 중 적어도 어느 한 라인이 분리되어 형성되고, 그 분리된 라인을 노출시키는 제2 컨택홀과; 상기 제2 컨택홀을 통해 분리된 라인을 접속시키는 컨택 전극을 구비한다.

또한, 본 발명의 폴리 TFT 기판은 상기 기판 상에 형성된 제2 액티브층, 상기 제2 액티브층과 제2 절연 패턴을 사이에 두고 중첩된 제2 게이트 전극, 상기 제2 게이트 전극과 이격되어 상기 제2 액티브층과 접속된 제2 소스 전극 및 제2 드레인 전극을 포함하는 제2 박막 트랜지스터를 추가로 구비한다.

또한, 본 발명의 폴리 TFT 기판은 상기 기판 상에 형성되어 상기 화소 전극과 상기 보호막을 사이에 두고 중첩되어 스토리지 캐패시터를 형성하기 위한 스토리지 라인을 추가로 구비한다.

또한, 본 발명의 폴리 TFT 기판은 상기 데이터 라인 및 스토리지 라인 중 적어도 어느 한 라인이 분리되어 형성되고, 그 분리된 라인을 노출시키는 제3 컨택홀과; 상기 제3 컨택홀을 통해 상기 분리된 라인을 접속시키는 제2 컨택 전극을 추가로 구비한다.

상기 화소 전극과 상기 제1 및 제2 컨택 전극은 투명 도전층으로 형성된다.

상기 게이트 라인, 데이터 라인, 게이트 전극, 소스 전극, 드레인 전극, 스토리지 라인은 동일한 도전 물질로 형성된다.

상기 액티브층은 상기 게이트 전극과 중첩된 채널 영역과, 상기 소스 전극 및 드레인 전극과 접속된 제1 불순물이 도핑된 소스 영역 및 드레인 영역을 구비한다.

상기 액티브층은 상기 채널 영역의 양측부에서 상기 게이트 전극과 비중첩된 LDD(Lightly Doped Drain) 영역을 추가로 구비한다.

상기 제2 액티브층은 상기 게이트 전극과 중첩된 채널 영역과, 상기 소스 전극 및 드레인 전극과 접속된 제2 불순물이 도핑된 소스 영역 및 드레인 영역을 구비한다.

그리고, 본 발명의 실시 예에 따른 폴리 TFT 기판의 제조 방법은 기판 상에 액티브층을 형성하는 단계와; 상기 액티브층에 제1 불순물이 도핑된 소스 영역 및 드레인 영역을 형성하고, 상기 소스 및 드레인 영역 사이의 채널 영역과 중접된 제1 절연 패턴을 형성하는 단계와; 상기 기판 상에 게이트 라인, 상기 게이트 라인과 접속되고 상기 제1 절연막과 중첩된 게이트 전극, 상기 액티브층의 소스 및 드레인 영역 각각과 접속된 소스 전극 및 드레인 전극, 상기 소스 전극과 접속된 데이터 라인을 포함하는 제1 도전 패턴군을 형성하는 단계와; 상기 제1 도전 패턴군이 형성된 기판 상에 보호막을 형성하고 상기 드레인 전극을 노출시키는 제1 컨택홀과, 상기 게이트 라인 및 데이터 라인 중 적어도 어느 한 라인이 분리된 부분을 노출시키는 제2 컨택홀을 형성하는 단계와; 상기 제1 컨택홀을 통해 상기 드레인 전극과 접속된 화소 전극과, 상기 제2 컨택홀을 통해 상기 분리된 라인을 접속시키는 컨택 전극을 형성하는 단계를 포함한다.

또한, 본 발명의 폴리 TFT 기판의 제조 방법은 상기 기판 상에 제2 액티브층을 형성하는 단계와; 상기 제2 액티브층에 제2 불순물이 도핑된 소스 영역 및 드레인 영역을 형성하고, 상기 소스 및 드레인 영역 사이의 채널 영역과 중접된 제2 절 연 패턴을 형성하는 단계와; 상기 기판 상에 상기 제2 절연막과 중첩된 제2 게이트 전극, 상기 제2 액티브층의 소스 및 드레인 영역 각각과 접속된 제2 소스 전극 및 제2 드레인 전극을 형성하는 단계를 추가로 포함한다.

여기서, 상기 제1 및 제2 불순물을 도핑하고 상기 제1 및 제2 절연 패턴을 형성하는 단계는, 상기 제1 및 제2 액티브층이 형성된 기판 상에 절연막을 전면 형성하는 단계와; 상기 초기 절연막 위에 상기 제1 액티브층의 채널 영역과 상기 제2 액티브층을 차단하는 제1 포토레지스트 패턴을 형성하는 단계와; 상기 제1 포토레지스트 패턴을 마스크로 상기 제1 불순물을 도핑하는 단계와; 상기 제1 포토레지스트 패턴을 마스크로 상기 절연막을 1차 식각하여 상기 제1 절연 패턴을 형성하는 단계와; 상기 제1 액티브층과 상기 제2 액티브층의 채널 영역을 차단하는 제2 포토레지스트 패턴을 형성하는 단계와; 상기 제2 포토레지스트 패턴을 마스크로 상기 제2 불순물을 도핑하는 단계와; 상기 제2 포토레지스트 패턴을 마스크로 상기 절연막을 2차 식각하여 상기 제2 절연 패턴을 형성하는 단계를 포함한다.

상기 게이트 전극은 상기 제1 절연 패턴의 양측부가 노출되도록 형성되고, 본 발명의 폴리 TFT 기판의 제조 방법은 상기 노출된 제1 절연 패턴의 양측부를 통해 상기 제1 액티브층에 제3 불순물을 도핑하여 LDD 영역을 형성하는 단계를 추가로 포함한다.

또한, 본 발명의 폴리 TFT 기판의 제조 방법은 상기 기판 상에 상기 보호막을 사이에 두고 상기 화소 전극과 중첩될 스토리지 라인을 형성하는 단계를 추가로 포함한다.

또한, 본 발명의 폴리 TFT 기판의 제조 방법은 상기 데이터 라인 및 스토리지 라인 중 적어도 어느 한 라인은 분리되어 형성되고, 그 분리된 라인을 노출시키는 제3 컨택홀을 형성하는 단계와; 상기 컨택홀을 통해 상기 분리된 라인을 연결시키는 제2 컨택 전극을 형성하는 단계를 추가로 포함한다.

상기 화소 전극과 상기 제1 및 제2 컨택 전극은 투명 도전층으로 형성된다.

또한, 본 발명의 폴리 TFT 기판의 제조 방법은 상기 기판과 제1 액티브층 사이에 버퍼막을 형성하는 단계를 추가로 포함한다.

상기 목적 외에 본 발명의 다른 목적 및 이점들은 첨부한 도면들을 참조한 본 발명의 바람직한 실시 예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.

이하, 본 발명의 바람직한 실시 예를 도 4 내지 도 6f를 참조하여 상세히 설명하기로 한다.

도 4는 본 발명의 실시 예에 따른 폴리 TFT 기판의 일부분을 도시한 평면도이고, 도 5은 도 4에 도시된 TFT 기판을 Ⅲ-Ⅲ', Ⅳ-Ⅳ'선을 따라 절단하여 도시한 단면도이다.

도 4 및 도 5에 도시된 폴리 TFT 기판은 화상 표시 영역(196)과, 화상 표시 영역(196)의 게이트 라인(102) 및 데이터 라인(104)을 구동하는 구동 회로가 형성된 드라이버 영역(194)을 구비한다.

화상 표시 영역(196)은 게이트 라인(102) 및 데이터 라인(104)과 접속된 nTFT와, nTFT와 접속된 화소 전극(120) 및 스토리지 캐패시터(Cst)를 구비한다. 드라이버 영역(194)은 CMOS 구조로 연결된 nTFT와 pTFT를 구비한다.

nTFT는 게이트 라인(102)의 게이트 신호에 응답하여 데이터 라인(104)의 비디오 신호를 화소 전극(122)에 공급한다. 이를 위하여, nTFT는 게이트 라인(102)과 접속된 제1 게이트 전극(106), 데이터 라인(104)과 접속된 제1 소스 전극(108), 화소 전극(120)과 접속된 제1 드레인 전극(110), 제1 소스 전극(108) 및 제1 드레인 전극(110) 사이에 채널을 형성하는 제1 액티브층(114)을 구비한다. 제1 소스 전극(108) 및 제1 드레인 전극(110)은 제2 액티브층(114)의 소스 영역(114S) 및 드레인 영역(114D) 각각과 접속된다. 그리고, nTFT는 제1 액티브층(114)은 오프 전류를 감소시키기 위하여 채널 영역(114C)과, 소스 영역(114S) 및 드레인 영역(114D) 사이에 n- 불순물이 주입된 LDD(Lightly Doped Drain) 영역을 더 구비한다.

pTFT는 버퍼막(112) 상에 형성된 제2 액티브층(174), 게이트 절연막(116)을 사이에 두고 제2 액티브층(174)의 채널 영역(174C)과 중첩된 제2 게이트 전극(166), 제2 액티브층(174)의 소스 영역(174S) 및 드레인 영역(174D) 각각과 접속된 제2 소스 전극(168) 및 제2 드레인 전극(170)을 구비한다. 여기서, 제2 액티브층(174)의 소스 영역(174S) 및 드레인 영역(174D)은 p 불순물이 주입되어 형성된다.

화소 전극(120)은 보호막(118)을 관통하는 제1 컨택홀(122)을 통해 화소 표시 영역(196)의 제1 드레인 전극(110)과 접속된다. 이러한 화소 전극(122)은 박막 트랜지스터(130)로부터 공급된 비디오 신호를 충전하여 도시하지 않은 칼라 필터 기판에 형성된 공통 전극과 전위차를 발생시키게 된다. 이 전위차에 의해 박막 트랜지스터 기판과 칼라 필터 기판에 위치하는 액정이 유전 이방성에 의해 회전하게 되며 도시하지 않은 광원으로부터 화소 전극(120)을 경유하여 입사되는 빛의 투과 량을 조절하여 칼러 필터 기판 쪽으로 투과시키게 된다.

스토리지 캐패시터(Cst)는 보호막(118)을 사이에 두고 스토리지 라인(152)이 화소 전극(120)과 중첩되어 형성된다. 이러한 스토리지 캐패시터(Cst)는 화소 전극(120)에 충전된 비디오 신호가 안정적으로 유지되게 한다.

데이터 라인(104)은 게이트 라인(102) 및 스토리지 라인(152)과 함께 형성된다. 이로 인하여, 데이터 라인(104)은 게이트 라인(102) 및 스토리지 라인(152)과 쇼트되지 않도록 형성되어야 한다. 예를 들면, 데이터 라인(104)은 도 4와 같이 게이트 라인(102) 및 스토리지 라인(152)과 쇼트되지 않도록 분리된다. 분리된 데이터 라인(104)은 보호막(118) 위에 형성된 컨택 전극(128)을 통해 연결된다.

구체적으로, 컨택 전극(128)은 게이트 라인(102) 또는 공통 라인(152)과 절연되어 교차하도록 형성되고, 보호막(118)을 관통하는 컨택홀(124)을 통해 데이터 라인(104)과 접속된다. 이에 따라, 게이트 라인(102) 또는 공통 라인(152)을 기준으로 분리된 데이터 라인(104)은 컨택 전극(128)을 통해 연결된다.

이와 달리, 게이트 라인(102) 또는 스토리지 라인(152)이 데이터 라인(104)를 기준으로 분리되어 형성되기도 한다. 분리된 게이트 라인(102) 또는 스토리지 라인(152)는 상기와 같이 보호막을 관통하는 컨택홀(124)과, 데이터 라인(104)을 교차하는 컨택 전극(128)을 통해 연결된다.

이러한 구성을 갖는 본 발명의 폴리 TFT 기판의 제조 방법을 구체적으로 설명하면 다음과 같다.

도 6a 내지 도 6f는 본 발명의 실시 예에 다른 폴리 TFT 기판의 제조 방법을 단계적으로 설명하기 위하 단면도들이다.

도 6a를 참조하면, 하부 기판(100) 상에 버퍼막(112)이 형성되고, 그 위에 제1 마스크 공정으로 일체화된 제1 및 제2 액티브층(114, 174)이 형성된다.

구체적으로, 버퍼막(112)은 하부 기판(100) 상에 SiO2 등과 같은 무기 절연 물질이 전면 증착되어 형성된다. 제1 및 제2 액티브층(114, 174)은 버퍼막(112) 상에 아몰퍼스 실리콘 박막을 형성하고, 결정화하여 폴리 실리콘 박막으로 만든 다음, 제1 마스크를 이용한 포토리소그래피 공정 및 식각 공정으로 폴리 실리콘 박막을 패터닝함으로써 형성된다. 이때, 아몰퍼스 실리콘 박막을 결정화하기 이전에 아몰퍼스 실리콘 박막 내에 존재하는 수소 원자를 제거하기 위한 탈수소화(Dehydrogenation) 공정을 진행하기도 한다. 아몰퍼스 실리콘 박막 박막을 결정화하는 방법으로는 엑시머 레이저 어닐링 방법 중에 하나로, 라인 빔(Line beam)을 수평 방향으로 스캔하여 그레인을 수평 방향으로 성장시킴으로써 그레인 크기를 향상시킨 순차적 수평 결정화(SLS) 방법이 주로 이용된다.

도 6b를 참조하면, 제1 및 제2 액티브층(114, 174)이 형성된 버퍼막(112) 상에 게이트 절연막(116)을 형성하고, 제2 마스크 공정을 통해 제1 액티브층(114)의 소스 및 드레인 영역(114S, 114D)에 n+ 도핑하고 게이트 절연막(116)을 패터닝하게 된다.

구체적으로, 게이트 절연막(116)은 제1 및 제2 액티브층(114, 174)이 형성된 버퍼막(112) 상에 SiO2 등과 같은 무기 절연 물질이 전면 증착되어 형성된다.

그리고, n+ 도핑을 위하여 제2 마스크를 이용한 포토리소그래피 공정으로 제1 액티브층(114)의 채널 영역(114C)과 제2 액티브층(174)을 차단하는 제1 포토레지스트 패턴(180)이 형성된다. 이어서, 제1 포토레지스트 패턴(180)을 마스크로 하여 제1 액티브층(114)의 소스 영역(114S) 및 드레인 영역(114D)에만 n+ 도핑을 하게 된다.

그 다음, 제1 포토레지스트 패턴(180)을 마스크로 이용한 식각 공정으로 게이트 절연막(116)을 패터닝하게 된다. 이에 따라, 게이트 절연막(116)은 도 6c에 도시된 바와 같이 제1 액티브층(114)의 채널 영역(114C) 및 제2 액티브층(174)과의 중첩부에만 남아있게 된다. 그리고, 제1 포토레지스트 패턴(180)은 스트립 공정으로 제거된다.

도 6c를 참조하면, 제3 마스크 공정을 통해 제2 액티브층(174)의 소스 영역(174S) 및 드레인 영역(174D)에 p+ 도핑을 하고, 게이트 절연막(116)막을 2차 식각하게 한다.

구체적으로, p+ 도핑을 위하여 제3 마스크를 이용한 포토리소그래피 공정으로 제1 액티브층(114)과, 제2 액티브층(174)의 채널 영역(174)을 차단하는 제2 포토레지스트 패턴(182)을 형성하게 된다. 이어서, 제2 포토레지스트 패턴(182)을 마스크로 하여 제2 액티브층(174)의 소스 영역(174S) 및 드레인 영역(174D)에만 p+ 도핑을 하게 된다.

그 다음, 제2 포토레지스트 패턴(182)을 마스크로 이용한 식각 공정으로 제2 액티브층(174)의 소스 및 드레인 영역(174S, 174D)과 중첩된 게이트 절연막(116) 을 제거한다. 이 결과, 게이트 절연막(116)은 도 6d에 도시된 바와 같이 제1 및 제2 액티브층(174)의 채널 영역(114C, 174C)에만 잔류하게 된다. 그리고, 제2 포토레지스트 패턴(182)은 스트립 공정으로 제거된다.

도 6d를 참조하면, 제4 마스크 공정을 통해 게이트 라인(102), 게이트 전극(106, 166), 데이터 라인(104), 스토리지 라인(152), 소스 전극(108, 186), 드레인 전극(110, 170)을 포함하는 제1 도전 패턴군이 형성된다.

구체적으로, 제1 도전 패턴군은 게이트 절연막(116)이 잔류하는 버퍼막(112) 상에 제1 도전층을 형성한 다음, 제4 마스크를 이용한 포토리소그래피 공정 및 식각 공정으로 제1 도전층을 패터닝함으로써 형성된다. 제1 도전층으로는 Mo, Ti, Cu, AlNd, Al, Cr, Mo 합금, Cu 합금, Al 합금 등과 같이 금속 물질이 단일층 또는 적어도 이중 구조로 이용된다. 이때, 소스 전극(108, 168)과 드레인 전극(119, 179)은 게이트 전극(108)과 쇼트되지 않도록 이격되고, 데이터 라인(104)은 게이트 라인(102) 또는 스토리지 라인(152)을 기준으로 분리된다. 이와 달리, 게이트 라인(102) 또는 스토리지 라인(152)이 데이터 라인(104)을 기준으로 분리되어 형성되기도 한다.

그리고, 게이트 전극(106, 166)을 통해 노출된 게이트 절연막(116)의 양측부를 통해 n- 도핑을 함으로써 제1 액티브층(114)의 채널 영역(114C)에 제1 게이트 전극(106)과 비중첩된 LDD 영역을 형성하게 된다.

도 6e를 참조하면, 제1 도전 패턴군이 형성된 버퍼막(112) 상에 보호막(118)이 형성되고, 제5 마스크 공정을 통해 보호막(118)을 관통하는 제1 및 제2 컨택홀 (122, 124)이 형성된다.

구체적으로, 제1 도전 패턴군이 형성된 버퍼막(112) 상에 유기 절연물 또는 SiO2, SiNx 등과 같은 무기 절연 물을 전면 증착하여 보호막(118)을 형성하게 된다. 이어서, 제5 마스크를 이용한 포토리소그래피 공정 및 식각 공정으로 보호막(118)을 패터닝함으로써 다수의 컨택홀(122, 124)을 형성하게 된다.

도 6f를 참조하면, 제6 마스크 공정을 통해 보호막(118) 위에 화소 전극(120) 및 컨택 전극(128)을 포함하는 제2 도전 패턴군이 형성된다.

구체적으로, 제2 도전 패턴군은 보호막(118) 위에 투명 도전층을 형성한 다음 제6 마스크를 이용한 포토리소그래피 공정 및 식각 공정으로 패터닝함으로써 형성된다. 투명 도전층으로는 ITO(Indium Tin Oxide), TO(Tin Oxide), IZO(Indium Zinc Oxide), ITZO 등이 이용된다. 화소 전극(120)은 제1 컨택홀(122)을 통해 제1 드레인 전극(110)과 접속되고, 컨택 전극(124)은 제2 컨택홀(124)을 통해 분리된 데이터 라인(104)과 접속되어 분리된 데이터 라인(104)을 연결시키게 된다. 이와 달리, 게이트 라인(102) 또는 스토리지 라인(152)이 분리된 경우 컨택 전극(124)은 제2 컨택홀(124)을 통해 분리된 게이트 라인(102) 또는 스토리지 라인(152)과 접속되어 분리된 게이트 라인(102)을 연결시키거나, 분리된 스토리지 라인(152)을 연결시키게 된다.

이와 같이, 본 발명의 폴리 TFT 기판 제조 방법은 게이트 라인(102), 데이터 라인(104), 스토리지 라인(152), 게이트 전극(106, 166), 소스 전극(108, 168), 드 레인 전극(110, 170)을 동일한 마스크 공정을 통해 형성하므로 마스크 공정수를 줄일 수 있게 된다. 또한, 본 발명의 폴리 TFT 기판 제조 방법은 화소 전극(118)과 스토리지 라인(152)의 중첩으로 스토리지 캐패시터(Cst)를 형성하므로 스토리지 라인과 액티브층의 중첩으로 스토리지 캐패시터를 형성하는 경우 보다 마스크 공정수를 줄일 수 있게 된다.

상술한 바와 같이, 본 발명에 따른 폴리 TFT 기판 및 그 제조 방법은 데이터 라인과 소스 및 드레인 전극을 게이트 라인 및 스토리지 라인과 함께 동일한 마스크 공정을 통해 형성한다. 그리고, 분리된 데이터 라인, 게이트 라인 및 스토리지 라인 중 어느 하나는 화소 전극과 함께 형성된 컨택 전극을 통해 접속된다. 또한, 본 발명의 폴리 TFT 기판 및 그 제조 방법은 화소 전극과 스토리지 라인의 중첩으로 스토리지 캐패시터를 형성하게 된다.

이 결과, 본 발명에 따른 폴리 TFT 기판 및 그 제조 방법은 6마스크 공정으로 공정수를 줄일 수 있게 된다. 따라서, 재료비 및 설비 투자비 등을 절감함과 아울러 수율을 향상시킬 수 있게 된다.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.

Claims (17)

  1. 기판 상에 형성된 게이트 라인과;
    상기 기판 상에 형성된 상기 게이트 라인과 비중첩되게 형성된 데이터 라인과;
    기판 상에 형성된 액티브층, 상기 액티브층과 절연 패턴을 사이에 두고 중첩된 게이트 전극, 상기 게이트 전극과 이격되어 상기 액티브층과 접속된 소스 전극 및 드레인 전극을 포함하는 박막 트랜지스터와;
    상기 박막 트랜지스터를 보호하는 보호막과;
    상기 드레인 전극을 노출시키는 제1 컨택홀과;
    상기 제1 컨택홀을 통해 상기 드레인 전극과 접속된 화소 전극과;
    상기 게이트 라인 및 데이터 라인 중 적어도 어느 한 라인이 분리되어 형성되고, 그 분리된 라인을 노출시키는 제2 컨택홀과;
    상기 제2 컨택홀을 통해 분리된 라인을 접속시키는 컨택 전극을 구비하는 것을 특징으로 하는 폴리 박막 트랜지스터 기판.
  2. 제 1 항에 있어서,
    상기 기판 상에 형성된 제2 액티브층, 상기 제2 액티브층과 제2 절연 패턴을 사이에 두고 중첩된 제2 게이트 전극, 상기 제2 게이트 전극과 이격되어 상기 제2 액티브층과 접속된 제2 소스 전극 및 제2 드레인 전극을 포함하는 제2 박막 트랜지 스터를 추가로 구비하는 것을 특징으로 하는 폴리 박막 트랜지스터 기판.
  3. 제 1 항에 있어서,
    상기 기판 상에 형성되어 상기 화소 전극과 상기 보호막을 사이에 두고 중첩되어 스토리지 캐패시터를 형성하기 위한 스토리지 라인을 추가로 구비하는 것을 특징으로 하는 폴리 박막 트랜지스터 기판.
  4. 제 3 항에 있어서,
    상기 데이터 라인 및 스토리지 라인 중 적어도 어느 한 라인이 분리되어 형성되고, 그 분리된 라인을 노출시키는 제3 컨택홀과;
    상기 제3 컨택홀을 통해 상기 분리된 라인을 접속시키는 제2 컨택 전극을 추가로 구비하는 것을 특징으로 하는 폴리 박막 트랜지스터 기판.
  5. 제 4 항에 있어서,
    상기 화소 전극과 상기 제1 및 제2 컨택 전극은 투명 도전층으로 형성된 것을 특징으로 하는 폴리 박막 트랜지스터 기판.
  6. 제 4 항에 있어서,
    상기 게이트 라인, 데이터 라인, 게이트 전극, 소스 전극, 드레인 전극, 스토리지 라인은 동일한 도전 물질로 형성된 것을 특징으로 하는 폴리 박막 트랜지스 터 기판.
  7. 제 1 항에 있어서,
    상기 액티브층은
    상기 게이트 전극과 중첩된 채널 영역과, 상기 소스 전극 및 드레인 전극과 접속된 제1 불순물이 도핑된 소스 영역 및 드레인 영역을 구비하는 것을 특징으로 하는 폴리 박막 트랜지스터 기판.
  8. 제 7 항에 있어서,
    상기 액티브층은 상기 채널 영역의 양측부에서 상기 게이트 전극과 비중첩된 LDD(Lightly Doped Drain) 영역을 추가로 구비하는 것을 특징으로 하는 폴리 박막 트랜지스터 기판.
  9. 제 2 항에 있어서,
    상기 제2 액티브층은
    상기 게이트 전극과 중첩된 채널 영역과, 상기 소스 전극 및 드레인 전극과 접속된 제2 불순물이 도핑된 소스 영역 및 드레인 영역을 구비하는 것을 특징으로 하는 폴리 박막 트랜지스터 기판.
  10. 기판 상에 액티브층을 형성하는 단계와;
    상기 액티브층에 제1 불순물이 도핑된 소스 영역 및 드레인 영역을 형성하고, 상기 소스 및 드레인 영역 사이의 채널 영역과 중첩된 제1 절연 패턴을 형성하는 단계와;
    상기 기판 상에 게이트 라인, 상기 게이트 라인과 접속되고 상기 제1 절연막과 중첩된 게이트 전극, 상기 액티브층의 소스 및 드레인 영역 각각과 접속된 소스 전극 및 드레인 전극, 상기 소스 전극과 접속된 데이터 라인을 포함하는 제1 도전 패턴군을 형성하는 단계와;
    상기 제1 도전 패턴군이 형성된 기판 상에 보호막을 형성하고 상기 드레인 전극을 노출시키는 제1 컨택홀과, 상기 게이트 라인 및 데이터 라인 중 적어도 어느 한 라인이 분리된 부분을 노출시키는 제2 컨택홀을 형성하는 단계와;
    상기 제1 컨택홀을 통해 상기 드레인 전극과 접속된 화소 전극과, 상기 제2 컨택홀을 통해 상기 분리된 라인을 접속시키는 컨택 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 폴리 박막 트랜지스터 기판의 제조 방법.
  11. 제 10 항에 있어서,
    상기 기판 상에 제2 액티브층을 형성하는 단계와;
    상기 제2 액티브층에 제2 불순물이 도핑된 소스 영역 및 드레인 영역을 형성하고, 상기 소스 및 드레인 영역 사이의 채널 영역과 중접된 제2 절연 패턴을 형성하는 단계와;
    상기 기판 상에 상기 제2 절연막과 중첩된 제2 게이트 전극, 상기 제2 액티 브층의 소스 및 드레인 영역 각각과 접속된 제2 소스 전극 및 제2 드레인 전극을 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 폴리 박막 트랜지스터 기판의 제조 방법.
  12. 제 11 항에 있어서,
    상기 제1 및 제2 불순물을 도핑하고 상기 제1 및 제2 절연 패턴을 형성하는 단계는,
    상기 제1 및 제2 액티브층이 형성된 기판 상에 절연막을 전면 형성하는 단계와;
    상기 초기 절연막 위에 상기 제1 액티브층의 채널 영역과 상기 제2 액티브층을 차단하는 제1 포토레지스트 패턴을 형성하는 단계와;
    상기 제1 포토레지스트 패턴을 마스크로 상기 제1 불순물을 도핑하는 단계와;
    상기 제1 포토레지스트 패턴을 마스크로 상기 절연막을 1차 식각하여 상기 제1 절연 패턴을 형성하는 단계와;
    상기 제1 액티브층과 상기 제2 액티브층의 채널 영역을 차단하는 제2 포토레지스트 패턴을 형성하는 단계와;
    상기 제2 포토레지스트 패턴을 마스크로 상기 제2 불순물을 도핑하는 단계와;
    상기 제2 포토레지스트 패턴을 마스크로 상기 절연막을 2차 식각하여 상기 제2 절연 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 폴리 박막 트랜지스터 기판의 제조 방법.
  13. 제 10 항에 있어서,
    상기 게이트 전극은 상기 제1 절연 패턴의 양측부가 노출되도록 형성되고,
    상기 노출된 제1 절연 패턴의 양측부를 통해 상기 제1 액티브층에 제3 불순물을 도핑하여 LDD 영역을 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 폴리 박막 트랜지스터 기판의 제조 방법.
  14. 제 10 항에 있어서,
    상기 기판 상에 상기 보호막을 사이에 두고 상기 화소 전극과 중첩될 스토리지 라인을 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 폴리 박막 트랜지스터 기판의 제조 방법.
  15. 제 14 항에 있어서,
    상기 데이터 라인 및 스토리지 라인 중 적어도 어느 한 라인은 분리되어 형성되고, 그 분리된 라인을 노출시키는 제3 컨택홀을 형성하는 단계와;
    상기 컨택홀을 통해 상기 분리된 라인을 연결시키는 제2 컨택 전극을 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 폴리 박막 트랜지스터 기판의 제조 방법.
  16. 제 15 항에 있어서,
    상기 화소 전극과 상기 제1 및 제2 컨택 전극은 투명 도전층으로 형성된 것을 특징으로 하는 폴리 박막 트랜지스터 기판의 제조 방법.
  17. 제 10 항에 있어서,
    상기 기판과 제1 액티브층 사이에 버퍼막을 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 폴리 박막 트랜지스터 기판의 제조 방법.
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