KR101973753B1 - 금속 산화물 반도체를 포함하는 박막 트랜지스터 기판 및 그 제조 방법 - Google Patents

금속 산화물 반도체를 포함하는 박막 트랜지스터 기판 및 그 제조 방법 Download PDF

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Abstract

본 발명은 금속 산화물 반도체를 포함하는 평판 표시장치용 박막 트랜지스터 기판 및 그 제조 방법에 관한 것이다. 본 발명에 의한 산화물 반도체 층을 포함하는 박막 트랜지스터 기판은, 기판 위에서 절연층을 사이에 두고 서로 교차하여 화소 영역을 정의하는 게이트 배선 및 데이터 배선; 상기 절연층 아래에서 상기 기판과 직접 접촉하며, 금속 산화 반도체 물질을 포함하여, 상기 화소 영역 내에 형성된 채널 층, 드레인 영역, 화소 전극 및 상기 데이터 배선과 연결된 소스 영역; 상기 절연층 아래에서 게이트 절연막을 사이에 두고 상기 채널 층 동일한 폭으로 중첩하며, 상기 게이트 배선에서 분기된 게이트 전극; 상기 절연층과 상기 게이트 절연막 사이에서 상기 게이트 배선과 평행하게 진행하는 공통 배선; 그리고 상기 화소 영역 내에 배치되며, 상기 화소 전극과 중첩하는 다수 개의 막대 형상을 갖고, 상기 공통 배선에 연결된 공통 전극을 포함한다. 종래 기술에 비해서 본 발명은, 효율과 특성이 우수한 박막 트랜지스터들을 구비한 고성능의 박막 트랜지스터 기판을 높은 생산성과 저렴한 비용으로 제조할 수 있다.

Description

금속 산화물 반도체를 포함하는 박막 트랜지스터 기판 및 그 제조 방법 {Thin Film Transistor Substrate Having Metal Oxide Semiconductor and Manufacturing Method Thereof}
본 발명은 금속 산화물 반도체를 포함하는 평판 표시장치용 박막 트랜지스터 (Thin Film Transistor: TFT) 기판 및 그 제조 방법에 관한 것이다. 특히, 본 발명은 금속 산화물을 선택적으로 처리하여 반도체 채널 층과 소스-드레인 영역 및 화소 층을 형성한 평판 표시장치용 박막 트랜지스터 기판 및 그 제조 방법에 관한 것이다.
표시장치 분야는 부피가 큰 음극선관(Cathode Ray Tube: CRT)을 대체하는, 얇고 가벼우며 대면적이 가능한 평판 표시장치(Flat Panel Display Device: FPD)로 급속히 변화해 왔다. 평판 표시장치에는 액정표시장치(Liquid Crystal Display Device: LCD), 플라즈마 디스플레이 패널(Plasma Display Panel: PDP), 유기발광 표시장치(Organic Light Emitting Display Device: OLED), 그리고 전기영동 표시장치(Electrophoretic Display Device: ED) 등이 있다.
능동형으로 구동하는 액정 표시장치, 유기발광 표시장치 및 전기영동 표시장치의 경우, 매트릭스 방식으로 배열된 화소 영역 내에 할당된 박막 트랜지스터가 배치된 박막 트랜지스터 기판을 포함한다. 액정표시장치(Liquid Crystal Display Device: LCD)는 전계를 이용하여 액정의 광투과율을 조절함으로써 화상을 표시한다. 이러한 액정표시장치는 액정을 구동시키는 전계의 방향에 따라 수직 전계형과 수평 전계형으로 구분한다.
수직 전계형 액정표시장치는 상 하부 기판에 대향하게 배치된 화소 전극과 공통전극 사이에 형성되는 수직 전계에 의해 TN(Twistred Nematic) 모드의 액정을 구동한다. 이러한 수직전계형 액정표시장치는 개구율이 큰 장점을 가지는 반면, 시야각이 90도 정도로 좁은 단점이 있다.
수평 전계형 액정표시장치는 하부 기판에 평행하게 배치된 화소 전극과 공통전극 사이에 수평 전계를 형성하여 인 플레인 스위치(In Plane Switching: IPS) 모드의 액정을 구동한다. 이러한 IPS 모드의 액정표시장치는 시야각이 160도 정도로 넓은 장점이 있으나, 개구율 및 투과율이 낮은 단점이 있다. 구체적으로 IPS 모드의 액정표시장치는 인 플레인 필드(In Plane Field)를 형성하기 위해서 공통전극과 화소전극간의 간격을 상 하부 기판의 간격보다 넓게 형성하고, 적정한 세기의 전계를 얻기 위해서 공통전극과 화소 전극을 일정한 너비를 갖는 띠 형태로 형성한다. 이와 같은 IPS 모드의 화소 전극 및 공통전극 사이에는 기판과 거의 평행한 전계가 형성되지만, 너비를 갖는 화소 전극 및 공통전극들 상부의 액정에는 전계가 형성되지 않는다. 즉, 화소 전극 및 공통전극 상부에 놓인 액정분자들은 구동되지 않고 초기 배열 상태를 유지한다. 초기상태를 유지하는 액정은 광을 투과시키지 못하여 개구율 및 투과율을 저하하는 요인이 된다.
이러한 IPS 모드의 액정표시장치의 단점을 개선하기 위해 프린지 필드(Fringe Field)에 의해 동작하는 프린지 필드 스위칭(Fringe Field Switching: FFS) 방식의 액정표시장치가 제안되었다. FFS 타입의 액정표시장치는 각 화소 영역에 절연막을 사이에 둔 공통전극과 화소 전극을 구비하고, 그 공통전극과 화소 전극의 간격을 상 하부 기판의 간격보다 좁게 형성하여 공통전극과 화소 전극 상부에 포물선 형태의 프린지 필드를 형성하도록 만든다. 프린지 필드에 의해 상 하부 기판 사이에 개재된 액정 분자들은 모두 동작함으로써 개구율 및 투과율이 향상된 결과를 얻을 수 있다.
도 1은 종래의 프린지 필드 방식의 액정표시장치에 포함된 산화물 반도체 층을 갖는 박막 트랜지스터(Thin Film Transistor: TFT) 기판을 나타내는 평면도이다. 도 2는 도 1에 도시한 박막 트랜지스터 기판을 절취선 I-I'선을 따라 자른 단면도이다.
도 1 및 도 2에 도시된 박막 트랜지스터 기판은 하부 기판(1) 위에 게이트 절연막(11)을 사이에 두고 교차하는 게이트 배선(13) 및 데이터 배선(23)과, 그 교차부마다 형성된 박막 트랜지스터(7)를 구비한다. 그리고 박막 트랜지스터 기판은 게이트 배선(13) 및 데이터 배선(23)의 교차 구조로 화소 영역을 정의한다. 이 화소 영역에는 프린지 필드를 형성하도록 보호막(11)을 사이에 두고 형성된 화소 전극(45)과 공통전극(55)을 구비한다. 화소 전극(45)은 화소 영역에 대응하는 대략 장방형의 모양을 갖고, 공통전극(55)은 평행한 다수 개의 띠 모양으로 형성한다.
공통전극(55)은 게이트 배선과 나란하게 배열된 공통 배선(53)과 접속된다. 공통전극(55)은 공통 배선(53)을 통해 액정 구동을 위한 기준 전압(혹은 공통 전압)을 공급받는다.
박막 트랜지스터(7)는 게이트 배선(13)의 게이트 신호에 응답하여 데이터 배선(23)의 화소 신호가 화소전극(45)에 충전되어 유지하도록 한다. 이를 위해, 박막 트랜지스터(7)는 게이트 배선(13)에서 분기한 게이트 전극(15), 데이터 배선(23)에서 분기된 소스 전극(25), 소스 전극(25)과 대향하며 화소전극(45)과 접속된 드레인 전극(35), 그리고 게이트 절연막(11) 위에서 게이트 전극(15)과 중첩하며 소스 전극(25)과 드레인 전극(35) 사이에 채널을 형성하는 반도체 층(37)을 포함한다. 반도체 층(37)과 소스 전극(25) 사이에 그리고 반도체 층(37)과 드레인 전극(35) 사이에는 오믹 접촉을 위한 오믹 접촉층을 더 포함할 수도 있다.
특히, 반도체 층(37)을 산화물 반도체 물질로 형성하는 경우, 높은 전하 이동도 특성에 의해 충전 용량이 큰 대면적 박막 트랜지스터 기판에 유리하다. 그러나, 산화물 반도체 물질은 소자의 안정성을 확보하기 위해 상부 표면에 식각액으로부터 보호를 위한 에치 스토퍼(ES)를 더 포함하는 것이 바람직하다. 구체적으로, 소스 전극(25)과 드레인 전극(35) 사이의 분리된 부분을 통해 유입되는 식각액으로부터 반도체 층(37)을 보호하도록 에치 스토퍼(ES)가 형성되는 것이 바람직하다.
게이트 배선(13)의 일측 단부에는 외부로부터 게이트 신호를 인가받기 위한 게이트 패드(17)를 포함한다. 게이트 패드(17)는 게이트 절연막(11)과 보호막(41)을 관통하는 게이트 패드 콘택홀(71)을 통해 게이트 패드 단자(19)와 접촉한다. 한편, 데이터 배선(23)의 일측 단부에는 외부로부터 화소 신호를 인가받기 위한 데이터 패드(27)를 포함한다. 데이터 패드(27)는 보호막(41)을 관통하는 데이터 패드 콘택홀(73)을 통해 데이터 패드 단자(29)와 접촉한다.
화소전극(45)은 게이트 절연막(11) 위에서 드레인 전극(35)과 접속한다. 한편, 공통전극(55)은 화소전극(45)을 덮는 보호막(41)을 사이에 두고 화소전극(45)과 중첩되게 형성된다. 이와 같은 화소전극(45)과 공통전극(55) 사이에서 전계가 형성되어 박막 트랜지스터 기판과 컬러 필터 기판 사이에서 수평 방향으로 배열된 액정분자들이 유전 이방성에 의해 회전한다. 그리고 액정 분자들의 회전 정도에 따라 화소 영역을 투과하는 광 투과율이 달라져 계조를 구현한다.
이하, 종래 기술에 의한 산화물 반도체를 포함하는 FFS 타입의 박막 트랜지스터 기판을 제조하는 공정을 설명한다. 도 3a 내지 3g는, 도 1의 I-I'로 자른 단면도들로서, 종래 기술에 의한 프린지 필드 방식의 박막 트랜지스터 기판을 제조하는 공정을 나타낸다.
투명한 하부 기판(1) 위에 게이트 금속을 증착한다. 제1 마스크 공정으로 게이트 금속을 패턴하여 게이트 요소를 형성한다. 게이트 요소에는 게이트 배선(13), 게이트 배선(13)에서 분기하는 게이트 전극(15), 게이트 배선(13)의 일측 단부에 형성된 게이트 패드(17)를 포함한다. (도 3a)
게이트 물질들이 형성된 기판(1) 위에, 게이트 절연막(11)을 전면 도포한다. 이어서, 산화 반도체 물질을 증착한다. 제2 마스크 공정으로, 산화 반도체 물질을 패턴하여, 반도체 층(37)을 형성한다. (도 3b)
반도체 층(37)이 형성된 기판 전면에 질화 실리콘(SiNx) 혹은 산화 실리콘(SiOx)과 같은 절연 물질을 도포한다. 제3 마스크 공정으로 절연 물질을 패턴하여 에치 스토퍼(ES)를 형성한다. 에치 스토퍼(ES)는 게이트 전극(15) 위에서 형성될 반도체 층(37)의 중심부분에 위치하도록 형성하는 것이 바람직하다. (도 3c)
반도체 층(37)이 형성된 기판(1) 위에 소스-드레인 금속을 증착한다. 제4 마스크 공정으로, 소스-드레인 금속을 패턴하여, 소스-드레인 요소를 형성한다. 소스-드레인 요소에는 게이트 배선(13)과 수직으로 교차하는 데이터 배선(23), 데이터 배선(23)의 일측 단부에 형성된 데이터 패드(27), 데이터 배선(23)에서 분기하고 반도체 층(37)의 일측변과 접촉하는 소스 전극(25), 그리고 반도체 층(37)의 타측변과 접촉하고 소스 전극(25)과 대향하는 드레인 전극(35)을 포함한다. 특히, 소스 전극(25)과 드레인 전극(35)은 물리적으로 서로 분리되어있으나, 그 하부에서 게이트 절연막(11)을 사이에 두고 게이트 전극(15)과 중첩하는 반도체 층(37)을 통해 연결된 구조를 갖는다. 도면에 도시하지는 않았으나, 반도체 층(37)의 표면 중 에치 스토퍼(ES)에 덮이지 않고 노출된 부분에는 소스 전극과 드레인 전극 사이에 채널을 형성하는 활성층과, 소스 전극 및 드레인 전극들이 채널 층과 오믹접촉을 하도록 하는 오믹 접촉층을 더 포함할 수도 있다.
에치 스토퍼(ES)가 없다면, 소스 전극(25)과 드레인 전극(35)을 패턴하는 과정에서 소스 전극(25)과 드레인 전극(35) 사이를 식각하는 식각액에 의해서 반도체 층(37)이 식각되는 백 에치(Back Etch) 현상이 발생한다. 반도체 층(37)이 아몰퍼스 반도체 물질을 포함하는 경우 백 에치가 발생하여도 소자의 특성에 큰 영향을 주지 않는다. 그러나 반도체 층(37)이 산화 반도체 물질을 포함하는 경우, 백 에치가 발생하면, 소자의 안정성에 문제가 발생할 수 있다. 따라서, 산화 반도체 물질로 채널 층을 형성하는 경우 에치 스토퍼(ES)를 포함하는 것이 바람직하다. (도 3d)
소스-드레인 요소가 형성된 기판(1) 전면에 ITO(Indium Tin Oxide)와 같은 투명 도전 물질을 증착한다. 제5 마스크 공정으로, 투명 도전물질을 패턴하여 화소 전극(45)을 형성한다. 화소 전극(45)은 드레인 전극(35)의 일부를 덮으면서 접촉하도록 형성된다. 그리고 화소 전극(45)은 게이트 배선(13)과 데이터 배선(23)이 교차하여 형성한 화소 영역 내에서 대략 장방형의 모양으로 형성하는 것이 바람직하다. (도 3e)
화소 전극(45)이 형성된 기판(1) 전면에 보호막(41)을 도포한다. 제6 마스크 공정으로, 보호막(41)을 패턴하여 데이터 패드(27) 일부를 노출하는 데이터 패드 콘택홀(73)을 형성한다. 이와 동시에, 보호막(41)과 게이트 절연막(11)을 패턴하여, 게이트 패드(17)의 일부를 노출하는 게이트 패드 콘택홀(71)을 형성한다. (도 3f)
보호막(41) 위에 ITO와 같은 투명 도전물질을 다시 증착한다. 제7 마스크 공정으로, 투명 도전물질을 패턴하여, 공통 전극(55), 게이트 패드 단자(19) 및 데이터 패드 단자(29)를 형성한다. 공통 전극(55)은 보호막(41)을 사이에 두고 화소 전극(45)과 중첩하도록 형성한다. 특히, 일정 간격을 두고 평행하게 나열된 막대 모양으로 형성한다. 게이트 패드 단자(19)는 게이트 패드 콘택홀(71)을 통해 노출된 게이트 패드(17)와 접촉한다. 그리고 데이터 패드 단자(29)는 데이터 패드 콘택홀(73)을 통해 노출된 데이터 패드(27)와 접촉한다. (도 3g)
이후, 도면으로 도시하지 않았으나, 화소전극(55)과 공통전극(55)이 형성된 박막 트랜지스터 기판은 배향막 공정 챔버로 이송하여, 배향막을 도포한다. 그리고 액정층을 도포하고 컬러 필터 기판과 합착하여 액정표시패널을 완성한다.
이와 같이 산화물 반도체를 포함하는 FFS 방식의 액정표시장치용 박막 트랜지스터 기판을 제조하는데 7번의 마스크 공정을 사용한다. 에치 스토퍼(ES)가 필요 없는 아몰퍼스 반도체를 포함하는 FFS 방식의 박막 트랜지스터 기판을 제조하는 경우에도 적어도 6번의 마스크 공정이 필요하다. 마스크 공정이 많을수록 제조 공정이 복잡해지고, 불량 발생 가능성도 높아진다. 따라서, 액정표시장치에서 구성 요소를 가장 많이 포함하고 있는 박막 트랜지스터 기판을 제조하는 공정을 단순화하는 것이 중요한 문제가 되고 있다.
본 발명의 목적은 상기 문제점들을 극복하기 위해 고안된 것으로, 산화물 반도체를 포함하는 박막 트랜지스터 기판을 4개 내지 6개 마스크 공정으로 제조하는 방법 및 그 방법에 의한 산화물 반도체를 포함하는 박막 트랜지스터 기판을 제공하는 데 있다. 본 발명의 다른 목적은, 산화물 반도체 층을 선택적으로 처리하여 소스 영역, 채널 층, 드레인 영역 그리고, 화소 전극 층을 단일 마스크 공정으로 형성함으로써, 프린지 필드 스위칭 방식의 박막 트랜지스터 기판의 제조 공정을 단순화하는 방법 및 그 방법에 의한 산화물 반도체를 포함하는 프린지 필드 스위칭 방식의 박막 트랜지스터 기판을 제공하는 데 있다.
상기 본 발명의 목적을 달성하기 위해, 본 발명에 의한 산화물 반도체 층을 포함하는 박막 트랜지스터 기판은, 기판 위에서 절연층을 사이에 두고 서로 교차하여 화소 영역을 정의하는 게이트 배선 및 데이터 배선; 상기 절연층 아래에서 상기 기판과 직접 접촉하며, 금속 산화 반도체 물질을 포함하여, 상기 화소 영역 내에 형성된 채널 층, 드레인 영역, 화소 전극 및 상기 데이터 배선과 연결된 소스 영역; 상기 절연층 아래에서 게이트 절연막을 사이에 두고 상기 채널 층 동일한 폭으로 중첩하며, 상기 게이트 배선에서 분기된 게이트 전극; 상기 절연층과 상기 게이트 절연막 사이에서 상기 게이트 배선과 평행하게 진행하는 공통 배선; 그리고 상기 화소 영역 내에 배치되며, 상기 화소 전극과 중첩하는 다수 개의 막대 형상을 갖고, 상기 공통 배선에 연결된 공통 전극을 포함한다.
상기 절연층 위에서 상기 데이터 배선에서 분기하여 상기 소스 영역과 접촉하는 소스 전극을 더 포함하고, 상기 데이터 배선 및 상기 소스 전극은 적층된 투명 도전 물질과 금속 물질을 포함하며, 상기 화소 전극은 투명 도전 물질만을 포함하는 것을 특징으로 한다.
상기 절연층 위에서 상기 데이터 배선에서 분기하여 상기 소스 영역과 접촉하는 소스 전극; 그리고 상기 데이터 배선 및 상기 소스 전극을 덮는 보호막을 더 포함하고, 상기 공통 전극은 투명 도전 물질로 상기 보호막 위에 형성된 것을 특징으로 한다.
상기 금속 산화 반도체물질은, IGZO(Indium Galium Zinc Oxide) 및 ITZO(Indium Tin Zinc Oxide) 중 적어도 어느 하나를 포함하는 것을 특징으로 한다.
또한, 본 발명에 의한 산화물 반도체 층을 포함하는 박막 트랜지스터 기판의 제조 방법은, 기판 위에 산화 반도체 물질을 도포하고 패턴하여 소스 영역, 채널 층, 드레인 영역 및 화소 전극을 포함하는 영역에 반도체 층을 형성하는 제1 마스크 공정; 상기 반도체 층 위에서 게이트 절연막과 게이트 물질을 도포하고 패턴하여, 상기 채널 층과 중첩하는 게이트 전극을 형성하는 제2 마스크 공정; 상기 게이트 전극을 마스크로 하여 노출된 상기 소스 영역, 상기 드레인 영역 및 상기 화소 전극을 도체화하고, 박막 트랜지스터를 완성하는 단계; 그리고 상기 박막 트랜지스터 및 상기 화소 전극을 덮으며, 상기 소스 영역의 일부를 노출하는 소스 콘택홀을 구비한 절연층을 형성하는 제3 마스크 공정을 포함한다.
상기 금속 산화 반도체물질은, IGZO(Indium Galium Zinc Oxide) 및 ITZO(Indium Tin Zinc Oxide) 중 적어도 어느 하나를 포함하는 것을 특징으로 한다.
상기 노출된 상기 소스 영역, 상기 드레인 영역 및 상기 화소 전극을 도체화하는 단계는, 플라즈마 처리, 자외선 처리, 그리고 금속물질 확산 처리 중 적어도 어느 한 처리 공정을 포함하는 것을 특징으로 한다.
상기 제2 마스크 공정은, 상기 게이트 절연막 위에서 상기 게이트 전극을 연결하며 상기 기판의 가로 방향으로 진행하는 게이트 배선, 상기 게이트 배선의 일측 단부에 연결되는 게이트 패드 그리고 상기 게이트 배선과 평행하게 진행하는 공통 배선을 더 형성하는 것을 특징으로 한다.
상기 제3 마스크 공정은, 상기 게이트 패드를 노출하는 게이트 패드 콘택홀과 상기 공통 배선의 일부를 노출하는 공통 콘택홀을 더 형성하고; 상기 절연층 위에 투명 도전 물질과 금속 물질을 포함하며 상기 소스 콘택홀을 통해 상기 소스 영역과 연결되는 소스 전극, 상기 소스 전극을 연결하는 데이터 배선, 상기 데이터 배선의 일측 단부에 연결된 데이터 패드 및 상기 게이트 패드 콘택홀을 통해 상기 게이트 패드와 접촉하는 게이트 패드 단자를 형성하고, 상기 화소 영역 내에는 상기 투명 도전 물질만을 포함하며 상기 화소 전극과 중첩하는 다수 개의 막대 형상으로 상기 공통 콘택홀을 통해 상기 공통 배선에 연결된 공통 전극을 형성하는 제4 마스크 공정을 더 포함하는 것을 특징으로 한다.
상기 데이터 배선, 상기 소스 전극, 상기 데이터 패드, 상기 게이트 패드 단자 및 상기 공통 전극 위에 보호막을 도포하고 패턴하여 상기 데이터 패드 및 상기 게이트 패드 단자를 노출 시키는 제5 마스크 공정을 더 포함하는 것을 특징으로 한다.
상기 제3 마스크 공정은, 상기 공통 배선의 일부를 노출하는 공통 콘택홀을 더 형성하고; 상기 절연층 위에 금속 물질을 포함하며 상기 소스 콘택홀을 통해 상기 소스 영역과 연결되는 소스 전극, 상기 소스 전극을 연결하는 데이터 배선 및 상기 데이터 배선의 일측 단부에 연결된 데이터 패드를 형성하는 제4 마스크 공정; 상기 소스 전극, 상기 데이터 배선, 상기 데이터 패드 위에 보호막을 도포하고 패턴하여 상기 데이터 패드를 노출하는 데이터 패드 콘택홀, 상기 게이트 패드를 노출하는 게이트 패드 콘택홀 및 상기 공통 배선의 일부를 노출하는 공통 콘택홀을 형성하는 제5 마스크 공정; 상기 화소 영역 내에 투명 도전 물질을 포함하며 상기 화소 전극과 중첩하는 다수 개의 막대 형상으로 상기 공통 콘택홀을 통해 상기 공통 배선에 연결된 공통 전극, 상기 데이터 패드 콘택홀을 통해 상기 데이터 패드와 접촉하는 데이터 패드 단자 및 상기 게이트 패드 콘택홀을 통해 상기 게이트 패드와 접촉하는 게이트 패드 콘택홀을 형성하는 제6 마스크 공정을 더 포함하는 것을 특징으로 한다.
상기 데이터 패드 잔자, 상기 게이트 패드 단자 및 상기 공통 전극 위에 제2 보호막을 도포하고 패턴하여 상기 데이터 패드 단자 및 상기 게이트 패드 단자를 노출 시키는 제7 마스크 공정을 더 포함하는 것을 특징으로 한다.
본 발명에 의한 산화물 반도체를 포함하는 박막 트랜지스터 기판은 소스 영역, 반도체 채널 층, 드레인 영역 그리고, 화소 전극 층을 동일한 물질로 동일 층에 형성하고 선택적인 처리 공정을 이용함으로써 4개 내지 6개의 마스크 공정으로 이루어진다. 종래의 기술에 비해서 마스크 공정의 수가 현저히 줄어들어 제조 비용을 절감하고, 제조 시간이 단축된다. 또한, 채널 층과 화소 전극을 동일한 물질을 사용함으로써 재료를 수급하는 데 더욱 용이하고, 비용이 절감되는 효과를 얻을 수 있다. 그리고 게이트 전극을 마스크로하여 채널 층과 소스-드레인 영역을 정의하므로 박막 트랜지스터의 크기를 최소화 및 최적화를 할 수 있다. 따라서, 대면적의 평판 표시장치에서 고화질, 고정세 및 고 개구율을 구현할 수 있는 장점이 있다.
도 1은 종래의 프린지 필드 방식의 액정표시장치에 포함된 박막 트랜지스터 기판을 나타내는 평면도.
도 2는 도 1에 도시한 박막 트랜지스터 기판을 절취선 I-I'선을 따라 자른 단면도.
도 3a 내지 3g는 종래 기술에 의한 프린지 필드 방식의 박막 트랜지스터 기판을 제조하는 공정을 나타내는, 도 1의 I-I'로 자른 단면도들.
도 4는 본 발명에 의한 산화물 반도체 채널 층을 포함하는 프린지 필드 방식의 액정 표시장치에 포함된 박막 트랜지스터 기판을 나타내는 평면도.
도 5는 도 4에 도시한 박막 트랜지스터 기판을 절취선 II-II'선을 따라 자른 단면도.
도 6a 내지 도 6d는 본 발명의 제1 실시 예에 의한 산화물 반도체 채널 층을 포함하는 프린지 필드 방식의 박막 트랜지스터 기판을 제조하는 공정을 나타내는 단면도들로 도 4의 II-II'로 자른 단면도들.
도 7a 내지 도 7f는 본 발명의 제2 실시 예에 의한 산화물 반도체 채널 층을 포함하는 프린지 필드 방식의 박막 트랜지스터 기판을 제조하는 공정을 나타내는 단면도들로 도 4의 II-II'로 자른 단면도들.
이하, 첨부한 도면 도 4, 도 5, 도 6a 내지 6d 그리고, 도 7a 내지 7f를 참조하여 본 발명에 따른 바람직한 실시 예들을 상세히 설명한다. 명세서 전체에 걸쳐서 동일한 참조 번호들은 실질적으로 동일한 구성 요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지 기술 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다.
도 4는 본 발명에 의한 산화물 반도체 층을 포함하는 프린지 필드 방식의 액정 표시장치에 포함된 박막 트랜지스터 기판을 나타내는 평면도이다. 도 5는 도 4에 도시한 박막 트랜지스터 기판을 절취선 II-II'선을 따라 자른 단면도이다.
도 4 및 5를 참조하면, 본 발명에 의한 박막 트랜지스터 기판은 투명 기판(SUB) 위에 반도체 채널 층(A)을 사이에 두고 좌우로 분리된 소스 영역(SA)과 드레인 영역(DA)를 구비한다. 또한, 드레인 영역(DA)은 화소 전극(PXL)으로 연장되어 드레인 영역(DA)와 화소 전극(PXL)은 실질적으로 동일한 물질로 하나의 몸체로 형성되어 있다.
본 발명에 의한 박막 트랜지스터 기판은, 화소 전극(PXL)은 기본적으로 반도체 채널 층(A)과 동일한 산화 금속물질을 포함한다. 예를 들어, IGZO(Indium Galium Zinc Oxide) 혹은 ITZO(Indium Tin Zinc Oxide)와 같은 물질을 포함할 수 있다. 하지만, 반도체 채널 층(A)과 화소 전극(PXL)은 성질이 서로 다르다. 반도체 채널 층(A)은 금속 산화 반도체 물질에 캐리어 농도가 반도체 물질의 수준으로 포함된 특성을 갖는다. 반면에, 화소 전극(PXL)은 금속 산화물질을 선택적으로 플라즈마 (Plasma) 혹은 자외선(Ultra Violet light: UV) 처리 또는 금속물질 확산 처리를 통해 캐리어 농도가 도체의 수준으로 높여진 특성을 갖는다. 또한, IGZO나 ITZO 물질을 도체화 하였으므로 투명한 도전체의 특성을 갖는다.
채널 층(A)을 덮고 있는 게이트 절연막(GI) 위에는 채널 층(A)과 중첩하는 게이트 전극(G)이 형성되어 있다. 즉, 소스 영역(SA), 채널 층(A), 드레인 영역(DA), 채널 층(A)과 중첩하는 게이트 전극(G)을 포함하는 박막 트랜지스터(T)가 화소 전극(PXL)과 연결된 구조를 갖는다. 또한, 게이트 절연막 (GI) 위에는 게이트 전극(G)을 연결하며 기판(SUB)의 가로 방향으로 진행하는 게이트 배선(GL)을 포함한다. 또한, 게이트 배선(GL)의 한쪽 끝 부분에는 외부로부터 게이트 신호를 인가 받을 수 있는 게이트 패드(GP)가 배치된다.
박막 트랜지스터(T)를 절연층(IN)이 덮고 있으며, 절연층(IN) 위에는 기판의 세로 방향으로 진행하며 게이트 배선(GL)과 서로 교차하는 데이터 배선(DL)이 형성된다. 데이터 배선(DL)은 절연층(IN)에 형성된 소스 콘택홀(SH)을 통해 소스 영역(SA)과 접촉한다. 데이터 배선(DL)에서 분기하여 소스 영역(SA)과 접촉하는 부분은 소스 전극(S)이 된다. 그리고, 데이터 배선(DL)의 한쪽 끝 부분에는 외부로부터 화소 신호를 인가받기 위한 데이터 패드(DP)가 배치된다.
본 발명에 의한 박막 트랜지스터 기판에서, 채널 층(A)은 게이트 전극(G)의 폭의 크기와 실질적으로 일치하는 크기를 갖는다. 따라서, 채널 층(A)의 크기를 최소한의 영역을 갖는 크기로 최적화하여 설계 및 제조할 수 있다. 채널 층(A)의 크기를 필요한 크기에 맞추어 정확하게 제조할 수 있으므로, 기판 전체 면적에 분포된 박막 트랜지스터들의 특성을 균일하게 형성할 수 있다. 따라서, 박막 트랜지스터의 크기를 최소화 할 수 있어, 화소에서 차지하는 박막 트랜지스터의 크기를 최소화 할 수 있다. 즉, 대면적 표시장치에서도 고정세, 고 개구율 그리고 고화질을 구현할 수 있다.
데이터 배선(DL), 데이터 패드(DP) 그리고 소스 전극(S)을 포함하는 데이터 요소들은 투명 도전층과 금속층을 적층하여 형성할 수 있다. 이 경우, 화소 영역 내에서 화소 전극(PXL)과 중첩하는 다수 개의 선분 형상을 갖는 공통 전극(COM)을 형성할 수 있다. 공통 전극(COM)은 투명 도전층으로만 형성하기 위해서는, 데이터 요소들과 공통 전극(COM)을 모두 투명 도전층과 금속층을 적층하여 형성한 후에 공통 전극(COM)의 금속층만을 선택적으로 제거하여 공통 전극(COM)을 완성할 수 있다.
데이터 요소와 공통 전극(COM)을 어떻게 형성하는 가에 따라서, 구조와 제조 방법이 조금씩 다를 수 있다. 아래에서는, 본 발명에 의한 박막 트랜지스터 기판의 제조 방법에 대한 구체적인 실시 예들을 설명하며, 이에 따라 조금씩 다른 구조를 갖는 박막 트랜지스터 기판을 살펴본다.
먼저, 도 6a 내지 6d를 더 참조하여 본 발명의 제1 실시 예에 의한 박막 트랜지스터 기판의 제조 방법을 살펴본다. 도 6a 내지 도 6d는 본 발명의 제1 실시 예에 의한 산화물 반도체 채널 층을 포함하는 프린지 필드 방식의 박막 트랜지스터 기판을 제조하는 공정을 나타내는 단면도들로 도 4의 II-II'로 자른 단면도들이다.
투명 기판(SUB) 위에 반도체 물질을 전면 도포하고 제1 마스크 공정으로 패턴하여 반도체 층(SE)을 형성한다. 반도체 물질은 산화물 반도체 물질로서 IGZO(Indium Galium Zinc Oxide) 혹은 ITZO(Indium Tin Zinc Oxide)와 같은 물질을 포함할 수 있다. 반도체 층(SE)은 소스 영역(SA), 채널 층(A), 드레인 영역(DA) 그리고, 화소 전극(PXL)을 모두 포함하는 형상으로 형성하는 것이 바람직하다. (도 6a)
반도체 층(SE)이 형성된 기판(SUB) 전면에 산화 실리콘(SiOx) 혹은 질화 실리콘(SiNx)를 포함하는 절연물질과 금속물질을 연속으로 도포한다. 제2 마스크 공정으로 게이트 금속물질과 절연물질을 패턴하여, 게이트 요소와 게이트 절연막(GI)을 형성한다. 게이트 요소에는 게이트 절연막(GI)을 사이에 두고 채널 층(A)과 중첩하는 게이트 전극(G), 게이트 전극(G)을 연결하며 기판(SUB) 위에서 가로 방향으로 진행하는 게이트 배선(GL), 게이트 배선(GL)의 일측 단부에 배치된 게이트 패드(GP) 그리고, 게이트 배선(GL)과 평행하게 진행하는 공통 배선(CL)을 포함한다. 도면에 도시하지 않았으나, 공통 배선(CL)들은 서로 연결되도록 구성하고, 게이트 배선(GL)과 같이 일측 단부에 공통 패드를 더 형성할 수 있다.
이어서, 게이트 요소를 마스크로 하여, 노출된 산화 반도체 물질을 플라즈마 처리 혹은 자외선(Ultra Violet Light: UV) 처리를 수행하거나, 금속물질을 침투 및 확산시킨다. 그 결과, 반도체 층(SE) 중에서 게이트 전극(G)으로 가려지지 않고 노출된 부분은 금속화된다. 즉, 게이트 전극(G)으로 가려진 반도체 층(SE)은 산화 반도체 물질 상태로 남아 있어 채널 층(A)이 된다. 반면에, 채널 층(A)과 일측 방향으로(도면에서 왼쪽) 연장된 부분은 소스 영역(SA)이 되고, 타측 방향으로(도면에서 오른쪽) 연장된 부분은 드레인 영역(DA)이 된다. 특히, 드레인 영역(DA)은 그 자체로 화소 영역에 연장된 화소 전극(PXL)이 된다. 실질적으로 드레인 영역(DA)과 화소 전극(PXL)은 하나의 몸체로 형성되어 구분이 되지 않지만, 도면에서 편의상 채널 층(A)에 접촉하는 일부분을 드레인 영역(DA)으로 명명한다. 따라서, 산화물을 포함하는 반도체 층(SE)을 부분적으로 금속화하는 공정을 통해 실질적으로 박막 트랜지스터(T)가 완성된다. (도 6b)
게이트 전극(G)을 마스크로하여 채널 층(A)이 형성됨과 동시에, 소스 영역(SA)과 드레인 영역(DA)가 정의된다. 따라서, 박막 트랜지스터(T)의 구성에서 정렬 마진을 고려하여 중첩되는 부분들이 전혀 필요 없다. 즉, 채널 층(A)이 게이트 전극(G)보다 큰 크기로 중첩되도록 형성할 필요가 없으며, 소스 영역(SA)과 드레인 영역(DA)이 채널 층(A)과 접촉하면서 게이트 전극(G)과 일부 중첩하도록 크게 형성할 필요가 없다. 따라서, 박막 트랜지스터(T)의 크기가 최소한의 크기에서 최적화된 특성을 가질 수 있다. 박막 트랜지스터(T)를 최소화하여 제작할 수 있으므로, 화소 영역 내에서 개구율을 최대한으로 확보할 수도 있다.
박막 트랜지스터(T)가 완성된 기판(SUB) 전면에 절연층(IN)을 도포한다. 제3 마스크 공정으로 절연층(IN)을 패턴하여 게이트 패드(GP)의 일부를 노출하는 게이트 패드 콘택홀(GPH), 소스 영역(SA)의 일부를 노출하는 소스 콘택홀(SH) 그리고, 공통 배선(CL)의 일부를 노출하는 공통 콘택홀(CH)을 형성한다. (도 6c)
콘택홀들이 형성된 기판(SUB) 전면에 ITO(Indium Tin Oxide) 혹은 IZO(Indium Zinc Oxide)와 같은 투명 도전 물질과, 금속물질을 연속으로 도포한다. 제4 마스크 공정으로 투명 도전 물질과 금속물질을 패턴하여 데이터 요소들과 공통 전극(COM)을 형성한다. 데이터 요소에는 기판(SUB)의 세로 방향으로 진행하여 절연층(IN)을 사이에 두고 게이트 배선(GL)과 교차하며 화소 영역을 정의하는 데이터 배선(DL)과 데이터 배선(DL)의 한쪽 끝 부분에 배치된 데이터 패드(DP)를 포함한다. 그리고, 데이터 배선(DL)에서 분기하여 소스 콘택홀(SH)을 통해 소스 영역(SA)과 접촉하는 소스 전극(S)을 더 포함한다. 또한, 게이트 패드 콘택홀(GPH)을 통해 노출된 게이트 패드(GP)와 접촉하는 게이트 패드 단자(GPT)를 더 포함할 수 있다.
한편, 공통 전극(COM)은 공통 배선(CL)의 일부를 노출하는 공통 콘택홀(CH)과 접촉하며, 일정 폭을 갖는 막대 형상으로 화소 영역 내에서 서로 평행하게 배치된다. 특히, 공통 전극(COM)은 투명 도전 물질로만 형성하여야 한다. 따라서, 제4 마스크 공정에서는 하프-톤 마스크를 사용하여, 투명 전극(COM)에 포함된 금속 물질만을 선택적으로 제거하는 것이 바람직하다. (도 6d)
이상으로 설명한 본 발명의 제1 실시 예에서는 산화물 반도체를 이용하고, 4개의 마스크 공정으로 평판 표시장치용 박막 트랜지스터 기판을 제조하는 방법을 설명하였다. 4개의 마스크 공정에 의한 박막 트랜지스터 기판은, 도 6d에 도시한 것과 같이 공통 전극(COM)이 그대로 노출된 형상을 갖는다.
필요에 따라서는, 공통 전극(COM)이 단선되는 것을 방지하기 위해서는, 기판(SUB) 전면에 보호막을 더 형성할 수 있다. 보호막을 도포하는 경우, 게이트 패드 단자(GPT)와 데이터 패드(DP)가 보호막에 의해 가려진다. 이 경우, 제5 마스크를 사용하여 게이트 패드 단자(GPT) 및 데이터 패드(DP)를 노출시키는 것이 바람직하다. 즉, 본 발명의 제1 실시 예에서는, 선택적으로 4개 혹은 5개의 마스크 공정을 사용할 수 있다.
다음으로, 도 7a 내지 7f를 더 참조하여 본 발명의 제1 실시 예에 의한 박막 트랜지스터 기판의 제조 방법을 살펴본다. 도 7a 내지 도 7f는 본 발명의 제2 실시 예에 의한 산화물 반도체 채널 층을 포함하는 프린지 필드 방식의 박막 트랜지스터 기판을 제조하는 공정을 나타내는 단면도들로 도 4의 II-II'로 자른 단면도들.
투명 기판(SUB) 위에 반도체 물질을 전면 도포하고 제1 마스크 공정으로 패턴하여 반도체 층(SE)을 형성한다. 반도체 물질은 산화물 반도체 물질로서 IGZO(Indium Galium Zinc Oxide) 혹은 ITZO(Indium Tin Zinc Oxide)와 같은 물질을 포함할 수 있다. 반도체 층(SE)은 소스 영역(SA), 채널 층(A), 드레인 영역(DA) 그리고, 화소 전극(PXL)을 모두 포함하는 형상으로 형성하는 것이 바람직하다. (도 7a)
반도체 층(SE)이 형성된 기판(SUB) 전면에 산화 실리콘(SiOx) 혹은 질화 실리콘(SiNx)를 포함하는 절연물질과 금속물질을 연속으로 도포한다. 제2 마스크 공정으로 게이트 금속물질과 절연물질을 패턴하여, 게이트 요소와 게이트 절연막(GI)을 형성한다. 게이트 요소에는 게이트 절연막(GI)을 사이에 두고 채널 층(A)과 중첩하는 게이트 전극(G), 게이트 전극(G)을 연결하며 기판(SUB) 위에서 가로 방향으로 진행하는 게이트 배선(GL), 게이트 배선(GL)의 일측 단부에 배치된 게이트 패드(GP) 그리고, 게이트 배선(GL)과 평행하게 진행하는 공통 배선(CL)을 포함한다. 도면에 도시하지 않았으나, 공통 배선(CL)들은 서로 연결되도록 구성하고, 게이트 배선(GL)과 같이 일측 단부에 공통 패드를 더 형성할 수 있다.
이어서, 게이트 요소를 마스크로 하여, 노출된 산화 반도체 물질을 플라즈마 처리 혹은 자외선(Ultra Violet Light: UV) 처리를 수행하거나, 금속물질을 침투 및 확산시킨다. 그 결과, 반도체 층(SE) 중에서 게이트 전극(G)으로 가려지지 않고 노출된 부분은 금속화된다. 즉, 게이트 전극(G)으로 가려진 반도체 층(SE)은 산화 반도체 물질 상태로 남아 있어 채널 층(A)이 된다. 반면에, 채널 층(A)과 일측 방향으로(도면에서 왼쪽) 연장된 부분은 소스 영역(SA)이 되고, 타측 방향으로(도면에서 오른쪽) 연장된 부분은 드레인 영역(DA)이 된다. 특히, 드레인 영역(DA)은 그 자체로 화소 영역에 연장된 화소 전극(PXL)이 된다. 실질적으로 드레인 영역(DA)과 화소 전극(PXL)은 하나의 몸체로 형성되어 구분이 되지 않지만, 도면에서 편의상 채널 층(A)에 접촉하는 일부분을 드레인 영역(DA)으로 명명한다. 따라서, 산화물을 포함하는 반도체 층(SE)을 부분적으로 금속화하는 공정을 통해 실질적으로 박막 트랜지스터(T)가 완성된다. (도 7b)
게이트 전극(G)을 마스크로하여 채널 층(A)이 형성됨과 동시에, 소스 영역(SA)과 드레인 영역(DA)가 정의된다. 따라서, 박막 트랜지스터(T)의 구성에서 정렬 마진을 고려하여 중첩되는 부분들이 전혀 필요 없다. 즉, 채널 층(A)이 게이트 전극(G)보다 큰 크기로 중첩되도록 형성할 필요가 없으며, 소스 영역(SA)과 드레인 영역(DA)이 채널 층(A)과 접촉하면서 게이트 전극(G)과 일부 중첩하도록 크게 형성할 필요가 없다. 따라서, 박막 트랜지스터(T)의 크기가 최소한의 크기에서 최적화된 특성을 가질 수 있다. 박막 트랜지스터(T)를 최소화하여 제작할 수 있으므로, 화소 영역 내에서 개구율을 최대한으로 확보할 수도 있다.
박막 트랜지스터(T)가 완성된 기판(SUB) 전면에 절연층(IN)을 도포한다. 제3 마스크 공정으로 절연층(IN)을 패턴하여 소스 영역(SA)의 일부를 노출하는 소스 콘택홀(SH) 그리고, 공통 배선(CL)의 일부를 노출하는 공통 콘택홀(CH)을 형성한다. 제1 실시 예와는 다르게 게이트 패드(GP)를 노출하는 콘택홀은 이 과정에서 형성하지 않는다. (도 7c)
콘택홀들이 형성된 절연층(IN)을 포함하는 기판(SUB) 전면에 금속 물질을 도포하고, 제4 마스크 공정으로 패턴하여 데이터 요소를 형성한다. 데이터 요소에는 기판(SUB)의 세로 방향으로 진행하여 절연층(IN)을 사이에 두고 게이트 배선(GL)과 교차하며 화소 영역을 정의하는 데이터 배선(DL), 데이터 배선(DL)의 한쪽 끝 부분에 배치된 데이터 패드(DP) 그리고, 데이터 배선(DL)에서 분기하여 소스 콘택홀(SH)을 통해 소스 영역(SA)과 접촉하는 소스 전극(S)을 포함한다. (도 7d)
데이터 요소가 형성된 기판(SUB) 전면에 절연물질을 도포하여 보호막(PAS)을 형성한다. 제5 마스크 공정으로 보호막(PAS)을 패턴하여 데이터 패드(DP)의 일부를 노출하는 데이터 패드 콘택홀(DPH)을 형성한다. 이와 동시에, 보호막(PAS)과 절연층(IN)을 패턴하여 게이트 패드(GP)의 일부를 노출하는 게이트 패드 콘택홀(GPH) 그리고 공통 배선(CL)의 일부를 노출하는 공통 콘택홀(CH)을 형성한다. (도 7e)
콘택홀들이 형성된 보호막(PAS)을 포함하는 기판(SUB) 위에 투명 도전 물질을 도포한다. 제6 마스크 공정으로 투명 도전 물질을 패턴하여 게이트 패드 콘택홀(GPH)을 통해 게이트 패드(GP)와 접촉하는 게이트 패드 단자(GPT) 그리고, 데이터 패드 콘택홀(DPH)을 통해 데이터 패드(DP)와 접촉하는 데이터 패드 단자(DPT)를 형성한다. 한편, 화소 영역 내에는 공통 배선(CL)의 일부를 노출하는 공통 콘택홀(CH)과 접촉하며, 일정 폭을 갖는 막대 형상으로 화소 영역 내에서 서로 평행하게 배치된 공통 전극(COM)을 형성한다. (도 7f)
이상으로 설명한 본 발명의 제2 실시 예에서는 산화물 반도체를 이용하고, 6개의 마스크 공정으로 평판 표시장치용 박막 트랜지스터 기판을 제조하는 방법을 설명하였다. 6개의 마스크 공정에 의한 박막 트랜지스터 기판은, 도 7f에 도시한 것과 같이 공통 전극(COM)이 그대로 노출된 형상을 갖는다.
필요에 따라서는, 공통 전극(COM)이 단선되는 것을 방지하기 위해 기판(SUB) 전면에 2차 보호막을 더 형성할 수 있다. 2차 보호막을 도포하는 경우, 게이트 패드 단자(GPT)와 데이터 패드 단자(DPT)가 보호막에 의해 가려진다. 이 경우, 제7 마스크를 사용하여 게이트 패드 단자(GPT) 및 데이터 패드 단자(DPT)를 노출시키는 것이 바람직하다. 즉, 본 발명의 제2 실시 예에서는, 선택적으로 6개 혹은 7개의 마스크 공정을 사용할 수 있다.
본 발명에 의한 제조 공정들은, 공통 전극(COM)이 노출된 구조를 갖는 상태까지만 고려하더라도, 종래 기술에서는 7개의 마스크 공정을 사용한 반면에 제1 실시 예에서는 4개의 마스크 공정을, 그리고 제2 실시 예에서는 6개의 마스크 공정을 사용한다. 따라서, 종래 기술에 비해서 본 발명은, 효율과 특성이 우수한 박막 트랜지스터들을 구비한 고 성능의 박막 트랜지스터 기판을 높은 생산성과 저렴한 비용으로 제조할 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술 사상을 일탈하지 아니하는 범위 내에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명은 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구 범위에 의해 정해져야만 할 것이다.
7, T: 박막 트랜지스터 1, SUB: 기판
13, GL: 게이트 배선 53, CL: 공통 배선
23, DL: 데이터 배선 45, PXL: 화소 전극
55, COM: 공통 전극 17, GP: 게이트 패드
27, DP: 데이터 패드 19, GPT: 게이트 패드 단자
29, DPT: 데이터 패드 단자 71, GPH: 게이트 패드 콘택홀
73, DPH: 데이터 패드 콘택홀 CH: 공통 콘택홀
15, G: 게이트 전극 25, S: 소스 전극
35: 드레인 전극 37, A: (반도체) 채널 층
SA: 소스 영역 DA: 드레인 영역
11, GI: 게이트 절연막 41, PAS: 보호막
ES: 에치 스토퍼 IN: 절연층

Claims (12)

  1. 화소 영역이 정의되는 기판;
    상기 기판과 직접 접촉하며, 금속 산화 반도체 물질을 포함하여, 상기 화소 영역 내에 형성된 채널 층, 드레인 영역, 화소 전극 및 소스 영역;
    상기 기판 위에 위치하는 게이트 배선;
    상기 기판 및 상기 채널 층 위에서 게이트 절연막을 사이에 두고 상기 채널 층 동일한 폭으로 중첩하며, 상기 게이트 배선에서 분기된 게이트 전극;
    상기 게이트 절연막 위에서 상기 게이트 배선과 평행하게 진행하며 금속 물질층을 포함하는 공통 배선; 및
    상기 채널 층, 상기 드레인 영역, 상기 화소 전극, 상기 소스 영역, 상기 게이트 배선, 상기 게이트 전극, 그리고 상기 공통 배선 위에 위치하는 절연층;
    상기 절연층 위에서 상기 게이트 배선과 교차하도록 위치하여 상기 화소 영역을 정의하며 상기 소스 영역에 연결된 데이터 배선;
    상기 절연층 위에서 상기 데이터 배선에서 분기하여 상기 소스 영역과 접촉하는 소스 전극; 및
    상기 절연층 위에서 상기 화소 영역 내에 배치되며, 상기 화소 전극과 중첩하는 다수 개의 막대 형상을 갖고, 상기 절연층을 관통하는 공통 콘택홀을 통하여 상기 공통 배선에 연결되는 공통 전극을 포함하고,
    상기 데이터 배선 및 상기 소스 전극은 상기 공통 전극과 상기 절연층 위에서 평면 상으로 이격되어 위치하되, 상기 데이터 배선 및 상기 소스 전극은 투명 도전 물질과 금속 물질을 포함하는 이층 구조를 가지고 상기 공통 전극은 상기 투명 도전 물질만을 포함하는 단일층 구조를 가지는 것을 특징으로 하는 박막 트랜지스터 기판.
  2. 삭제
  3. 삭제
  4. 제 1 항에 있어서,
    상기 금속 산화 반도체 물질은, IGZO(Indium Galium Zinc Oxide) 및 ITZO(Indium Tin Zinc Oxide) 중 적어도 어느 하나를 포함하는 것을 특징으로 하는 박막 트랜지스터 기판.
  5. 기판 위에 금속 산화 반도체 물질을 도포하고 패턴하여 소스 영역, 채널 층, 드레인 영역 및 화소 전극을 포함하는 영역에 반도체 층을 형성하는 제1 마스크 공정;
    상기 반도체 층 위에서 게이트 절연막과 게이트 물질을 도포하고 패턴하여, 상기 채널 층과 중첩하는 게이트 전극을 형성하는 제2 마스크 공정;
    상기 게이트 전극을 마스크로 하여 노출된 상기 소스 영역, 상기 드레인 영역 및 상기 화소 전극을 도체화하고, 박막 트랜지스터를 완성하는 단계; 그리고
    상기 박막 트랜지스터 및 상기 화소 전극을 덮으며, 상기 소스 영역의 일부를 노출하는 소스 콘택홀을 구비한 절연층을 형성하는 제3 마스크 공정을 포함하고,
    상기 제2 마스크 공정은, 상기 게이트 절연막 위에서 상기 게이트 전극을 연결하며 상기 기판의 가로 방향으로 진행하는 게이트 배선, 상기 게이트 배선의 일측 단부에 연결되는 게이트 패드, 그리고 상기 게이트 배선과 평행하게 진행하며 금속 물질층을 포함하는 공통 배선을 더 형성하고,
    상기 제3 마스크 공정은, 상기 게이트 패드를 노출하는 게이트 패드 콘택홀과 상기 공통 배선의 일부를 노출하는 공통 콘택홀을 더 형성하고,
    상기 제3 마스크 공정 이후에 상기 절연층 위에 투명 도전 물질과 금속 물질을 포함하는 이층 구조를 가지며 상기 소스 콘택홀을 통해 상기 소스 영역과 연결되는 소스 전극, 상기 소스 전극을 연결하는 데이터 배선, 상기 데이터 배선의 일측 단부에 연결된 데이터 패드 및 상기 게이트 패드 콘택홀을 통해 상기 게이트 패드와 접촉하는 게이트 패드 단자를 형성하고, 상기 소스 전극 및 상기 데이터 배선과 평면 상에서 이격되어 위치하도록 화소 영역 내에 상기 투명 도전 물질만을 포함하는 단일층 구조를 가지며 상기 화소 전극과 중첩하는 다수 개의 막대 형상으로 상기 공통 콘택홀을 통해 상기 공통 배선에 연결된 공통 전극을 형성하는 제4 마스크 공정을 더 포함하는 것을 특징으로 하는 박막 트랜지스터 기판 제조 방법.
  6. 제 5 항에 있어서,
    상기 금속 산화 반도체 물질은, IGZO(Indium Galium Zinc Oxide) 및 ITZO(Indium Tin Zinc Oxide) 중 적어도 어느 하나를 포함하는 것을 특징으로 하는 박막 트랜지스터 기판 제조 방법.
  7. 제 5 항에 있어서,
    상기 노출된 상기 소스 영역, 상기 드레인 영역 및 상기 화소 전극을 도체화하는 단계는, 플라즈마 처리, 자외선 처리, 그리고 금속물질 확산 처리 중 적어도 어느 한 처리 공정을 포함하는 것을 특징으로 하는 박막 트랜지스터 기판 제조 방법.
  8. 삭제
  9. 삭제
  10. 제 5 항에 있어서,
    상기 데이터 배선, 상기 소스 전극, 상기 데이터 패드, 상기 게이트 패드 단자 및 상기 공통 전극 위에 보호막을 도포하고 패턴하여 상기 데이터 패드 및 상기 게이트 패드 단자를 노출 시키는 제5 마스크 공정을 더 포함하는 것을 특징으로 하는 박막 트랜지스터 기판 제조 방법.
  11. 삭제
  12. 삭제
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