KR102037514B1 - 평판 표시장치용 박막 트랜지스터 기판 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 평판 표시장치용 박막 트랜지스터 기판 및 그 제조 방법에 관한 것이다. 본 발명에 의한 평판 표시장치용 박막 트랜지스터 기판은, 기판 위에서 제1 게이트 절연막 및 제2 게이트 절연막을 사이에 두고 서로 교차하여 화소 영역을 정의하는 게이트 배선 및 데이터 배선; 상기 게이트 배선에서 분기하는 게이트 전극, 상기 게이트 전극과 중첩하며 상기 제1 게이트 절연막 및 상기 제2 게이트 절연막 위에 형성된 채널 층, 상기 데이터 배선에서 분기하고 상기 채널 층의 일측변에 접촉하는 소스 전극, 상기 소스 전극과 대향하고 상기 채널 층의 타측변에 접촉하는 드레인 전극을 포함하는 박막 트랜지스터; 상기 박막 트랜지스터를 덮는 보호막; 그리고 상기 드레인 전극과 접촉하고 상기 화소 영역 내에서 상기 제1 절연막과 상기 보호막 위에 형성된 화소 전극을 포함한다. 본 발명은, 게이트 절연막을 식각하는 동안 채널 층 백 에치를 수행하기 때문에, 채널 층의 백 에치 균일도를 정밀하게 조절하여 박막 트랜지스터들의 특성의 균일도를 향상할 수 있다.

Description

평판 표시장치용 박막 트랜지스터 기판 및 그 제조 방법 {Thin Film Transistor Panel For Flat Panel Display Device And Method For Manufacturing The Same}
본 발명은 평판 표시장치용 박막 트랜지스터 기판 및 그 제조 방법에 관한 것이다. 특히, 본 발명은 반도체 채널 층의 백 에치 공정을 제2 게이트 절연막 식각 공정을 이용하여 수행함으로써 채널 층 백 에치의 균일도를 향상한 평판 표시장치용 박막 트랜지스터 기판 제조 방법 및 그 방법에 의한 평판 표시장치용 박막 트랜지스터 기판에 관한 것이다.
최근, 음극선관(Cathode Ray Tube)의 단점인 무게와 부피를 줄일 수 있는 각종 평판 표시장치들이 개발되고 있다. 평판 표시장치에는 액정 표시장치 (Liquid Crystal Display: LCD), 전계 방출 표시장치(Field Emission Display: FED), 플라즈마 디스플레이 패널(Plasma Display Panel: PDP) 및 전계발광소자 (Electroluminescence Device) 등이 있다. 양산화 기술, 구동수단의 용이성, 고화질의 구현, 저전력의 구동 수단이라는 이유로 하여 박막 트랜지스터(Thin Film Transistor: TFT)가 매트릭스 배열로 배치된 기판을 이용한 액정표시장치 혹은 유기전계발광 표시장치 등이 각광을 받고 있다.
이와 같은 능동 매트릭스(Active Matrix) 방식의 박막 트랜지스터 기판은 비정질실리콘 박막 트랜지스터(Amorphous Silicon Thin Film Transistor: a-Si TFT)를 스위칭 소자로 사용하여 화소를 구동하는 방식이다. 비정질 실리콘은 제조비용이 저렴하고 저온에서 제작할 수 있다는 점 때문에, 평판 표시장치용 박막 트랜지스터 기판의 스위칭 소자로 주로 사용하고 있다.
도면을 참조하여, 종래 기술에 의한 수직 전계방식 액정표시장치용 박막 트랜지스터 기판에 대해 살펴본다. 도 1은 종래 기술에 의한 수직 전계방식 액정표시장치를 구성하는 박막 트랜지스터 기판의 구조를 나타내는 평면도이다. 도 2a 내지 도 2d는 도 1에서 절취선 I-I'으로 자른, 종래 기술에 의한 수직 전계방식 액정표시장치용 박막 트랜지스터 기판의 제조 과정을 나타내는 단면도들이다.
도 1을 참조하면, 수직 전계방식 액정표시장치용 박막 트랜지스터 기판은, 투명 유리 기판(SUB) 위에 가로 방향으로 진행하는 복수 개의 게이트 배선(GL), 그리고 세로 방향으로 진행하는 복수 개의 데이터 배선(DL)을 포함한다. 게이트 배선(GL)과 데이터 배선(DL)들이 교차하여 화소 영역이 정의된다. 화소 영역의 한쪽 구석에는 박막 트랜지스터(T)가 배치된다.
박막 트랜지스터(T)는 게이트 배선(GL)에서 분기하는 게이트 전극(G), 데이터 배선(DL)에서 분기하는 소스 전극(S), 그리고, 소스 전극(S)과 일정 거리 이격하여 대향하는 드레인 전극(D)을 포함한다. 드레인 전극(D)에는 박막 트랜지스터(T)의 스위칭 동작에 따라 영상 신호에 대응하는 화소 전압을 인가받는 화소 전극(PXL)이 연결된다.
액정 셀을 구동하기 위해서는 화소 전압에 대향하는 공통 전압이 있어야 한다. 수직 전계방식의 액정표시장치의 경우, 화소 전극(PXL)과 공통 전극(COM)이 기판의 평면에 수직인 방향으로 이격되어 배치되어 있어 그 사이에서 화소 전압과 공통 전압 사이의 전압 차이에 의한 전계를 형성한다. 이 전계의 크기에 따라 액정 셀들이 재배치되며, 액정 셀들의 광학적 이방성 특성을 이용하여 화상을 구현한다. 수직 전계방식의 액정표시장치에서는 박막 트랜지스터 기판과 대향하여 합착되는 상부 기판에 공통 전압을 형성하는 공통 전극이 형성된다.
또한, 화소 전극(PXL)의 일부는, 게이트 절연막(GI) 및 보호막(PAS)을 사이에 두고, 이웃하는 게이트 배선(GL)과 중첩하도록 형성된다. 이와 같이 화소 전극(PXL)과 게이트 배선(GL)이 중첩한 부분이 보조 용량(STG)을 형성한다.
이와 같은 평판 표시장치용 박막 트랜지스터 기판은 여러 가지 요인으로 인해 그 특성과 성능이 결정된다. 특히, 제조 공정이 복잡할수록 성능과 특성에 영향을 주는 요소가 많아진다. 따라서, 가급적이면, 제조 공정을 단순화하는 것이 중요하다. 이하, 도 2a 내지 도 2d를 더 참조하여, 액정표시장치용 박막 트랜지스터 기판을 제조하는 과정을 설명한다. 여기서는, 네 번의 마스크 공정을 이용한 경우를 설명한다.
투명 기판(SUB) 위에 게이트 금속 물질을 증착하고, 제1 마스크 공정으로 패턴하여, 게이트 물질을 형성한다. 게이트 물질에는 게이트 배선(GL), 게이트 전극(G) 그리고 게이트 패드(GP)를 포함한다. 게이트 배선(GL)은 기판(SUB)의 표면에서 가로 방향으로 진행한다. 게이트 전극(G)은 게이트 배선에서 화소 영역으로 분기하여 화소 영역의 한쪽 모서리에 배치된다. 게이트 패드(GP)는 게이트 배선(GL)의 일측 단부에 배치된다 (도 2a).
게이트 물질이 형성된 기판(SUB) 전면에 절연물질을 포함하는 게이트 절연막(GI)을 도포한다. 게이트 절연막(GI)의 절연 특성을 위해서 4000Å 내지 8000Å 두께를 갖는 단일 게이트 절연막(GI)을 형성하거나, 각각 2000Å 내지 4000Å의 두께를 갖는 2중 게이트 절연막(GI)으로 형성한다. 게이트 절연막(GI) 위에, 반도체 물질, 불순물 반도체 물질 그리고 소스-드레인 금속 물질을 차례로 도포한다. 반도체 물질의 경우, 비정질 실리콘을 포함하는 반도체 물질과 불순물이 포함된 반도체 물질을 연속으로 도포한다. 제2 마스크 공정으로 소스-드레인 금속 물질, 불순물 반도체 물질 그리고 반도체 물질을 동시에 패턴하여, 반도체 채널 층(A), 불순물 반도체 층(n+), 데이터 배선(DL), 데이터 패드(DP), 소스 전극(S), 그리고 드레인 전극(D)을 형성한다. 반도체 채널 층(A)은 게이트 절연막(GI) 위에서 게이트 전극(G)을 덮도록 형성된다. 데이터 배선(DL)은 게이트 절연막(GI)을 사이에 두고 게이트 배선(GL)과 직교하도록 배치된다. 데이터 패드(DP)는 데이터 배선(DL)의 일측 단부에 형성된다. 소스 전극(S)은 데이터 배선(DL)에서 분기되어 반도체 채널 층(A)의 일측변과 접촉한다. 그리고 드레인 전극(D)은 소스 전극(S)과 일정 거리 이격하여 대향하며 반도체 채널 층(A)의 타측변과 접촉한다. 반도체 채널 층(A)과 소스 전극(S)의 접촉면 그리고 반도체 채널 층(A)과 드레인 전극(D)의 접촉면에 개재된 불순물 반도체 층(n+)이 형성된다. 이로써, 박막 트랜지스터(T)가 완성된다. 게이트 절연막(GI)이 노출되는 부분에서는 소스-드레인 금속물질, 불순물 반도체 물질 그리고 반도체 물질이 제거되고, 소스 전극(S)과 드레인 전극(D) 사이에는 소스-드레인 금속물질과 불순물 반도체 물질만 제거된다. 이와 같이 한 번의 마스크 공정에서 식각되는 정도가 서로 다르게 하기 위해, 제2 마스크 공정에서는 하프-톤 마스크나 부분 노광 마스크를 사용하는 것이 바람직하다. 데이터 패드(DP)의 하부에는 불순물 반도체 물질 및 반도체 물질을 포함하는 더미 층이 형성된다 (도 2b).
박막 트랜지스터(T)가 완성된 기판(SUB) 위에 질화 실리콘(SiNx) 혹은 산화 실리콘(SiOx)을 포함하는 보호막(PAS)을 도포하고, 제3 마스크 공정으로 패턴하여 콘택 홀들을 형성한다. 콘택 홀들에는 게이트 패드(GP)를 노출하는 게이트 패드 콘택홀(GPH), 데이터 패드(GP)를 노출하는 데이터 패드 콘택홀(DPH) 그리고 드레인 전극(D)의 일부를 노출하는 드레인 콘택홀(DH)을 포함한다. 콘택홀들을 형성할 때, 게이트 패드 콘택홀(GPH)은 보호막(PAS)과 게이트 절연막(GI)을 식각하는 반면에, 데이터 패드 콘택홀(DPH) 및 드레인 콘택홀(DH)은 보호막(PAS)만 식각한다. 따라서, 제3 마스크 공정도 하프-톤 마스크나 부분 노광 마스크를 사용하는 것이 바람직하다 (도 2c).
콘택 홀들(GPH, DPH, DH)이 완성된 기판(SUB) 위에 ITO(Indium Tin Oxide) 혹은 IZO(Indium Zinc Oxide)를 포함하는 투명 도전물질을 도포하고, 제4 마스크 공정으로 패턴하여 화소 전극(PXL), 게이트 패드 단자(GPT) 그리고 데이터 패드 단자(DPT)를 형성한다. 화소 전극(PXL)은 드레인 콘택홀(DH)을 통해 드레인 전극(D)과 직접 접촉하면서 연결된다. 게이트 패드 단자(GPT)는 게이트 패드 콘택홀(GPH)을 통해 게이트 패드(GP)와 접촉한다. 데이터 패드 단자(DPT)는 데이터 패드 콘택홀(DPH)을 통해 데이터 패드(DP)와 접촉한다. 한편, 화소 전극(PXL)의 일부분은 게이트 절연막(GI) 및 보호막(PAS)을 사이에 두고 이웃하는 게이트 배선(GL)과 중첩하도록 형성된다. 이 중첩하는 부분이 보조 용량(STG)을 형성한다 (도 2d).
이상 설명한 종래 기술에서, 게이트 절연막은 단일막이든 이중막이든 4000Å내지 8000Å의 두께를 갖는다. 게이트 절연막이 두꺼우면, 게이트 전극과 소스 전극 사이에서 발생하는 기생 용량을 줄일 수 있어서, 소자 특성에는 바람직하다. 하지만, 게이트 절연막이 두꺼움에 따라 발생하는 단점도 있다. 예를 들어, 보조 용량이 형성되는 부위에서 게이트 절연막과 보호막이 개재되어 있으므로, 충분한 보조 용량을 형성하는데 문제가 있을 수 있다. 또한, 패드부를 노출하는 패드 콘택홀을 형성할 때, 게이트 절연막과 보호막을 식각해야 하므로 식각 시간이 많이 소요되기도 한다.
또한, 앞에서 설명한 종래 기술에 의한 박막 트랜지스터 기판의 제조 방법에서는, 소스-드레인 전극을 마스크로 하여 채널 층(A)을 백 에치하는 공정이 필요하다. 백 에치 공정에 소요되는 시간을 단축하기 위해 식각율을 높이면, 백 에치에 의한 반도체 채널 층(A)의 식각 균일도가 일정하지 않아 소자 특성을 저해하는 요인이 된다. 이를 방지하기 위해 백 에치 시간을 충분히 길게 하면, 생산 수율이 저하되는 문제점이 발생한다.
본 발명의 목적은, 상기 문제점을 극복하기 위해 고안된 것으로서, 반도체 채널 층의 성능 및 특성을 개선한 평판 표시장치용 박막 트랜지스터 기판 및 그 제조 방법을 제공하는 데 있다. 본 발명의 다른 목적은, 게이트 전극과 소스 전극 사이에서의 게이트 절연막은 충분한 두께를 유지하여 기생 용량을 감소시키고, 보조 용량부에서는 게이트 절연막의 두께를 1/2 감소시켜 충분한 보조 용량을 확보한 평판 표시장치용 박막 트랜지스터 기판 및 그 제조 방법을 제공하는 데 있다. 본 발명의 또 다른 목적은, 반도체 채널 층의 백 에치 공정을 게이트 절연막을 식각하면서 조절하여 채널 층의 백 에치 균일도를 향상한 표시장치용 박막 트랜지스터 기판 및 그 제조 방법을 제공하는 데 있다.
상기 본 발명의 목적을 달성하기 위해 본 발명에 의한 평판 표시장치용 박막 트랜지스터 기판은, 기판 위에서 제1 게이트 절연막 및 제2 게이트 절연막을 사이에 두고 서로 교차하여 화소 영역을 정의하는 게이트 배선 및 데이터 배선; 상기 게이트 배선에서 분기하는 게이트 전극, 상기 게이트 전극과 중첩하며 상기 제1 게이트 절연막 및 상기 제2 게이트 절연막 위에 형성된 채널 층, 상기 데이터 배선에서 분기하고 상기 채널 층의 일측변에 접촉하는 소스 전극, 상기 소스 전극과 대향하고 상기 채널 층의 타측변에 접촉하는 드레인 전극을 포함하는 박막 트랜지스터; 상기 박막 트랜지스터를 덮는 보호막; 그리고 상기 드레인 전극과 접촉하고 상기 화소 영역 내에서 상기 제1 절연막과 상기 보호막 위에 형성된 화소 전극을 포함한다.
상기 화소 전극에서 연장되어, 상기 제1 게이트 절연막과 상기 보호막을 사이에 두고 상기 게이트 배선의 일부와 중첩하여 형성된 보조 용량을 더 포함하는 것을 특징으로 한다.
상기 게이트 배선의 일측 단부에 형성된 게이트 패드; 상기 게이트 패드를 덮는 상기 제1 게이트 절연막 및 상기 보호막을 관통하여 상기 게이트 패드의 일부를 노출하는 게이트 패드 콘택홀; 그리고 상기 게이트 패드 콘택홀을 통해 상기 게이트 패드와 접촉하는 게이트 패드 단자를 더 포함하는 것을 특징으로 한다.
상기 데이터 배선의 일측 단부에 형성된 데이터 패드; 상기 데이터 패드를 덮는 상기 보호막을 관통하여 상기 데이터 패드의 일부를 노출하는 데이터 패드 콘택홀; 그리고 상기 데이터 패드 콘택홀을 통해 상기 데이터 패드와 접촉하는 데이터 패드 단자를 더 포함하는 것을 특징으로 한다.
또한, 본 발명에 의한 평판 표시장치용 박막 트랜지스터 제조 방법은, 기판 위에 게이트 요소를 형성하는 단계; 상기 게이트 요소를 덮는 제1 게이트 절연막, 제2 게이트 절연막, 반도체 층, 불순물 반도체 층 및 소스-드레인 금속층을 연속으로 도포하는 단계; 상기 소스-드레인 금속층 위에 소스-드레인 영역에는 제1 두께를 갖고, 채널 층 영역에는 상기 제1 두께보다 얇은 제2 두께를 갖는 포토레지스트 패턴을 형성하는 단계; 상기 포토레지스트를 마스크로하여 상기 소스-드레인 금속층, 상기 불순물 반도체 층, 및 상기 반도체 층을 식각하는 단계; 상기 포토레지스트를 상기 제2 두께만큼 애슁하여 상기 채널 층 영역에 상기 소스-드레인 금속층을 노출하는 단계; 상기 박막화한 포토레지스트를 마스크로 하여, 상기 소스-드레인 금속층을 식각하여 소스 전극 및 드레인 전극을 형성하고 상기 불순물 반도체 층을 노출하는 단계; 그리고 상기 박막화한 포토레지스트를 마스크로 하여, 상기 제2 게이트 절연막을 식각하여 제거하는 동안 상기 노출된 불순물 반도체 층을 제거하고, 상기 반도체 층을 백 에치하여 박막 트랜지스터를 완성하는 단계를 포함한다.
상기 박막 트랜지스터를 완성하는 단계에서, 상기 제2 게이트 절연막의 식각율과 상기 불순물 반도체 층 및 상기 반도체 층의 식각율의 비율은 2:1 내지 4:1인 것을 특징으로 한다.
상기 박막 트랜지스터를 완성하는 단계에서, 상기 제2 게이트 절연막을 식각하기 위한 식각 가스의 양과 상기 불순물 반도체 층 및 상기 반도체 층을 식각하기 위한 식각 가스의 양의 비율은 2:1 내지 4:1인 것을 특징으로 한다.
상기 제2 게이트 절연막을 식각하기 위한 식각 가스는 플루오르화 황(SF6) 가스를 포함하고, 상기 불순물 반도체 층 및 상기 반도체 층을 식각하기 위한 식각 가스는 염소(Cl2) 가스를 포함하는 것을 특징으로 한다.
상기 박막 트랜지스터를 덮는 보호막을 도포하고 상기 드레인 전극을 노출하는 드레인 콘택홀을 형성하는 단계; 그리고 상기 보호막 위에 투명 도전 물질로 상기 드레인 콘택홀을 통해 상기 드레인 전극과 접촉하는 화소 전극을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
상기 화소 전극을 형성하는 단계에서, 상기 화소 전극에서 연장되어 상기 제1 게이트 절연막과 상기 보호막을 사이에 두고 상기 게이트 요소의 일부와 중첩하는 보조 용량을 더 형성하는 것을 특징으로 한다.
본 발명에 의한 평판 표시장치용 박막 트랜지스터 기판은 게이트 전극과 소스 전극 사이에 배치된 게이트 절연막의 두께는 충분한 두께를 유지하여 기생 용량을 방지하는 반면에, 보조 용량부에서는 절반 두께를 가짐으로써 충분한 보조 용량을 확보할 수 있다. 또한, 패드부를 덮는 게이트 절연막도 절반 두께를 가짐으로써 패드 콘택홀을 형성하는 시간이 단축되어 생산성을 높일 수 있다. 한편, 게이트 절연막을 절반 두께로 식각하는 공정으로 반도체 채널 층을 백 에치를 수행함으로써, 채널 층의 식각 비율을 낮게 조절할 수 있어 채널 층의 백 에치 균일도를 향상하여 소자의 특성을 개선하는 효과를 얻을 수 있다.
도 1은 종래 기술에 의한 수직 전계방식 액정표시장치를 구성하는 박막 트랜지스터 기판의 구조를 나타내는 평면도.
도 2a 내지 도 2d는 도 1에서 절취선 I-I'으로 자른, 종래 기술에 의한 수직 전계방식 액정표시장치용 박막 트랜지스터 기판의 제조 과정을 나타내는 단면도들.
도 3은 본 발명에 의한 평판 표시장치용 박막 트랜지스터 기판의 구조를 나타내는 평면도.
도 4a 내지 도 4f는 도 3에서 절취선 II-II'으로 자른, 본 발명에 의한 평판 표시장치용 박막 트랜지스터 기판의 제조 과정을 나타내는 단면도들.
이하 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시 예들을 상세히 설명한다. 명세서 전체에 걸쳐서 동일한 참조번호들은 실질적으로 동일한 구성요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다.
이하, 도 3 내지 4f를 참조하여, 본 발명의 바람직한 실시 예에 대하여 설명한다. 도 3은 본 발명에 의한 평판 표시장치용 박막 트랜지스터 기판의 구조를 나타내는 평면도이다. 도 4a 내지 도 4f는 도 3에서 절취선 II-II'으로 자른, 본 발명에 의한 평판 표시장치용 박막 트랜지스터 기판의 제조 과정을 나타내는 단면도들이다.
도 3을 참조하면, 평판 표시장치용 박막 트랜지스터 기판은, 투명 유리 기판(SUB) 위에 가로 방향으로 진행하는 복수 개의 게이트 배선(GL), 그리고 세로 방향으로 진행하는 복수 개의 데이터 배선(DL)을 포함한다. 게이트 배선(GL)과 데이터 배선(DL)들이 교차하여 화소 영역이 정의된다. 화소 영역의 한쪽 구석에는 박막 트랜지스터(T)가 배치된다.
박막 트랜지스터(T)는 게이트 배선(GL)에서 분기하는 게이트 전극(G), 데이터 배선(DL)에서 분기하는 소스 전극(S), 그리고, 소스 전극(S)과 일정 거리 이격하여 대향하는 드레인 전극(D)을 포함한다. 드레인 전극(D)에는 박막 트랜지스터(T)의 스위칭 동작에 따라 영상 신호에 대응하는 화소 전압을 인가받는 화소 전극(PXL)이 연결된다.
액정표시장치와 같은 평판 표시장치의 경우, 화소 전압에 대향하는 공통 전압이 있어야 한다. 수직 전계방식의 액정표시장치의 경우, 화소 전극(PXL)과 공통 전극(COM)이 기판의 평면에 수직인 방향으로 이격되어 배치되어 있어 그 사이에서 화소 전압과 공통 전압 사이의 전압 차이에 의한 전계를 형성한다. 이 전계의 크기에 따라 액정 셀들이 재배치되며, 액정 셀들의 광학적 이방성 특성을 이용하여 화상을 구현한다. 수직 전계방식의 액정표시장치에서는 박막 트랜지스터 기판과 대향하여 합착되는 상부 기판에 공통 전압을 형성하는 공통 전극이 형성된다.
유기전계발광 표시장치의 경우, 화소 전극(PXL)은 유기전계발광 다이오드의 제1 전극이 되고, 화소 전극(PXL) 위에 유기물질층과 제2 전극층이 적층되어 완성된다. 따라서, 수직 전계방식의 액정표시장치나 유기전계발광 표시장치용 박막 트랜지스터 기판의 경우, 화소 전극(PXL)은 화소 영역의 대부분을 차지하는 장방형의 형태로 형성된다.
한편, 수평 전계방식의 표시장치인 경우 화소 전극(PXL)과 공통 전극이 모두 박막 트랜지스터 기판 위에 형성된다. 수평 전계방식의 표시장치는 크게 두 가지 종류로 구분된다. 하나는, 화소 전극(PXL)과 공통 전극이 동일 평면상에서 일정 간격 떨어져 배치된 형태로 수평 전계를 형성하는 인 플레인 스위칭(In Plane Switching: IPS) 방식이다. 다른 하나는, 화소 전극(PXL)과 공통 전극이 절연막을 사이에 두고 중첩하여 형성되고 그 사이에 형성되는 프린지 필드(Fringe Field)를 이용하는 프린지 필드 스위칭(Fringe Field Switching: FFS) 방식이다.
IPS 방식에서는 화소 전극(PXL)이 막대 선분 형태를 갖는다. FFS 방식에서는 화소 전극(PXL)이 장방형으로 형성될 수도 있고, 막대 선분 형태를 가질 수도 있다. 도 3에서는 보편적인 박막 트랜지스터 기판을 나타내기 위해 화소 전극(PXL)이 화소 영역의 대부분을 차지하는 장방형의 형상인 것으로 도시하였다.
또한, 화소 전극(PXL)의 일부는, 게이트 절연막(GI) 및 보호막(PAS)을 사이에 두고, 이웃하는 게이트 배선(GL)과 중첩하도록 형성된다. 이와 같이 화소 전극(PXL)과 게이트 배선(GL)이 중첩한 부분이 보조 용량(STG)을 형성한다.
이하, 도 4a 내지 도 4f를 더 참조하여, 본 발명에 의한 평판 표시장치용 박막 트랜지스터 기판을 제조하는 과정을 상세히 설명한다.
투명한 기판(SUB) 위에 게이트 금속을 도포하고, 제1 마스크 공정으로 패턴하여 게이트 요소를 형성한다. 게이트 요소에는 기판(SUB) 상에서 가로 방향으로 진행하는 게이트 배선(GL), 게이트 배선(GL)의 일측 단부에 배치되는 게이트 패드(GP), 그리고 게이트 배선(GL)에서 화소 영역으로 분기한 게이트 전극(G)을 포함한다. (도 4a)
게이트 요소가 형성된 기판(SUB) 위에 산화 실리콘(SiOx) 혹은 질화 실리콘(SiNx)과 같은 물질로, 제1 게이트 절연막(GI1)과 제2 게이트 절연막(GI2)을 연속으로 도포한다. 제1 게이트 절연막(GI1) 및 제2 게이트 절연막(GI2) 각각은 2000Å 내지 4000Å의 두께를 갖도록 도포하는 것이 바람직하다. 이어서, 제2 게이트 절연막(GI2) 위에 반도체 층(SE)과, 불순물 반도체 층(n+) 그리고, 소스-드레인 금속층(SD)을 연속으로 도포한다. 소스-드레인 금속층(SD) 위에 포토레지스트(PR)를 도포하고, 제2 마스크 공정으로 포토레지스트(PR)를 패턴한다. 이때, 데이터 배선(DL), 소스 전극(S), 드레인 전극(D), 그리고 데이터 패드(DP)가 형성될 부분(ⓛ)에는 제1 두께를 갖고, 채널 층(A)이 형성될 부분(②)에는 제1 두께보다 얇은 제2 두께를 갖도록 포토레지스트(PR)를 패턴한다. 이를 위해 제2 마스크 공정에서는 하프-톤 마스크를 사용하는 것이 바람직하다. 채널 층(A)이 형성될 영역(②)이 얇은 포토레지스트(PR) 패턴을 마스크로 하여, 소스-드레인 금속층(SD), 불순물 반도체 층(n+), 그리고 반도체 층(SE)을 동시에 식각한다. (도 4b)
채널 층(A)이 형성될 영역(②)의 포토레지스트(PR)가 제거될 정도로만 포토레지스트(PR)를 애슁한다. 그 결과, 데이터 배선(DL), 소스 전극(S), 드레인 전극(D), 그리고 데이터 패드(DP)가 형성될 영역(ⓛ)에만 포토레지스트(PR)가 남는다. 이 상태에서, 남아 있는 포토레지스트(PR)를 마스크로 하여 소스-드레인 전극층(SD)을 계속 식각하여, 소스 전극(S)과 드레인 전극(D)을 완성한다. (도 4c)
그 결과, 기판(SUB)의 맨 위층은, 제2 게이트 절연막(GI2)이 노출된 부분, 포토레지스트(PR)가 남은 부분, 그리고 불순물 반도체 층(n+)이 노출된 부분으로 구분된다. 이 상태에서, 포토레지스트(PR)를 마스크로 하여, 제2 게이트 절연막(GI2)과 소스 전극(S)과 드레인 전극(D) 사이에 노출된 불순물 반도체 층(n+)을 식각하여 제거한다. 본 발명은, 제2 게이트 절연막(GI2)을 완전히 제거하는 식각 공정을 수행하는 동안에 불순물 반도체 층(n+)을 식각으로 완전히 제거하여 채널 층(A)을 형성함으로써 박막 트랜지스터(T)를 완성하는 것을 특징으로 한다. (도 4d)
예를 들어, 제2 게이트 절연막(GI2)은 3500Å의 두께를 갖는 질화 실리콘(SiNx) 층이고, 불순물 반도체 층(n+)은 1000Å의 두께를 갖는 비정질 실리콘(amorphous silicon: a-Si) 층 일수 있다. 이때, 제2 게이트 절연막(GI2)인 질화 실리콘을 모두 식각하여 제거하는 시간 동안에 불순물 반도체 층(n+)이 모두 제거되도록 하기 위해서, SiNx 대비 a-Si의 식각율을 3.5:1로 설정할 수 있다. 이를 위해서는 질화 실리콘을 식각하는 가스인 플루오르화 황(SF6) 가스와 비정질 실리콘을 식각하는 가스인 염소(Cl2) 가스의 혼합비율을 3.5:1로 혼합하는 것이 바람직하다.
또한, 소스 전극(S)과 드레인 전극(D) 사이에 노출된 불순물 반도체 층(n+)이 모두 제거된 이후에도 반도체 층(SE)도 어느 정도 깊이 제거되는 것이 소자 특성 향상을 위해 바람직하다. 반도체 층(SE) 역시 불순물 반도체 층(n+)과 동일한 물질이므로, 제2 게이트 절연막(GI2) 식각 공정을 조금 더 수행하면 반도체 층(SE)이 백 에치되어 채널 층(A)이 완성된다.
또한, 백 에치를 위해 추가 식각 시간을 늘리지 않고, SiNx 대비 a-Si의 식각율을 3:1로 조절하면, 3500Å의 제2 게이트 절연막(GI2)이 제거되는 동안, 1000Å의 불순물 반도체 층(n+)이 제거된 후, 반도체 층(SE)이 약 170Å이 백 에치된다. SiNx 대비 a-Si의 식각율은 제2 게이트 절연막(GI2) 및 불순물 반도체 층(n+)의 두께에 따라서, 그리고 백 에치되는 반도체 층(SE)의 깊이에 따라서 2:1 내지 4:1 사이에서 적절하게 선택하는 것이 바람직하다.
또 다른 방법으로는, 식각 비율은 3.5:1을 유지하고, 불순물 반도체 층(n+)의 두께를 500Å으로 설정하면, 제2 게이트 절연막(GI2)을 제거하는 식각 공정이 완료된 후, 불순물 반도체 층(n+)이 모두 제거되고, 백 에치도 500Å 수행된 결과를 얻을 수 있다. 즉, 본 발명에서는 제2 게이트 절연막(GI2)의 두께, 불순물 반도체 층(n+)의 두께, 그리고 반도체 층(SE)의 백 에치 깊이를 고려하여, 제2 게이트 절연막(GI2)의 식각 공정 시간 내에 불순물 반도체 층(n+)과 백 에치를 완료할 수 있도록 식각 비율을 조정하는 것이 바람직하다.
이와 같이, 제2 게이트 절연막(GI2)을 식각하여 제거하는 공정 동안에 식각 비율 및/또는 각 식각층의 두께를 조절하여 불순물 반도체 층(n+) 제거와 반도체 층(SE) 백 에치를 수행하여 채널 층(A)을 완성할 수 있다. 이와 같은 방법을 사용하면, 상대적으로 두꺼운 제2 게이트 절연막(GI2)을 식각하는 시간을 기준으로 백 에치까지 수행하기 때문에, 백 에치의 시간을 종래에 비해 현저하게 느리게 수행하는 결과가 된다. 따라서, 채널 층(A)의 백 에치 균일도를 정밀하게 조정할 수 있다. 그 결과, 대면적에 걸쳐 형성된 다수개의 박막 트랜지스터들의 특성의 균일도를 향상할 수 있다.
또한, 백 에치율을 조절하는 것이 가능하여 채널 층(A)의 두께를 정밀하게 조절할 수 있다. 특히, 채널 층(A)의 두께를 종래의 제조 방법보다도 얇게 형성하면서도 균일한 두께를 가질 수 있도록 형성할 수 있으므로 소자의 특성을 향상할 수 있다.
한 편, 본 발명에서는, 제2 게이트 절연막(GI2)은 게이트 전극(G)과 소스 전극(S) 사이, 그리고 게이트 배선(GL)과 데이터 배선(DL) 사이에서는 계속 존재하는 구조를 갖는다. 따라서, 게이트 전극(G)과 소스 전극(D)은 충분한 거리를 두고 떨어지도록 형성할 수 있어서, 그 사이에서 기생 용량이 발생하지 않는다. 또한, 게이트 배선(GL)과 데이터 배선(DL) 사이의 절연성도 충분히 확보할 수 있다.
박막 트랜지스터(T)가 완성된 기판(SUB) 전면에 절연막을 도포하여 보호막(PAS)을 형성한다. 제3 마스크 공정으로 보호막(PAS)을 패턴하여, 드레인 전극(D)의 일부를 노출하는 드레인 콘택홀(DH)과 데이터 패드(DP)의 일부를 노출하는 데이터 패드 콘택홀(DPH)을 형성한다. 이와 동시에, 제1 게이트 절연막(GI1)도 함께 식각하여, 게이트 패드(GP)의 일부를 노출하는 게이트 패드 콘택홀(GPH)을 형성한다. (도 4e)
본 발명에서는 게이트 절연막을 2개의 층으로 나누어 형성한 것이 특징이다. 따라서, 본 발명의 제1 게이트 절연막(GI1)의 두께는 종래 기술에 의한 게이트 절연막(GI)의 두께의 약 1/2 정도이다. 그러므로 게이트 패드 콘택홀(GPH)을 형성하기 위해 제1 게이트 절연막(GI1)을 식각하는 시간은 종래 기술에서 게이트 절연막(GI)을 식각하는 시간보다 절반이 단축된다. 따라서, 공정 시간을 단축할 수 있고 생산 수율을 더 높일 수 있다.
콘택홀들이 형성된 보호막(PAS) 위에 ITO(Indium Tin Oxide) 혹은 IZO(Indium Zinc Oxide)와 같은 투명 도전 물질을 도포한다. 투명 도전 물질을 제4 마스크 공정으로 패턴하여, 드레인 콘택홀(DH)을 통해 드레인 전극(D)에 연결되고 화소 영역 내에 형성된 화소 전극(PXL), 게이트 패드 콘택홀(GPH)을 통해 게이트 패드(GP)에 연결된 게이트 패드 단자(GPT) 그리고, 데이터 패드 콘택홀(DPH)을 통해 데이터 패드(DP)에 연결된 데이터 패드 단자(DPT)를 형성한다. 또한, 화소 전극(PXL)의 일부는 게이트 배선(GL)과 일부 중첩하여 보조 용량(STG)을 형성한다. (도 4f)
본 발명에 의한 보조 용량(STG)은, 제1 전극인 게이트 배선(GL)과 제2 전극인 화소 전극(PXL) 사이에, 제1 게이트 절연막(GI1)과 보호막(PAS)이 개재된 구조를 갖는다. 본 발명에서는 게이트 절연막을 2개의 층으로 나누어 형성한 것이 특징이다. 따라서, 본 발명의 제1 게이트 절연막(GI1)의 두께는 종래 기술에 의한 게이트 절연막(GI)의 두께의 약 1/2 정도이다. 그러므로 보조 용량(STG)을 구성하는 절연막의 두께를 얇게 형성할 수 있어서, 보조 용량(STG)의 전하 용량이 훨씬 커진다. 따라서, 보조 용량(STG) 형성을 위한 전극의 크기를 작게 형성하여도 동일한 전하 축적 용량을 얻을 수 있으므로, 개구율을 더 향상할 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
SUB: 투명 기판 T: 박막 트랜지스터
GL: 게이트 배선 DL: 데이터 배선
G: 게이트 전극 S: 소스 전극
D: 드레인 전극 A: (반도체) 채널 층
n+: 불순물 반도체 층 SE: 반도체 층
GI: 게이트 절연막 PR: 포토레지스트
GI1: 제 게이트 절연막 GI2: 제2 게이트 절연막
GP: 게이트 패드 DP: 데이터 패드
PAS: 보호막 DH: 드레인 콘택홀
GPH: 게이트 패드 콘택홀 DPH: 데이터 패드 콘택홀
GPT: 게이트 패드 단자 DPT: 데이터 패드 단자
PXL: 화소 전극 STG: 보조 용량

Claims (10)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 삭제
  5. 기판 위에 게이트 요소를 형성하는 단계;
    상기 게이트 요소를 덮는 제1 게이트 절연막, 제2 게이트 절연막, 반도체 층, 불순물 반도체 층 및 소스-드레인 금속층을 연속으로 도포하는 단계;
    상기 소스-드레인 금속층 위에 소스-드레인 영역에는 제1 두께를 갖고, 채널 층 영역에는 상기 제1 두께보다 얇은 제2 두께를 갖는 포토레지스트 패턴을 형성하는 단계;
    상기 포토레지스트를 마스크로하여 상기 소스-드레인 금속층, 상기 불순물 반도체 층, 및 상기 반도체 층을 식각하는 단계;
    상기 포토레지스트를 상기 제2 두께만큼 애슁하여 상기 채널 층 영역에 상기 소스-드레인 금속층을 노출하는 단계;
    상기 박막화한 포토레지스트를 마스크로 하여, 상기 소스-드레인 금속층을 식각하여 소스 전극 및 드레인 전극을 형성하고 상기 불순물 반도체 층을 노출하는 단계; 그리고
    상기 박막화한 포토레지스트를 마스크로 하여, 상기 제2 게이트 절연막을 식각하여 제거하는 동안 상기 소스 전극과 상기 드레인 전극 사이로 노출된 상기 불순물 반도체 층을 제거하고, 상기 반도체 층을 백 에치하여 박막 트랜지스터를 완성하는 단계를 포함하는 것을 특징으로 하는 평판 표시장치용 박막 트랜지스터 기판 제조 방법.
  6. 제 5 항에 있어서,
    상기 박막 트랜지스터를 완성하는 단계에서, 상기 제2 게이트 절연막의 식각율과 상기 불순물 반도체 층 및 상기 반도체 층의 식각율의 비율은 2:1 내지 4:1인 것을 특징으로 하는 평판 표시장치용 박막 트랜지스터 기판 제조 방법.
  7. 제 5 항에 있어서,
    상기 박막 트랜지스터를 완성하는 단계에서, 상기 제2 게이트 절연막을 식각하기 위한 식각 가스의 양과 상기 불순물 반도체 층 및 상기 반도체 층을 식각하기 위한 식각 가스의 양의 비율은 2:1 내지 4:1인 것을 특징으로 하는 평판 표시장치용 박막 트랜지스터 기판 제조 방법.
  8. 제 7 항에 있어서,
    상기 제2 게이트 절연막을 식각하기 위한 식각 가스는 플루오르화 황(SF6) 가스를 포함하고,
    상기 불순물 반도체 층 및 상기 반도체 층을 식각하기 위한 식각 가스는 염소(Cl2) 가스를 포함하는 것을 특징으로 하는 평판 표시장치용 박막 트랜지스터 기판 제조 방법.
  9. 제 5 항에 있어서,
    상기 박막 트랜지스터를 덮는 보호막을 도포하고 상기 드레인 전극을 노출하는 드레인 콘택홀을 형성하는 단계; 그리고
    상기 보호막 위에 투명 도전 물질로 상기 드레인 콘택홀을 통해 상기 드레인 전극과 접촉하는 화소 전극을 형성하는 단계를 더 포함하는 것을 특징으로 하는 평판 표시장치용 박막 트랜지스터 기판 제조 방법.
  10. 제 9 항에 있어서,
    상기 화소 전극을 형성하는 단계에서, 상기 화소 전극에서 연장되어 상기 제1 게이트 절연막과 상기 보호막을 사이에 두고 상기 게이트 요소의 일부와 중첩하는 보조 용량을 더 형성하는 것을 특징으로 하는 평판 표시장치용 박막 트랜지스터 기판 제조 방법.
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