KR102033615B1 - 유기전계발광표시장치 및 그 제조방법 - Google Patents

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Abstract

본 발명의 일 실시예에 따른 유기전계발광표시장치는 기판, 및 상기 기판 상에 위치하며, 발광부 및 투명부를 포함하는 화소영역을 포함하며, 상기 발광부는 박막트랜지스터 및 화소 전극을 포함하고, 상기 투명부는 캐패시터를 포함하되, 상기 캐패시터는 두 개의 투명 전극으로 이루어진 것을 특징으로 한다.

Description

유기전계발광표시장치 및 그 제조방법{ORGANIC LIGHT EMITTING DISPLAY DEVICE AND METHOD FOR MANUFACTURING OF THE SAME}
본 발명은 유기전계발광표시장치에 관한 것으로, 보다 자세하게는, 투명부의 면적을 넓힐 수 있는 투명한 유기전계발광표시장치 및 그 제조방법에 관한 것이다.
평판표시장치(FPD: Flat Panel Display)는 멀티미디어의 발달과 함께 그 중요성이 증대되고 있다. 이에, 액정표시장치(Liquid Crystal Display : LCD), 플라즈마 디스플레이 패널(Plasma Display Panel: PDP), 전계방출표시장치(Field Emission Display: FED), 유기전계발광표시장치(Organic Light Emitting Display Device) 등과 같은 여러 가지의 평면형 디스플레이가 실용화되고 있다. 이들 중, 액정표시장치는 음극선관에 비하여 시인성이 우수하고, 평균소비전력 및 발열량이 작으며, 또한, 유기전계발광표시장치는 응답속도가 1ms 이하로서 고속의 응답속도를 가지며, 소비 전력이 낮고, 자체 발광이므로 시야각에 문제가 없어서, 차세대 평판 표시 장치로 주목받고 있다.
최근에는 투명한 유기전계발광표시장치의 개발이 활발하게 이루어지고 있다. 투명한 유기전계발광표시장치는 최소한의 발광부를 구비하고 나머지 영역은 광이 그대로 투과할 수 있는 투명부를 구성하여 투명한 유기전계발광표시장치를 구현하고 있다.
도 1은 종래 유기전계발광표시장치를 나타낸 평면도이고 도 2는 유기전계발광표시장치를 나타낸 단면도이다.
도 1을 참조하면, 종래 유기전계발광표시장치는 데이터 라인(DL)과 게이트 라인(GL)으로 구획되는 복수의 서브픽셀(SP)로 구성된다. 하나의 서브픽셀(SP)을 예로 살펴보면 크게 광이 발광하는 발광부(EP)와 광이 투과하는 투명부(TP)로 구성된다. 발광부(EP)는 스위칭 박막트랜지스터(S-TFT), 구동 박막트랜지스터(D-TFT), 캐패시터(Cst) 및 화소 전극(PX)을 포함한다. 구동 박막트랜지스터(D-TFT)는 전원 라인(VD)과 연결된 소스 전극(SE)과, 드레인 전극(DE)을 포함하여 구성되며, 화소 전극(PX)이 드레인 전극(DE)과 연결된다. 투명부(TP)에는 아무것도 형성되어 있지 않아 광의 투과성을 높인다.
보다 자세하게, 도 2를 참조하여, 유기전계발광표시장치를 살펴보면 기판(SUB) 상에 발광부(EP), 캐패시터부(Cst), 투명부(TP) 및 패드부(PP)가 구획된다. 기판(SUB) 상에 제1 게이트 전극(10), 하부 캐패시터 전극(12) 및 제1 패드전극(14)이 위치하고, 이들을 절연시키는 게이트 절연막(16)이 위치한다. 제1 게이트 전극(10) 상에 반도체층(20) 및 에치스토퍼(25)가 위치하고 반도체층(20)에 접속되는 소스 전극(32)과 드레인 전극(34)이 위치한다. 제1 게이트 전극(10)의 일측에 금속패턴(30)이 연결되고, 드레인 전극(34)은 하부 캐패시터 전극(12)과 연결되며 하부 캐패시터 전극(12) 상에 중부 캐패시터 전극(36)이 위치한다. 제1 패드전극(14) 상에 제2 패드전극(38)이 연결되고, 이들을 절연시키는 보호막(50)이 위치한다.
보호막(50) 상에는 제1 게이트 전극(10)과 대응되는 제2 게이트 전극(42)이 금속패턴(30)과 연결되고, 드레인 전극(34)에 연결되어 캐패시터를 구성하는 상부 캐패시터 전극(44)이 위치한다. 패드부(PP)에는 제2 패드전극(38)과 연결된 제3 패드전극(46)이 위치한다. 상부 캐패시터 전극(44)을 노출하는 오버코트층(50)이 패드부(PP)를 제외한 영역에 위치한다. 노출된 상부 캐패시터 전극(44)에 화소 전극(55)이 형성되고 제3 패드전극(46)과 연결된 제4 패드전극(57)이 위치한다. 그리고, 화소 전극(55) 상에 반사막(60)이 위치한다.
그러나, 전술한 종래 유기전계발광표시장치는 캐패시터부(Cst)로 인해 투명부 영역이 작아 투명 디스플레이로서의 투명성이 저하되는 문제점이 있다.
본 발명은 투명부의 면적을 넓혀 투명 디스플레이로서의 신뢰성을 향상시킬 수 있는 유기전계발광표시장치 및 그 제조방법을 제공한다.
상기한 목적을 달성하기 위해, 본 발명의 일 실시예에 따른 유기전계발광표시장치는 기판, 및 상기 기판 상에 위치하며, 발광부 및 투명부를 포함하는 화소영역을 포함하며, 상기 발광부는 박막트랜지스터 및 화소 전극을 포함하고, 상기 투명부는 캐패시터를 포함하되, 상기 캐패시터는 두 개의 투명 전극으로 이루어진 것을 특징으로 한다.
상기 박막트랜지스터는 상기 기판 상에 위치하는 제1 게이트 전극, 상기 게이트 전극 상에 위치하는 반도체층, 상기 반도체층에 연결된 소스 전극 및 드레인 전극, 및 상기 반도체층 상에 위치하는 제2 게이트 전극을 포함하는 것을 특징으로한다.
상기 두 개의 투명 전극으로 이루어진 캐패시터는 제1 캐패시터 전극 및 상기 드레인 전극과 연결된 제2 캐패시터 전극을 포함하는 것을 특징으로 한다.
상기 화소 전극은 상기 드레인 전극과 연결되되, 상기 제2 캐패시터 전극과 일체로 이루어진 것을 특징으로 한다.
또한, 본 발명의 일 실시예에 따른 유기전계발광표시장치의 제조방법은 발광부와 투명부를 포함하는 화소 영역이 구획된 기판을 준비하는 단계, 상기 발광부에 제1 게이트 전극, 반도체층, 소스 전극 및 드레인 전극을 포함하는 박막트랜지스터를 형성하는 단계, 상기 박막트랜지스터 상에 제1 보호막을 형성하는 단계, 상기 제1 보호막 상에 투명도전물질 및 금속물질을 순차적으로 적층한 후 상기 투명부에 대응하는 상기 금속물질을 선택적으로 제거하고 패터닝하여, 상기 제1 게이트 전극과 연결된 제2 게이트 전극 및 제1 캐패시터 전극을 형성하는 단계, 상기 제2 게이트 전극 및 제1 캐패시터 전극 상에 제2 보호막을 형성하는 단계, 상기 발광부에 대응하는 상기 제2 보호막 상에 오버코트층을 형성하는 단계, 및 상기 오버코트층 상에 투명도전물질 및 금속물질을 순차적으로 적층한 후 상기 발광부 이외의 영역에서 상기 금속물질을 선택적으로 제거하고 패터닝하여, 상기 상기 드레인 전극과 연결되는 화소 전극 및 반사막을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 화소 전극은 상기 발광부 및 투명부에 일체로 형성되어, 상기 발광부에서 화소 전극으로 작용하고 상기 투명부에서 상기 제1 캐패시터 전극과 정전용량을 형성하는 제2 캐패시터 전극으로 작용하는 것을 특징으로 한다.
상기 제2 게이트 전극과 제1 캐패시터 전극, 및 상기 화소 전극과 반사막을 형성하는 단계는 하프톤 마스크를 이용한 회절 노광 기법으로 형성하는 것을 특징으로 한다.
본 발명의 일 실시예에 따른 유기전계발광표시장치 및 그 제조방법은 투명전극들로 캐패시터를 형성하여 투명하게 함으로써, 투명부의 면적을 넓혀 투명 디스플레이로서의 투명성과 신뢰성을 향상시킬 수 있는 이점이 있다.
도 1은 종래 유기전계발광표시장치를 나타낸 평면도.
도 2는 종래 유기전계발광표시장치를 나타낸 단면도.
도 3은 본 발명의 일 실시예에 따른 유기전계발광표시장치를 나타낸 평면도.
도 4는 본 발명의 제1 실시예에 따른 유기전계발광표시장치를 나타낸 단면도.
도 5a 내지 도 5j는 본 발명의 제1 실시예에 따른 유기전계발광표시장치의 제조방법을 공정별로 나타낸 도면.
도 6은 본 발명의 제2 실시예에 따른 유기전계발광표시장치를 나타낸 단면도.
이하, 첨부한 도면을 참조하여 본 발명의 일 실시예들을 상세히 설명하면 다음과 같다.
도 3은 본 발명의 일 실시예에 따른 유기전계발광표시장치를 나타낸 평면도이고, 도 4는 본 발명의 제1 실시예에 따른 유기전계발광표시장치를 나타낸 단면도이다.
도 3을 참조하면, 본 발명의 일 실시예에 따른 유기전계발광표시장치는 데이터 라인(DL)과 게이트 라인(GL)으로 구획되는 복수의 서브픽셀(SP)로 구성된다. 하나의 서브픽셀(SP)을 예로 살펴보면 크게 광이 발광하는 발광부(EP, 빗금 친 영역)와 광이 투과하는 투명부(TP)로 구성된다. 발광부(EP)는 스위칭 박막트랜지스터(S-TFT), 구동 박막트랜지스터(D-TFT), 화소 전극(170)을 포함한다.
보다 자세하게, 발광부(EP)는 제1 게이트 전극(112), 반도체층(미도시), 소스 전극(132) 및 드레인 전극(134)을 포함하는 구동 박막트랜지스터(D-TFT)를 포함한다. 구동 박막트랜지스터(D-TFT)의 드레인 전극(134)에 화소 전극(170)이 연결된다. 투명부(TP)는 캐패시터(Cst)와, 전원 라인(VL)을 사이에 두고 발광부(EP)와 이웃한 아무것도 형성되지 않은 영역을 포함한다. 투명부(TP)에 형성된 캐패시터(Cst)는 제1 캐패시터 전극(144)과 화소 전극(170)과 일체로 구성된 제2 캐패시터 전극(170)으로 구성된다. 제1 캐패시터 전극(144)과 제2 캐패시터 전극(170)은 투명 전극들로 이루어져 광이 투과하는 투명부(TP)로 작용한다.
보다 구체적으로, 도 4를 참조하면, 본 발명의 제1 실시예에 따른 유기전계발광표시장치(100)는 발광부(EP), 투명부(TP) 및 패드부(PP)가 구획된 기판(110) 상에 제1 게이트 전극(112)과 제1 패드전극(114)이 위치한다. 제1 게이트 전극(112)은 발광부(EP)에 위치하고 제1 패드전극(114)은 패드부(PP)에 위치한다. 제1 게이트 전극(112)과 제1 패드전극(114) 상에 이들을 절연시키는 게이트 절연막(120)이 위치한다. 게이트 절연막(120) 상에 제1 게이트 전극(112)과 대응되는 영역에 반도체층(124)이 위치하고 반도체층(124) 상에 에치스토퍼(126)가 위치한다. 그리고, 반도체층(124)의 양측에 연결된 소스 전극(132)과 드레인 전극(134)이 위치하고, 게이트 절연막(120)에 형성된 제1 콘택홀(CH1)을 통해 제1 게이트 전극(112)과 연결되는 금속패턴(130)이 위치한다. 패드부(PP)의 제1 패드전극(114)에는 게이트 절연막(120)에 형성된 제2 콘택홀(CH2)을 통해 제2 패드전극(136)이 위치한다.
전술한 소스 전극(132)과 드레인 전극(134), 금속패턴(130) 및 제2 패드전극(136)을 절연시키는 제1 보호막(140)이 위치한다. 제1 보호막(140)에 형성된 제3 콘택홀(CH3)을 통해 금속패턴(130)과 연결된 제2 게이트 전극(148)이 위치한다. 제2 게이트 전극(148)은 제1 투명층(142)과 금속층(146)으로 구성되며 제1 게이트 전극(112)과 대응되게 위치하여 반도체층(124)과 중첩된다. 투명부(TP)의 제1 보호막(140) 상에는 제1 캐패시터 전극(144)이 위치한다. 패드부(PP)의 제2 패드전극(136)은 제3 패드전극(172)과의 연결을 위해 제1 보호막(140)에 형성된 제5 콘택홀(CH5)에 의해 노출된다.
전술한 제2 게이트 전극(148), 제1 캐패시터 전극(144) 및 제2 패드 전극(136)을 절연시키는 제2 보호막(150)이 위치한다. 제2 보호막(150)은 드레인 전극(134)을 노출하는 제6 콘택홀(CH5)이 위치하고, 제5 콘택홀(CH5)에 의해 노출된 제2 패드전극(136)을 노출하는 제7 콘택홀(CH7)이 위치한다. 그리고, 발광부(EP)의 제2 보호막(150) 상에 오버코트층(160)이 위치하여 하부 단차를 평탄화한다. 오버코트층(160)은 발광부(EP) 외에 투명부(TP)와 패드부(PP)에는 위치하지 않는다.
한편, 오버코트층(160) 및 제2 보호막(150) 상에 제6 콘택홀(CH6)을 통해 노출된 드레인 전극(134)과 연결된 화소 전극(170)이 위치한다. 화소 전극(170)은 발광부(EP)의 오버코트층(160) 상에서부터 투명부(TP)의 제1 캐패시터 전극(144) 상부에까지 걸쳐 일체형으로 위치한다. 따라서, 화소 전극(170)은 제1 캐패시터 전극(144)과 대응하는 제2 캐패시터 전극으로 작용하게 된다. 화소 전극(170)은 광이 투과하는 투명 전극으로 이루어져 제1 캐패시터 전극(144)과 제2 캐패시터 전극으로 구성되는 캐패시터가 투명부(TP)로 작용하게 된다. 그리고, 패드부(PP)에는 화소 전극(170)과 동일한 물질로 이루어진 제3 패드전극(172)이 제2 패드전극(136)과 연결된다. 화소 전극(170) 상에 발광부(EP)에 반사막(180)이 위치하여 발광층(미도시)에서 발광된 광을 상측으로 반사한다. 이상과 같이, 본 발명의 일 실시 예에 따른 유기전계발광표시장치(100)를 구성할 수 있다.
이하, 전술한 본 발명의 제1 실시예에 따른 유기전계발광표시장치를 제조하는 제조방법에 대해 설명하면 다음과 같다. 하기에서는 전술한 도 4와 동일한 구성요소에 대해서는 동일한 도면부호를 붙여 이해를 돕는다. 도 5a 내지 도 5j는 본 발명의 제1 실시예에 따른 유기전계발광표시장치의 제조방법을 공정별로 나타낸 도면이다.
먼저, 도 5a를 참조하면, 유리, 플라스틱 또는 도전성 물질로 이루어진 기판(110) 상에 알루미늄(Al), 몰리브덴(Mo), 텅스텐(W), 티타늄(Ti) 또는 이들의 합금을 증착하고 제1 마스크를 이용하여 패터닝하여, 제1 게이트 전극(112) 및 제1 패드전극(114)을 형성한다. 이때, 제1 게이트 전극(112) 및 제1 패드전극(114)은 전술한 재료로 이루어진 단일층일 수 있고, 몰리브덴/알루미늄/몰리브덴(Mo/Al/Mo) 또는 티타늄/알루미늄/티타늄(Ti/Al/Ti)의 다중층으로 형성할 수도 있다.
이어, 도 5b를 참조하면, 제1 게이트 전극(112) 및 제1 패드전극(114)이 형성된 기판(110) 상에 게이트 절연막(120)을 형성한다. 게이트 절연막(120)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx) 또는 이들의 적층 구조로 이루어진다. 제1 게이트 전극(112)과 대응하는 게이트 절연막(120) 상에 비정질 실리콘, 다결정 실리콘 또는 금속산화물을 증착한 후 제2 마스크를 이용하여 패터닝하여 반도체층(124)을 형성한다.
다음, 도 5c를 참조하면, 상기 반도체층(124)이 형성된 기판(110) 상에 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)을 증착하고 제3 마스크를 이용하여 패터닝하여 에치스토퍼(126)를 형성한다. 에치스토퍼(126)는 반도체층(124) 상에 대응되도록 형성한다.
이어, 도 5d를 참조하면, 제4 마스크를 이용하여 게이트 절연막(120)의 일부를 에칭하여 제1 게이트 전극(112)의 일측을 노출하는 제1 콘택홀(CH1)을 형성한다. 이와 동시에 제1 패드전극(114)의 일측을 노출하는 제2 콘택홀(CH2)을 형성한다.
다음, 도 5e를 참조하면, 제1 콘택홀(CH1) 및 제2 콘택홀(CH2)이 형성된 기판(110) 상에 몰리브덴(Mo), 텅스텐(W), 티타늄(Ti), 알루미늄(Al) 또는 이들의 합금을 증착하고 제5 마스크를 이용하여 패터닝하여 금속패턴(130), 소스 전극(132), 드레인 전극(134) 및 제2 패드전극(136)을 형성한다. 여기서, 금속패턴(130)은 제1 콘택홀(CH1)을 통해 노출된 제1 게이트 전극(112)에 연결된다. 소스 전극(132)과 드레인 전극(134)은 반도체층(124)의 양측에 각각 연결된다. 제2 패드전극(136)은 제2 콘택홀(CH2)을 통해 제1 패드전극(114)에 연결된다.
이어, 도 5f를 참조하면, 금속패턴(130), 소스 전극(132), 드레인 전극(134) 및 제2 패드전극(136)이 형성된 기판(110) 상에 실리콘 산화물(SiOx), 실리콘 질화물(SiNx) 또는 이들을 다층으로 적층하여 제1 보호막(140)을 형성한다. 그리고, 제6 마스크를 이용하여 제1 보호막(140)을 에칭하여, 금속패턴(130)을 노출하는 제3 콘택홀(CH3) 및 제2 패드전극(136)을 노출하는 제5 콘택홀(CH5)을 형성한다.
다음, 도 5g를 참조하면, 제3 콘택홀(CH3) 및 제5 콘택홀(CH5)이 형성된 기판(110) 상에 투명도전물질과 금속물질을 순차적으로 적층한다. 이때, 투명도전물질은 ITO(indium tin oxide), IZO(indium zinc oxide) 또는 ITZO(indium tin zinc oxide)이고, 금속물질은 알루미늄(Al), 몰리브덴(Mo), 텅스텐(W), 티타늄(Ti) 또는 이들의 합금일 수 있다. 다음, 제7 마스크인 하프톤 마스크(halftone mask)를 이용하여 상기 투명도전물질과 금속물질을 패터닝하여 제2 게이트 전극(148), 제1 캐패시터 전극(144) 및 제3 패드전극(172)을 형성한다. 제2 게이트 전극, 제1 캐패시터 전극(144) 및 제3 패드전극(172)은 기판(110) 상에 감광막을 도포하고 하프톤 마스크를 정렬시킨 후 회절 노광 기법을 이용하여 형성된다. 이때, 제2 게이트 전극(148)은 투명층(142)과 금속층(146)이 적층된 구조로 이루어지고, 제1 캐패시터 전극(144)과 제3 패드전극(172)은 금속층이 제거된 투명층만으로 이루어진다.
다음, 도 5h를 참조하면, 제2 게이트 전극(148), 제1 캐패시터 전극(144) 및 제3 패드전극(172)이 형성된 기판(110) 상에 실리콘 산화물(SiOx), 실리콘 질화물(SiNx) 또는 이들을 다층으로 적층하여 제2 보호막(150)을 형성한다. 이어, 제8 마스크를 이용하여 제2 보호막(150)과 제1 보호막(140)을 에칭하여 드레인 전극(134)을 노출하는 제6 콘택홀(CH6)을 형성하고 이와 동시에 제2 보호막(150)을 에칭하여 제3 패드 전극(172)을 노출하는 제7 콘택홀(CH7)을 형성한다.
다음, 도 5i를 참조하면, 제6 콘택홀(CH6)과 제7 콘택홀(CH7)이 형성된 기판(110) 상에 오버코트층(160)을 형성한다. 오버코트층(160)은 투명한 고분자 수지로 이루어지며, 예를 들어, 폴리이미드(PI) 또는 폴리아크릴레이트(PA) 등으로 이루어질 수 있다. 이어, 제9 마스크를 이용하여 오버코트층(160)을 에칭하여 발광부(EP)를 제외한 투명부(TP)와 패드부(PP)의 오버코트층(160)을 제거한다.
그리고, 도 5j를 참조하면, 오버코트층(160)이 형성된 기판(110) 상에 투명도전물질과 금속물질을 순차적으로 적층한다. 이때, 투명도전물질은 ITO(indium tin oxide), IZO(indium zinc oxide) 또는 ITZO(indium tin zinc oxide)이고, 금속물질은 알루미늄(Al), 몰리브덴(Mo), 텅스텐(W), 티타늄(Ti) 또는 이들의 합금일 수 있다. 다음, 제10 마스크인 하프톤 마스크(halftone mask)를 이용하여 상기 투명도전물질과 금속물질을 패터닝하여 화소 전극(170) 및 반사막(180)을 형성한다. 보다 자세하게, 하프톤 마스크를 이용한 회절 노광 기법을 이용하여, 발광부(EP)에만 반사막(180)을 남겨두고 나머지 영역에서는 반사막(180)을 제거하고 투명도전물질인 화소 전극(170)만 남아있도록 형성한다. 이때, 투명부(TP)에 형성된 화소 전극(170)은 제1 캐패시터 전극(144)과 정전용량을 형성하는 제2 캐패시터 전극으로 작용하게 된다. 따라서, 본 발명의 캐패시터(Cst)는 모두 투명한 도전물질로 이루어진 제1 캐패시터 전극(144)과 제2 캐패시터 전극으로 구성되어, 투명부(TP)로 작용할 수 있게 된다.
한편, 본 발명은 화소 전극(170)과 제2 캐패시터 전극이 따로 형성될 수 있다. 도 6은 본 발명의 제2 실시예에 따른 유기전계발광표시장치를 나타낸 단면도이다. 하기에서는 전술한 도 4와 동일한 구성요소에 대해 동일한 도면 부호를 붙여 그 설명을 생략하기로 한다.
도 6을 참조하면, 본 발명의 제2 실시예에 따른 유기전계발광표시장치는 제2 보호막(150) 상에 제6 콘택홀(CH6)을 통해 노출된 드레인 전극(134)과 연결된 제2 캐패시터 전극(175)이 위치한다. 제2 캐패시터 전극(175)은 전술한 제1 캐패시터 전극(144)과 동일한 투명한 재료로 이루어진다. 그리고, 제2 캐패시터 전극(175)과 제2 보호막(150) 상에 오버코트층(160)이 위치하고, 오버코트층(160) 상에 제6 콘택홀(CH6)을 통해 노출된 드레인 전극(134) 및 제2 캐패시터 전극(175)과 연결된 화소 전극(170)이 위치한다. 화소 전극(170)은 발광부(EP)의 오버코트층(160) 상에만 위치하고, 투명부(TP)에는 제2 캐패시터 전극(175)이 제1 캐패시터 전극(144) 상부에 위치한다. 전술한 제1 실시예에서는 화소 전극(170)이 제2 캐패시터 전극과 일체로 이루어져 화소 전극과 제2 캐패시터 전극의 역할을 동시에 수행하나, 본 제2 실시예에서는 화소 전극(170)과 제2 캐패시터 전극(175)이 개별적으로 형성되되, 전기적으로 연결되는 구조로 이루어진다.
한편, 본 발명의 제2 실시예에 따른 유기전계발광표시장치의 제조방법에 대해 설명하면, 전술한 제1 실시예의 도 5h에 도시된 제2 보호막(150)까지 형성한 후, 투명부(TP)에 투명도전물질을 적층하고 패터닝하여 제6 콘택홀(CH6)에 의해 노출된 드레인 전극(134)에 연결되고 제1 캐패시터 전극(144)에 대응하는 제2 캐패시터 전극(175)을 형성한다. 이후, 기판 상에 오버코트층(160)을 형성하고 오버코트층(160) 상에 드레인 전극(134)과 연결되는 화소 전극(170)을 형성한다. 마지막으로 화소 전극(170) 상에 반사막(180)을 형성하여 유기전계발광표시장치를 제조한다.
상기와 같이, 본 발명의 실시예들에 따른 유기전계발광표시장치 및 그 제조방법은 투명전극들로 캐패시터를 형성하여 투명하게 함으로써, 투명부의 면적을 넓혀 투명 디스플레이로서의 투명성과 신뢰성을 향상시킬 수 있는 이점이 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 상술한 본 발명의 기술적 구성은 본 발명이 속하는 기술 분야의 당업자가 본 발명의 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해되어야 한다. 아울러, 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어진다. 또한, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
100 : 유기전계발광표시장치 110 : 기판
112 : 제1 게이트 전극 124 : 반도체층
126 : 에치스토퍼 132 : 소스 전극
134 : 드레인 전극 144 : 제1 캐패시터 전극
148 : 제2 게이트 전극 170 : 화소 전극
180 : 반사막

Claims (10)

  1. 기판; 및
    상기 기판 상에 위치하며, 발광부 및 투명부를 포함하는 화소영역을 포함하며,
    상기 발광부는 박막트랜지스터, 화소 전극 및 반사막을 포함하고,
    상기 투명부는 캐패시터를 포함하되, 상기 캐패시터는 두 개의 투명 전극으로 이루어지며,
    상기 캐패시터는 상기 반사막과 비중첩된 것을 특징으로 하는 유기전계발광표시장치.
  2. 제1 항에 있어서,
    상기 박막트랜지스터는 상기 기판 상에 위치하는 제1 게이트 전극, 상기 게이트 전극 상에 위치하는 반도체층, 상기 반도체층에 연결된 소스 전극 및 드레인 전극, 및 상기 반도체층 상에 위치하는 제2 게이트 전극을 포함하는 것을 특징으로 하는 유기전계발광표시장치.
  3. 제2 항에 있어서,
    상기 두 개의 투명 전극으로 이루어진 캐패시터는 제1 캐패시터 전극 및 상기 드레인 전극과 연결된 제2 캐패시터 전극을 포함하는 것을 특징으로 하는 유기전계발광표시장치.
  4. 제3 항에 있어서,
    상기 화소 전극은 상기 드레인 전극과 연결되되, 상기 제2 캐패시터 전극과 일체로 이루어진 것을 특징으로 하는 유기전계발광표시장치.
  5. 발광부와 투명부를 포함하는 화소 영역이 구획된 기판을 준비하는 단계;
    상기 발광부에 제1 게이트 전극, 반도체층, 소스 전극 및 드레인 전극을 포함하는 박막트랜지스터를 형성하는 단계;
    상기 박막트랜지스터 상에 제1 보호막을 형성하는 단계;
    상기 제1 보호막 상에 투명도전물질 및 금속물질을 순차적으로 적층한 후 상기 투명부에 대응하는 상기 금속물질을 선택적으로 제거하고 패터닝하여, 상기 제1 게이트 전극과 연결된 제2 게이트 전극 및 제1 캐패시터 전극을 형성하는 단계;
    상기 제2 게이트 전극 및 제1 캐패시터 전극 상에 제2 보호막을 형성하는 단계;
    상기 발광부에 대응하는 상기 제2 보호막 상에 오버코트층을 형성하는 단계; 및
    상기 오버코트층 상에 투명도전물질 및 금속물질을 순차적으로 적층한 후 상기 발광부 이외의 영역에서 상기 금속물질을 선택적으로 제거하고 패터닝하여, 상기 드레인 전극과 연결되는 화소 전극 및 반사막을 형성하는 단계를 포함하는 것을 특징으로 하는 유기전계발광표시장치의 제조방법.
  6. 제5 항에 있어서,
    상기 화소 전극은 상기 발광부 및 투명부에 일체로 형성되어, 상기 발광부에서 화소 전극으로 작용하고 상기 투명부에서 상기 제1 캐패시터 전극과 정전용량을 형성하는 제2 캐패시터 전극으로 작용하는 것을 특징으로 하는 유기전계발광표시장치의 제조방법.
  7. 제5 항에 있어서,
    상기 제2 게이트 전극과 제1 캐패시터 전극, 및 상기 화소 전극과 반사막을 형성하는 단계는 하프톤 마스크를 이용한 회절 노광 기법으로 형성하는 것을 특징으로 하는 유기전계발광표시장치의 제조방법.
  8. 제3 항에 있어서,
    상기 투명부 및 발광부에 연속적으로 위치하는 오버코트층을 더 포함하며,
    상기 제2 캐패시터 전극은 상기 오버코트층 하부에 위치하고, 상기 화소 전극은 상기 오버코트층 상부에 위치하는 것을 특징으로 하는 유기전계발광표시장치.
  9. 제8 항에 있어서,
    상기 화소 전극은 상기 제2 캐패시터 전극의 상면에 컨택하는 것을 특징으로 하는 유기전계발광표시장치.
  10. 제8 항에 있어서,
    상기 화소 전극은 상기 제1 캐패시터 전극과 비중첩하는 것을 특징으로 하는 유기전계발광표시장치.
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