KR102080065B1 - 박막 트랜지스터 어레이 기판 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 박막트랜지스터 어레이 기판 및 그 제조방법을 개시한다. 개시된 본 발명의 박막트랜지스터 어레이 기판은, 기판 상에 게이트 라인과 게이트 절연막을 사이에 두고 교차하여 화소전극을 정의하는 데이터 라인과; 상기 게이트 라인과 데이터 라인의 교차영역에서 상기 게이트 라인으로부터 분기되어 형성되는 게이트 전극과; 상기 게이트 전극 상에 형성된 액티브 층과; 상기 액티브층 상에 형성되어 상기 액티브층의 채널영역을 정의하는 식각정지층과; 상기 액티브층 상에서 상기 액티브층과 중첩되고, 제 1 전극층과 제 2 전극층이 순차적으로 적층되어 형성된 소스 전극 및 드레인 전극을 포함하고, 상기 소스 전극 및 드레인 전극은 상기 식각정지층과 동일층에서 상기 식각정지층을 사이에 두고 형성되고, 각각 식각정지층과 이격되어 형성되는 것을 특징으로 한다.
따라서, 본 발명에 따른 박막트랜지스터 어레이 기판 및 그 제조방법은, 불필요한 기생 캐패시터를 감소하고, 고속 구동 성능을 개선하고, 채널영역의 길이를 짧게 형성하고, 박막 트랜지스터의 성능 및 패널의 휘도 및 품질을 확보할 수 있다. 또한, 배면노광 공정을 통해 마스크 공정을 줄이고, 공정시간 및 비용을 감소할 수 있다.

Description

박막 트랜지스터 어레이 기판 및 그 제조 방법{Thin film transistor array substrate and method for fabricating the same}
본 발명은 박막 트랜지스터 어레이 기판에 관한 것으로서, 보다 상세하게는 채널을 작게 형성하고, 불필요한 캐패시터 발생을 방지함으로써, 구동 성능을 개선하고, 휘도와 품질을 개선하는 박막 트랜지스터 어레이 기판 및 제조방법에 관한 것이다.
최근, 본격적인 정보화 시대로 접어듦에 따라 전기적 정보신호를 시각적으로 표현하는 디스플레이(display)분야가 급속도로 발전해 왔고, 이에 부응하여 박형화, 경량화, 저소비전력화의 우수한 성능을 지닌 여러 가지 다양한 평판표시장치(Flat Display Device)가 개발되어 기존의 브라운관(Cathode Ray Tube: CRT)을 빠르게 대체하고 있다.
이 같은 평판표시장치의 구체적인 예로는 액정표시장치(Liquid Crystal Display device: LCD), 유기전계발광표시장치(Organic Light Emitting Display: OLED), 전기영동표시장치(Electrophoretic Display: EPD,Electric Paper Display), 플라즈마표시장치(Plasma Display Panel device: PDP), 전계방출표시장치(Field Emission Display device: FED), 전기발광표시장치(Electro luminescence Display Device: ELD) 및 전기습윤표시장치(Electro-Wetting Display: EWD) 등을 들 수 있다. 이들은 공통적으로 영상을 구현하는 평판표시패널을 필수적인 구성요소로 하는데, 평판 표시패널은 고유의 발광물질 또는 편광물질층을 사이에 두고 대면 합착된 한 쌍의 기판을 포함하여 이루어진다.
한편, 평판 표시패널의 구동 방식은 크게 수동 매트릭스 구동 방식(Passive Matrix Driving Mode)과 능동 매트릭스 구동 방식(Active Matrix Driving Mode)으로 구분될 수 있다.
수동 매트릭스 구동 방식은 주사라인과 신호라인이 교차하는 영역에 복수의 화소를 형성시키고, 서로 교차하는 주사라인과 신호라인에 모두 신호가 인가되는 동안 그에 대응한 화소를 구동시키는 방식이다. 이러한 수동매트릭스 구동 방식은 제어가 간단한 장점을 갖는 반면, 각 화소가 독립적으로 구동될 수 없어, 선명도 및 응답속도가 낮고, 그로 인해 고해상도 실현이 어려운 단점을 갖는다.
능동 매트릭스 구동 방식은 복수의 화소에 각각 대응하는 스위치소자로써 복수의 박막트랜지스터를 포함하여, 각 박막트랜지스터의 턴온/턴오프를 통해 복수의 화소를 선택적으로 구동시키는 방식이다. 이러한 능동 매트릭스 구동 방식은 제어가 복잡한 단점이 있는 반면, 각 화소가 독립적으로 구동될 수 있어, 수동 매트릭스 구동 방식보다 선명도 및 응답속도가 높아서, 고해상도에 유리한 장점을 갖는다.
이러한 능동 매트릭스 구동 방식의 평판 표시장치는 복수의 화소를 개개로 구동시키기 위한 트랜지스터 어레이 기판을 필수적으로 포함한다.
트랜지스터 어레이 기판은 각 화소영역을 정의하도록 서로 교차 배치되는 게이트라인과 데이터라인 및 복수의 화
소에 각각 대응하여, 게이트라인과 데이터라인이 교차하는 영역에 배치되는 복수의 박막트랜지스터를 포함하여 이루어진다.
이때, 각 박막트랜지스터는 게이트라인과 연결되는 게이트전극, 데이터라인과 연결되는 소스전극, 화소전극과 연결되는 드레인전극, 게이트절연층을 사이에 두고 게이트전극과 적어도 일부 중첩하여, 게이트전극의 전압레벨에 따라 소스전극과 드레인전극 사이에 채널(channel)을 형성하는 액티브층을 포함한다. 이러한 박막트랜지스터는 게이트라인의 신호에 응답하여 턴온하면, 데이터라인의 신호를 화소전극으로 인가한다.
상시 박막 트랜지스터는 a-Si TFT, Oxide TFT 및 LTPS TFT 등 다양한 종류가 있으나, 그 중 Oxide TFT의 경우, 액티브층이에 열처리 공정이 추가되며, 액티브층의 채널영역을 보호하기 위한 식각정지층(Etch stop layer)이 형성될 수 있다. 이러한 종래 Oxide TFT구조의 경우, 식각정지층과 중첩되는 액티브층의 영역이 채널영역으로 정의된다. 이때, 상기 식각정지층과 소스 전극 및 드레인 전극이 중첩되는 영역이 필요하다. 이러한 중첩 영역에 대한 공정 마진이 필요함으로 인해 채널이 필요 이상으로 길게 형성되어야 한다. 필요 이상의 길이로 형성되는 채널영역으로 인해 박막 트랜지스터의 크기가 커지고, 전류능력이 현저히 떨어진다.
또한, 소스 전극 및 드레인 전극은 상기 식각정지층, 액티브층 및 게이트 전극과 중첩된다. 상기 소스 전극 및 드레인 전극이 게이트 전극과 중첩됨으로 인해, 그 사이에서 원하지 않는 캐패시터가 형성된다. 이러한 원치 않는 캐패시터의 형성으로 인해, 고속 구동이 어려우며, 다른 박막 트랜지스터 구조와 비교하여 구동적 측면에서 단점이 있다.
또한, 상기 종래 박막 트랜지스터 어레이 기판을 제조하는 공정은 일반적으로 게이트 라인 및 게이트 전극을 형성하는 단계, 액티브층을 형성하는 단계, 식각정지층을 형성하는 단계, 데이터 전극, 소스 전극 및 드레인 전극을 형성하는 단계, 보호막을 형성하는 단계 및 화소전극을 형성하는 단계에서 총 6개의 마스크가 필요하다. 이러한 마스크 공정은 많을수록 공정시간과 비용이 늘어나므로, 마스크 공정을 줄이는 공정이 필요하다.
본 발명은 박막 트랜지스터의 게이트 전극과 소스 전극 및 드레인 전극을 중첩하지 않도록 형성함으로써, 불필요한 기생 캐패시터를 감소하고, 고속 구동 성능을 개선한 박막 트랜지스터 어레이 기판 및 그 제조방법을 제공하는데 그 목적이 있다.
또한, 본 발명은 식각정지층과 소스 전극 및 드레인 전극을 중첩하지 않도록 형성함으로써, 채널영역의 길이를 짧게 형성하고, 박막 트랜지스터의 성능 및 패널의 휘도 및 품질을 확보하는 박막 트랜지스터 어레이 기판 및 그 제조방법을 제공하는데 다른 목적이 있다.
또한, 본 발명은 박막 트랜지스터의 식각정지층을 게이트 전극을 마스크로 하여 배면노광을 하여 형성함으로써, 마스크 공정을 줄이고, 공정시간 및 비용을 감소하는 박막 트랜지스터 어레이 기판 및 그 제조방법을 제공하는데 또 다른 목적이 있다.
상기와 같은 종래 기술의 과제를 해결하기 위한 본 발명의 박막 트랜지스터 어레이 기판은, 기판 상에 게이트 라인과 게이트 절연막을 사이에 두고 교차하여 화소전극을 정의하는 데이터 라인과; 상기 게이트 라인과 데이터 라인의 교차영역에서 상기 게이트 라인으로부터 분기되어 형성되는 게이트 전극과; 상기 게이트 전극 상에 형성된 액티브 층과; 상기 액티브층 상에 형성되어 상기 액티브층의 채널영역을 정의하는 식각정지층과; 상기 액티브층 상에서 상기 액티브층과 중첩되고, 제 1 전극층과 제 2 전극층이 순차적으로 적층되어 형성된 소스 전극 및 드레인 전극을 포함하고, 상기 소스 전극 및 드레인 전극은 상기 식각정지층과 동일층에서 상기 식각정지층을 사이에 두고 형성되고, 각각 식각정지층과 이격되어 형성되는 것을 특징으로 한다.
또한, 본 발명의 박막 트랜지스터 어레이 기판 제조방법은, 기판 상에 게이트 전극을 형성하는 단계와; 상기 게이트 전극 상에 게이트 절연막을 형성하는 단계와; 상기 게이트 절연막 상에 액티브층을 형성하는 단계와; 상기 액티브층 상에서 상기 액티브층의 채널영역을 정의하는 식각정지층을 형성하는 단계와; 상기 식각정지층이 형성된 기판 전면에 베리어층을 형성하고, 상기 베리어층 상에 금속층을 형성하는 단계와; 상기 금속층을 식각하여 제 2 소스전극층과 제 2 드레인전극층을 형성하는 단계와; 상기 제 2 소스전극층과 제 2 드레인전극층을 마스크로 하여 상기 베리어층을 식각하여, 제 1 소스전극층과 제 1 드레인전극층을 형성하는 단계를 포함하고, 상기 제 1 소스전극층과 제 2 소스전극층으로 이루어진 소스 전극과 상기 제 1 드레인전극층과 제 2 드레인전극층으로 이루어진 드레인 전극은 상기 식각정지층과 동일층에서 상기 식각정지층을 사이에 두고 형성되고, 각각 상기 식각정지층과 이격하여 형성되는 것을 특징으로 한다.
본 발명에 따른 박막 트랜지스터 어레이 기판 및 그 제조방법은, 박막 트랜지스터의 게이트 전극과 소스 전극 및 드레인 전극을 중첩하지 않도록 형성함으로써, 불필요한 기생 캐패시터를 감소하고, 고속 구동 성능을 개선한 제 1 효과가 있다.
또한, 본 발명에 따른 박막 트랜지스터 어레이 기판 및 그 제조방법은, 식각정지층과 소스 전극 및 드레인 전극을 중첩하지 않도록 형성함으로써, 채널영역의 길이를 짧게 형성하고, 박막 트랜지스터의 성능 및 패널의 휘도 및 품질을 확보하는 제 2 효과가 있다.
또한, 본 발명에 따른 박막 트랜지스터 어레이 기판 및 그 제조방법은, 박막 트랜지스터의 식각정지층을 게이트 전극을 마스크로 하여 배면노광을 하여 형성함으로써, 마스크 공정을 줄이고, 공정시간 및 비용을 감소하는 제 3 효과가 있다.
도 1은 본 발명의 제 1 실시예에 따른 박막 트랜지스터 어레이 기판을 도시한 평면도이다.
도 2a 내지 도 2i는 본 발명의 제 1 실시예에 따른 박막 트랜지스터 어레이 기판의 제조방법을 도시한 단면도이다.
도 3a 및 도 3b는 본 발명의 제 1 실시예에 따른 박막 트랜지스터 어레이 기판의 식각정지층을 형성하는 방법을 도시한 단면도이다.
도 4는 본 발명의 제 2 실시예에 따른 박막 트랜지스터 어레이 기판을 도시한 평면도이다.
도 5a 내지 도 5g는 본 발명의 제 2 실시예에 따른 박막 트랜지스터 어레이 기판의 제조방법을 도시한 단면도이다.
도 6은 본 발명의 제 3 실시예에 따른 박막 트랜지스터 어레이 기판을 도시한 평면도이다.
도 7은 본 발명의 제 4 실시예에 따른 박막 트랜지스터 어레이 기판을 도시한 평면도이다.
도 8은 본 발명의 제 5 실시예에 따른 박막 트랜지스터 어레이 기판을 도시한 평면도이다.
도 9는 본 발명의 제 6 실시예에 따른 박막 트랜지스터 어레이 기판을 도시한 평면도이다.
도 10은 본 발명의 제 7 실시예에 따른 박막 트랜지스터 어레이 기판을 도시한 평면도이다.
이하, 본 발명의 실시예들은 도면을 참고하여 상세하게 설명한다. 다음에 소개되는 실시예들은 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 예로서 제공되는 것이다. 따라서, 본 발명은 이하 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 그리고 도면들에 있어서, 장치의 크기 및 두께 등은 편의를 위하여 과장되어 표현될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 1은 본 발명의 제 1 실시예에 따른 박막 트랜지스터 어레이 기판을 도시한 평면도이다.
도 1을 참조하면, 본 발명은 표시영역과 비표시영역으로 구분되는 기판(100) 상에 일방향으로 형성되는 게이트라인(120)과 데이터배선(130)이 수직 교차되어 형성되며 상기 기판(100)의 표시영역에서 화소영역을 정의한다. 상기 게이트라인(120)과 데이터라인(130)의 교차영역에 박막 트랜지스터가 형성된다. 또한, 상기 박막 트랜지스터와 콘택홀을 통해 연결되는 화소전극(108)이 형성된다. 이때, 상기 박막 트랜지스터는 산화물 반도체 박막 트랜지스터일 수 있다.
상기 박막 트랜지스터는 상기 게이트라인(120)에서 연장된 게이트 전극(101), 게이트 절연막, 액티브층(103), 상기 데이터라인(130)으로부터 분기된 소스 전극(105) 및 상기 소스 전극(105)과 동일층에서 상기 소스 전극(105)과 이격되어 형성된 드레인 전극(106)을 포함하여 구성된다. 또한, 상기 액티브층(103) 상에는 상기 액티브층(103)의 채널영역을 정의하는 식각정지층(104)이 형성된다.
상기 소스 전극(105) 및 상기 드레인 전극(106)이 제 1 전극층과 제 2 전극층으로 이루어진다. 상기 제 1 전극층과 상기 제 2 전극층은 서로 다른 물질로 형성되며, 각각 상이한 식각공정을 통해 별개 공정으로 형성된다.
상기 식각정지층(104)과 상기 소스 전극(105) 및 드레인 전극(106)은 상기 액티브층(103) 상에서 상기 액티브층(103)과 중첩되며, 동일층에서 형성된다. 상기 식각정지층(104)은 상기 소스 전극(105) 및 드레인 전극(106) 사이에서 형성된다. 상기 식각정지층(104)과 상기 소스 전극(105)은 이격하여 형성되고, 상기 식각정지층(104)과 상기 드레인 전극(106)은 서로 이격하여 형성된다. 또한, 상기 식각정지층(104)은 게이트 전극(101) 및 게이트 라인(120)과 중첩되는 영역에서 형성될 수 있다.
상기 식각정지층(104)과 상기 소스 전극(105) 및 드레인 전극(106)이 각각 이격되어 형성됨으로써, 식각정지층(104)으로 인해 정의되는 액티브층(103)의 채널영역의 길이가 종래보다 짧게 형성될 수 있다. 즉, 식각정지층(104)과 소스 전극(105) 및 드레인 전극(106)이 중첩될 때, 공정상 필요했던 식각정지층(104)의 공정 마진 길이가 필요하지 않게 됨으로써, 채널영역의 길이가 짧게 형성된다. 채널영역의 길이가 짧게 형성되어, 박막 트랜지스터의 전류 능력이 개선되며, 박막 트랜지스터의 성능이 개선되고, 상기 박막 트랜지스터 어레이 기판을 사용한 패널의 신뢰성을 개선하고, 휘도와 품질을 확보할 수 있다.
또한, 상기 소스 전극(105) 및 드레인 전극(106)은 상기 게이트 전극(101)과 이격되어 형성된다. 종래 박막 트랜지스터는 상기 소스 전극(105)과 상기 게이트 전극(101)이 중첩되어 형성되고, 상기 드레인 전극(106)과 상기 게이트 전극(101)이 중첩되어 형성됨에 따라 원하지 않는 기생 캐패시터가 형성된다. 본 발명은 상기 소스 전극(105) 및 드레인 전극(106)이 각각 상기 게이트 전극(101)과 중첩되지 않도록 형성되어 원하지 않는 기생 캐패시터의 발생을 줄일 수 있다. 이로 인해, 기생 캐패시터가 줄어들며, 박막 트랜지스터의 고속 구동이 가능하게 된다. 이하, 박막 트랜지스터 어레이 기판의 제조방법을 도 1의 Ⅰ-Ⅰ'를 나타낸 단면도를 참조하여 자세히 설명한다.
도 2a 내지 도 2i는 본 발명의 제 1 실시예에 따른 박막 트랜지스터 어레이 기판의 제조방법을 도시한 단면도이다.
도 2a를 참조하면, 기판(100) 상에 게이트 전극(101)을 형성한다. 상기 기판(100) 상에 게이트 금속층을 형성하고, 상기 게이트 금속층 상에 포토 레지스트를 형성한다. 이후, 투과부와 차단부로 이루어진 마스크를 이용하여 노광 및 현상 공정으로 포토 레지스트 패턴을 형성한다. 상기 포토 레지스트 패턴을 마스크로 하여 상기 게이트 금속층을 식각하여 게이트 라인과 상기 게이트 라인으로부터 분기된 게이트 전극(101)을 형성한다. 상기 게이트 전극(101)이 형성된 기판(100) 전면에 게이트 절연막(102)을 형성한다.
상기 기판(100)은 실리콘(Si), 유리(glass), 플라스틱 또는 폴리이미드(PI) 등이 사용될 수 있다. 또한, 상기 게이트 전극(101)은 불투명한 금속 재질, 예를 들면, 알루미늄(Al), 텅스텐(W), 구리(Cu), 몰디브덴(Mo), 크롬(Cr), 탄탈륨(Ta), 티타늄(Ti) 및 이들의 조합으로부터 형성되는 합금을 포함하는 도전성 금속 그룹 중에서 선택된 적어도 하나로 형성할 수 있다. 상기 게이트 전극(101)은 도면 상에는 단일층으로 형성되었으나, 2이상의 층으로 형성된 다중층으로 형성될 수 있다. 또한, 상기 게이트 절연막(102)은 SiOx, SiNx, SiON, HfO2, Al2O3, Y2O3, Ta2O5 등과 같은 유전체 또는 고유전율 유전체 또는 이들의 조합으로 이루어질 수 있다. 상기 게이트 절연막(102)은 도면 상에는 단일층으로 형성되었으나, 2이상의 층으로 형성된 다중층으로 형성될 수 있다.
도 2b를 참조하면, 상기 게이트 절연막(102) 상에 상기 게이트 전극(101)과 적어도 일부 중첩되도록 액티브층(103)을 형성한다. 상기 게이트 절연막(102) 상에 반도체 물질을 도포하고, 상기 반도체 물질 상에 포토 레지스트를 형성하고, 투과부와 차단부로 이루어진 마스크를 이용하여 노광 및 현상 공정으로 포토 레지스트 패턴을 형성한다. 상기 포토 레지스트 패턴은 상기 게이트 전극(101)과 중첩되는 영역에서 형성되고, 상기 포토 레지스트 패턴을 마스크로 하여 상기 반도체 물질을 식각하여 박막 트랜지스터의 액티브층(103)을 형성한다. 또한, 상기 액티브층(103)은 열처리 공정이 추가될 수도 있다.
상기 액티브층(103)은 실리콘반도체보다 높은 이동도 및 안정적인 정전류특성을 갖는 것으로 알려진 AxByCzO(x, y, z ≥0)의 산화물반도체로 선택될 수 있다. 이때, A, B 및 C 각각은 Zn, Cd, Ga, In, Sn, Hf 및 Zr 중에서 선택된다. 바람직하게는, 상기 액티브층(103)은 ZnO, InGaZnO4, ZnInO, ZnSnO, InZnHfO, SnInO 및 SnO 중에서 선택될 수 있으나, 본 발명은 이에 국한되지 않는다.
도 2c를 참조하면, 상기 액티브층(103) 상에 액티브보호층(140)을 형성한다. 상기 액티브보호층(140) 상에 상기 게이트 전극(101)과 중첩되는 영역에 포토 레지스트 패턴(151)을 형성한다. 상기 액티브보호층(140)은 SiO2 로 형성될 수 있으나, 이에 국한되지 않는다. 상기 포토 레지스트 패턴(151)을 형성하는 방법을 도 3a 및 도 3b를 참조하여 설명하면 다음과 같다.
도 3a 및 도 3b는 본 발명의 제 1 실시예에 따른 박막 트랜지스터 어레이 기판의 식각정지층을 형성하는 방법을 도시한 단면도이다.
도 3a를 참조하면, 상기 포토 레지스트 패턴(151)을 형성하는 제 1 방법은 배면노광을 이용할 수 있다. 상기 액티브보호층(140) 상에 포토레지스트(150)를 형성하고, 기판(100)의 배면에서 빛(170)을 노광한다. 이 때, 게이트 전극(101)이 차단부 마스크의 역할을 하며, 상기 포토레지스트(150)는 게이트 전극(101)과 중첩되지 않는 영역만 광이 조사된다. 이 때, 상기 포토레지스트(150)는 포지티브 포토레지스트(positive photo resist)로 형성될 수 있다. 상기 포지티브 포토레지스트는 광이 조사되면 연화되는 물질인 감광성 재료이다. 이 후, 연화된 포토레지스트를 제거하여, 상기 게이트 전극(101)과 중첩되는 영역에 포토 레지스트 패턴(151)이 형성될 수 있다. 또한, 상기 포토 레지스트 패턴(151)은 게이트 라인이 형성되는 영역에도 형성된다.
상기 게이트 전극(101)을 마스크로 하여 배면노광공정을 진행하므로, 상기 포토 레지스트 패턴(151) 형성시 별도의 마스크가 필요없다. 이로 인해, 기존의 기술에 비해 마스크 공정 수를 감소할 수 있으며, 공정 시간 및 비용을 감소할 수 있다.
도 3b를 참조하면, 상기 포토 레지스트 패턴(151)을 형성하는 제 2 방법은 마스크노광을 이용할 수 있다. 상기 액티브보호층(140) 상에 포토레지스트(150)를 형성하고, 투과부와 차단부로 형성된 마스크(160)를 통하여 빛(170)을 조사한다. 이 때, 상기 포토레지스트(150)는 포지티브 포토레지스트(positive photo resist) 또는 네거티브 포토레지스트(negative photo resist)로 형성될 수 있다. 상기 네거티브 포토레지스트는 광이 조사되면 경화되는 물질인 감광성 재료이다.
포지티브 포토레지스트를 사용하는 경우, 상기 마스크(160)는 게이트 전극(101)과 중첩되는 영역에서 차단부(B), 그 외의 영역에서 투과부(A)를 갖는다. 또한, 네거티브 포토레지스트를 사용하는 경우, 상기 마스크(160)는 게이트 전극(101)과 중첩되는 영역에서 투과부(B), 그 외의 영역에서 차단부(A)를 갖는다. 이 때, 상기 게이트 전극(101)과 중첩되는 영역에만 경화되거나, 연화되지 않은 포토레지스트(150)가 형성되어, 상기 게이트 전극(101)과 중첩되는 영역에 포토 레지스트 패턴(151)이 형성될 수 있다.
도 2d를 참조하면, 상기 포토 레지스트 패턴(151)을 마스크로 하여 상기 액티브보호층(140)을 식각하여, 식각정지층(104)을 형성한다. 상기 식각정지층(104)은 상기 액티브층(103) 상에서 상기 게이트 전극(101)과 중첩되는 영역에서 형성되며, 상기 액티브층(103)의 채널영역을 정의한다. 상기 식각정지층(104)은 게이트 전극(101)과 중첩되는 영역에서 형성되며, 게이트 라인과 중첩되는 영역에서 형성될 수 있다. 또한, 상기 게이트 전극(101) 및 게이트 라인과 중첩되는 영역에만 형성될 수도 있다.
추후 공정에서 소스 전극 및 드레인전극과 상기 식각정지층(104)이 중첩되지 않는 바, 상기 식각정지층(104)은 소스 전극 및 드레인 전극과의 중첩영역에 대한 공정 마진을 고려하지 않을 수 있다. 따라서, 상기 액티브층(103)의 채널영역에 해당하는 영역을 제외한 불필요한 영역까지 식각정지층(104)을 형성할 필요가 없다. 즉, 채널영역의 길이가 기존 식각정지층(104)과 소스 전극 및 드레인 전극과 중첩되는 종래 박막 트랜지스터와 비교하여 절반 이상 작게 형성할 수 있다. 채널 영역의 길이가 짧게 형성됨에 따라, 전류 능력이 향상되며, 박막 트랜지스터 성능이 개선된다. 또한, 상기 박막 트랜지스터를 포함하는 패널의 휘도와 품질의 신뢰성을 개선할 수 있다.
도 2e를 참조하면, 상기 식각정지층(104) 상에 베리어층(110)을 형성하고, 상기 베리어층(110) 상에 금속층(111)을 형성한다. 상기 베리어층(110)과 상기 금속층(111)은 서로 다른 물질로 형성한다. 상기 금속층(111)은 습식식각(wet etching)이 가능한 물질로 형성되며, 상기 베리어층(110)은 건식식각(dry etching)이 가능한 물질로 형성한다.예를 들면, 상기 금속층(111)은 몰리브덴(Mo), 구리(Cu), 알루미늄(Al) 등으로 형성될 수 있다. 또한, 상기 베리어층(110)은 몰리티타늄(MoTi) 등으로 형성될 수 있다. 다만, 본 발명은 상기 물질에 국한되지 않는다.
도 2f를 참조하면, 상기 금속층(111)을 식각하여 제 2 소스전극층(105b)과 제 2 드레인전극층(106b)를 형성한다. 상기 금속층(111) 상에 포토 레지스트를 형성하고, 투과부와 차단부로 이루어진 마스크를 이용하여 노광 및 현상 공정으로 포토 레지스트 패턴을 형성한다. 상기 포토 레지스트 패턴을 마스크로 하여 상기 금속층(111)을 식각하여 제 2 소스전극층(105b)과 제 2 드레인전극층(106b)를 형성한다. 상기 금속층(111)은 습식식각을 통해 식각할 수 있다.
상기 제 2 소스전극층(105b)과 제 2 드레인전극층(106b)은 서로 이격하여 형성되며, 각각 액티브층(103)과 중첩되는 영역에 형성된다. 또한, 상기 제 2 소스전극층(105b)과 제 2 드레인전극층(106b)은 사이에 식각정지층(104)을 두고 형성되며, 각각 식각정지층(104)과 이격하여 형성된다. 즉, 상기 제 2 소스전극층(105b)은 상기 식각정지층(104)과 중첩되지 않는 영역에 형성되고, 상기 제 2 드레인전극층(106b)도 상기 식각정지층(104)과 중첩되지 않는 영역에 형성된다. 또한, 상기 제 2 소스전극층(105b)과 제 2 드레인전극층(106b)은 게이트 전극(101)과 중첩되지 않는 영역에서 형성된다.
상기 금속층(111)이 습식식각이 되더라도, 상기 금속층(111) 하부에 베리어층(110)이 형성되어 있어, 상기 액티브층(103)은 식각액에 직접 노출되지 않는다. 이로 인해, 식각액이 액티브층(103)과 반응하여 반도체가 도체로 변질되며 반도체 특성을 상실하는 것을 방지할 수 있다. 따라서, 베리어층(110)을 형성함으로써, 식각정지층(104)과 소스 전극 및 드레인 전극이 중첩되지 않아도 액티브층(103)을 보호할 수 있다.
도 2g를 참조하면, 상기 베리어층(110)을 식각하여, 제 1 소스전극층(105a) 및 제 1 드레인전극층(106a)를 형성한다. 또한, 상기 제 1 소스전극층(105a)과 제 2 소스전극층(105b)으로 형성된 소스 전극(105)과, 상기 제 1 드레인전극층(106a)과 제 2 드레인전극층(106b)으로 형성된 드레인 전극(106)을 형성한다. 상기 소스 전극(105) 및 드레인 전극(106)과 함께 데이터 라인도 형성된다. 상기 베리어층(110)은 상기 제 2 소스전극층(105b) 및 제 2 드레인전극층(106b)을 마스크로 하여 식각한다. 상기 베리어층(110)의 식각은 건식식각으로 할 수 있다.
상기 소스 전극(105)과 상기 드레인 전극(106)은 상기 식각정지층(104)과 동일층에서 형성되고, 상기 액티브층(103)과 중첩하고, 상기 식각정지층(104)과 중첩하지 않는 영역에서 형성된다. 즉, 상기 소스 전극(105)과 드레인 전극(106)은 사이에 식각정지층(104)을 두고, 각각 식각정지층(104)과 이격하여 형성된다. 이로 인해, 식각정지층(104)으로 정의되는 액티브층(103)의 채널영역의 길이가 짧게 형성되고, 박막 트랜지스터의 성능을 향상하고, 패널의 휘도와 품질을 확보할 수 있다.
또한, 상기 소스 전극(105)과 드레인 전극(106)은 게이트 전극(101)과 중첩되지 않는 영역에서 형성된다. 상기 소스 전극(105)과 드레인 전극(106)이 게이트 전극(101)과 중첩되면, 원하지 않는 기생 캐패시터가 형성되고, 구동 속도를 느리게 한다. 따라서, 본 발명의 소스 전극(105)과 드레인 전극(106)은 게이트 전극(101)과 기생 캐패시터를 형성하지 않으며, 박막 트랜지스터와 패널이 고속 구동을 할 수 있게 한다.
도 2h를 참조하면, 상기 소스 전극(105) 및 상기 드레인 전극(106) 상에 보호막(107)을 형성한다. 상기 보호막(107)과 포토레지스트를 기판(100) 전면에 적층하여 형성하고, 투과부와 차단부로 이루어진 마스크를 이용하고, 노광 및 현상 공정으로 상기 드레인 전극(106)의 일부를 제외한 영역에 포토 레지스트 패턴을 형성한다. 상기 포토 레지스트 패턴을 마스크로 하여 상기 보호막(107)을 식각하여 상기 드레인 전극(106)을 노출하는 콘택홀을 형성한다.
도 2i를 참조하면, 상기 콘택홀이 형성된 보호막(107) 상에 화소 전극(108)을 형성한다. 상기 화소 전극(108)은 게이트 라인과 데이터 라인이 교차하여 정의하는 화소영역의 전면에서 상기 게이트 라인 및 데이터 라인과 이격하여 형성한다. 상기 화소 전극(108)은 ITO(Indium Tim Oxide), IZO(Indium Zinc Oxide)를 포함한 투명한 물질 그룹 중에서 선택된 어느 하나로 형성될 수 있다. 이하, 본 발명의 제 2 실시예 내지 제 4 실시예에 따른 박막 트랜지스터 어레이 기판에 대해 설명한다. 제 1 실시예와 중복되는 내용에 대해서는 일부 자세한 설명을 생략한다.
도 4는 본 발명의 제 2 실시예에 따른 박막 트랜지스터 어레이 기판을 도시한 평면도이다.
도 4를 참조하면, 표시영역과 비표시영역으로 구분되는 기판(200) 상에 일방향으로 형성되는 게이트라인(220)과 데이터배선(230)이 수직 교차되어 형성되며 상기 기판(200)의 표시영역에서 화소영역을 정의한다. 상기 게이트라인(220)과 데이터라인(230)의 교차영역에 박막 트랜지스터가 형성된다. 또한, 상기 박막 트랜지스터와 콘택홀을 통해 연결되는 화소전극(208)이 형성된다. 이때, 상기 박막 트랜지스터는 산화물 반도체 박막 트랜지스터일 수 있다.
상기 박막 트랜지스터는 상기 게이트라인(220)에서 연장된 게이트 전극(201), 게이트 절연막, 액티브층(203), 상기 데이터라인(230)으로부터 분기된 소스 전극(205) 및 상기 소스 전극(205)과 동일층에서 상기 소스 전극(205)과 이격되어 형성된 드레인 전극(206)을 포함하여 구성된다. 또한, 상기 액티브층(203) 상에는 상기 액티브층(203)의 채널영역을 정의하는 식각정지층(204)이 형성된다.
상기 소스 전극(205) 및 상기 드레인 전극(206)이 제 1 전극층과 제 2 전극층으로 이루어진다. 상기 제 1 전극층과 상기 제 2 전극층은 서로 다른 물질로 형성되며, 각각 상이한 식각공정을 통해 별개 공정으로 형성된다.
상기 식각정지층(204)과 상기 소스 전극(205) 및 드레인 전극(206)은 상기 액티브층(203) 상에서 상기 액티브층(203)과 중첩되며, 동일층에서 형성된다. 상기 식각정지층(204)은 상기 소스 전극(205) 및 드레인 전극(206) 사이에서 형성된다. 상기 식각정지층(204)과 상기 소스 전극(205)은 이격하여 형성되고, 상기 식각정지층(204)과 상기 드레인 전극(206)은 서로 이격하여 형성된다.
이때, 상기 액티브층(203)은 상기 게이트 전극(201)과 중첩되는 영역에만 형성된다. 상기 게이트 전극(201) 상에만 상기 액티브층(203)이 형성되면서, 상기 액티브층은 단차없이 평평한 구조로 형성된다. 상기 액티브층(203)이 게이트 전극(201)을 포함하여 게이트 전극(201)이 형성되지 않는 영역까지 넓게 형성되는 경우, 단차가 발생하게 되고, 상기 액티브층(203)이 꺾이게 되는 영역에서 단선이 발생할 수 있다. 따라서, 본 발명의 제 2 실시예에 따른 박막 트랜지스터는 상기 액티브층(203) 전면이 게이트 전극(201) 상에만 형성되도록 함으로써, 상기 액티브층(203)의 단선을 방지한다. 이하, 박막 트랜지스터 어레이 기판의 제조방법을 도 4의 Ⅱ-Ⅱ'를 나타낸 단면도를 참조하여 자세히 설명한다.
도 5a 내지 도 5g는 본 발명의 제 2 실시예에 따른 박막 트랜지스터 어레이 기판의 제조방법을 도시한 단면도이다.
도 5a를 참조하면, 기판(200) 상에 게이트 전극(201)을 형성하고, 상기 게이트 전극(201)이 형성된 기판(200) 전면에 게이트 절연막(102)을 형성한다. 상기 게이트 절연막(202) 상에 액티브층(203)을 형성한다. 또한, 상기 액티브층(203)은 열처리 공정이 추가될 수도 있다. 상기 게이트 전극(201) 및 상기 액티브층(203)은 마스크를 이용한 포토 레지스트 공정을 통해 형성될 수 있다.
이때, 상기 액티브층(203)은 단차없이 평평한 구조로 상기 게이트 전극(201)과 중첩되는 영역에만 형성된다. 상기 액티브층(203)이 게이트 전극(201)이 형성되지 않는 영역까지 형성되는 경우 단차가 발생하고, 상기 액티브층(203)이 꺾이는 영역에서 단선 등의 불량이 발생할 수 있다. 즉, 상기 액티브층(203) 전면이 게이트 전극(201) 상에만 형성되어, 상기 액티브층(203)의 단선을 방지할 수 있다.
도 5b를 참조하면, 상기 액티브층(203) 상에 액티브보호층(240) 및 포토레지스트(250)를 형성하고, 투과부와 차단부(A,B)로 형성된 마스크(260)를 통하여 빛(270)을 조사한다. 상기 노광 공정 후 현상 공정을 거쳐, 상기 액티브보호층(240) 상에 상기 게이트 전극(201)과 중첩되는 영역에 포토 레지스트 패턴을 형성한다. 이 때, 상기 포토레지스트(250)는 포지티브 포토레지스트(positive photo resist) 또는 네거티브 포토레지스트(negative photo resist)로 형성될 수 있다.
도 5c를 참조하면, 상기 포토 레지스트 패턴(251)을 마스크로 하여 상기 액티브보호층(240)을 식각하여, 식각정지층(204)을 형성한다. 상기 식각정지층(204)은 상기 액티브층(203) 상에서 상기 게이트 전극(201)과 중첩되는 영역에서 형성되며, 상기 액티브층(203)의 채널영역을 정의한다. 추후 공정에서 소스 전극 및 드레인전극과 상기 식각정지층(204)이 중첩되지 않는바, 상기 식각정지층(204)은 소스 전극 및 드레인 전극과의 중첩영역에 대한 공정 마진을 고려하지 않을 수 있다. 따라서, 상기 액티브층(203)의 채널영역에 해당하는 영역을 제외한 불필요한 영역까지 식각정지층(204)을 형성할 필요가 없다. 즉, 채널영역의 길이가 식각정지층과 소스 전극 및 드레인 전극과 중첩되는 종래 박막 트랜지스터와 비교하여 절반 이상 작게 형성할 수 있다. 채널 영역의 길이가 짧게 형성됨에 따라, 전류 능력이 향상되며, 박막 트랜지스터 성능이 개선된다. 또한, 상기 박막 트랜지스터를 포함하는 패널의 휘도와 품질의 신뢰성을 개선할 수 있다.
도 5d를 참조하면, 상기 식각정지층(204) 상에 베리어층(210)을 형성하고, 상기 베리어층(210) 상에 금속층(211)을 형성한다. 상기 베리어층(210)과 상기 금속층(211)은 서로 다른 물질로 형성한다. 상기 금속층(211)은 습식식각(wet etching)이 가능한 물질로 형성되며, 상기 베리어층(210)은 건식식각(dry etching)이 가능한 물질로 형성한다.
도 5e를 참조하면, 상기 금속층(211)을 식각하여 제 2 소스전극층(205b)과 제 2 드레인전극층(206b)를 형성한다. 상기 금속층(211)은 포토레지스트 공정을 통하여 포토 레지스트 패턴을 형성하고, 상기 포토 레지스트 패턴을 마스크로 하여 습식식각을 통해 식각할 수 있다. 상기 제 2 소스전극층(205b)과 제 2 드레인전극층(206b)은 서로 이격하여 형성되며, 각각 액티브층(203)과 중첩되는 영역에 형성된다. 또한, 상기 제 2 소스전극층(205b)과 제 2 드레인전극층(206b)은 사이에 식각정지층(204)을 두고 형성되며, 각각 식각정지층(204)과 이격하여 형성된다.
상기 금속층(211)이 습식식각이 되더라도, 상기 금속층(211) 하부에 베리어층(210)이 형성되어 있어, 상기 액티브층(203)은 식각액에 직접 노출되지 않는다. 이로 인해, 식각액이 액티브층(203)과 반응하여 반도체가 도체로 변질되며 반도체 특성을 상실하는 것을 방지할 수 있다. 따라서, 베리어층(210)을 형성함으로써, 식각정지층(204)과 소스 전극 및 드레인 전극이 중첩되지 않아도 액티브층(203)을 보호할 수 있다.
도 5f를 참조하면, 상기 베리어층(210)을 식각하여, 제 1 소스전극층(205a) 및 제 1 드레인전극층(206a)를 형성한다. 또한, 상기 제 1 소스전극층(205a)과 제 2 소스전극층(205b)으로 형성된 소스 전극(205)과, 상기 제 1 드레인전극층(206a)과 제 2 드레인전극층(206b)으로 형성된 드레인 전극(206)을 형성한다. 상기 소스 전극(205) 및 드레인 전극(206)과 함께 데이터 라인도 형성된다. 상기 베리어층(210)은 상기 제 2 소스전극층(205b) 및 제 2 드레인전극층(206b)을 마스크로 하여 식각한다. 상기 베리어층(210)의 식각은 건식식각으로 할 수 있다.
상기 소스 전극(205)과 상기 드레인 전극(206)은 상기 식각정지층(204)과 동일층에서, 상기 액티브층(203)과 중첩하고, 상기 식각정지층(204)과 중첩하지 않는 영역에서 형성된다.
도 5g를 참조하면, 상기 소스 전극(205) 및 상기 드레인 전극(206) 상에 상기 드레인 전극(206)을 노출하는 콘택홀을 포함하는 보호막(207)을 형성한다. 상기 콘택홀이 형성된 보호막(207) 상에 화소 전극(208)을 형성한다. 상기 화소 전극(208)은 게이트 라인과 데이터 라인이 교차하여 정의하는 화소영역의 전면에서 상기 게이트 라인 및 데이터 라인과 이격하여 형성한다. 상기 보호막(207)의 콘택홀과 상기 화소 전극(208)은 포토 레지스트 공정으로 포토 레지스트 패턴을 형성하고 식각하여 형성할 수 있다.
도 6은 본 발명의 제 3 실시예에 따른 박막 트랜지스터 어레이 기판을 도시한 평면도이다.
도 6을 참조하면, 표시영역과 비표시영역으로 구분되는 기판 상에 게이트라인(320)과 데이터배선(330)이 수직 교차되어 화소영역을 정의한다. 상기 화소영역에는 박막 트랜지스터와 상기 박막 트랜지스터와 연결되는 화소전극(308)이 형성된다. 이때, 상기 박막 트랜지스터는 산화물 반도체 박막 트랜지스터일 수 있다. 상기 박막 트랜지스터는 게이트 전극(301), 게이트 절연막, 액티브층(303), 소스 전극(305) 및 드레인 전극(306)을 포함하고, 상기 액티브층(303) 상에는 상기 액티브층(303)의 채널영역을 정의하는 식각정지층(304)이 형성된다.
상기 식각정지층(304)과 상기 소스 전극(305) 및 드레인 전극(306)은 상기 액티브층(303) 상에서 상기 액티브층(303)과 중첩되며, 동일층에서 형성된다. 상기 식각정지층(304)은 상기 소스 전극(305) 및 드레인 전극(306) 사이에서 형성되고, 상기 소스 전극(305) 및 상기 드레인 전극(306)과 각각 서로 이격하여 형성된다.
상기 소스 전극(305) 및 상기 드레인 전극(306)은 제 1 전극층과 제 2 전극층으로 이루어진다. 상기 제 1 전극층과 상기 제 2 전극층은 서로 다른 물질로 형성되며, 각각 상이한 식각공정을 통해 별개 공정으로 형성된다. 또한, 상기 소스 전극(305)은 U자형으로 형성되고, 상기 드레인 전극(306)은 U자형 소스 전극(306) 내부로 삽입되는 형상으로 형성된다.
상기 U자형 소스 전극(305)은 상기 소스 전극의 양 끝단을 포함하는 제 1 면 및 제 2 면과 상기 소스 전극(305)과 상기 데이터 전극(330)의 연결부인 제 3 면으로 형성된다. 상기 소스 전극(305)의 적어도 일 면은 게이트 전극(301)과 중첩되지 않는 영역에서 형성된다. 즉, 상기 소스 전극(305)은 제 1 면, 제 2 면 및 제 3 면 중 적어도 일 면은 게이트 전극(301)과 중첩되지 않는다. 바람직하게는, 상기 소스 전극(305)의 양 끝단을 포함하는 제 1 면 및 제 2 면이 상기 게이트 전극(301)과 중첩되지 않도록 형성된다. 도면에는 도시하지 않았으나, 상기 소스 전극(305)의 제 3 면만 게이트 전극(301)과 중첩되지 않도록 형성될 수도 있다.
도 7은 본 발명의 제 4 실시예에 따른 박막 트랜지스터 어레이 기판을 도시한 평면도이다.
도 7을 참조하면, 기판 상에 게이트라인(420)과 데이터배선(430)이 수직 교차되어 화소영역을 정의하고, 상기 화소영역에는 박막 트랜지스터와 상기 박막 트랜지스터와 연결되는 화소전극(408)이 형성된다. 이때, 상기 박막 트랜지스터는 산화물 반도체 박막 트랜지스터일 수 있다. 상기 박막 트랜지스터는 게이트 전극(401), 게이트 절연막, 액티브층(403), 소스 전극(405) 및 드레인 전극(406)을 포함하고, 상기 액티브층(403) 상에는 상기 액티브층(403)의 채널영역을 정의하는 식각정지층(404)이 형성된다.
상기 식각정지층(404)과 상기 소스 전극(405) 및 드레인 전극(406)은 상기 액티브층(403) 상에서 상기 액티브층(403)과 중첩되며, 동일층에서 형성된다. 상기 식각정지층(404)은 상기 소스 전극(405) 및 드레인 전극(406) 사이에서 형성되고, 상기 소스 전극(405) 및 상기 드레인 전극(406)과 각각 서로 이격하여 형성된다.
상기 소스 전극(405) 및 상기 드레인 전극(406)은 제 1 전극층과 제 2 전극층으로 이루어지고, 상기 제 1 전극층과 상기 제 2 전극층은 서로 다른 물질로 형성되며, 각각 상이한 식각공정을 통해 별개 공정으로 형성된다. 또한, 상기 소스 전극(405)은 U자형으로 형성되고, 상기 드레인 전극(406)은 U자형 소스 전극(406) 내부로 삽입되는 형상으로 형성된다. 이 때, 상기 소스 전극(405)은 상기 게이트 전극(401)과 중첩되는 영역에만 형성된다. 즉, 상기 소스 전극(405)의 전면은 상기 게이트 전극(401) 상에 형성된다.
또한, 상기 액티브층(403)은 상기 게이트 전극(401)과 중첩되는 영역에만 형성된다. 상기 게이트 전극(401) 상에만 상기 액티브층(403)이 형성되면서, 상기 액티브층은 단차없이 평평한 구조로 형성된다. 상기 액티브층(403)이 게이트 전극(401)을 포함하여 게이트 전극(401)이 형성되지 않는 영역까지 넓게 형성되는 경우, 단차가 발생하게 되고, 상기 액티브층(403)이 꺾이게 되는 영역에서 단선이 발생할 수 있다. 따라서, 상기 액티브층(403) 전면이 상기 게이트 전극(401) 상에만 형성되도록 함으로써, 액티브층(403)의 단선을 방지할 수 있다.
도 8은 본 발명의 제 5 실시예에 따른 박막 트랜지스터 어레이 기판을 도시한 평면도이다.
도 8을 참조하면, 본 발명의 제 5 실시예는 본 발명의 제 2 실시예에 따른 박막 트랜지스터 어레이 기판과 식각정지층(504)을 제외하고는 동일한 구성으로 형성된다. 즉, 기판 상에 게이트라인(520)과 데이터배선(530)의 수직 교차 영역에서 화소영역이 정의되고, 박막 트랜지스터와 화소전극(508)이 형성된다. 상기 박막 트랜지스터는 게이트 전극(501), 게이트 절연막, 액티브층(503), 식각정지층(504), 소스 전극(505) 및 드레인 전극(506)을 포함하여 구성된다.
이때, 상기 액티브층(503)의 채널영역을 정의하는 식각정지층(504)은 패턴(504a)과 홀(504b)을 포함한다. 상기 식각정지층(504)의 홀(504b)은 상기 소스 전극(505) 및 드레인 전극(506)과 중첩되는 영역에서 형성된다. 또한, 상기 식각정지층(504)의 패턴(504a)은 상기 소스 전극(505) 및 드레인 전극(506)과 중첩되지 않는 영역에서 형성된다. 즉, 상기 액티브층(503) 상에 식각정지층(504)이 형성되고, 상기 소스 전극(505) 및 드레인 전극(506)이 형성되는 영역에서 상기 식각정지층(504)에 홀(504b)이 형성된다. 이로 인해, 상기 식각정지층(504)의 패턴(504a)은 상기 소스 전극(505) 및 드레인 전극(506)과 이격되어 형성된다.
상기 홀(504b)은 상기 소스 전극(505) 및 드레인 전극(506)과 식각정지층(504)의 패턴(504a)이 이격하여 형성되도록 하면 충분하며, 상기 홀(504b)은 도면과 상이한 모양으로 형성될 수 있다.
도 9는 본 발명의 제 6 실시예에 따른 박막 트랜지스터 어레이 기판을 도시한 평면도이다.
도 9를 참조하면, 본 발명의 제 6 실시예는 본 발명의 제 3 실시예에 따른 박막 트랜지스터 어레이 기판과 식각정지층(604)을 제외하고는 동일한 구성으로 형성된다. 즉, 기판 상에 게이트라인(620)과 데이터배선(630)의 수직 교차 영역에서 화소영역이 정의되고, 박막 트랜지스터와 화소전극(608)이 형성된다. 상기 박막 트랜지스터는 게이트 전극(601), 게이트 절연막, 액티브층(603), 식각정지층(604), 소스 전극(605) 및 드레인 전극(606)을 포함하여 구성된다.
이때, 상기 식각정지층(604)은 패턴(604a), 제 1 홀(604b) 및 제 2 홀(604c)을 포함한다. 상기 식각정지층(604)의 제 1 홀(604b)은 상기 소스 전극(605)과 중첩되는 영역에서 형성되고, 상기 식각정지층(604)의 제 2 홀(604c)은 드레인 전극(606)과 중첩되는 영역에서 형성된다. 또한, 상기 식각정지층(604)의 패턴(604a)은 상기 소스 전극(605) 및 드레인 전극(606)과 중첩되지 않는 영역에서 형성된다. 즉, 상기 액티브층(603) 상에 식각정지층(604)이 형성되고, 상기 소스 전극(605) 및 드레인 전극(606)이 형성되는 영역에서 상기 식각정지층(604)에 각각 제 1 홀(604b) 및 제 2 홀(604c)이 형성된다. 이로 인해, 상기 식각정지층(604)의 패턴(604a)은 상기 소스 전극(605) 및 드레인 전극(606)과 이격되어 형성된다.
상기 제 1 홀(604b)은 상기 소스 전극(605)과 식각정지층(604)의 패턴(604a)이 이격하여 형성되도록 하면 충분하며, 상기 제 1 홀(604b)은 도면과 상이한 모양으로 형성될 수 있다. 또한, 상기 제 2 홀(604c)은 상기 드레인 전극(605)과 식각정지층(604)의 패턴(604a)이 이격하여 형성되도록 하면 충분하며, 상기 제 2 홀(604c)은 도면과 상이한 모양으로 형성될 수 있다.
도 10은 본 발명의 제 7 실시예에 따른 박막 트랜지스터 어레이 기판을 도시한 평면도이다.
도 10을 참조하면, 본 발명의 제 7 실시예는 본 발명의 제 4 실시예에 따른 박막 트랜지스터 어레이 기판과 식각정지층(704)을 제외하고는 동일한 구성으로 형성된다. 즉, 기판 상에 게이트라인(720)과 데이터배선(730)의 수직 교차 영역에서 화소영역이 정의되고, 박막 트랜지스터와 화소전극(708)이 형성된다. 상기 박막 트랜지스터는 게이트 전극(701), 게이트 절연막, 액티브층(703), 식각정지층(704), 소스 전극(705) 및 드레인 전극(706)을 포함하여 구성된다.
이때, 상기 식각정지층(704)은 패턴(704a), 제 1 홀(704b) 및 제 2 홀(704c)을 포함한다. 상기 식각정지층(704)의 제 1 홀(704b)은 상기 소스 전극(705)과 중첩되는 영역에서 형성되고, 상기 식각정지층(704)의 제 2 홀(704c)은 드레인 전극(706)과 중첩되는 영역에서 형성된다. 또한, 상기 식각정지층(704)의 패턴(704a)은 상기 소스 전극(705) 및 드레인 전극(706)과 중첩되지 않는 영역에서 형성된다. 즉, 상기 액티브층(703) 상에 식각정지층(704)이 형성되고, 상기 소스 전극(705) 및 드레인 전극(706)이 형성되는 영역에서 상기 식각정지층(704)에 각각 제 1 홀(704b) 및 제 2 홀(704c)이 형성된다. 이로 인해, 상기 식각정지층(704)의 패턴(704a)은 상기 소스 전극(705) 및 드레인 전극(706)과 이격되어 형성된다.
상기 제 1 홀(704b)은 상기 소스 전극(705)과 식각정지층(704)의 패턴(704a)이 이격하여 형성되도록 하면 충분하며, 상기 제 1 홀(704b)은 도면과 상이한 모양으로 형성될 수 있다. 또한, 상기 제 2 홀(704c)은 상기 드레인 전극(705)과 식각정지층(704)의 패턴(704a)이 이격하여 형성되도록 하면 충분하며, 상기 제 2 홀(704c)은 도면과 상이한 모양으로 형성될 수 있다.
상술한 본 발명의 박막 트랜지스터는 액정표시장치(LCD)나 유기전계발광표시장치(OLED)와 같은 평판 디스플레이의 화소별 구동회로를 이루는 박막 트랜지스터를 대체할 수 있다. 액정표시장치나 유기전계발광표시장치 같은 평판 디스플레이의 구성은 널리 알려져 있는바, 여기서 그에 대한 자세한 설명은 생략한다.
따라서, 본 발명에 따른 박막트랜지스터 어레이 기판 및 그 제조방법은, 박막 트랜지스터의 게이트 전극과 소스 전극 및 드레인 전극을 중첩하지 않도록 형성함으로써, 불필요한 기생 캐패시터를 감소하고, 고속 구동 성능을 개선하였다. 또한, 식각정지층과 소스 전극 및 드레인 전극을 중첩하지 않도록 형성함으로써, 채널영역의 길이를 짧게 형성하고, 박막 트랜지스터의 성능 및 패널의 휘도 및 품질을 확보한다. 또한, 박막 트랜지스터의 식각정지층을 게이트 전극을 마스크로 하여 배면노광을 하여 형성함으로써, 마스크 공정을 줄이고, 공정시간 및 비용을 감소할 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
100: 기판 106: 드레인 전극
101: 게이트 전극 107: 보호막
102: 게이트 절연막 108: 화소 전극
103: 액티브층 120: 게이트 라인
104: 식각정지층 130: 데이터 라인
105: 소스 전극

Claims (18)

  1. 기판 상에 게이트 라인과 게이트 절연막을 사이에 두고 교차하여 화소전극을 정의하는 데이터 라인과;
    상기 게이트 라인과 데이터 라인의 교차영역에서 상기 게이트 라인으로부터 분기되어 형성되는 게이트 전극과;
    상기 게이트 전극 상에 형성된 액티브 층과;
    상기 액티브층의 상부면에 접촉하여 형성되며, 상기 액티브층과 중첩하도록 배치되어 채널영역을 정의하는 식각정지층과;
    상기 액티브층의 상기 상부면에 접촉하여 형성되며, 상기 액티브층과 상기 식각정지층이 중첩하지 않는 영역에서 상기 액티브층과 중첩되고, 건식 식각으로 형성되고 제 1 금속 물질을 포함하는 제 1 전극층과 습식 식각으로 형성되고 제 1 금속 물질과 상이한 제 2 금속 물질을 포함하는 제 2 전극층이 순차적으로 적층되어 형성된 소스 전극 및 드레인 전극을 포함하고,
    상기 소스 전극 및 드레인 전극의 상기 제 1 전극층은 상기 식각정지층과 동일층에서 상기 식각정지층을 사이에 두고 형성되고, 각각 식각정지층과 이격되어 형성되며,
    상기 소스 전극은 U자형으로 형성되고, 상기 U자형인 소스 전극은 상기 소스 전극의 양 끝단을 포함하는 제 1 면 및 제 2 면과 상기 소스 전극과 상기 데이터 라인의 연결부인 제 3 면으로 형성되고, 상기 소스 전극의 적어도 일면은 게이트 전극과 중첩되지 않는 영역에 형성되는 것을 특징으로 하는 박막 트랜지스터 어레이 기판.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 소스 전극 및 드레인 전극의 제 1 전극층은 건식 식각이 가능한 물질로 형성된 것을 특징으로 하는 박막 트랜지스터 어레이 기판.
  4. 제 1 항에 있어서,
    상기 액티브층은 상기 게이트 전극 상에만 형성되는 것을 특징으로 하는 박막 트랜지스터 어레이 기판.
  5. 삭제
  6. 제 1 항에 있어서,
    상기 소스 전극의 양 끝단은 게이트 전극과 중첩되지 않는 것을 특징으로 하는 박막 트랜지스터 어레이 기판.
  7. 삭제
  8. 기판 상에 게이트 전극을 형성하는 단계와;
    상기 게이트 전극 상에 게이트 절연막을 형성하는 단계와;
    상기 게이트 절연막 상에 액티브층을 형성하는 단계와;
    상기 액티브층의 상부면에 접촉하고, 상기 액티브층과 중첩하도록 배치되어 채널영역을 정의하는 식각정지층을 형성하는 단계와;
    상기 식각정지층이 형성된 기판 전면에 제 1 금속 물질을 포함하는 베리어층을 형성하고, 상기 베리어층 상에 상기 제1 금속 물질과 상이한 제2 금속 물질을 포함하는 금속층을 형성하는 단계와;
    상기 금속층을 습식 식각하여 제 2 소스전극층과 제 2 드레인전극층을 형성하는 단계와;
    상기 제 2 소스전극층과 제 2 드레인전극층을 마스크로 하여 상기 베리어층을 건식 식각하여, 제 1 소스전극층과 제 1 드레인전극층을 형성하는 단계를 포함하고,
    상기 제 1 소스전극층과 제 2 소스전극층으로 이루어진 소스 전극과 상기 제 1 드레인전극층과 제 2 드레인전극층으로 이루어진 드레인 전극은 상기 식각정지층과 동일층에서 상기 식각정지층을 사이에 두고 형성되고, 각각 상기 식각정지층과 이격하여 형성되며,
    상기 제 1 소스전극층과 상기 제 1 드레인전극층은 상기 액티브층의 상부면에 접촉하여 형성되며, 상기 액티브층과 상기 식각정지층이 중첩되지 않는 영역에서 상기 액티브층과 중첩되고,
    상기 소스 전극은 U자형으로 형성되고, 상기 U자형인 소스 전극은 상기 소스 전극의 양 끝단을 포함하는 제 1 면 및 제 2 면과 상기 소스 전극과 데이터 라인의 연결부인 제 3 면으로 형성되고, 상기 소스 전극의 적어도 일면은 게이트 전극과 중첩되지 않는 영역에 형성되는 것을 특징으로 하는 박막 트랜지스터 어레이 기판 제조방법.
  9. 삭제
  10. 제 8 항에 있어서,
    상기 식각정지층을 형성하는 단계는,
    상기 액티브층이 형성된 기판 전면에 액티브보호막과 포토레지스트를 순차적으로적층하여 형성하는 단계와;
    상기 게이트 전극을 마스크로 하여 배면노광을 진행하고, 상기 액티브보호막 상에 상기 게이트 전극과 중첩되는 영역에 포토레지스트 패턴을 형성하는 단계와;
    상기 포토레지스트 패턴을 마스크로 하여 액티브보호막을 식각하여 식각정지층을 형성하는 단계와;
    상기 식각정지층 상의 포토레지스트 패턴을 스트립하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판 제조방법.
  11. 제 8 항에 있어서,
    상기 액티브층은 상기 게이트 전극 상에만 형성되는 것을 특징으로 하는 박막 트랜지스터 어레이 기판 제조방법.
  12. 삭제
  13. 제 8 항에 있어서,
    상기 소스 전극의 양 끝단은 게이트 전극과 중첩되지 않는 것을 특징으로 하는 박막 트랜지스터 어레이 기판 제조방법.
  14. 삭제
  15. 삭제
  16. 삭제
  17. 제 8 항에 있어서,
    상기 베리어층은 상기 금속층이 식각되는 단계에서, 상기 액티브층을 보호하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판 제조방법.
  18. 제 8 항에 있어서,
    상기 식각정지층을 형성하는 단계는, 소스 전극과 드레인 전극이 형성되는 영역에서 상기 식각정지층에 홀을 형성하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판 제조방법.



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