KR102119572B1 - 박막 트랜지스터 어레이 기판 및 그 제조 방법 - Google Patents
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Abstract
본 발명은 박막트랜지스터 어레이 기판 및 그 제조방법을 개시한다. 개시된 본 발명의 박막트랜지스터 어레이 기판은, 기판; 상기 기판 상에 일방향으로 형성되는 게이트 라인 및 상기 게이트 라인과 수직 교차되어 다수의 화소영역을 정의하는 데이터 라인; 상기 게이트 라인으로부터 분기된 하부 게이트 전극; 상기 하부 게이트 전극 상에 형성된 게이트 절연막; 상기 게이트 절연막 상에 상기 하부 게이트 전극과 중첩되도록 형성된 반도체층; 상기 반도체층 상에 서로 이격되어 형성된 소스 전극 및 드레인 전극; 상기 소스 전극 및 드레인 전극 상에 순차적으로 적층되어 형성된 보호층 및 오버코트층; 상기 오버코트층 상에 형성되고, 상기 오버코트층, 보호층 및 게이트 절연막을 관통하는 제 1 콘택홀을 통해 상기 하부 게이트 전극과 연결되는 상부 게이트 전극을 포함하는 것을 특징으로 한다.
따라서, 본 발명에 따른 박막 트랜지스터 어레이 기판 및 그 제조 방법은, 상부 게이트 전극과 소스 전극 및 드레인 전극 사이에 충분한 거리가 확보됨으로써, 상부 게이트 전극과 소스 전극 및 드레인 전극 사이의 쇼트 발생과 상부 게이트 전극과 소스 전극 및 드레인 전극 사이의 쇼트 발생을 방지하고, 휘점 불량을 개선하며, 신뢰성이 향상될 수 있다. 또한, 이중 게이트 구조의 장점을 가지면서도, 화소전극과 함께 상부 게이트 전극을 형성하여 공정을 단순화할 수 있다.
따라서, 본 발명에 따른 박막 트랜지스터 어레이 기판 및 그 제조 방법은, 상부 게이트 전극과 소스 전극 및 드레인 전극 사이에 충분한 거리가 확보됨으로써, 상부 게이트 전극과 소스 전극 및 드레인 전극 사이의 쇼트 발생과 상부 게이트 전극과 소스 전극 및 드레인 전극 사이의 쇼트 발생을 방지하고, 휘점 불량을 개선하며, 신뢰성이 향상될 수 있다. 또한, 이중 게이트 구조의 장점을 가지면서도, 화소전극과 함께 상부 게이트 전극을 형성하여 공정을 단순화할 수 있다.
Description
본 발명은 박막 트랜지스터 어레이 기판 및 그 제조 방법에 관한 것으로서, 특히, 이중 게이트 전극 구조를 포함하는 박막 트랜지스터에 있어서, 상부 게이트 전극과 소스 전극 및 드레인 전극 사이의 쇼트 발생과 상부 게이트 전극과 소스 전극 및 드레인 전극 사이의 쇼트 발생을 방지하고, 휘점 불량을 개선하며, 신뢰성을 향상시키는 박막 트랜지스터 어레이 기판 및 제조방법에 관한 것이다.
최근, 본격적인 정보화 시대로 접어듦에 따라 전기적 정보신호를 시각적으로 표현하는 디스플레이(display)분야가 급속도로 발전해 왔고, 이에 부응하여 박형화, 경량화, 저소비전력화의 우수한 성능을 지닌 여러 가지 다양한 평판표시장치(Flat Display Device)가 개발되어 기존의 브라운관(Cathode Ray Tube: CRT)을 빠르게 대체하고 있다.
이 같은 평판 표시장치의 구체적인 예로는 액정표시장치(Liquid Crystal Display device: LCD), 유기전계발광표시장치(Organic Light Emitting Display: OLED), 전기영동표시장치(Electrophoretic Display: EPD,Electric Paper Display), 플라즈마표시장치(Plasma Display Panel device: PDP), 전계방출표시장치(Field Emission Display device: FED), 전기발광표시장치(Electro luminescence Display Device: ELD) 및 전기습윤표시장치(Electro-Wetting Display: EWD) 등을 들 수 있다.
이들은 공통적으로 영상을 구현하는 평판표시패널을 필수적인 구성요소로 하는데, 평판 표시패널은 고유의 발광물질 또는 편광물질층을 사이에 두고 대면 합착된 한 쌍의 기판을 포함하여 이루어진다. 특히, 이러한 평판 표시장치는 박막 트랜지스터 어레이 기판을 필수적으로 포함한다.
박막 트랜지스터 어레이 기판은 각 화소영역을 정의하도록 서로 교차 배치되는 게이트라인과 데이터라인 및 복수의 화소에 각각 대응하여, 게이트라인과 데이터라인이 교차하는 영역에 배치되는 복수의 박막 트랜지스터를 포함하여 이루어진다.
이때, 각 박막 트랜지스터는 게이트라인과 연결되는 게이트전극, 데이터라인과 연결되는 소스전극, 화소전극과 연결되는 드레인전극, 게이트절연층을 사이에 두고 게이트전극과 적어도 일부 중첩하여, 게이트전극의 전압레벨에 따라 소스전극과 드레인전극 사이에 채널(channel)을 형성하는 반도체층을 포함한다. 이러한 박막트랜지스터는 게이트라인의 신호에 응답하여 턴온하면, 데이터라인의 신호를 화소전극으로 인가한다.
반도체층에서 채널의 커런트 레벨(current level)의 균형을 잡아주고, 소자특성을 향상시키기 위해, 상기 박막 트랜지스터는 이중 게이트 구조로 형성될 수 있다. 이때, 종래의 박막 트랜지스터는 하부 게이트 전극, 상기 하부 게이트 전극과 게이트 절연막을 사이에 두고 중첩되도록 형성된 반도체층, 소스 전극 및 드레인 전극이 형성되고, 상기 소스 전극 및 드레인 전극 상에 형성된 보호층이 형성되고, 상기 보호층 상에 상부 게이트 전극이 형성된다. 즉, 종래의 이중 게이트 구조를 갖는 박막 트랜지스터는 상부 게이트 전극과 소스 전극 및 드레인 전극 사이에서 보호층만 형성된다.
종래와 같이 상부 게이트 전극과 소스 전극 및 드레인 전극 사이에 단일층인 보호층만 형성되는 경우, 상부 게이트 전극과 소스 전극 및 드레인 전극 사이에서 쇼트가 발생할 수 있다. 또한, 상부 게이트 전극과 반도체층 사이에서도 쇼트가 발생할 수 있다. 쇼트가 발생하는 경우, 휘점 불량이 발생하고, 신뢰성이 떨어지는 문제점이 있다.
본 발명은 상부 게이트 전극과 소스 전극 및 드레인 전극 사이에 충분한 거리가 확보됨으로써, 상부 게이트 전극과 소스 전극 및 드레인 전극 사이의 쇼트 발생과 상부 게이트 전극과 소스 전극 및 드레인 전극 사이의 쇼트 발생을 방지하고, 휘점 불량을 개선하며, 신뢰성이 향상되는 박막 트랜지스터 어레이 기판 및 그 제조 방법을 제공하는데 목적이 있다.
또한, 본 발명은 화소전극과 함께 상부 게이트 전극을 형성함으로써, 공정을 단순화하고 공정 시간 및 공정 비용을 감소하며, 이중 게이트 구조의 장점을 갖는 박막 트랜지스터 어레이 기판 및 그 제조 방법을 제공하는데 다른 목적이 있다.
상기와 같은 종래 기술의 과제를 해결하기 위한 본 발명의 박막 트랜지스터 어레이 기판은, 기판; 상기 기판 상에 일방향으로 형성되는 게이트 라인 및 상기 게이트 라인과 수직 교차되어 다수의 화소영역을 정의하는 데이터 라인; 상기 게이트 라인으로부터 분기된 하부 게이트 전극; 상기 하부 게이트 전극 상에 형성된 게이트 절연막; 상기 게이트 절연막 상에 상기 하부 게이트 전극과 중첩되도록 형성된 반도체층; 상기 반도체층 상에 서로 이격되어 형성된 소스 전극 및 드레인 전극; 상기 소스 전극 및 드레인 전극 상에 순차적으로 적층되어 형성된 보호층 및 오버코트층; 상기 오버코트층 상에 형성되고, 상기 오버코트층, 보호층 및 게이트 절연막을 관통하는 제 1 콘택홀을 통해 상기 하부 게이트 전극과 연결되는 상부 게이트 전극을 포함하는 것을 특징으로 한다.
또한, 본 발명의 박막 트랜지스터 어레이 기판 제조방법은, 기판 상에 게이트 라인과 상기 게이트 라인으로부터 분기된 하부 게이트 전극을 형성하는 단계; 상기 하부 게이트 전극 상에 게이트 절연막을 형성하는 단계; 상기 게이트 절연막 상에 반도체층을 형성하는 단계; 상기 반도체층 상에 서로 이격하여 소스 전극 및 드레인 전극을 형성하는 단계; 상기 소스 전극 및 드레인 전극 상에 보호층을 형성하는 단계; 상기 보호층 상에 오버코트층을 형성하는 단계; 상기 오버코트층, 보호층 및 게이트 절연막을 식각하여 상기 하부 게이트 전극의 일부를 노출하는 제 1 콘택홀을 형성하는 단계; 및 상기 오버코트층 상에 상기 제 1 콘택홀을 통해 상기 하부 게이트 전극과 연결되는 상부 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 한다.
본 발명에 따른 박막 트랜지스터 어레이 기판 및 그 제조 방법은, 상부 게이트 전극과 소스 전극 및 드레인 전극 사이에 충분한 거리가 확보됨으로써, 상부 게이트 전극과 소스 전극 및 드레인 전극 사이의 쇼트 발생과 상부 게이트 전극과 소스 전극 및 드레인 전극 사이의 쇼트 발생을 방지하고, 휘점 불량을 개선하며, 신뢰성이 향상되는 제 1 효과가 있다.
또한, 본 발명에 따른 박막 트랜지스터 어레이 기판 및 그 제조 방법은, 화소전극과 함께 상부 게이트 전극을 형성함으로써, 공정을 단순화하고 공정 시간 및 공정 비용을 감소하며, 이중 게이트 구조의 장점을 갖는 제 2 효과가 있다.
도 1은 본 발명에 따른 박막 트랜지스터 어레이 기판의 평면도를 도시한 도면이다.
도 2a 내지 도 2d는 본 발명의 제 1 실시예에 따른 박막 트랜지스터 어레이 기판의 제조 방법을 도시한 도면이다.
도 3은 본 발명의 제 2 실시예에 따른 박막 트랜지스터 어레이 기판의 단면도를 도시한 도면이다.
도 2a 내지 도 2d는 본 발명의 제 1 실시예에 따른 박막 트랜지스터 어레이 기판의 제조 방법을 도시한 도면이다.
도 3은 본 발명의 제 2 실시예에 따른 박막 트랜지스터 어레이 기판의 단면도를 도시한 도면이다.
이하, 본 발명의 실시예들은 도면을 참고하여 상세하게 설명한다. 다음에 소개되는 실시예들은 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 예로서 제공되는 것이다. 따라서, 본 발명은 이하 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 그리고 도면들에 있어서, 장치의 크기 및 두께 등은 편의를 위하여 과장되어 표현될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 1은 본 발명에 따른 박막 트랜지스터 어레이 기판의 평면도를 도시한 도면이다.
도 1을 참조하면, 본 발명은 표시영역과 비표시영역으로 구분되는 기판 상에 일방향으로 형성되는 게이트 라인(101)과 데이터 라인(114)이 수직 교차되어, 상기 기판의 표시영역에서 화소영역을 정의한다. 상기 게이트 라인(101)과 데이터 라인(114)의 교차영역에는 박막 트랜지스터가 형성된다. 또한, 상기 박막 트랜지스터와 콘택홀을 통해 연결되는 화소전극(113)이 형성된다.
상기 박막 트랜지스터는 상기 게이트 라인(101)에서 분기된 하부 게이트 전극(102)과 상기 하부 게이트 전극(102)과 콘택홀을 통해 연결되는 상부 게이트 전극(112)을 포함하는 이중 게이트 구조를 갖는다. 보다 자세하게는, 상기 박막 트랜지스터는 하부 게이트 전극(102), 게이트 절연막, 반도체층, 상기 데이터 라인(114)으로부터 분기된 소스 전극(105) 및 상기 소스 전극(105)과 동일층에서 상기 소스 전극(105)과 이격되어 형성된 드레인 전극(106)을 포함한다. 또한, 상기 소스 전극(105) 및 드레인 전극(106) 상에 배치된 상부 게이트 전극(112)을 포함하여 구성된다.
도면은 본 발명에 따른 박막 트랜지스터를 간소화하여 도시한 것으로, 이에 한정되지 않으며, 하부 게이트 전극 및 상부 게이트 전극과 소스 전극 및 드레인 전극과 화소 전극의 형태는 본 발명의 기술사상을 벗어나지 않는 범위에서 다양하게 형성될 수 있다. 또한, 화소영역에는 다수의 박막 트랜지스터가 포함될 수 있다.
상기 소스 전극(105) 및 드레인 전극(106)과 상부 게이트 전극(112) 사이에는 보호층 및 오버코트층이 형성된다. 또한, 상기 소스 전극(105) 및 드레인 전극(106)과 상부 게이트 전극(112) 사이에는 보호층, 컬러필터 패턴 및 오버코트층이 순차적으로 적층되어 형성될 수 있다. Ⅰ-Ⅰ' 단면을 참조하여, 본 발명에 따른 박막 트랜지스터 어레이 기판의 제조 방법을 설명하면 다음과 같다.
도 2a 내지 도 2d는 본 발명의 제 1 실시예에 따른 박막 트랜지스터 어레이 기판의 제조 방법을 도시한 도면이다.
도 2a를 참조하면, 본 발명은 비표시영역과 다수의 화소영역을 포함하는 표시영역으로 구분되는 기판(100)의 화소영역 상에 일 방향으로 연장된 게이트 라인(101)과 상기 게이트 라인(101)으로부터 연장된 하부 게이트 전극(102)을 형성한다.
보다 자세하게는, 상기 기판(100) 상에 게이트 금속층을 형성하고, 상기 게이트 금속층 상에 포토 레지스트를 형성한다. 이후, 투과부와 차단부로 이루어진 마스크를 이용하여 노광 및 현상 공정으로 포토 레지스트 패턴을 형성한다. 상기 포토 레지스트 패턴을 마스크로 하여 상기 게이트 금속층을 식각하여 게이트 라인(101)과 하부 게이트 전극(102)을 형성한다. 이후, 상기 게이트 라인(101) 및 하부 게이트 전극(102)이 형성된 기판(100) 전면에 게이트 절연막(103)을 형성한다.
상기 기판(100)은 실리콘(Si), 유리(glass), 플라스틱 또는 폴리이미드(PI) 등이 사용될 수 있다. 또한, 상기 게이트 라인(101) 및 하부 게이트 전극(102)은 불투명한 금속 재질, 예를 들면, 알루미늄(Al), 텅스텐(W), 구리(Cu), 몰디브덴(Mo), 크롬(Cr), 탄탈륨(Ta), 티타늄(Ti) 및 이들의 조합으로부터 형성되는 합금을 포함하는 도전성 금속 그룹 중에서 선택된 적어도 하나로 형성할 수 있다. 상기 게이트 라인(101) 및 하부 게이트 전극(102)은 도면 상에는 단일층으로 형성되었으나, 2이상의 층으로 형성된 다중층으로 형성될 수 있다.
또한, 상기 게이트 절연막(103)은 SiOx, SiNx, SiON, HfO2, Al2O3, Y2O3, Ta2O5 등과 같은 유전체 또는 고유전율 유전체 또는 이들의 조합으로 이루어질 수 있다. 상기 게이트 절연막(103)은 도면 상에는 단일층으로 형성되었으나, 2이상의 층으로 형성된 다중층으로 형성될 수 있다.
도 1b를 참조하면, 상기 게이트 절연막(103) 상에 상기 하부 게이트 전극(102)과 중첩되도록 반도체층(104)을 형성하고, 상기 반도체층(104) 상에 소스 전극(105) 및 상기 소스 전극으로부터 이격되어 형성된 드레인 전극(106)을 형성한다. 상기 반도체층(104)을 형성하는 마스크 공정 이후에 소스 전극(105) 및 드레인 전극(106)을 형성하는 마스크 공정이 진행될 수 있다. 또한, 반도체물질과 소스드레인금속층을 적층하여 형성하고, 하프톤 마스크를 이용하여 반도체층(104), 소스 전극(105) 및 드레인 전극(106)을 하나의 마스크 공정으로 형성할 수 있다.
상기 반도체층(104)은 산화물 반도체 물질, 실리콘 물질, 유기 반도체 물질, CNT(carbon nanotube) 및 그래핀(graphene)으로 이루어진 군에서 선택되는 적어도 하나의 물질로 형성될 수 있다. 상기 산화물 반도체 물질은 AxByCzO(x, y, z ≥0)나타낼 수 있으며, A, B 및 C 각각은 Zn, Cd, Ga, In, Sn, Hf 및 Zr 중에서 선택된다. 바람직하게는, 상기 산화물 반도체 물질은 ZnO, InGaZnO4, ZnInO, ZnSnO, InZnHfO, SnInO 및 SnO 중에서 선택될 수 있으나, 이에 국한되지 않는다. 상기 반도체층(104)이 산화물 반도체 물질로 형성되는 경우, 상기 반도체층 상에 식각정지층이 추가로 더 형성될 수 있다. 상기 실리콘 물질은 a-Si 및 p-Si 중에서 선택될 수 있으나 이에 국한되지 않는다.
상기 소스전극(105) 및 드레인전극(106)은 몰리브덴(Mo), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu), 크롬(Cr), 알루미늄(Al), 이들의 조합으로부터 형성되는 합금 중 어느 하나를 이용하여 형성할 수 있다. 또한, ITO(Indium Tin Oxide)와 같은 투명성 도전물질을 사용할 수 있다. 다만, 이에 한정되지 않으며, 일반적으로 전극으로 사용할 수 있는 물질로 형성될 수 있다. 또한, 도면에서는 단일 금속층으로 형성되어 있지만 경우에 따라서는 적어도 2개 이상의 금속층들을 적층하여 형성할 수도 있다.
도 2c를 참조하면, 상기 소스 전극(105) 및 드레인 전극(106)이 형성된 기판 전면에 보호층(107)을 형성한다. 상기 보호층(107) 상에 컬러필터 패턴(108)을 형성하고, 상기 컬러필터 패턴(108)이 형성된 기판(100) 전면에 오버코트층(109)을 형성한다. 상기 컬러필터 패턴(108)은 게이트 배선(101)과 데이터 배선(도 1 참고, 114)으로 구분되는 화소영역 별로 순차적으로 상이한 색의 컬러필터 패턴이 형성될 수 있다. 또한, 적어도 하나의 화소영역에서 컬러필터 패턴(108)이 생략될 수 있다.
상기 화소영역은 적색영역, 녹색영역 및 청색영역으로 이루어질 수 있다. 또는, 상기 화소영역은 적색영역, 녹색영역, 청색영역 및 백색영역으로 이루어질 수 있다. 상기 컬러필터 패턴(108)은 상기 화소영역이 필요로 하는 색에 따라, 적색, 녹색, 청색의 컬러필터 패턴이 반복 배열될 수 있다. 또한, 상기 화소영역의 백색 영역에서는 상기 컬러필터 패턴(108)이 생략될 수 있다.
상기 컬러필터 패턴(108)이 생략되는 영역에서는, 상기 소스 전극(105) 및 드레인 전극(106) 상에 보호층(107)과 오버코트층(109)만 중첩되도록 형성될 수 있다. 상기 보호층(107), 컬러필터 패턴(108) 및 오버코트층(109)이 순차적으로 적층되어 형성되고, 적어도 하나의 화소영역은 상기 보호층(107) 및 오버코트층(109)이 순차적으로 적층되어 형성될 수 있다.
상기 오버코트층(109) 상에 포토 레지스트를 형성하고, 투과부와 차단부로 이루어진 마스크를 이용하여 노광 및 현상 공정으로 포토 레지스트 패턴을 형성한다. 상기 포토 레지스트 패턴을 마스크로 하여 상기 오버코트층(109), 컬러필터 패턴(108), 보호층(107) 및 게이트 절연막(103)을 관통하는 제 1 콘택홀(110)을 형성한다. 상기 제 1 콘택홀(110)은 상기 게이트 전극(102) 또는 게이트 라인(101)의 일부를 노출하도록 형성된다.
상기 제 1 콘택홀(110)과 함께 상기 오버코트층(109), 컬러필터 패턴(108) 및 보호층(107)을 관통하는 제 2 콘택홀(111)을 형성할 수 있다. 상기 제 2 콘택홀(111)은 상기 드레인 전극(106)의 일부를 노출하도록 형성된다.
상기 컬러필터 패턴(108)이 생략되는 화소영역에서는 상기 제 1 콘택홀(110)은 상기 오버코트층(109), 보호층(107) 및 게이트 절연막(103)을 관통하여 형성된다. 또한, 상기 제 2 콘택홀(111)은 상기 오버코트층(109), 보호층(107) 및 게이트 절연막(103)을 관통하여 형성된다.
도 2d를 참조하면, 상기 제 1 콘택홀(110)과 제 2 콘택홀(111) 상에 각각 상부 게이트 전극(112)과 화소전극(113)을 형성한다. 즉, 상부 게이트 전극(112)은 오버코트층(109) 상에서 상기 제 1 콘택홀(110)을 통해 게이트 라인(101) 또는 게이트 전극(102)과 연결되도록 형성된다. 또한, 화소전극(113)은 오버코트층(109) 상에서 상기 제 2 콘택홀(111)을 통해 드레인 전극(106)과 연결되도록 형성된다.
상기 상부 게이트 전극(112)과 화소전극(113)은 각각 따로 형성될 수 있다. 또한, 상기 상부 게이트 전극(112)과 화소전극(113)은 동일물질로 함께 형성될 수 있다. 상기 상부 게이트 전극(112)과 화소전극(113)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide) 및 ZnO로 이루어진 군에서 선택된 어느 하나로 형성될 수 있다. 다만, 이에 한정되지는 않으며 투명한 전도성 물질로 형성될 수 있다.
종래 이중 게이트 구조를 포함하는 박막 트랜지스터는 상부 게이트 전극과 소스 전극 및 드레인 전극 사이에서 단일층인 보호층만 형성되었다. 이때, 상부 게이트 전극과 소스 전극 및 드레인 전극 사이, 또는, 상부 게이트 전극과 반도체층 사이에서 쇼트가 발생하는 문제점이 있었다. 보호층만으로는 상부 게이트 전극과 반도체층, 소스 전극 및 드레인 전극과 거리 확보가 어려웠기 때문이다. 하지만, 보호층을 두껍게 형성하는 경우, 식각 시간이 오래 걸려 공정상 어려운 문제점이 있다. 또한, 추후 상부 게이트 전극 상에 컬러필터 패턴 및 오버코트층이 형성되는 경우, 박막 트랜지스터 어레이 기판의 두께가 커지며, 박막형 표시장치를 형성하는데 어려움이 있다.
본 발명에 따른 박막 트랜지스터는 상부 게이트 전극과 반도체층, 소스 전극 및 드레인 전극 사이에 보호층 외에 오버코트층이 형성되거나, 오버코트층 및 컬러필터 패턴이 형성될 수 있다. 즉, 상부 게이트 전극과 반도체층, 소스 전극 및 드레인 전극과 거리 확보가 가능하다. 이로 인해, 쇼트 발생을 방지하고, 휘점 불량을 개선하며, 신뢰성을 향상시킬 수 있다. 또한, 보호층을 두껍게 형성할 필요가 없는 바, 박막형 표시장치의 제조가 가능하다.
또한, 종래 박막 트랜지스터의 경우, 컬러필터 패턴과 오버코트층이 상부 게이트 전극 상에 형성되고, 상기 오버코트층 상에 화소전극이 형성되어 다수의 공정이 필요한 문제점이 있었다. 본 발명에 따른 박막 트랜지스터는 상부 게이트 전극과 화소전극을 함께 형성함으로써, 공정을 단순화하고, 공정 시간 및 비용을 감소할 수 있다.
이러한, 본 발명에 따른 박막 트랜지스터 어레이 기판은 액정표시장치 또는 유기전계발광표시장치에 적용될 수 있다. 다만, 이에 한정되지는 않으며, 이중 게이트 구조로 이루어진 박막 트랜지스터를 포함하는 표시장치에는 본 발명의 기술적 사상을 벗어나지 않는 범위에서 모두 적용될 수 있다.
본 발명에 따른 박막 트랜지스터 어레이 기판이 액정표시장치에 적용되는 경우, 상기 액정표시장치는 COT(color-filter on transistor) 구조를 갖는 액정표시장치일 수 있다. 상기 액정표시장치는 본 발명에 따른 박막 트랜지스터 어레이 기판과 액정층을 사이에 두고 형성되는 상부 기판으로 이루어질 수 있다.
본 발명에 따른 박막 트랜지스터 어레이 기판이 유기전계발광표시장치에 적용되는 경우, 보다 자세히 설명하면 다음과 같다.
도 3은 본 발명의 제 2 실시예에 따른 박막 트랜지스터 어레이 기판의 단면도를 도시한 도면이다. 상기 제 1 실시예와 중복되는 설명은 생략할 수 있다.
도 3을 참조하면, 본 발명은 유기전계발광표시장치에 적용되는 박막 트랜지스터 어레이 기판에 관한 것이다. 기판(100)은 다수의 화소영역을 포함하고, 각 화소영역은 적색영역, 녹색영역, 청색영역 및 백색영역으로 구성될 수 있다. 상기 화소영역의 적색영역, 녹색영역, 청색영역 및 백색영역은 매트릭스 형태로 배열된다.
상기 화소영역에 하부 게이트 전극(102), 상기 하부 게이트 전극(102)과 게이트 절연막(103)을 사이에 두고 중첩되도록 형성되는 반도체층(104), 상기 반도체층(104) 상에 서로 이격하여 형성된 소스 전극(105)과 드레인 전극(106) 및 상기 소스 전극(105) 및 드레인 전극(106) 상부에 배치된 상부 게이트 전극(112)으로 구성된 박막 트랜지스터가 형성된다. 이때, 상기 상부 게이트 전극(112)과 상기 소스 전극(105) 및 드레인 전극(106) 사이에는 보호층(107) 및 오버코트층(109)이 적층되어 형성되거나, 보호층(107), 컬러필터 패턴(108) 및 오버코트층(109)이 적층되어 형성될 수 있다.
상기 컬러필터 패턴(108)은 상기 화소영역이 필요로 하는 색에 따라, 적색, 녹색, 청색의 컬러필터 패턴이 반복 배열될 수 있다. 또한, 상기 화소영역의 백색 영역에서는 상기 컬러필터 패턴(108)이 생략될 수 있다. 상기 컬러필터 패턴(108)이 생략되는 영역에서는, 소스 전극(105) 및 드레인 전극(106) 상에 보호층(107)과 오버코트층(109)만 중첩되도록 형성될 수 있다.
상기 상부 게이트 전극(112)은 오버코트층(109) 상에서 제 1 콘택홀(110)을 통해 게이트 라인(101) 또는 게이트 전극(102)과 연결되도록 형성된다. 또한, 화소전극(113)은 오버코트층(109) 상에서 제 2 콘택홀(111)을 통해 상기 드레인 전극(106)과 연결되도록 형성된다.
상기 상부 게이트 전극(112)과 화소전극(113)은 각각 따로 형성되거나 함께 형성될 수 있다. 상기 상부 게이트 전극(112)과 화소전극(113)이 함께 형성되는 경우, 상기 상부 게이트 전극(112)과 화소전극(113)은 동일물질로 함께 형성될 수 있다.
이때, 상기 화소전극(113)은 유기발광소자(organic light emitting diode)의 하부전극일 수 있다. 상기 화소전극(113)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide) 및 ZnO로 이루어진 군에서 선택된 어느 하나를 포함할 수 있으며, 투명한 전도성 물질로 형성될 수 있고, 양극(anode)로 형성될 수 있다.
상기 상부 게이트 전극(112)와 상기 유기발광소자 하부전극인 화소전극(113) 상에 상기 화소전극(113)을 노출하는 뱅크패턴(117)이 형성된다. 상기 뱅크패턴(117)은 발광영역과 비발광영역을 정의하며, 발광영역에만 화소전극(113)이 노출되도록 형성된다.
상기 노출된 화소전극(113)과 상기 뱅크패턴(117) 상에 유기발광층(115) 및 유기발광소자 상부전극(116)이 순차적으로 적층되어 형성될 수 있다. 상기 화소전극(113)이 양극일 때, 상기 상부전극(116)은 음극이며, Mg, Ca, Al, Al-합금, Ag, Ag-합금, Au 및 Au-합금으로 이루어진 군에서 선택된 어느 하나로 형성될 수 있다. 다만, 상부전극(116)의 재료는 이에 한정되지는 않고, 반사성 금속재질로 형성될 수 있다.
상기 유기발광층(115)은 발광물질로 이루어진 단일층으로 구성될 수 있다. 또한, 상기 유기발광층(115)은 발광 효율을 높이기 위해 정공주입층(hole injection layer), 정공수송층(hole transporting layer), 발광물질층(emitting material layer), 전자수송층(electron transporting layer) 및 전자주입층(electron injection layer)의 다중층으로 구성될 수도 있다.
상기 유기발광소자는 하부전극인 화소전극(113)과 상부전극(116)으로 소정의 전압이 인가되면, 양극으로부터 제공된 정공과 음극으로부터 주입된 전자가 유기발광층(115)으로 수송되어 엑시톤(exiton)을 이루고, 이러한 엑시톤이 여기상태에서 기저상태로 전이될 때, 빛이 발생된다. 상기 빛은 기판(100)의 배면(bottom)으로 방출될 수 있다.
따라서, 본 발명에 따른 박막 트랜지스터 어레이 기판 및 그 제조 방법은, 상부 게이트 전극과 소스 전극 및 드레인 전극 사이에 충분한 거리가 확보됨으로써, 상부 게이트 전극과 소스 전극 및 드레인 전극 사이의 쇼트 발생과 상부 게이트 전극과 소스 전극 및 드레인 전극 사이의 쇼트 발생을 방지하고, 휘점 불량을 개선하며, 신뢰성이 향상될 수 있다. 또한, 이중 게이트 구조의 장점을 가지면서도, 화소전극과 함께 상부 게이트 전극을 형성하여 공정을 단순화할 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
100: 기판 107: 보호층
101: 게이트 라인 108: 컬러필터 패턴
102: 하부 게이트 전극 109: 오버코트층
103: 게이트 절연막 110: 제 1 콘택홀
104: 반도체층 111: 제 2 콘택홀
105: 소스 전극 112: 상부 게이트 전극
106: 드레인 전극 113: 화소전극
101: 게이트 라인 108: 컬러필터 패턴
102: 하부 게이트 전극 109: 오버코트층
103: 게이트 절연막 110: 제 1 콘택홀
104: 반도체층 111: 제 2 콘택홀
105: 소스 전극 112: 상부 게이트 전극
106: 드레인 전극 113: 화소전극
Claims (10)
- 기판;
상기 기판 상에 일방향으로 형성되는 게이트 라인 및 상기 게이트 라인과 수직 교차되어 다수의 화소영역을 정의하는 데이터 라인;
상기 게이트 라인으로부터 분기된 하부 게이트 전극;
상기 하부 게이트 전극 상에 형성된 게이트 절연막;
상기 게이트 절연막 상에 상기 하부 게이트 전극과 중첩되도록 형성된 반도체층;
상기 반도체층 상에 서로 이격되어 형성된 소스 전극 및 드레인 전극;
상기 소스 전극 및 드레인 전극 상에 순차적으로 적층되어 형성된 보호층 및 오버코트층;
상기 오버코트층 상에 형성되고, 상기 오버코트층, 보호층 및 게이트 절연막을 관통하는 제 1 콘택홀을 통해 상기 하부 게이트 전극과 연결되는 상부 게이트 전극을 포함하고,
상기 소스 전극 및 상기 드레인 전극과 상기 상부 게이트 전극의 중첩 영역에서, 상기 소스 전극 및 상기 드레인 전극과 상기 상부 게이트 전극 사이에는 상기 보호층 및 상기 오버코트층이 배치되는 것을 특징으로 하는 박막 트랜지스터 어레이 기판.
- 제 1 항에 있어서,
상기 보호층 및 오버코트층 사이에 컬러필터 패턴이 더 형성되는 것을 특징으로 하는 박막 트랜지스터 어레이 기판.
- 제 1 항에 있어서,
상기 오버코트층 상에 형성되고, 상기 오버코트층 및 보호층을 관통하는 제 2 콘택홀을 통해 상기 드레인 전극과 연결되는 화소 전극을 더 포함하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판.
- 제 3 항에 있어서,
상기 화소 전극과 상기 상부 게이트 전극은 동일물질로 형성되는 것을 특징으로 하는 박막 트랜지스터 어레이 기판.
- 제 3 항에 있어서,
상기 화소전극은 유기발광소자의 하부전극이고,
상기 화소전극과 상기 상부 게이트 전극 상에 상기 화소전극을 노출하는 뱅크패턴;
상기 노출된 화소전극 상에 유기발광층 및 유기발광소자의 상부전극이 더 형성되는 것을 특징으로 하는 박막 트랜지스터 어레이 기판.
- 기판 상에 게이트 라인과 상기 게이트 라인으로부터 분기된 하부 게이트 전극을 형성하는 단계;
상기 하부 게이트 전극 상에 게이트 절연막을 형성하는 단계;
상기 게이트 절연막 상에 반도체층을 형성하는 단계;
상기 반도체층 상에 서로 이격하여 소스 전극 및 드레인 전극을 형성하는 단계;
상기 소스 전극 및 드레인 전극 상에 보호층을 형성하는 단계;
상기 보호층 상에 오버코트층을 형성하는 단계;
상기 오버코트층, 보호층 및 게이트 절연막을 식각하여 상기 하부 게이트 전극의 일부를 노출하는 제 1 콘택홀을 형성하는 단계; 및
상기 오버코트층 상에 상기 제 1 콘택홀을 통해 상기 하부 게이트 전극과 연결되는 상부 게이트 전극을 형성하는 단계를 포함하고,
상기 소스 전극 및 상기 드레인 전극과 상기 상부 게이트 전극의 중첩 영역에서, 상기 소스 전극 및 상기 드레인 전극과 상기 상부 게이트 전극 사이에는 상기 보호층 및 상기 오버코트층이 배치되는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조 방법.
- 제 6 항에 있어서,
상기 보호층을 형성하는 단계 이후에,
상기 보호층 상에 컬러필터 패턴을 형성하는 단계를 더 포함하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조 방법.
- 제 6 항에 있어서,
상기 제 1 콘택홀을 형성하는 단계는,
상기 오버코트층 및 보호층을 식각하여 상기 드레인 전극의 일부를 노출하는 제 2 콘택홀을 함께 형성하고,
상기 제 1 콘택홀 및 제 2 콘택홀을 형성하는 단계 이후에,
상기 오버코트층 상에 상기 제 2 콘택홀을 통해 상기 드레인 전극과 연결되는 화소 전극을 형성하는 단계를 더 포함하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조 방법.
- 제 8 항에 있어서,
상기 화소전극은 상기 상부 게이트 전극과 동일 물질로 형성하고, 상기 화소전극과 상부 게이트 전극은 동일 공정으로 형성하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조 방법.
- 제 8 항에 있어서,
상기 화소전극과 상기 상부 게이트 전극을 형성하는 단계 이후에,
상기 화소전극과 상기 상부 게이트 전극 상에 상기 화소전극을 노출하는 뱅크패턴을 형성하는 단계;
상기 노출된 화소전극 상에 유기발광층 및 유기발광소자의 상부전극을 형성하는 단계를 더 포함하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조 방법.
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- 2013-11-29 KR KR1020130147602A patent/KR102119572B1/ko active IP Right Grant
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101826832B1 (ko) * | 2009-11-13 | 2018-02-07 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 표시 장치 및 이 표시 장치를 구비한 전자 기기 |
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| Publication number | Publication date |
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| KR20150062692A (ko) | 2015-06-08 |
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