KR102236129B1 - 박막 트랜지스터 어레이 기판 및 그 제조 방법 - Google Patents
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Abstract
본 발명은 박막트랜지스터 어레이 기판 및 그 제조방법을 개시한다. 개시된 본 발명의 박막트랜지스터 어레이 기판은, 기판; 상기 기판 상에 형성된 차광 패턴; 상기 차광 패턴 상에 형성된 버퍼층; 및 상기 버퍼층 상에 형성된 스위칭 박막 트랜지스터, 드라이빙 박막 트랜지스터 및 스캔 박막 트랜지스터를 포함하는 다수의 박막 트랜지스터를 포함하고, 상기 다수의 박막 트랜지스터 중 적어도 하나의 박막 트랜지스터는, 상기 차광 패턴 상에 버퍼층을 사이에 두고 형성된 액티브층; 상기 엑티브층 상에 게이트 절연막을 사이에 두고 형성된 게이트 전극; 상기 게이트 전극 상에 형성된 층간 절연막; 상기 액티브층, 게이트 절연막, 층간 절연막 및 버퍼층이 식각되어 각각 형성된 제 1 콘택홀 및 제 2 콘택홀; 및 상기 층간 절연막 상에 서로 이격되어 형성된 소스 전극 및 드레인 전극;을 포함하고, 상기 소스 전극 및 드레인 전극 중 어느 하나는 제 1 콘택홀에 형성되고, 다른 하나는 제 2 콘택홀에 형성되고, 상기 제 1 콘택홀은 상기 차광 패턴을 노출하도록 형성되고, 상기 소스 전극 또는 드레인 전극은 상기 차광 패턴과 접하도록 형성되는 것을 특징으로 한다.
따라서, 본 발명에 따른 박막 트랜지스터 어레이 기판 및 그 제조 방법은, 박막 트랜지스터 하부에 차광 패턴을 포함하여 광누설 전류의 발생을 억제하고, 오동작을 방지하고, 화소 불량표시가 없는 콘트라스트가 양호한 화상을 얻을 수 있다. 이때, 차광 패턴이 소스 전극 또는 드레인 전극과 연결되어 플로팅 게이트(floating gate) 역할을 하지 않고, 문턱 전압(threshold voltage)을 이동시키는 바디효과(body effect)로 인한 표시품질을 저하를 개선할 수 있다. 또한, 차광 패턴을 형성하는 공정을 단순화하여, 홀(hole) 형성 공정과 마스크 공정을 줄이고, 공정 시간 및 비용을 감소할 수 있다.
따라서, 본 발명에 따른 박막 트랜지스터 어레이 기판 및 그 제조 방법은, 박막 트랜지스터 하부에 차광 패턴을 포함하여 광누설 전류의 발생을 억제하고, 오동작을 방지하고, 화소 불량표시가 없는 콘트라스트가 양호한 화상을 얻을 수 있다. 이때, 차광 패턴이 소스 전극 또는 드레인 전극과 연결되어 플로팅 게이트(floating gate) 역할을 하지 않고, 문턱 전압(threshold voltage)을 이동시키는 바디효과(body effect)로 인한 표시품질을 저하를 개선할 수 있다. 또한, 차광 패턴을 형성하는 공정을 단순화하여, 홀(hole) 형성 공정과 마스크 공정을 줄이고, 공정 시간 및 비용을 감소할 수 있다.
Description
본 발명은 박막 트랜지스터 어레이 기판 및 그 제조 방법에 관한 것으로서, 특히, 박막 트랜지스터 하부에 차광 패턴을 포함하여 광누설 전류의 발생을 억제하고, 오동작을 방지하고, 화소 불량표시가 없는 콘트라스트가 양호한 화상을 얻을 수 있으며, 마스크 저감을 통해 공정을 단순화하고, 공정 시간 및 비용을 감소할 수 있는 박막 트랜지스터 어레이 기판 및 제조 방법에 관한 것이다.
최근, 본격적인 정보화 시대로 접어듦에 따라 전기적 정보신호를 시각적으로 표현하는 디스플레이(display)분야가 급속도로 발전해 왔고, 이에 부응하여 박형화, 경량화, 저소비전력화의 우수한 성능을 지닌 여러 가지 다양한 평판표시장치(Flat Display Device)가 개발되어 기존의 브라운관(Cathode Ray Tube: CRT)을 빠르게 대체하고 있다.
이 같은 평판 표시장치의 구체적인 예로는 액정표시장치(Liquid Crystal Display device: LCD), 유기전계발광표시장치(Organic Light Emitting Display: OLED), 전기영동표시장치(Electrophoretic Display: EPD,Electric Paper Display), 플라즈마표시장치(Plasma Display Panel device: PDP), 전계방출표시장치(Field Emission Display device: FED), 전기발광표시장치(Electro luminescence Display Device: ELD) 및 전기습윤표시장치(Electro-Wetting Display: EWD) 등을 들 수 있다.
이들은 공통적으로 영상을 구현하는 평판표시패널을 필수적인 구성요소로 하는데, 평판 표시패널은 고유의 발광물질 또는 편광물질층을 사이에 두고 대면 합착된 한 쌍의 기판을 포함하여 이루어진다. 특히, 이러한 평판 표시장치는 박막 트랜지스터 어레이 기판을 필수적으로 포함한다.
박막 트랜지스터 어레이 기판은 각 화소영역을 정의하도록 서로 교차 배치되는 게이트라인과 데이터라인 및 복수의 화소에 각각 대응하여, 게이트라인과 데이터라인이 교차하는 영역에 배치되는 복수의 박막 트랜지스터를 포함하여 이루어진다.
이때, 각 박막 트랜지스터는 게이트라인과 연결되는 게이트전극, 데이터라인과 연결되는 소스전극, 화소전극과 연결되는 드레인전극, 게이트절연층을 사이에 두고 게이트전극과 적어도 일부 중첩하여, 게이트전극의 전압레벨에 따라 소스전극과 드레인전극 사이에 채널(channel)을 형성하는 액티브층을 포함한다. 이러한 박막트랜지스터는 게이트라인의 신호에 응답하여 턴온하면, 데이터라인의 신호를 화소전극으로 인가한다.
이때, 상기 박막 트랜지스터로 광이 입사될 수 있다. 상기 광으로는 유기전계발광 다이오드와 같은 자발광 소자가 빛을 발할 때 생기는 내부 광과 외부의 태양광이나 실내 형광등 또는 백열등과 같은 외부 광과 소자 내부에서 산란 또는 반사되는 광이 있을 수 있다. 특히, 상기 광이 소스 전극 및 드레인 전극 사이에서 형성되는 액티브층의 채널에 유입되는 경우 문제가 발생할 수 있다.
박막 트랜지스터는 광에 대해 매우 민감하며, 광이 박막 트랜지스터로 입사될 경우 광누설 전류가 발생한다. 이로 인해 박막 트랜지스터의 오작동이 발생할 수 있으며, 표시장치의 구동 조건 하에서 제대로 된 화상 구현이 불가능하게 된다. 또한, 상기 박막 트랜지스터의 문턱전압(threshold voltage) 또는 상기 액티브층 내에서의 이동도 등의 소자 특성에 영향을 끼치게 되어 결과적으로는 명암 대비비(contrast ratio)를 낮추며 소비전력을 증가시킨다. 또한, 화면상에 웨이빙 노이즈(waving noise)를 야기 시킴으로써 표시 품질을 저하시키게 된다.
이를 해결하기 위해, 종래 차광 패턴을 형성하는 방안이 논의되었다. 일반적으로 차광 패턴을 박막 트랜지스터 하부에 형성하는 경우, 차광 패턴이 플로팅 게이트(floating gate) 역할을 하게 되어 문턱 전압(threshold voltage)을 이동시키는 바디효과(body effect)를 초래하게 된다. 이로 인해, 표시품질을 저하시키는 문제를 유발하게 된다.
본 발명은 박막 트랜지스터 하부에 차광 패턴을 포함하여 광누설 전류의 발생을 억제하고, 오동작을 방지하고, 화소 불량표시가 없는 콘트라스트가 양호한 화상을 얻을 수 있는 박막 트랜지스터 어레이 기판 및 그 제조 방법을 제공하는데 목적이 있다.
또한, 본 발명은 차광 패턴이 소스 전극 또는 드레인 전극과 연결되어 플로팅 게이트(floating gate) 역할을 하지 않고, 문턱 전압(threshold voltage)을 이동시키는 바디효과(body effect)로 인한 표시품질을 저하를 개선하는 박막 트랜지스터 어레이 기판 및 그 제조 방법을 제공하는데 다른 목적이 있다.
또한, 본 발명은 차광 패턴을 형성하는 공정을 단순화하여, 홀(hole) 형성 공정과 마스크 공정을 줄이고, 공정 시간 및 비용을 감소하는 박막 트랜지스터 어레이 기판 및 그 제조 방법을 제공하는데 또 다른 목적이 있다.
상기와 같은 종래 기술의 과제를 해결하기 위한 본 발명의 박막 트랜지스터 어레이 기판은, 기판; 상기 기판 상에 형성된 차광 패턴; 상기 차광 패턴 상에 형성된 버퍼층; 및 상기 버퍼층 상에 형성된 스위칭 박막 트랜지스터, 드라이빙 박막 트랜지스터 및 스캔 박막 트랜지스터를 포함하는 다수의 박막 트랜지스터를 포함하고, 상기 다수의 박막 트랜지스터 중 적어도 하나의 박막 트랜지스터는, 상기 차광 패턴 상에 버퍼층을 사이에 두고 형성된 액티브층; 상기 엑티브층 상에 게이트 절연막을 사이에 두고 형성된 게이트 전극; 상기 게이트 전극 상에 형성된 층간 절연막; 상기 액티브층, 게이트 절연막, 층간 절연막 및 버퍼층이 식각되어 각각 형성된 제 1 콘택홀 및 제 2 콘택홀; 및 상기 층간 절연막 상에 서로 이격되어 형성된 소스 전극 및 드레인 전극;을 포함하고, 상기 소스 전극 및 드레인 전극 중 어느 하나는 제 1 콘택홀에 형성되고, 다른 하나는 제 2 콘택홀에 형성되고, 상기 제 1 콘택홀은 상기 차광 패턴을 노출하도록 형성되고, 상기 소스 전극 또는 드레인 전극은 상기 차광 패턴과 접하도록 형성되는 것을 특징으로 한다.
또한, 본 발명의 박막 트랜지스터 어레이 기판 제조 방법은, 기판 상에 차광 패턴을 형성하는 단계; 상기 차광 패턴 상에 버퍼층을 형성하고, 상기 버퍼층 상에 스위칭 박막 트랜지스터, 드라이빙 박막 트랜지스터 및 스캔 박막 트랜지스터를 포함하는 다수의 박막 트랜지스터를 형성하는 단계; 상기 다수의 박막 트랜지스터 중 적어도 하나의 박막 트랜지스터를 형성하는 단계는, 상기 버퍼층 상에 액티브층을 형성하는 단계; 상기 액티브층 상에 게이트 절연막을 형성하고, 상기 게이트 절연막 상에 게이트 전극을 형성하는 단계; 상기 게이트 전극 상에 층간 절연막을 형성하는 단계; 상기 층간 절연막, 게이트 절연막, 액티브층 및 버퍼층을 식각하여 각각 제 1 콘택홀 및 제 2 콘택홀을 형성하는 단계; 및 상기 제 1 콘택홀 및 제 2 콘택홀 중 어느 하나에는 소스 전극을 형성하고, 다른 하나에는 드레인 전극을 형성하는 단계;를 포함하고, 상기 제 1 콘택홀은 상기 차광 패턴을 노출하도록 형성하고, 상기 소스 전극 또는 드레인 전극은 상기 차광 패턴과 접하도록 형성하는 것을 특징으로 한다.
본 발명에 따른 박막 트랜지스터 어레이 기판 및 그 제조 방법은, 박막 트랜지스터 하부에 차광 패턴을 포함하여 광누설 전류의 발생을 억제하고, 오동작을 방지하고, 화소 불량표시가 없는 콘트라스트가 양호한 화상을 얻을 수 있는 제 1 효과가 있다.
또한, 본 발명에 따른 박막 트랜지스터 어레이 기판 및 그 제조 방법은, 차광 패턴이 소스 전극 또는 드레인 전극과 연결되어 플로팅 게이트(floating gate) 역할을 하지 않고, 문턱 전압(threshold voltage)을 이동시키는 바디효과(body effect)로 인한 표시품질을 저하를 개선하는 제 2 효과가 있다.
또한, 본 발명에 따른 박막 트랜지스터 어레이 기판 및 그 제조 방법은, 차광 패턴을 형성하는 공정을 단순화하여, 홀(hole) 형성 공정과 마스크 공정을 줄이고, 공정 시간 및 비용을 감소하는 제 3 효과가 있다.
도 1은 본 발명의 제 1 실시예에 따른 박막 트랜지스터 어레이 기판의 평면도를 도시한 도면이다.
도 2a 내지 도 2e는 본 발명의 제 1 실시예에 따른 박막 트랜지스터 어레이 기판의 제조 방법을 도시한 도면이다.
도 3은 본 발명의 제 2 실시예에 따른 박막 트랜지스터 어레이 기판의 평면도를 도시한 도면이다.
도 4는 본 발명의 제 2 실시예에 따른 박막 트랜지스터 어레이 기판의 단면도를 도시한 도면이다.
도 2a 내지 도 2e는 본 발명의 제 1 실시예에 따른 박막 트랜지스터 어레이 기판의 제조 방법을 도시한 도면이다.
도 3은 본 발명의 제 2 실시예에 따른 박막 트랜지스터 어레이 기판의 평면도를 도시한 도면이다.
도 4는 본 발명의 제 2 실시예에 따른 박막 트랜지스터 어레이 기판의 단면도를 도시한 도면이다.
이하, 본 발명의 실시예들은 도면을 참고하여 상세하게 설명한다. 다음에 소개되는 실시예들은 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 예로서 제공되는 것이다. 따라서, 본 발명은 이하 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 그리고 도면들에 있어서, 장치의 크기 및 두께 등은 편의를 위하여 과장되어 표현될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 1은 본 발명의 제 1 실시예에 따른 박막 트랜지스터 어레이 기판의 평면도를 도시한 도면이다.
도 1을 참조하면, 본 발명은 표시영역과 비표시영역으로 구분되는 기판(100) 상에 일방향으로 형성되는 게이트 라인(108)과 데이터 라인(109)이 수직 교차되어, 상기 기판(100)의 표시영역에서 화소영역을 정의한다. 상기 게이트 라인(108)과 데이터 라인(109)의 교차영역에는 박막 트랜지스터가 형성된다. 또한, 상기 박막 트랜지스터와 콘택홀을 통해 연결되는 화소전극이 형성될 수 있다.
상기 박막 트랜지스터는 액티브층(102), 상기 게이트 라인(108)에서 분기되어 상기 액티브층(102)과 중첩되어 형성된 게이트 전극(104), 상기 데이터 배선(109)으로부터 분기된 소스 전극(106) 및 상기 소스 전극(106)으로부터 일정간격 이격하여 드레인 전극(107)을 포함하여 형성된다. 이때, 상기 소스 전극(106) 및 드레인 전극(107)은 각각 제 1 콘택홀(110) 및 제 2 콘택홀(111)을 통해 상기 액티브층(102)과 접촉하도록 형성된다.
상기 박막 트랜지스터의 하부에는 차광 패턴(150)이 형성된다. 보다 자세하게는, 상기 차광 패턴(150)은 상기 박막 트랜지스터의 게이트 전극(104) 및 소스 전극(106)을 포함하는 영역의 하부에 형성된다. 또한, 상기 차광 패턴(150)은 상기 제 1 콘택홀(110)을 통해 노출되도록 형성되고, 상기 제 1 콘택홀(110)을 통해 상기 소스 전극(106)과 접하도록 형성된다. 상기 제 2 콘택홀(111)과 상기 차광 패턴(150)은 서로 이격하여 형성된다. 이로 인해, 상기 제 2 콘택홀(111)에 형성된 드레인 전극(107)은 상기 차광 패턴(150)과 접하지 않도록 형성된다.
도면에는 차광 패턴(150)이 상기 박막 트랜지스터의 게이트 전극(104) 및 소스 전극(106)을 포함하는 영역의 하부에만 형성되도록 도시하였지만, 이에 한정되지 않는다. 예를 들면, 상기 차광 패턴(150)이 기판(100) 전면에 형성되고, 드레인 전극(107)이 형성되는 영역 하부에 홀을 포함하는 구조로 형성될 수도 있다.
상기 제 1 콘택홀(110) 및 제 2 콘택홀(111)은 순차적으로 적층된 버퍼층, 액티브층(102), 게이트 절연막 및 층간 절연막을 식각하여 형성된다. 이때, 상기 제 1 콘택홀(110)은 차광 패턴(150)이 형성된 영역에 형성되어, 상기 차광 패턴(150)을 노출하도록 형성된다. 반면에 상기 제 2 콘택홀(111)은 차광 패턴(150)이 형성되지 않는 영역에 형성되어, 상기 차광 패턴(150)과 이격하여 형성되고, 상기 차광 패턴(150)을 노출하지 않도록 형성된다.
상기 제 1 콘택홀(110)에는 소스 전극(106)이 형성되고, 상기 제 2 콘택홀(111)에는 드레인 전극(107)이 형성된다. 이로 인해, 상기 제 1 콘택홀(110)을 통해 상기 소스 전극(106)만 차광 패턴(150)과 접하도록 형성될 수 있다. 또한, 상기 제 1 콘택홀(110)과 제 2 콘택홀(111)은 상기 액티브층(102)을 관통하여 형성되므로 상기 액티브층(102)의 측면을 노출하도록 형성된다. 따라서, 상기 소스 전극(106) 및 드레인 전극(107)은 상기 액티브층(102)의 노출된 측면과 접하도록 형성된다.
도면은 본 발명에 따른 박막 트랜지스터를 간소화하여 도시한 것으로, 이에 한정되지 않으며, 차광 패턴(150)을 포함하여 각 구성의 형태는 본 발명의 기술사상을 벗어나지 않는 범위에서 다양하게 형성될 수 있다. 또한, 도면에는 하나의 박막 트랜지스터를 도시하였지만, 화소영역에는 다수의 박막 트랜지스터가 포함될 수 있다.
상기 다수의 박막 트랜지스터는 드라이빙 박막 트랜지스터, 스캔 박막 트랜지스터 또는 스위칭 박막 트랜지스터일 수 있다. 상기 차광 패턴(150)은 적어도 하나의 박막 트랜지스터 하부에 형성될 수 있다. 이때, 상기 차광패턴(150)은 상기 드라이빙 박막 트랜지스터 하부에만 형성될 수 있다. 이때, 상기 차광 패턴(150)이 드라이빙 박막 트랜지스터 하부에만 형성되는 경우, 상기 차광패턴(150)은 상기 드라이빙 박막 트랜지스터의 소스 전극과 접하도록 형성된다.
또한, 상기 차광 패턴(150)은 상기 모든 다수의 박막 트랜지스터의 하부에 형성될 수 있다. 상기 차광 패턴(150)은 다수의 차광 패턴(150)으로 각각 상기 모든 다수의 박막 트랜지스터와 대응되도록 형성될 수 있다.
이때, 상기 차광 패턴(150)은 본 발명에 따른 제 1 실시예와 제 2 실시예를 참조하여 각각 모든 박막 트랜지스터의 소스 전극 또는 드레인 전극과 접하도록 형성될 수 있다. 또한, 상기 차광 패턴(150)은 스위칭 박막 트랜지스터의 소스 전극에만 접하도록 형성될 수 있다. 상기 차광 패턴(150)은 스위칭 박막 트랜지스터 하부에서 광을 차단하는 역할과 플로팅(floating) 효과를 억제하는 역할을 할 수 있다. 또한, 드라이빙 박막 트랜지스터 하부에서는 광을 차단하는 역할을 할 수 있다.
Ⅰ-Ⅰ' 단면을 참조하여, 본 발명에 따른 박막 트랜지스터 어레이 기판의 제조 방법을 설명하면 다음과 같다.
도 2a 내지 도 2e는 본 발명의 제 1 실시예에 따른 박막 트랜지스터 어레이 기판의 제조 방법을 도시한 도면이다.
도 2a를 참조하면, 본 발명은 비표시영역과 다수의 화소영역을 포함하는 표시영역으로 구분되는 기판(100) 상에 차광 패턴(150)을 형성한다. 상기 차광 패턴 상에는 버퍼층(101)을 형성한다. 보다 자세하게는, 기판(100) 상에 차광 금속층을 형성하고, 상기 차광 금속층 상에 포토 레지스트를 형성한다. 이후, 투과부와 차단부로 이루어진 마스크를 이용하여 노광 및 현상 공정으로 포토 레지스트 패턴을 형성한다. 상기 포토 레지스트 패턴을 마스크로 하여 상기 차광 금속층을 식각하여 차광 패턴(150)을 형성한다. 이후, 상기 차광 패턴(150)이 형성된 기판(100) 전면에 버퍼층(101)을 형성한다.
추후 공정에서 형성되는 액티브층을 단차없이 평평한 구조로 형성하기 위해 상기 버퍼층(101)은 그 표면이 평탄하게 형성될 수 있다. 상기 액티브층이 단차가 발생하면 꺾이게 되는 영역에서 단선이 발생할 수 있기 때문이다.
상기 기판(100)은 절연 기판으로 유리 또는 플라스틱 등으로 형성될 수 있다. 또한, 상기 차광 패턴(150)은 불투명한 금속 재질로 형성될 수 있다. 예를 들면 알루미늄 (Al), 텅스텐(W), 구리 (Cu), 몰리브덴(Mo), 크롬 (Cr), 티타늄(Ti), 몰리텅스텐 (MoW), 몰리티타늄 (MoTi), 구리/몰리티타늄 (Cu/MoTi)을 포함하는 도전성 금속 그룹 중에서 선택된 적어도 하나로 형성될 수 있다. 다만, 이에 한정되지 않으며, 광을 차단할 수 있는 물질이면 족하다.
도 2b를 참조하면, 상기 버퍼층(101) 상에 액티브층(102)을 형성한다. 상기 액티브층(102) 상에는 게이트 절연막(103)을 형성한다. 상기 액티브층(102)은 차단부와 투과부로 이루어진 마스크를 이용한 마스크 공정으로 형성될 수 있다. 또한, 상기 게이트 절연막(103)은 상기 액티브층(102)이 형성된 기판(100) 전면에 형성될 수 있다.
상기 액티브층(102)은 산화물 반도체 물질, 실리콘 물질, 유기 반도체 물질, CNT(carbon nanotube) 및 그래핀(graphene)으로 이루어진 군에서 선택되는 적어도 하나의 물질로 형성될 수 있다. 상기 산화물 반도체 물질은 AxByCzO(x, y, z ≥0)나타낼 수 있으며, A, B 및 C 각각은 Zn, Cd, Ga, In, Sn, Hf 및 Zr 중에서 선택된다. 바람직하게는, 상기 산화물 반도체 물질은 ZnO, InGaZnO4, ZnInO, ZnSnO, InZnHfO, SnInO 및 SnO 중에서 선택될 수 있으나, 이에 국한되지 않는다.
상기 게이트 절연막(103)은 SiOx, SiNx, SiON, HfO2, Al2O3, Y2O3, Ta2O5 등과 같은 유전체 또는 고유전율 유전체 또는 이들의 조합으로 이루어질 수 있다. 다만, 이에 국한되지 않으며, 상기 게이트 절연막(103)은 도면 상에는 단일층으로 형성되었으나, 2 이상의 층으로 형성된 다중층으로 형성될 수 있다.
상기 액티브층(102)은 상기 차광 패턴(150)과 일부 중첩되도록 형성한다. 보다 자세하게는, 상기 액티브층(102)은 소스영역, 채널영역 및 드레인영역으로 구분될 수 있으며, 상기 액티브층(102)의 소스영역 및 채널영역은 상기 차광 패턴(150)과 중첩되도록 형성된다. 또한, 상기 액티브층(102)의 드레인영역은 상기 차광 패턴(150)과 중첩되지 않도록 형성된다.
도 2c를 참조하면, 상기 게이트 절연막(103) 상에 게이트 라인(도 1 참조, 108)과 상기 게이트 라인으로부터 분기된 게이트 전극(104)을 형성한다. 또한, 상기 게이트 라인 및 게이트 전극(104) 상에 층간 절연막(105)을 형성한다. 상기 게이트 전극(104)은 마스크 공정으로 형성될 수 있다. 또한, 상기 층간 절연막(105)은 상기 게이트 전극(104)이 형성된 기판(100) 전면에 형성될 수 있다.
상기 게이트 전극(104)은 불투명한 금속 재질, 예를 들면, 알루미늄(Al), 텅스텐(W), 구리(Cu), 몰디브덴(Mo), 크롬(Cr), 탄탈륨(Ta), 티타늄(Ti) 및 이들의 조합으로부터 형성되는 합금을 포함하는 도전성 금속 그룹 중에서 선택된 적어도 하나로 형성할 수 있으나 이에 한정되지 않는다. 상기 게이트 전극(104)은 도면 상에는 단일층으로 형성되었으나, 2이상의 층으로 형성된 다중층으로 형성될 수 있다.
상기 게이트 전극(104)은 상기 게이트 절연막(103)을 사이에 두고, 상기 액티브층(102)과 중첩되도록 형성된다. 또한, 상기 게이트 전극(104)은 상기 차광 패턴(105)과 중첩되도록 형성될 수 있다. 바람직하게는, 상기 게이트 전극(104)의 전면이 상기 차광 패턴(105)과 중첩되도록 형성될 수 있다.
도 2d를 참조하면, 상기 층간 절연막(105)이 형성된 기판에 제 1 콘택홀(110)과 제 2 콘택홀(111)을 형성한다. 상기 제 1 콘택홀(110) 및 제 2 콘택홀(111)은 순차적으로 적층된 버퍼층(101), 액티브층(102), 게이트 절연막(103) 및 층간절연막(105)을 식각하여 형성할 수 있다. 특히, 상기 제 1 콘택홀(110) 및 제 2 콘택홀(111)은 상기 액티브층(102), 게이트 절연막(103) 및 층간절연막(105)은 관통하여 형성된다.
이때, 상기 제 1 콘택홀(110)은 상기 차광 패턴(150)이 형성된 영역에 형성되고, 상기 제 2 콘택홀(111)은 상기 차광 패턴(150)이 형성되지 않은 영역에서 상기 차광 패턴(150)과 이격하여 형성된다. 이로 인해, 상기 제 1 콘택홀(110)은 버퍼층(101), 액티브층(102), 게이트 절연막(103) 및 층간절연막(105)을 식각하여 상기 차광 패턴(150)을 노출하도록 형성된다. 또한, 상기 제 2 콘택홀(111)은 상기 차광 패턴(150)을 노출하지 않도록 형성된다.
또한, 상기 제 1 콘택홀(110) 및 제 2 콘택홀(111)은 층간 절연막(105), 게이트 절연막(103) 및 액티브층(102)을 관통하여 형성된다. 이로 인해, 상기 제 1 콘택홀(110) 및 제 2 콘택홀(111)은 상기 액티브층(102)의 측면을 노출하도록 형성된다.
종래 박막 트랜지스터 어레이 기판의 제조 방법은, 소스 전극과 차광 패턴이 전기적으로 접촉하도록 형성하기 위해서, 버퍼층을 식각하여 제 1 홀을 형성하는 단계를 포함하였다. 상기 제 1 홀 상에 액티브층, 게이트 절연막 및 층간 절연막을 적층하여 형성하고, 상기 제 1 홀과 대응되는 영역에서 게이트 절연막 및 층간 절연막을 식각하여 제 2 홀을 형성하였다. 또한, 상기 제 2 홀과 함께 게이트 절연막 및 층간 절연막을 식각하여 제 3 홀을 형성하였다. 즉, 종래 소스 전극을 차광 패턴과 연결하기 위해서는 제 1 홀과 상기 제 1 홀에 대응되는 제 2 홀을 형성하여 다수의 마스크 공정이 필요한 문제점이 있었다. 또한, 제 1 홀 및 제 2 홀이 중첩되도록 형성해야 하므로 공정 상의 어려움이 있었다.
따라서, 본 발명에 따른 박막 트랜지스터 어레이 기판의 제조 방법은, 종래와 같이 버퍼층을 식각하여 형성하는 제 1 홀 및 게이트 절연막과 층간 절연막을 식각하여 형성하는 제 2 홀이 중첩되도록 형성하는 대신, 액티브층을 관통하며 상기 버퍼층, 액티브층, 게이트 절연막 및 층간절연막을 식각하여 형성하는 제 1 콘택홀과 제 2 콘택홀을 형성한다. 이로써, 형성하는 홀의 수를 감소하고, 상기 홀을 형성하기 위한 마스크 공정의 수를 감소할 수 있다.
또한, 이러한 공정 상의 차이점 외에 구조적으로 본 발명에 따른 박막 트랜지스터 어레이 기판은, 종래와 같이 액티브층의 상면을 노출하도록 형성되는 대신, 액티브층의 측면을 노출하도록 형성된다는 점에서 차이점이 있다.
도 2e를 참조하면, 상기 제 1 콘택홀(110) 및 제 2 콘택홀(111)이 형성된 기판(100) 상에 데이터 라인(도 1 참조, 109), 상기 데이터 라인으로부터 분기된 소스 전극(108) 및 상기 소스 전극(106)과 이격하여 드레인 전극(107)을 형성한다. 보다 자세하게는, 상기 제 1 콘택홀(110) 상에 소스 전극(106)을 형성하고, 상기 제 2 콘택홀(111) 상에 드레인 전극(107)을 형성한다.
상기 제 1 콘택홀(110)이 차광 패턴(150)을 노출하도록 형성됨에 따라, 상기 소스 전극(106)은 상기 차광 패턴(150)과 접하도록 형성된다. 즉, 상기 소스 전극(106)과 상기 차광 패턴(150)은 직접 접촉하도록 형성된다. 상기 차광패턴(150)이 소스 전극(106) 및 드레인 전극(107)과 모두 접하지 않도록 형성되는 경우, 상기 차광패턴(150)이 플로팅 게이트(floating gate) 역할을 하게 된다. 이로써, 상기 차광패턴(150)으로 인해, 문턱전압(threshold voltage)을 이동시키는 바디효과(body effect)를 초래하게 되고, 표시품질을 저하시키는 문제를 유발하게 된다. 따라서, 본 발명에 따른 박막 트랜지스터 어레이 기판은 제 1 콘택홀(110)을 통해 소스 전극(106)과 차광 패턴(150)이 직접 접하도록 형성됨으로 인해, 바디 효과를 상쇄할 수 있다.
상기 제 2 콘택홀(111)은 차광 패턴(150)과 이격하여 형성되며, 상기 차광 패턴(150)을 노출하지 않도록 형성됨에 따라, 상기 드레인 전극(107)은 상기 차광 패턴(150)과 접하지 않고 이격하여 형성된다. 또한, 상기 제 1 콘택홀(110) 및 제 2 콘택홀(111)은 상기 액티브층(102)의 측면을 노출하도록 형성됨에 따라, 상기 소스 전극(106) 및 드레인 전극(107)은 상기 액티브층(102)의 측면과 직접 접하도록 형성된다.
상기 소스전극(106) 및 드레인전극(107)은 몰리브덴(Mo), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu), 크롬(Cr), 알루미늄(Al), 이들의 조합으로부터 형성되는 합금 중 어느 하나를 이용하여 형성할 수 있다. 또한, ITO(Indium Tin Oxide)와 같은 투명성 도전물질을 사용할 수 있다. 다만, 이에 한정되지 않으며, 일반적으로 전극으로 사용할 수 있는 물질로 형성될 수 있다. 또한, 도면에서는 단일 금속층으로 형성되어 있지만 경우에 따라서는 적어도 2개 이상의 금속층들을 적층하여 형성할 수도 있다.
도면에는 도시하지 않았지만, 상기 소스 전극(106) 및 드레인 전극(107)이 형성된 기판(100) 전면에 보호층 또는 평탄화막 등의 절연막이 형성될 수 있다. 또한, 상기 절연막은 상기 드레인 전극(107)을 노출하는 콘택홀을 포함할 수 있다. 상기 노출된 드레인 전극(107)은 화소 전극과 연결될 수 있다.
이러한, 본 발명에 따른 박막 트랜지스터 어레이 기판은 액정표시장치 또는 유기전계발광표시장치에 적용될 수 있다. 다만, 이에 한정되지는 않으며, 이중 게이트 구조로 이루어진 박막 트랜지스터를 포함하는 표시장치에는 본 발명의 기술적 사상을 벗어나지 않는 범위에서 모두 적용될 수 있다.
본 발명에 따른 박막 트랜지스터 어레이 기판이 액정표시장치에 적용되는 경우, 상기 화소 전극은 공통 전극과 함께 전계를 형성하여 액정을 배열할 수 있다. 또한, 본 발명에 따른 박막 트랜지스터 어레이 기판이 유기전계발광표시장치에 적용되는 경우, 상기 화소 전극은 유기발광소자의 하부 전극일 수 있다. 이때, 상기 유기발광소자의 하부 전극 상에는 유기발광층과 유기발광소자의 상부 전극이 적층되어 형성될 수 있다.
따라서, 광누설 전류의 발생을 방지하는 차광 패턴(150)이 소스 전극(106)과 직접 접하도록 형성되어 바디효과(body effect)로 인한 표시품질을 저하를 개선할 수 있다. 이때, 차광 패턴(150)과 소스 전극(106)을 연결하는 공정을 단순화하여 공정 시간 및 비용을 감소할 수 있다.
도 3은 본 발명의 제 2 실시예에 따른 박막 트랜지스터 어레이 기판의 평면도를 도시한 도면이다.
도 3을 참조하면, 본 발명의 제 2 실시예에 따른 박막 트랜지스터 어레이 기판은 본 발명의 제 1 실시예에 따른 박막 트랜지스터 어레이 기판과 비교하여 차광 패턴의 형성영역이 상이하다. 제 1 실시예와 중복되는 설명은 생략될 수 있다
표시영역과 비표시영역으로 구분되는 기판(200) 상에 일방향으로 형성되는 게이트 라인(208)과 데이터 라인(209)이 수직 교차되어, 상기 기판(200)의 표시영역에서 화소영역을 정의한다. 상기 게이트 라인(208)과 데이터 라인(209)의 교차영역에는 박막 트랜지스터가 형성된다. 또한, 상기 박막 트랜지스터와 콘택홀을 통해 연결되는 화소전극이 형성될 수 있다.
상기 박막 트랜지스터는 액티브층(202), 상기 게이트 라인(208)에서 분기되어 상기 액티브층(202)과 중첩되어 형성된 게이트 전극(204), 상기 데이터 배선(209)으로부터 분기된 소스 전극(206) 및 상기 소스 전극(206)으로부터 일정간격 이격하여 드레인 전극(207)을 포함하여 형성된다. 이때, 상기 소스 전극(206) 및 드레인 전극(207)은 각각 제 2 콘택홀(211) 및 제 1 콘택홀(210)을 통해 상기 액티브층(202)과 접촉하도록 형성된다.
상기 박막 트랜지스터의 하부에는 차광 패턴(250)이 형성된다. 보다 자세하게는, 상기 차광 패턴(250)은 상기 박막 트랜지스터의 게이트 전극(204) 및 드레인 전극(207)을 포함하는 영역의 하부에 형성된다. 또한, 상기 차광 패턴(250)은 상기 제 1 콘택홀(210)을 통해 노출되도록 형성되고, 상기 제 1 콘택홀(210)을 통해 상기 드레인 전극(207)과 접하도록 형성된다. 상기 제 2 콘택홀(211)과 상기 차광 패턴(250)은 서로 이격하여 형성된다. 이로 인해, 상기 제 2 콘택홀(211)에 형성된 소스 전극(206)은 상기 차광 패턴(250)과 접하지 않도록 형성된다.
도면에는 차광 패턴(250)이 상기 박막 트랜지스터의 게이트 전극(204) 및 드레인 전극(207)을 포함하는 영역의 하부에만 형성되도록 도시하였지만, 이에 한정되지 않는다. 예를 들면, 상기 차광 패턴(250)이 기판(200) 전면에 형성되고, 소스 전극(206)이 형성되는 영역 하부에 홀을 포함하는 구조로 형성될 수도 있다.상기 제 1 콘택홀(210) 및 제 2 콘택홀(211)은 순차적으로 적층된 버퍼층, 액티브층(202), 게이트 절연막 및 층간 절연막을 식각하여 형성된다. 이때, 상기 제 1 콘택홀(210)은 차광 패턴(250)이 형성된 영역에 형성되어, 상기 차광 패턴(250)을 노출하도록 형성된다. 반면에 상기 제 2 콘택홀(211)은 차광 패턴(250)이 형성되지 않는 영역에 형성되어, 상기 차광 패턴(250)과 이격하여 형성되고, 상기 차광 패턴(250)을 노출하지 않도록 형성된다.
상기 제 1 콘택홀(210)에는 드레인 전극(207)이 형성되고, 상기 제 2 콘택홀(211)에는 소스 전극(206)이 형성된다. 이로 인해, 상기 제 1 콘택홀(210)을 통해 상기 드레인 전극(207)만 차광 패턴(150)과 접하도록 형성될 수 있다. 또한, 상기 제 1 콘택홀(210)과 제 2 콘택홀(211)은 상기 액티브층(102)을 관통하여 형성되므로 상기 액티브층(202)의 측면을 노출하도록 형성된다. 따라서, 상기 소스 전극(206) 및 드레인 전극(207)은 상기 액티브층(102)의 노출된 측면과 접하도록 형성된다.
도면은 본 발명에 따른 박막 트랜지스터를 간소화하여 도시한 것으로, 이에 한정되지 않으며, 상기 차광 패턴(250)을 포함하여 각 구성의 형태는 본 발명의 기술사상을 벗어나지 않는 범위에서 다양하게 형성될 수 있다. 또한, 도면에는 하나의 박막 트랜지스터를 도시하였지만, 화소영역에는 다수의 박막 트랜지스터가 포함될 수 있다.
상기 다수의 박막 트랜지스터는 드라이빙 박막 트랜지스터, 스캔 박막 트랜지스터 또는 스위칭 박막 트랜지스터일 수 있다. 상기 차광 패턴(250)은 적어도 하나의 박막 트랜지스터 하부에 형성될 수 있다. 이때, 상기 차광패턴(250)은 상기 드라이빙 박막 트랜지스터 하부에만 형성될 수 있다. 이때, 상기 차광 패턴(250)이 드라이빙 박막 트랜지스터 하부에만 형성되는 경우, 상기 차광패턴(250)은 상기 드라이빙 박막 트랜지스터의 드레인 전극과 접하도록 형성된다.
또한, 상기 차광 패턴(250)은 상기 모든 다수의 박막 트랜지스터의 하부에 형성될 수 있다. 상기 차광 패턴(250)은 다수의 차광 패턴(250)으로 각각 상기 모든 다수의 박막 트랜지스터와 대응되도록 형성될 수 있다.
이때, 상기 차광 패턴(250)은 본 발명에 따른 제 1 실시예와 제 2 실시예를 참조하여 각각 모든 박막 트랜지스터의 소스 전극 또는 드레인 전극과 접하도록 형성될 수 있다. 또한, 상기 차광 패턴(250)은 스위칭 박막 트랜지스터의 드레인 전극에만 접하도록 형성될 수 있다. 상기 차광 패턴(250)은 스위칭 박막 트랜지스터 하부에서 광을 차단하는 역할과 플로팅(floating) 효과를 억제하는 역할을 할 수 있다. 또한, 드라이빙 박막 트랜지스터 하부에서는 광을 차단하는 역할을 할 수 있다.
도 4는 본 발명의 제 2 실시예에 따른 박막 트랜지스터 어레이 기판의 단면도를 도시한 도면이다.
도 4를 참조하면, 본 발명은 비표시영역과 다수의 화소영역을 포함하는 표시영역으로 구분되는 기판(200) 상에 차광 패턴(250)이 형성된다. 상기 차광 패턴(250) 상에는 버퍼층(201)이 형성되고, 상기 버퍼층(201) 상에는 박막 트랜지스터가 형성된다. 상기 버퍼층(201)에 단차가 있는 경우, 상기 버퍼층(201) 상에 형성되는 박막 트랜지스터의 불량이 발생할 수 있다. 특히, 박막 트랜지스터의 액티브층(202)의 단선이 발생할 수 있으므로, 상기 버퍼층(201)은 그 표면이 평탄하게 형성될 수 있다.
상기 버퍼층(201) 상에는 상기 박막 트랜지스터의 액티브층(202)이 형성된다. 이후 상기 액티브층(202) 상에 순차적으로 게이트 절연막(203), 게이트 전극(204) 및 층간 절연막(205)이 적층되어 형성된다. 또한, 순차적으로 적층된 버퍼층(201), 액티브층(202), 게이트 절연막(203) 및 층간절연막(205)을 식각하여, 상기 액티브층(202), 게이트 절연막(203) 및 층간절연막(205)을 관통하는 제 1 콘택홀(210) 및 제 2 콘택홀(211)이 형성된다. 상기 제 1 콘택홀(210)에는 드레인 전극(207)이 형성되고, 상기 제 2 콘택홀(211)에는 소스 전극(206)이 형성된다.
상기 제 1 콘택홀(210)은 상기 차광 패턴(250)이 형성된 영역에 형성되고, 상기 제 2 콘택홀(211)은 상기 차광 패턴(250)이 형성되지 않은 영역에서 상기 차광 패턴(250)과 이격하여 형성된다. 이로 인해, 상기 제 2 콘택홀(211)과 달리, 상기 제 1 콘택홀(210)은 상기 차광 패턴(250)을 노출하도록 형성된다. 이로 인해, 상기 소스 전극(206)은 상기 차광 패턴(250)과 이격하여 형성되며, 상기 드레인 전극(207)만 차광 패턴(250)과 접하도록 형성된다.
즉, 박막 트랜지스터는 상기 차광 패턴(250)과 버퍼층(201)을 사이에 두고 중첩되도록 형성된다. 바람직하게는, 상기 차광 패턴(250)은 상기 박막 트랜지스터의 액티브층(202)의 채널영역, 게이트 전극(204) 및 드레인 전극(207)과 중첩되도록 형성된다. 이로 인해, 상기 차광 패턴(250)은 광이 박막 트랜지스터로 입사하여 광누설 전류가 발생하는 것을 방지할 수 있다. 광누설 전류의 발생이 방지됨에 따라, 박막 트랜지스터의 오동작을 방지하고, 화소 불량표시가 없는 콘트라스트가 양호한 화상을 얻을 수 있다.
또한, 상기 차광 패턴(250)은 제 1 콘택홀(210)을 통해 드레인 전극(207)과 직접 접촉하도록 형성된다. 이로 인해, 상기 차광패턴(250)이 플로팅 게이트(floating gate) 역할을 하여 표시품질을 저하시키는 문제를 방지할 수 있다.
또한, 상기 제 1 콘택홀(210) 및 제 2 콘택홀(211)이 상기 액티브층(202)을 관통하도록 형성되며, 상기 액티브층(202)의 상면이 아닌 측면을 노출하도록 형성된다. 이로 인해, 상기 소스 전극(206) 및 상기 드레인 전극(207)은 상기 액티브층(202)의 측면과 접하도록 형성된다.
도 5는 본 발명의 제 3 실시예에 따른 박막 트랜지스터 어레이 기판의 평면도를 도시한 도면이다.
도 5를 참조하면, 본 발명의 제 3 실시예에 따른 박막 트랜지스터 어레이 기판은 본 발명의 제 1 실시예에 따른 박막 트랜지스터 어레이 기판과 비교하여 차광 패턴의 형성영역이 상이하다. 제 1 실시예와 중복되는 설명은 생략될 수 있다
표시영역과 비표시영역으로 구분되는 기판(300) 상에 일방향으로 형성되는 게이트 라인(308)과 데이터 라인(309)이 수직 교차되어, 상기 기판(300)의 표시영역에서 화소영역을 정의한다. 상기 게이트 라인(308)과 데이터 라인(309)의 교차영역에는 박막 트랜지스터가 형성된다. 또한, 상기 박막 트랜지스터와 콘택홀을 통해 연결되는 화소전극이 형성될 수 있다.
상기 박막 트랜지스터는 액티브층(302), 상기 게이트 라인(308)에서 분기되어 상기 액티브층(302)과 중첩되어 형성된 게이트 전극(304), 상기 데이터 배선(309)으로부터 분기된 소스 전극(306) 및 상기 소스 전극(306)으로부터 일정간격 이격하여 드레인 전극(307)을 포함하여 형성된다.
이때, 상기 소스 전극(306) 및 드레인 전극(307)은 각각 제 1 콘택홀(310) 또는 제 2 콘택홀(311)에 형성되어 상기 액티브층(302)과 접촉하도록 형성된다. 도면에는 상기 제 1 콘택홀(310)과 소스 전극(306)이 대응되고, 상기 제 2 콘택홀(311)과 드레인 전극(307)이 대응되도록 도시하였으나, 이에 한정되지 않는다. 상기 드레인 전극(307)이 형성되는 영역에 제 1 콘택홀(310)이 형성되고, 상기 소스 전극(306)이 형성되는 영역에 제 2 콘택홀(311)이 형성될 수 있다.
상기 박막 트랜지스터의 하부에는 차광 패턴(350)이 형성된다. 보다 자세하게는, 상기 차광 패턴(350)은 기판(300)의 전면에 형성된다. 또한, 상기 차광 패턴(350)은 상기 제 1 콘택홀(310)을 통해 노출되도록 형성되고, 상기 제 1 콘택홀(310)을 통해 상기 소스 전극(306) 또는 드레인 전극(307)과 접하도록 형성된다. 도면에는 상기 제 1 콘택홀(310) 상에 소스 전극(306)이 형성되어 소스 전극(306)과 접하도록 도시하였지만, 상기 제 1 콘택홀(310)은 드레인 전극(307)이 형성되는 영역에 형성될 수 있으며, 상기 제 1 콘택홀(310)을 통해 드레인 전극(307)이 차광 패턴(350)과 접하도록 형성될 수 있다.
상기 제 1 콘택홀(310) 및 제 2 콘택홀(311)은 순차적으로 적층된 버퍼층, 액티브층(302), 게이트 절연막 및 층간 절연막을 식각하여 형성된다. 이때, 상기 제 2 콘택홀(311)과 상기 차광 패턴(350)은 서로 이격하여 형성된다. 바람직하게는, 상기 제 2 콘택홀(311)은 버퍼층의 일부만 식각함으로써, 상기 제 2 콘택홀(311)과 차광 패턴(350) 사이에는 버퍼층의 일부가 형성될 수 있따. 이로 인해, 상기 제 2 콘택홀(311)에 형성된 소스 전극(306) 또는 드레인 전극(307)은 상기 차광 패턴(350)과 이격하여 접하지 않도록 형성된다. 이때, 상기 제 1 콘택홀(310)은 차광 패턴(350)이 상기 차광 패턴(350)을 노출하도록 형성된다.
상기 제 1 콘택홀(310) 및 제 2 콘택홀(311) 중 어느 하나에는 소스 전극(306)이 형성되고, 다른 하나에는 드레인 전극(307)이 형성된다. 이로 인해, 상기 제 1 콘택홀(310)을 통해 상기 소스 전극(306) 또는 드레인 전극(207)만 차광 패턴(350)과 접하도록 형성될 수 있다. 또한, 상기 제 1 콘택홀(310)과 제 2 콘택홀(311)은 상기 액티브층(302)을 관통하여 형성되므로 상기 액티브층(302)의 측면을 노출하도록 형성된다. 따라서, 상기 소스 전극(306) 및 드레인 전극(307)은 상기 액티브층(302)의 노출된 측면과 접하도록 형성된다.
도면은 본 발명에 따른 박막 트랜지스터를 간소화하여 도시한 것으로, 이에 한정되지 않으며, 상기 차광 패턴(350)을 포함하여 각 구성의 형태는 본 발명의 기술사상을 벗어나지 않는 범위에서 다양하게 형성될 수 있다. 또한, 도면에는 하나의 박막 트랜지스터를 도시하였지만, 화소영역에는 다수의 박막 트랜지스터가 포함될 수 있다.
상기 다수의 박막 트랜지스터는 드라이빙 박막 트랜지스터, 스캔 박막 트랜지스터 또는 스위칭 박막 트랜지스터일 수 있다. 상기 차광 패턴(350)이 기판(300) 전면에 형성됨에 따라 상기 모든 다수의 박막 트랜지스터의 하부에 형성될 수 있다.
이때, 상기 차광 패턴(350)은 각각의 박막 트랜지스터의 소스 전극 또는 드레인 전극과 접하도록 형성될 수 있다. 또한, 드라이빙 박막 트랜지스터의 소스 전극 또는 드레인 전극만 상기 차광 패턴(350)과 접하도록 형성될 수 있다.
도 6은 본 발명의 제 3 실시예에 따른 박막 트랜지스터 어레이 기판의 단면도를 도시한 도면이다.
도 6을 참조하면, 본 발명은 비표시영역과 다수의 화소영역을 포함하는 표시영역으로 구분되는 기판(300) 상에 차광 패턴(350)이 형성된다. 상기 차광 패턴(350)은 기판(300) 전면에 형성된다. 상기 차광 패턴(350)이 기판(300) 전면에 형성됨에 따라, 패터닝을 위한 마스크 공정이 생략될 수 있다. 이로 인해, 공정을 단순화하고, 공정 시간 및 공정 비용을 감소할 수 있다.
상기 차광 패턴(350) 상에는 버퍼층(301)이 형성되고, 상기 버퍼층(301) 상에는 박막 트랜지스터가 형성된다. 상기 버퍼층(301)에 단차가 있는 경우, 상기 버퍼층(301) 상에 형성되는 박막 트랜지스터의 불량이 발생할 수 있다. 특히, 박막 트랜지스터의 액티브층(302)의 단선이 발생할 수 있으므로, 상기 버퍼층(301)은 그 표면이 평탄하게 형성될 수 있다.
상기 버퍼층(301) 상에는 상기 박막 트랜지스터의 액티브층(302)이 형성된다. 이후 상기 액티브층(302) 상에 순차적으로 게이트 절연막(303), 게이트 전극(304) 및 층간 절연막(305)이 적층되어 형성된다. 또한, 순차적으로 적층된 버퍼층(301), 액티브층(302), 게이트 절연막(303) 및 층간절연막(305)을 식각하여, 상기 액티브층(302), 게이트 절연막(303) 및 층간절연막(305)을 관통하는 제 1 콘택홀(310) 및 제 2 콘택홀(311)이 형성된다.
도면 상에는 상기 제 1 콘택홀(310)에는 소스 전극(306)이 형성되고, 상기 제 2 콘택홀(311)에는 드레인 전극(307)이 형성되도록 도시하였으나, 이에 한정되지 않으며, 상기 제 1 콘택홀(310)에 드레인 전극(307)이 형성되고, 상기 제 2 콘택홀(311)에 소스 전극(306)이 형성될 수 있다.
상기 제 1 콘택홀(310)은 상기 차광 패턴(350)을 노출하도록 형성되고, 상기 제 2 콘택홀(311)은 상기 차광 패턴(350)과 이격하여 형성된다. 즉, 상기 제 2 콘택홀(311)과 차광 패턴(350) 사이에 버퍼층(301)의 일부가 형성되도록 상기 제 2 콘택홀(311)을 형성한다. 이로 인해, 상기 제 1 콘택홀(310)에 형성되는 소스 전극(306) 또는 드레인 전극(37)은 상기 차광 패턴(350)과 접하도록 형성되며, 상기 제 2 콘택홀(311)에 형성되는 드레인 전극(307) 또는 소스 전극(306)은 차광 패턴(350)과 이격하도록 형성된다.
즉, 박막 트랜지스터는 상기 차광 패턴(350)과 버퍼층(301)을 사이에 두고 중첩되도록 형성된다. 바람직하게는, 상기 차광 패턴(350)이 기판(300) 전면에 형성됨에 따라 상기 박막 트랜지스터의 액티브층(302)의 채널영역, 게이트 전극(304)과 중첩되도록 형성된다. 이로 인해, 상기 차광 패턴(350)은 광이 박막 트랜지스터로 입사하여 광누설 전류가 발생하는 것을 방지할 수 있다. 광누설 전류의 발생이 방지됨에 따라, 박막 트랜지스터의 오동작을 방지하고, 화소 불량표시가 없는 콘트라스트가 양호한 화상을 얻을 수 있다.
또한, 상기 차광 패턴(350)은 제 1 콘택홀(310)을 통해 소스 전극(306) 또는 드레인 전극(307)과 직접 접촉하도록 형성된다. 이로 인해, 상기 차광 패턴(350)이 플로팅 게이트(floating gate) 역할을 하여 표시품질을 저하시키는 문제를 방지할 수 있다.
또한, 상기 제 1 콘택홀(310) 및 제 2 콘택홀(311)이 상기 액티브층(302)을 관통하도록 형성되며, 상기 액티브층(302)의 상면이 아닌 측면을 노출하도록 형성된다. 이로 인해, 상기 소스 전극(306) 및 상기 드레인 전극(307)은 상기 액티브층(302)의 측면과 접하도록 형성된다.
따라서, 본 발명에 따른 박막 트랜지스터 어레이 기판 및 그 제조 방법은, 박막 트랜지스터 하부에 차광 패턴을 포함하여 광누설 전류의 발생을 억제하고, 오동작을 방지하고, 화소 불량표시가 없는 콘트라스트가 양호한 화상을 얻을 수 있다. 이때, 차광 패턴이 소스 전극 또는 드레인 전극과 연결되어 플로팅 게이트(floating gate) 역할을 하지 않고, 문턱 전압(threshold voltage)을 이동시키는 바디효과(body effect)로 인한 표시품질을 저하를 개선할 수 있다. 또한, 차광 패턴을 형성하는 공정을 단순화하여, 홀(hole) 형성 공정과 마스크 공정을 줄이고, 공정 시간 및 비용을 감소할 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
100: 기판 107: 드레인 전극
101: 버퍼층 108: 게이트 라인
102: 액티브층 109: 데이터 라인
103: 게이트 절연막 110: 제 1 콘택홀
104: 게이트 전극 111: 제 2 콘택홀
105: 층간 절연막 150: 차광 패턴
106: 소스 전극
101: 버퍼층 108: 게이트 라인
102: 액티브층 109: 데이터 라인
103: 게이트 절연막 110: 제 1 콘택홀
104: 게이트 전극 111: 제 2 콘택홀
105: 층간 절연막 150: 차광 패턴
106: 소스 전극
Claims (22)
- 기판;
상기 기판 상에 형성된 차광 패턴;
상기 차광 패턴 상에 형성된 버퍼층; 및
상기 버퍼층 상에 형성된 다수의 박막 트랜지스터를 포함하고,
상기 다수의 박막 트랜지스터 중 적어도 하나의 박막 트랜지스터는,
상기 차광 패턴 상에 버퍼층을 사이에 두고 형성된 액티브층;
상기 액티브층 상에 게이트 절연막을 사이에 두고 형성된 게이트 전극;
상기 게이트 전극 상에 형성된 층간 절연막;
상기 액티브층, 게이트 절연막, 층간 절연막 및 버퍼층이 식각되어 각각 형성된 제 1 콘택홀 및 제 2 콘택홀; 및
상기 층간 절연막 상에 서로 이격되어 형성된 소스 전극 및 드레인 전극을 포함하고,
상기 소스 전극 및 드레인 전극 중 어느 하나는 제 1 콘택홀에 형성되고, 다른 하나는 제 2 콘택홀에 형성되고,
상기 제 1 콘택홀은 상기 차광 패턴을 노출하도록 형성되고, 상기 소스 전극 또는 드레인 전극은 상기 차광 패턴과 접하도록 형성되고,
상기 제 2 콘택홀은 상기 차광 패턴을 노출하지 않도록 형성되고, 상기 드레인 전극 또는 상기 소스 전극은 상기 차광 패턴과 접하지 않고 이격하여 형성된 것을 특징으로 하는 박막 트랜지스터 어레이 기판.
- 제 1 항에 있어서,
상기 다수의 박막 트랜지스터는 스위칭 박막 트랜지스터, 드라이빙 박막 트랜지스터 및 스캔 박막 트랜지스터를 포함하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판.
- 제 1 항에 있어서,
상기 제 1 콘택홀 및 제 2 콘택홀은 상기 액티브층, 게이트 절연막 및 층간 절연막을 관통하고, 상기 버퍼층의 일부가 식각되어 형성된 것을 특징으로 하는 박막 트랜지스터 어레이 기판.
- 제 3 항에 있어서,
상기 제 1 콘택홀 및 제 2 콘택홀은 상기 액티브층의 측면을 노출하고,
상기 소스 전극 및 드레인 전극은 상기 액티브층의 측면과 접하도록 형성되는 것을 특징으로 하는 박막 트랜지스터 어레이 기판.
- 제 1 항에 있어서,
상기 차광 패턴은 상기 제 2 콘택홀의 하부 영역과 이격되어 형성되고, 상기 제 1 콘택홀의 하부 영역과 대응되도록 형성되는 것을 특징으로 하는 박막 트랜지스터 어레이 기판.
- 제 2 항에 있어서,
상기 차광 패턴은 기판 전면에 형성되는 것을 특징으로 하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판.
- 제 6 항에 있어서,
상기 제 2 콘택홀과 상기 차광 패턴 사이에 버퍼층이 형성되는 것을 특징으로 하는 박막 트랜지스터 어레이 기판.
- 제 6 항에 있어서,
상기 드라이빙 박막 트랜지스터의 소스 전극 또는 드레인 전극이 차광 패턴과 접하도록 형성되는 것을 특징으로 하는 박막 트랜지스터 어레이 기판.
- 제 2 항에 있어서,
상기 차광 패턴은 상기 다수의 박막 트랜지스터 하부에 모두 형성된 것을 특징으로 하는 박막 트랜지스터 어레이 기판.
- 제 9 항에 있어서,
상기 스위칭 박막 트랜지스터의 소스 전극 또는 드레인 전극만 상기 차광 패턴과 접하도록 형성되는 것을 특징으로 하는 박막 트랜지스터 어레이 기판.
- 제 2 항에 있어서,
상기 차광 패턴은 상기 드라이빙 박막 트랜지스터 하부에만 형성되고,
상기 드라이빙 박막 트랜지스터의 소스 전극 또는 드레인 전극이 차광 패턴과 접하도록 형성되는 것을 특징으로 하는 박막 트랜지스터 어레이 기판.
- 기판 상에 차광 패턴을 형성하는 단계;
상기 차광 패턴 상에 버퍼층을 형성하고, 상기 버퍼층 상에 다수의 박막 트랜지스터를 형성하는 단계;
상기 다수의 박막 트랜지스터 중 적어도 하나의 박막 트랜지스터를 형성하는 단계는,
상기 버퍼층 상에 액티브층을 형성하는 단계;
상기 액티브층 상에 게이트 절연막을 형성하고, 상기 게이트 절연막 상에 게이트 전극을 형성하는 단계;
상기 게이트 전극 상에 층간 절연막을 형성하는 단계;
상기 층간 절연막, 게이트 절연막, 액티브층 및 버퍼층을 식각하여 각각 제 1 콘택홀 및 제 2 콘택홀을 형성하는 단계; 및
상기 제 1 콘택홀 및 제 2 콘택홀 중 어느 하나에는 소스 전극을 형성하고, 다른 하나에는 드레인 전극을 형성하는 단계;를 포함하고,
상기 제 1 콘택홀은 상기 차광 패턴을 노출하도록 형성하고, 상기 소스 전극 또는 드레인 전극은 상기 차광 패턴과 접하도록 형성하고,
상기 제 2 콘택홀은 상기 차광 패턴을 노출하지 않도록 형성되고, 상기 드레인 전극 또는 상기 소스 전극은 상기 차광 패턴과 접하지 않고 이격하여 형성된 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조 방법.
- 제 12 항에 있어서,
상기 다수의 박막 트랜지스터는 스위칭 박막 트랜지스터, 드라이빙 박막 트랜지스터 및 스캔 박막 트랜지스터를 포함하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조 방법.
- 제 12 항에 있어서,
상기 제 1 콘택홀 및 제 2 콘택홀을 형성하는 단계는,
상기 층간 절연막, 게이트 절연막 및 액티브층을 관통하고, 상기 버퍼층의 일부를 식각하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조 방법.
- 제 14 항에 있어서,
상기 제 1 콘택홀 및 제 2 콘택홀은 상기 액티브층의 측면을 노출하고,
상기 소스 전극 및 드레인 전극은 상기 액티브층의 측면과 접하도록 형성하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조 방법.
- 제 12 항에 있어서,
상기 제 2 콘택홀은 차광 패턴이 형성된 영역과 이격하여 형성하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조 방법.
- 제 13 항에 있어서,
상기 차광 패턴은 기판 전면에 형성하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조 방법.
- 제 17 항에 있어서,
상기 제 2 콘택홀은 버퍼층의 일부를 식각하여 형성함으로써, 상기 제 2 콘택홀과 상기 차광 패턴 사이에 버퍼층이 형성되도록 형성하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조 방법.
- 제 17 항에 있어서,
상기 드라이빙 박막 트랜지스터의 소스 전극 또는 드레인 전극이 차광 패턴과 접하도록 형성하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조 방법.
- 제 13 항에 있어서,
상기 차광 패턴은 상기 다수의 박막 트랜지스터 하부와 대응되는 영역에 모두 형성하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조 방법.
- 제 20 항에 있어서,
상기 스위칭 박막 트랜지스터의 소스 전극 또는 드레인 전극만 상기 차광 패턴과 접하도록 형성하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조 방법.
- 제 13 항에 있어서,
상기 차광 패턴은 상기 드라이빙 박막 트랜지스터 하부와 대응되는 영역에만 형성하고,
상기 드라이빙 박막 트랜지스터의 소스 전극 또는 드레인 전극이 차광 패턴과 접하도록 형성하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조 방법.
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