KR102029389B1 - 산화물 박막 트랜지스터를 구비한 평판표시장치 및 그 제조방법 - Google Patents
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Abstract
본 발명은 산화물 박막 트랜지스터를 구비한 평판 표시장치 및 그 제조방법을 개시한다. 개시된 본 발명의 산화물 박막 트랜지스터를 구비한 평판 표시장치는, 기판; 상기 기판 상에 복수개의 화소 영역을 정의하기 위해 서로 교차 형성된 게이트 라인들과 데이터 라인들; 상기 게이트 라인과 데이터 라인의 교차 영역에 형성된 산화물 채널층을 구비한 박막 트랜지스터; 및 상기 화소 영역에 보호막을 사이에 두고 중첩되도록 형성된 화소 전극과 공통 전극을 포함하고, 상기 박막 트랜지스터의 게이트 전극과 소스/드레인 전극의 교차 영역과 상기 데이터 라인과 게이트 라인의 교차 영역 및 상기 드레인 전극과 게이트 라인의 교차 영역에 각각 단차보상패턴이 형성된 것을 특징으로 한다.
본 발명의 산화물 박막 트랜지스터를 구비한 평판표시장치 및 그 제조방법은, 박막 트랜지스터에서 전극들이 교차하는 영역과 신호라인들(게이트 라인과 데이터 라인들)이 교차하는 영역에 단차보상패널을 형성하여, 단차로 인한 절연막 끊김 불량 및 단락(Short) 불량을 방지한 효과가 있다.
본 발명의 산화물 박막 트랜지스터를 구비한 평판표시장치 및 그 제조방법은, 박막 트랜지스터에서 전극들이 교차하는 영역과 신호라인들(게이트 라인과 데이터 라인들)이 교차하는 영역에 단차보상패널을 형성하여, 단차로 인한 절연막 끊김 불량 및 단락(Short) 불량을 방지한 효과가 있다.
Description
본 발명은 산화물 박막 트랜지스터를 구비한 평판표시장치 및 그 제조방법에 관한 것이다.
다양한 정보를 화면으로 구현해 주는 영상 표시 장치는 정보 통신 시대의 핵심 기술로 더 얇고 더 가볍고 휴대가 가능하면서도 고성능의 방향으로 발전하고 있다. 이에 음극선관(CRT)의 단점인 무게와 부피를 줄일 수 있는 평판 표시 장치로 유기 발광층의 발광량을 제어하여 영상을 표시하는 유기발광 표시장치(OLED) 등이 각광 받고 있다.
유기발광 표시장치는 전극 사이의 얇은 발광층을 이용한 자발광 소자로 종이와 같이 박막화가 가능하다는 장점이 있다. 유기발광 표시장치는 3색(R, G, B) 서브 화소로 구성된 다수의 화소들이 매트릭스 형태로 배열되고, 셀 구동부 어레이와 유기발광 어레이가 형성된 기판이 인캡슐레이션(Encapsulation)된 구조로 그 기판을 통해 빛을 방출함으로써 화상을 표시한다.
유기발광 표시장치에서 색상을 표현하기 위해서는 적, 녹, 청의 빛을 각각 발광하는 유기 발광층을 사용하게 되는데, 유기 발광층은 두 개의 전극 사이에 형성되어 유기발광다이오드를 형성한다.
또한, 유기발광 표시장치는 보다 빠른 구동 특성을 갖는 박막 트랜지스터를 요구하기 때문에 최근에는 비정질 실리콘막(a-Si)을 대신하여 IGZO(Indium Gallium Zinc Oxide)와 같은 산화막을 사용한다.
도 1은 종래 기술에 따른 평판 표시장치의 화소 구조를 도시한 도면이고, 도 2는 Ⅰ-Ⅰ'선을 절단한 단면도이다.
도 1 및 도 2를 참조하면, 평판 표시장치의 화소 구조는 복수개의 게이트 라인(11)과 데이터 라인(13)이 서로 교차하여 다수개의 화소 영역을 정의하고, 각각의 화소 영역에는 화소 전극(9)과 공통 전극(25)이 배치된다.
또한, 상기 게이트 라인(11)과 데이터 라인(13)의 교차 영역에는 박막 트랜지스터(Thin Film Transistor: TFT)가 배치되어 있다.
상기 박막 트랜지스터(TFT)는 기판(10) 상에 형성된 게이트 전극(1), 게이트 절연막(12), 채널층(14), 소스 전극(15) 및 드레인 전극을 포함하고, 상기 드레인 전극은 화소 영역의 화소 전극(9)과 전기적으로 연결되어 있다.
또한, 상기 화소 전극(9)의 상부에 공통전극(25)이 형성되는 구조에서는 화소 영역을 제외한 영역에 상기 공통전극(25)과 일체로 형성된 공통라인(26)이 형성된다. 즉, 공통전극(25)과 일체로 형성된 공통라인(26)은 박막 트랜지스터, 게이트 라인(11) 및 데이터 라인(13)과 같이 비표시 영역과 중첩되도록 형성되어 있다. 다만, 박막 트랜지스터의 채널층(14) 영역에서는 기생 커패시턴스를 줄이기 위해 공통라인(26)이 제거된 오픈(Open:OP) 영역이 형성되어 있다.
또한, 평판 표시장치의 구동 회로에 사용되는 박막 트랜지스터 또는 유기발광표시장치에 사용되는 박막 트랜지스터의 경우에는 고속 응답 특성이 요구되기 때문에 채널층(14)을 비정질 실리콘(a-Si:H)으로 형성하지 않고, 산화물(IGZO: Indium Gallium Zinc Oxide)을 이용하고 있다.
상기 채널층(14)이 산화물로 형성되는 경우에는, 채널층(14)의 특성을 향상시키기 위해 게이트 절연막(12) 및 보호막(19)을 SiO2 계열의 절연막을 사용한다.
그러나 SiO2 계열의 절연막은 SiNx 계열의 절연막보다 테이퍼(taper) 특성 및 계면 특성이 좋지 않아, 적층시 두께 불균일 또는 단차부 영역에서의 끊김 불량이 자주 발생된다.
이로 인하여, 박막 트랜지스터(TFT)의 게이트 전극(1)과 게이트 라인(11)의 가장자리 모서리 영역에서 단차로 인한 단락(Short) 불량(A,B 영역)이 발생되고 있다.
도 2에 도시한 A 영역을 중심으로 설명하면, 일반적으로 게이트 라인(11)과 게이트 전극(1)의 두께는 대략 2000~2500Å의 두께를 갖고, SiO2 계열의 물질로된 보호막(19)은 대략 600~800Å 두께를 가지며, 화소 전극(9) 또는 공통전극(25)은 대략 400Å의 두께를 갖는다.
상기 SiO2 계열의 물질로된 보호막(19)은 증착시 테이퍼(Taper) 특성이 좋지 않기 때문에 상기 소스 전극(15)이 중첩하는 게이트 전극(1)의 모서리 영역에서 보호막(19)의 끊김 불량이 발생하고, 이로 인하여, 박막 트랜지스터 상에 형성된 공통라인(26)이 하부에 형성된 데이터 라인(13) 및 소스 전극(15)과 전기적으로 단락된다.
또한, 상기 게이트 절연막(12)이 SiO2 계열의 절연막으로 형성되면, 게이트 전극(1)의 단부 및 게이트 라인(11)의 단부와 중첩하는 소스/드레인 전극, 데이터 라인(13) 및 공통라인(26)들과 단락 불량이 발생된다. 특히, 게이트 전극(1)과 게이트 라인(11)의 두께가 절연막 또는 전극들 보다 훨씬 두껍기 때문에 상기 게이트 절연막(12)을 SiO2 계열의 물질로 사용하면, 단차 영역에서의 게이트 절연막(12) 끊김 불량이 더욱 심해진다.
본 발명은, 박막 트랜지스터에서 전극들이 중첩하는 영역과 신호라인들(게이트 라인과 데이터 라인들)이 중첩하는 영역에 단차보상패턴을 형성하여, 단차로 인한 절연막 끊김 불량 및 단락(Short) 불량을 방지한 산화물 박막 트랜지스터를 구비한 평판표시장치 및 그 제조방법을 제공하는데 그 목적이 있다.
또한, 본 발명은, 박막 트랜지스터에서 전극들이 중첩하는 영역과 신호라인들(게이트 라인과 데이터 라인들)이 중첩하는 영역에 에치스톱퍼 형성시, 단차보상패턴들을 동시에 형성함으로써, 추가 공정 없이 전극들 또는 신호라인들의 단락 불량을 방지한 산화물 박막 트랜지스터를 구비한 평판표시장치 및 그 제조방법을 제공하는데 다른 목적이 있다.
상기와 같은 종래 기술의 과제를 해결하기 위한 본 발명의 산화물 박막 트랜지스터를 구비한 평판 표시장치는, 기판; 상기 기판 상에 복수개의 화소 영역을 정의하기 위해 서로 교차 형성된 게이트 라인들과 데이터 라인들; 상기 게이트 라인과 데이터 라인의 교차 영역에 형성되며, 산화물 채널층을 구비한 박막 트랜지스터; 및 상기 화소 영역에 보호막을 사이에 두고 중첩되도록 형성된 화소 전극과 공통 전극을 포함하고, 상기 박막 트랜지스터의 게이트 전극의 단부와 소스/드레인 전극의 중첩 영역과 상기 데이터 라인과 게이트 라인의 단부 영역의 중첩 영역 및 상기 드레인 전극과 게이트 라인의 단부의 중첩 영역에 각각 단차보상패턴이 형성된 것을 특징으로 한다.
또한, 본 발명의 산화물 박막 트랜지스터를 구비한 평판 표시장치 제조방법은, 기판 상에 게이트 전극과 게이트 라인을 형성하는 단계; 상기 게이트 전극이 형성된 기판 상에 게이트 절연막을 형성하고, 투명성 도전물질을 형성한 다음 마스크 공정에 따라 화소 영역에 화소 전극을 형성하는 단계; 상기 화소 전극이 형성된 기판 상에 산화물층을 형성한 다음, 마스크 공정에 따라 상기 게이트 전극과 중첩되도록 상기 게이트 절연막 상에 산화물 채널층을 형성하는 단계; 상기 산화물 채널층 상에 절연층을 형성한 다음, 하프톤 마스크 또는 회절 마스크를 이용하여 상기 채널층 상에 에치스톱퍼를 형성하고, 동시에 상기 게이트 전극과 이후 형성될 소스 및 드레인 전극의 중첩 영역에 단차보상패턴을 형성하는 단계; 상기 에치스톱퍼가 형성된 기판 상에 금속막을 형성한 다음, 마스크 공정에 따라 상기 에치스톱퍼를 사이에 두고 상기 채널층 양측에 형성된 소스 및 드레인 전극 및 데이터 라인을 형성하는 단계; 및 상기 소스 및 드레인 전극이 형성된 기판 상에 보호막을 형성하는 단계; 및 상기 보호막이 형성된 기판 상에 투명성 절연도전물질을 형성한 다음, 마스크 공정에 따라 공통 전극을 형성하는 단계를 포함한다.
본 발명의 산화물 박막 트랜지스터를 구비한 평판표시장치 및 그 제조방법은, 박막 트랜지스터에서 전극들이 중첩하는 영역과 신호라인들(게이트 라인과 데이터 라인들)이 중첩하는 영역에 단차보상패널을 형성하여, 단차로 인한 절연막 끊김 불량 및 단락(Short) 불량을 방지한 효과가 있다.
또한, 본 발명의 산화물 박막 트랜지스터를 구비한 평판표시장치 및 그 제조방법은, 박막 트랜지스터에서 전극들이 중첩하는 영역과 신호라인들(게이트 라인과 데이터 라인들)이 중첩하는 영역에 에치스톱퍼 형성시, 단차보상패턴들을 동시에 형성함으로써, 추가 공정 없이 전극들 또는 신호라인들의 단락 불량을 방지한 효과가 있다.
도 1은 종래 기술에 따른 평판 표시장치의 화소 구조를 도시한 도면이다.
도 2는 Ⅰ-Ⅰ'선을 절단한 단면도이다.
도 3은 본 발명의 제1실시예에 따른 평판 표시장치의 화소 구조를 도시한 도면이다.
도 4는 상기 도 3의 Ⅱ-Ⅱ'선을 절단한 단면도이다.
도 5a 내지 도 5e는 본 발명의 제1실시예에 따른 평판 표시장치 제조방법을 도시한 도면이다.
도 6a 내지 도 6d는 본 발명의 제2실시예에 따른 평판 표시장치 제조방법을 도시한 도면이다.
도 7a는 본 발명의 제3실시예에 따른 평판 표시장치의 화소 구조를 도시한 도면이다.
도 7b는 상기 도 7a의 Ⅲ-Ⅲ'선을 절단한 단면도이다.
도 8a는 본 발명의 제4실시예에 따른 평판 표시장치의 화소 구조를 도시한 도면이다.
도 8b는 상기 도 8a의 Ⅳ-Ⅳ'선을 절단한 단면도이다.
도 2는 Ⅰ-Ⅰ'선을 절단한 단면도이다.
도 3은 본 발명의 제1실시예에 따른 평판 표시장치의 화소 구조를 도시한 도면이다.
도 4는 상기 도 3의 Ⅱ-Ⅱ'선을 절단한 단면도이다.
도 5a 내지 도 5e는 본 발명의 제1실시예에 따른 평판 표시장치 제조방법을 도시한 도면이다.
도 6a 내지 도 6d는 본 발명의 제2실시예에 따른 평판 표시장치 제조방법을 도시한 도면이다.
도 7a는 본 발명의 제3실시예에 따른 평판 표시장치의 화소 구조를 도시한 도면이다.
도 7b는 상기 도 7a의 Ⅲ-Ⅲ'선을 절단한 단면도이다.
도 8a는 본 발명의 제4실시예에 따른 평판 표시장치의 화소 구조를 도시한 도면이다.
도 8b는 상기 도 8a의 Ⅳ-Ⅳ'선을 절단한 단면도이다.
이하, 본 발명의 실시예들은 도면을 참고하여 상세하게 설명한다. 다음에 소개되는 실시예들은 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 예로서 제공되어지는 것이다. 따라서, 본 발명은 이하 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 그리고 도면들에 있어서, 장치의 크기 및 두께 등은 편의를 위하여 과장되어 표현될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 3은 본 발명의 제1실시예에 따른 평판 표시장치의 화소 구조를 도시한 도면이고, 도 4는 상기 도 3의 Ⅱ-Ⅱ'선을 절단한 단면도이다.
도 3 및 도 4를 참조하면, 본 발명의 제1실시예에 따른 산화물 박막 트랜지스터를 구비한 평판 표시장치는, 복수개의 게이트 라인(111)과 데이터 라인(113)이 서로 교차하여 다수개의 화소 영역을 정의하고, 각각의 화소 영역에는 화소 전극(109)과 공통 전극(125)이 형성된다.
또한, 상기 게이트 라인(111)과 데이터 라인(113)의 교차 영역에는 박막 트랜지스터(TFT)가 배치되어 있고, 상기 박막 트랜지스터(TFT)는 기판(100) 상에 형성된 게이트 전극(101), 게이트 절연막(112), 채널층(114), 소스/드레인 전극(115a, 115b) 및 상기 소스/드레인 전극(115a, 115b)이 서로 마주하는 채널층(114) 상에 형성된 에치스톱퍼(120)를 포함한다. 상기 박막 트랜지스터의 드레인 전극(115b)은 게이트 절연막(112) 상에 형성된 화소 전극(109)과 직접 연결되어 있다.
또한, 박막 트랜지스터 상부에는 보호막(119)이 형성되고, 상기 보호막(119) 상에는 공통 전극(125)과 공통 라인(126)이 일체로 형성되어 있다. 즉, 상기 공통 전극(125)은 화소 영역에서 상기 화소 전극(109)과 중첩되도록 형성되면, 다수개의 바(bar) 전극들이 소정의 간격으로 이격되어 있다.
또한, 상기 공통 라인(126)은 공통 전극(125)과 일체로 형성되면서, 상기 게이트 라인(111), 데이터 라인(113) 및 박막 트랜지스터가 형성되어 있는 비표시 영역에 형성된다. 하지만, 박막 트랜지스터의 채널층(114)과 대응되는 영역에서는 기생 커패시턴스를 방지하기 위해 공통 라인(126)의 일부가 제거된 오픈 영역(OP)에 형성되어 있다.
특히, 본 발명에서는 박막 트랜지스터의 게이트 전극(101) 및 게이트 라인(111)을 따라 복수개의 단차보상패턴들(121)이 형성되어 있다. 상기 단차보상패턴들(121)은 게이트 전극(101)의 단부와 소스 전극(115a)이 중첩하는 영역, 게이트 전극(101)의 단부와 드레인 전극(115b)이 중첩하는 영역, 데이터 라인(113)과 게이트 라인(111)의 단부가 중첩하는 영역 및 드레인 전극(115b)과 게이트 라인(111)의 단부가 중첩하는 영역에 각각 형성될 수 있다.
도 4에 도시된 바와 같이, 본 발명의 단차보상패턴들(121)은 에치스톱퍼(120)와 함께 형성된다. 상기 단차보상패턴들(121)의 두께는 에치스톱퍼(120)의 두께와 동일한 600~800Å로 형성될 수 있다.
하지만, 상기 게이트 전극(101)과 게이트라인(111)이 두께가 다른 전극들과 라인들에 비해 두껍기 때문에 상기 단차보상패턴들(121)의 두께를 상기 에치스톱퍼(120)의 두께보다 두 배 두껍게 형성할 수 있다. 즉, 에치스톱퍼(120)의 두께가 600~800Å일 때, 단차보상패턴들(121)의 두께는 1200~1600Å으로 형성될 수 있다.(도 6a 내지 도 6d 참조)
이것은 게이트 전극(101)과 게이트 라인(111)의 두께(2500Å)로 인하여 발생되는 단차를 보상하기 위함이다.
따라서, 상기 게이트 전극(101)의 단부와 게이트 라인(111)의 단부에 중첩하는 상기 소스/드레인 전극(115a, 115b)과 데이터 라인(113)에는 상기 단차보상패턴들(121)에 의해 단차 보상이 이루어진 후에 형성되기 때문에 추가적인 단차가 발생하지 않는다.
이와 같이, 상기 단차보상패턴들(121)에 의해 단차 보상이 이루어지면, SiO2 계열의 물질로 형성된 보호막(119)이 상기 소스/드레인 전극(115a, 115b)과 데이터 라인(113)이 형성된 기판(100) 상에 형성되더라도 상기 게이트 전극(101)과 게이트 라인(111)의 모서리 영역(단차보상패턴들이 형성된 영역)에서 끊김 불량이 발생하지 않는다.
따라서, 상기 보호막(119)의 끊김 불량으로 인하여, 상기 보호막(119) 상에 형성되는 공통 라인(126)과 소스/드레인 전극(115a, 115b) 및 데이터 라인(113) 사이에서 발생하던 단락 불량을 방지할 수 있다.
도 5a 내지 도 5e는 본 발명의 제1실시예에 따른 평판 표시장치 제조방법을 도시한 도면이다.
도 3 및 도 5a 내지 도 5e를 참조하면, 기판(100) 상에 금속막을 형성한 다음, 마스크 공정을 진행하여 게이트 전극(101)을 형성하고, 상기 게이트 전극(101)이 형성된 기판(100) 상에 게이트 절연막(112)을 형성한다. 상기 게이트 절연막(112)은 SiNx 계열의 절연막 또는 SiO2 계열의 절연막으로 형성될 수 있다.
상기 게이트 전극(101)과 동시에 게이트 라인(111)도 함께 형성된다.
상기 게이트 전극(101)은 알루미늄(aluminium; Al), 알루미늄 합금(Al alloy), 텅스텐(tungsten; W), 구리(copper; Cu), 니켈(nickel; Ni), 크롬(chromium; Cr), 몰리브덴(molybdenum; Mo), 티타늄(titanium; Ti), 백금(platinum; Pt), 탄탈(tantalum; Ta) 등과 같은 저저항 불투명 도전물질을 사용할 수 있다. 또한, 인듐-틴-옥사이드(Indium Tin Oxide; ITO), 인듐-징크-옥사이드(Indium Zinc Oxide; IZO) 등의 투명한 도전물질과 불투명 도전물질이 적층된 다층 구조로 형성할 수 있다.
상기와 같이, 게이트 전극(101)과 게이트 절연막(112)이 기판(100) 상에 형성되면, 기판(100) 전면에 산화물층을 형성한 다음, 이를 패터닝하여 게이트 전극(101)과 중첩되도록 상기 게이트 절연막(112) 상에 채널층(114)을 형성한다.
상기 산화물층은 인듐(In), 아연(Zn), 갈륨(Ga) 또는 하프늄(Hf) 중 적어도 하나를 포함하는 비정질 산화물로 이루어질 수 있다. 예컨대 스퍼터링 (sputtering) 공정으로 Ga-In-Zn-O 산화물 반도체를 형성할 경우, In2O3, Ga2O3 및 ZnO 로 형성된 각각의 타겟을 이용하거나, Ga-In-Zn 산화물의 단일 타겟을 이용할 수 있다. 또한, 스퍼터링 (sputtering) 공정으로 hf-In-Zn-O 산화물 반도체를 형성할 경우, HfO2, In2O3 및 ZnO로 형성된 각각의 타겟을 이용하거나, Hf-In-Zn 산화물의 단일 타겟을 이용할 수 있다.
상기와 같이, 기판(100) 상에 채널층(114)이 형성되면, 도 5b 및 도 5c에 도시한 바와 같이, 기판(100) 전면에 투명성 도전물질(ITO, IZO, ITZO)을 형성한 다음, 마스크 공정을 진행하여 화소 영역에 화소 전극(109)을 형성한다.
그런 다음, 상기 화소 전극(109)과 채널층(114)이 형성된 기판(100) 상에 절연층을 형성하고, 마스크 공정을 진행하여 상기 채널층(114) 상부에 에치스톱퍼(120)를 형성한다. 이때, 상기 게이트 전극(101)의 단부 및 게이트 라인(111)의 단부와, 이후 형성될 소스/드레인 전극(115a, 115b) 및 데이터 라인(113)과의 중첩 영역에 단차보상패턴(121)을 동시에 형성한다.
또한, 상기 에치스톱퍼(120) 형성 공정에서 하프톤 마스크 또는 회절 마스크 공정을 진행하여, 상기 채널층(114) 상부에 에치스톱퍼(120)를 형성하고, 게이트 전극(101)의 단부 및 게이트 라인(111)의 단부와, 이후 형성될 소스/드레인 전극(115a, 115b) 및 데이터 라인(113)과의 중첩 영역에 상기 에치스톱퍼(120)보다 두께가 두꺼운 단차보상패턴(121)을 형성할 수 있다. 이와 관련하여 구체적인 설명은 도 6a 내지 도 6d에서 설명한다.
상기와 같이, 에치스톱퍼(120)와 단차보상패턴(121)이 기판(100) 상에 형성되면, 도 5d에 도시한 바와 같이, 소스/드레인 금속막을 기판(100)의 전면에 형성하고, 이후 포토리소그라피 마스크 공정을 이용하여 소스/드레인 전극(115a, 115b) 및 데이터 라인(113)을 형성한다.
도면에 도시된 바와 같이, 게이트 전극(101)의 단부와 소스/드레인 전극(115a, 115b)의 중첩 영역에는 단차보상패턴들(121)이 형성되어 있어, 소스/드레인 전극(115a, 115b)에는 단차가 발생하지 않는다.
상기 소스/드레인 금속막은 알루미늄, 알루미늄 합금, 텅스텐, 구리, 니켈, 크롬, 몰리브덴, 티타늄, 백금, 탄탈 등과 같은 저저항 불투명 도전물질을 사용할 수 있다. 또한, 인듐-틴-옥사이드, 인듐-징크-옥사이드와 같은 투명한 도전물질과 불투명 도전물질이 적층된 다층 구조로 형성할 수 있다.
상기 소스/드레인 전극(115a, 115b)은 에치스톱퍼(120) 및 채널층(114)의 양측 가장자리를 덮으면서, 단차보상패턴(121) 상에 형성된다. 또한, 상기 드레인 전극(115b)은 화소 전극(109)과 직접 콘택된다.
상기와 같이, 소스/드레인 전극(115a, 115b)이 기판(100) 상에 형성되면, 도 5e에 도시한 바와 같이, SiO2 계열의 물질로된 보호막(119)을 기판(100) 상에 형성하고, 이후, 투명성 도전물질(ITO, ITZO, IZO)을 보호막(119) 상에 형성한 후, 마스크 공정을 진행하여 공통 전극(125) 및 공통 라인(126)을 형성한다. 이때, 박막 트랜지스터의 채널층(114)과 상부의 투명성 전도물질을 식각하여 오픈 영역을 형성한다.
이와 같이, 본 발명에서는 단차보상패턴(121)을 이용하여, 게이트 전극(101)과 게이트 라인(111)의 모서리에서 발생되는 단차를 보상하여, 이후 형성되는 SiO2 계열의 보호막(119)이 상기 게이트 전극(101)과 게이트 라인(111)의 모서리 영역(단차 영역)에서 끊기지 않도록 하였다.
본 발명에서는 테이퍼(Taper) 특성이 좋지 않은 보호막(119)을 형성하였지만, 게이트 전극(101) 및 게이트 라인(111)의 단차 영역에 단차보상패턴(121)을 형성함으로써, 이후에 형성되는 소스/드레인 전극(115a, 115b) 및 데이터 라인(113)에 단차가 중첩적으로 발생되지 않도록 하여 보호막(119) 끊김 불량을 방지하였다.
즉, 종래 기술에서는 게이트 전극과 게이트 라인의 모서리 영역에서는 단차가 발생하였고, 게이트 전극의 단부 및 게이트 라인의 단부와 중첩하는 소스/드레인 전극 및 데이터 라인들도 중첩적으로 단차가 발생하여 이후 형성되는 보호막이 단차 영역에서 끊기는 불량이 발생하였으나, 본 발명에서는 단차보상패턴들을 형성하여 이와 같은 보호막 끊김 불량을 방지하였다.
도 6a 내지 도 6d는 본 발명의 제2실시예에 따른 평판 표시장치 제조방법을 도시한 도면이다.
도 3 및 도 6a 내지 도 6d를 참조하면, 기판(100) 상에 게이트 전극(101)과 게이트 절연막(112) 및 채널층(114)이 형성되면, 기판(100)의 전면에 1200~1600Å 두께의 절연층(130)을 형성한다. 상기 절연층(130)은 SiNx 또는 SiO2 계열의 절연물질일 수 있다.
상기와 같이, 기판(100) 상에 절연층(130)이 형성되면, 감광막을 형성한 다음, 하프톤 마스크 또는 회절 마스크를 이용하여, 노광 및 현상 공정을 진행하여 두께가 서로 다른 제 1 감광막패턴(200a)과 제 2 감광막패턴(200b)을 형성한다.
그런 다음, 상기 제 1 및 제 2 감광막패턴(200a, 200b)을 마스크로 하여 1차 식각 공정을 진행한 후, 에싱(ashing) 공정을 진행하여 제 1 절연층패턴(130a)과 제 2 절연층패턴(130b)을 형성한다. 상기 제 2 절연층패턴(130b) 상에는 제 3 감광막패턴(200c)이 남아 있고, 상기 제 1 절연층패턴(130a)은 외부로 노출되어 있다.
상기와 같이, 제 1 및 제 2 절연층패턴(130a, 130b)이 형성되면, 도 6b에 도시한 바와 같이, 상기 제 3 감광막패턴(200c)을 마스크로 하여 노출된 제 1 절연층패턴(130a)에 대한 2차 식각 공정을 진행한다. 2차 식각 공정으로 제 1 절연층패턴(130a)은 두께가 600~800Å인 에치스톱퍼(120)로 형성된다. 그런 다음, 에싱 공정으로 제 3 감광막패턴(200c)을 제거하여, 게이트 전극(101)의 모서리 영역에 단차보상패턴(121a)을 형성한다. 상기 게이트 라인의 모서리 영역에 형성되는 단차보상패턴(121a)의 구조도 동일한 형태로 형성된다.
이와 같이, 본 발명의 제 2 실시예에 따른 단차보상패턴(121a)은 에치스톱퍼(120)와 동일한 마스크 공정으로부터 형성되지만, 에치스톱퍼(120)보다 두께가 두 배 두껍게 형성된다. 이로 인하여 두께가 두꺼운 게이트 전극(101) 또는 게이트 라인(111)의 모서리 영역에서 발생하는 단차를 보상한다.
그런 다음, 도 6d에 도시한 바와 같이, 소스/드레인 금속막을 기판(100)의 전면에 형성하고, 이후 포토리소그라피 마스크 공정을 이용하여 소스/드레인 전극(115a, 115b) 및 데이터 라인(113)을 형성한다.
도면에 도시된 바와 같이, 게이트 전극(101)의 단부와 소스/드레인 전극(115a, 115b)의 중첩 영역에는 단차보상패턴들(121a)이 형성되어 있어, 소스/드레인 전극(115a, 115b)에는 단차가 발생하지 않는다.
상기 소스/드레인 전극(115a, 115b)은 에치스톱퍼(120) 및 채널층(114)의 양측 가장자리를 덮으면서, 단차보상패턴(121a) 상에 형성된다. 또한, 상기 드레인 전극(115b)은 화소 전극(109)과 직접 콘택된다.
상기와 같이, 소스/드레인 전극(115a, 115b)이 기판(100) 상에 형성되면, SiO2 계열의 물질로된 보호막(119)을 기판(100) 상에 형성하고, 이후, 투명성 도전물질(ITO, ITZO, IZO)을 보호막(119) 상에 형성한 후, 마스크 공정을 진행하여 공통 전극(125) 및 공통 라인(126)을 형성한다. 이때, 박막 트랜지스터의 채널층(114)과 상부의 투명성 전도물질을 식각하여 오픈 영역을 형성한다.
따라서, 본 발명의 제2실시예는, 박막 트랜지스터에서 전극들이 중첩하는 영역과 신호라인들(게이트 라인과 데이터 라인들)이 중첩하는 영역에 단차보상패턴을 형성하여, 단차로 인한 절연막 끊김 불량 및 단락(Short) 불량을 방지한 효과가 있다.
또한, 본 발명의 제2실시예는 박막 트랜지스터에서 전극들이 중첩하는 영역과 신호라인들(게이트 라인과 데이터 라인들)이 중첩하는 영역에 에치스톱퍼 형성시, 단차보상패턴들을 동시에 형성함으로써, 추가 공정 없이 전극들 또는 신호라인들의 단락 불량을 방지한 효과가 있다.
도 7a는 본 발명의 제3실시예에 따른 평판 표시장치의 화소 구조를 도시한 도면이고, 도 7b는 상기 도 7a의 Ⅲ-Ⅲ'선을 절단한 단면도이다.
또한, 도 3 및 도 4와 동일한 도면 부호는 동일한 구성부를 지칭하는 것이므로 여기서는 주요 차이점이 되는 부분을 중심으로 설명한다.
도 7a 및 도 7b를 참조하면, 본 발명의 제3실시예는, 단차보상패턴들(221)이 제1실시예와 같이, 게이트 전극(101)의 단부와 소스 전극(115a)의 중첩 영역, 상기 게이트 전극(101)의 단부와 드레인 전극(115b)의 중첩 영역, 상기 데이터 라인(113)과 게이트 라인(111)의 단부의 중첩 영역 및 드레인 전극(115b)과 게이트 라인(111)의 단부의 중첩 영역에 각각 형성되어 있다.
하지만, 본 발명의 제3실시예에서는 제1실시예와 달리, 단차보상패턴(221)과 에치스톱퍼(220)가 각각 연결부(222)에 의해 연결된 구조로 형성된다. 상기 단차보상패턴(221), 에치스톱퍼(220) 및 연결부(222)은 동일 물질로 일체로 형성될 수 있다.
상기 연결부(222)는 상기 게이트 전극(101)과 소스 전극(115a)이 중첩되는 소스 전극(115a)의 모서리와, 상기 게이트 전극(101)과 드레인 전극(115b)이 중첩되는 드레인 전극(115b)의 모서리에 중첩되도록 형성되는 것이 바람직하다.
또한, 상기 연결부(222)는 게이트 전극(101)과 중첩되는 영역에 형성되기 때문에 본 발명의 제1실시예의 에치스톱퍼(220)의 두께와 동일하게 형성할 수 있다.
즉, 제3실시예의 도 7b에서와 같이, 에치스톱퍼(220), 연결부(222) 및 단차보상패턴(221)의 두께를 에치스톱퍼(220)와 동일한 두께로 형성할 수 있다.
또한, 본원 발명의 제2실시예에서와 같이 단차보상패턴(221)의 두께를 에치스톱퍼(220) 및 연결부(222)의 두께보다 두배 더 두껍게 형성할 수 있다.
즉, 상기 게이트 전극(101)과 게이트 라인(111) 상에서는 단차 발생이 심하지 않기 때문에 에치스톱퍼(220)와 같이 얇은 두께로 형성하고, 게이트 전극(101)과 게이트 라인(111)에 의해 발생되는 단차 영역에 형성되는 단차보상패턴(221)은 두껍게 형성한다.
이와 같은 단차보상패턴(221), 에치스톱퍼(220) 및 연결부(222)의 두께 조절은 제2실시예에서 설명한 하프톤 마스크 또는 회절 마스크 공정을 변경하여 형성할 수 있다.
따라서, 본 발명의 제3실시예는, 박막 트랜지스터에서 전극들이 중첩하는 영역과 신호라인들(게이트 라인과 데이터 라인들)이 중첩하는 영역에 단차보상패널을 형성하여, 단차로 인한 절연막 끊김 불량 및 단락(Short) 불량을 방지한 효과가 있다.
또한, 본 발명의 제3실시예는 박막 트랜지스터에서 전극들이 중첩하는 영역과 신호라인들(게이트 라인과 데이터 라인들)이 중첩하는 영역에 에치스톱퍼 형성시, 단차보상패턴들을 동시에 형성함으로써, 추가 공정 없이 전극들 또는 신호라인들의 단락 불량을 방지한 효과가 있다.
도 8a는 본 발명의 제4실시예에 따른 평판 표시장치의 화소 구조를 도시한 도면이고, 도 8b는 상기 도 8a의 Ⅳ-Ⅳ'선을 절단한 단면도이다.
또한, 도 3 및 도 4와 동일한 도면 부호는 동일한 구성부를 지칭하는 것이므로 여기서는 주요 차이점이 되는 부분을 중심으로 설명한다.
도 8a 및 도 8b를 참조하면, 본 발명의 제4실시예는 제 1, 2 및 제 3 실시예와 달리 박막 트랜지스터의 게이트 전극(101) 영역과, 데이터 라인(113)과 중첩하는 게이트 라인(111) 및 드레인 전극(115b)과 중첩하는 게이트 라인(111) 영역의 전 영역에 일체로 형성된 단차보상패턴(320)을 형성하였다. 상기 단차보상패턴(320)은 상기 데이터 라인(113)과 게이트 라인(111)이 중첩하는 영역까지 확장된 제 1 연장부(321a)와, 상기 드레인 전극(115b)과 게이트 라인(111)이 중첩하는 영역까지 확장된 제 2 연장부(321b)를 포함한다.
또한, 제 1 실시예와 달리 공통 라인(126)이 제거되는 제 1 오픈 영역(OP1) 영역과, 소스/드레인 전극(115a, 115b)과 채널층(114)의 전기적 콘택을 위해 단차보상패턴(320)의 일부가 제거된 제 2 오픈 영역(OP2)이 형성된다.
즉, 제 3 실시예에서는 박막 트랜지스터의 채널층(114)과 중첩되는 단차보상패턴(320)의 영역이 에치스톱퍼의 기능을 하기 때문에 상기 제 2 오픈 영역(OP2)은 제 1 오픈 영역(OP1)과 달리, 단차보상패턴(320)의 일부가 제거된 영역이다.
따라서, 제 2 오픈 영역에는 단차보상패턴(320)의 일부가 제거되어 있고, 제거된 영역을 따라 소스/드레인 전극(115a, 115b)이 채널층(114)과 콘택된다.
상기 단차보상패턴(320)은 제1 연장부(321a) 및 제2 연장부(321b)와 동일한 두께(600~800Å)로 형성된다.
하지만, 제2 실시예와 같이 서로 다른 두께를 가질 수 있는데, 상기 게이트 전극(101)과 게이트 라인(111)과 중첩되는 영역에서는 600~800Å로 형성되고, 상기 게이트 전극(101)과 게이트 라인(111)의 가장자리 모서리 단차 영역에서는 1200~1600Å의 두께를 가질 수 있다.
따라서, 상기 게이트 전극(101) 및 게이트 라인(111)과 중첩되는 단차보상패턴(320), 제 1 연장부(321a) 및 제 2 연장부(321b)의 두께는 상기 게이트 전극(101) 및 게이트 라인(111)과 중첩되지 않는 단차보상패턴(320), 제 1 연장부(321a) 및 제 2 연장부(321b)의 두께의 절반이 된다.
따라서, 본 발명의 제4실시예는, 박막 트랜지스터에서 전극들이 중첩하는 영역과 신호라인들(게이트 라인과 데이터 라인들)이 중첩하는 영역에 단차보상패널을 형성하여, 단차로 인한 절연막 끊김 불량 및 단락(Short) 불량을 방지한 효과가 있다.
또한, 본 발명의 제4실시예는 박막 트랜지스터에서 전극들이 중첩하는 영역과 신호라인들(게이트 라인과 데이터 라인들)이 중첩하는 영역에 에치스톱퍼 형성시, 단차보상패턴들을 동시에 형성함으로써, 추가 공정 없이 전극들 또는 신호라인들의 단락 불량을 방지한 효과가 있다.
100: 기판 101: 게이트 전극
102: 게이트 절연막 119: 보호막
114: 채널층 120: 에치스톱퍼
121, 221, 320: 단차보상패턴
102: 게이트 절연막 119: 보호막
114: 채널층 120: 에치스톱퍼
121, 221, 320: 단차보상패턴
Claims (12)
- 기판;
상기 기판 상에 복수개의 화소 영역을 정의하기 위해 서로 교차 형성된 게이트 라인들과 데이터 라인들;
상기 게이트 라인과 데이터 라인의 교차 영역에 인접하여 형성되며, 게이트 전극 상에 또한 상기 게이트 전극과 중첩하는 산화물 채널층을 구비한 박막 트랜지스터;
상기 박막 트랜지스터의 산화물 채널층 상에 형성된 에치스톱퍼; 및
상기 화소 영역에 보호막을 사이에 두고 중첩되도록 형성된 화소 전극과 공통 전극을 포함하고,
상기 박막 트랜지스터의 게이트 전극의 단부와 소스/드레인 전극의 중첩 영역과 상기 게이트 라인의 단부와 데이터 라인의 중첩 영역 및 상기 게이트 라인의 단부와 드레인 전극의 중첩 영역에 각각 단차보상패턴이 형성되어 있되, 상기 단차보상패턴은 상기 에치스톱퍼와 동일한 층으로 형성된 것을 특징으로 하는 산화물 박막 트랜지스터를 구비한 평판 표시장치.
- 삭제
- 제1항에 있어서, 상기 단차보상패턴과 상기 에치스톱퍼는 연결부에 의해 연결된 것을 특징으로 하는 산화물 박막 트랜지스터를 구비한 평판 표시장치.
- 제1항에 있어서, 상기 단차보상패턴은 박막 트랜지스터의 게이트 전극 영역과, 게이트 전극의 단부와 소스/드레인 전극의 중첩 영역과, 상기 데이터 라인과 게이트 라인의 단부의 중첩 영역 및 상기 드레인 전극과 게이트 라인의 단부의 중첩 영역의 전 영역에 일체로 형성된 것을 특징으로 하는 산화물 박막 트랜지스터를 구비한 평판 표시장치.
- 제1항에 있어서, 상기 산화물 채널층은 IGZO(Indium Gallium Zinc Oxide)인 것을 특징으로 하는 산화물 박막 트랜지스터를 구비한 평판 표시장치.
- 제1항에 있어서, 상기 단차보상패턴의 두께는 상기 에치스톱퍼의 두께보다 두꺼운 것을 특징으로 하는 산화물 박막 트랜지스터를 구비한 평판 표시장치.
- 제6항에 있어서, 상기 단차보상패턴의 두께는 1200~1600Å인 것을 특징으로 하는 산화물 박막 트랜지스터를 구비한 평판 표시장치.
- 기판 상에 게이트 전극과 게이트 라인을 형성하는 단계;
상기 게이트 전극이 형성된 기판 상에 게이트 절연막을 형성하고, 투명성 도전물질을 형성한 다음 마스크 공정에 따라 화소 영역에 화소 전극을 형성하는 단계;
상기 화소 전극이 형성된 기판 상에 산화물층을 형성한 다음, 마스크 공정에 따라 상기 게이트 전극과 중첩되도록 상기 게이트 절연막 상에 산화물 채널층을 형성하는 단계;
상기 산화물 채널층 상에 절연층을 형성한 다음, 하프톤 마스크 또는 회절 마스크를 이용하여 상기 산화물 채널층 상에 에치스톱퍼를 형성하고, 동시에 상기 게이트 전극의 단부와 이후 형성될 소스 및 드레인 전극의 중첩 영역, 상기 게이트 라인의 단부와 이후 형성될 데이터 라인의 중첩 영역 및 상기 게이트 라인의 단부와 이후 형성될 드레인 전극의 중첩 영역에 단차보상패턴을 형성하는 단계;
상기 에치스톱퍼가 형성된 기판 상에 금속막을 형성한 다음, 마스크 공정에 따라 상기 에치스톱퍼를 사이에 두고 상기 산화물 채널층 양측에 형성된 소스 및 드레인 전극 및 데이터 라인을 형성하는 단계; 및
상기 소스 및 드레인 전극이 형성된 기판 상에 보호막을 형성하는 단계; 및
상기 보호막이 형성된 기판 상에 투명성 도전물질을 형성한 다음, 마스크 공정에 따라 공통 전극을 형성하는 단계를 포함하는 평판 표시장치의 제조방법.
- 제8항에 있어서, 상기 산화물층은 IGZO(Indium Gallium Zinc Oxide)인 것을 특징으로 하는 평판 표시장치의 제조방법.
- 제8항에 있어서, 상기 에치스톱퍼와 단차보상패턴을 형성하는 단계는,
상기 기판 상에 절연층과 감광막을 순차적으로 형성하는 단계와,
상기 감광막이 형성된 기판 상에 회절 마스크 또는 하프톤 마스크를 이용하여 제 1 감광막패턴 및 제 2 감광막패턴을 형성하고, 이를 마스크로 하여 1차 식각 공정을 진행하여 상기 산화물 채널층 상에 제 1 절연층패턴을 형성하고, 상기 게이트 전극의 단부와 이후 형성될 소스 및 드레인 전극의 중첩 영역, 상기 게이트 라인의 단부와 이후 형성될 데이터 라인의 중첩 영역 및 상기 게이트 라인의 단부와 이후 형성될 드레인 전극의 중첩 영역에 제 2 절연층패턴을 형성하는 단계와,
상기 제 1 및 제 2 절연층 패턴이 형성된 기판 상에 에싱 공정을 진행하여 상기 제 1 절연층패턴을 노출시키는 단계와,
상기 노출된 제 1 절연층패턴에 대해 제 2 식각 공정을 진행하여 에치스톱퍼와 단차보상패턴을 형성하는 단계를 포함하는 평판 표시장치의 제조방법.
- 제10항에 있어서, 상기 단차보상패턴의 두께는 상기 에치스톱퍼의 두께보다 두꺼운 것을 특징으로 하는 평판 표시장치의 제조방법.
- 제11항에 있어서, 상기 단차보상패턴의 두께는 1200~1600Å인 것을 특징으로 하는 평판 표시장치의 제조방법.
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