KR101648934B1 - 액정표시장치 - Google Patents

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Abstract

본 발명은 액정표시장치에 관한 것으로, 본 발명에 따른 액정표시장치는 표시영역과 비표시영역으로 정의되는 어레이기판과, 표시영역에 배치되는 복수의 게이트 배선 및 게이트 배선과 수직교차하는 복수의 데이터 배선과, 비표시영역에 배치되며 게이트 배선 및 데이터 배선과 각각 연결되는 게이트 링크배선 및 데이터 링크배선과, 게이트 링크배선 및 데이터 링크배선과 연결되는 복수의 트랜지스터가 구비된 스위칭소자부와, 복수의 트랜지스터에 신호를 인가하는 오토 프로브 패드를 포함하고, 스위칭 소자부의 복수의 트랜지스터는 지그재그로 배치되며, 하나의 게이트 전극을 사용하며, 게이트 전극의 상부 끝단 및 하부 끝단에 배치되어 복수의 트랜지스터가 배치된 영역과 인접한 영역간의 단차를 보상하는 보상패턴이 포함된다.
오토 프로브 패드

Description

액정표시장치{Liquid Crystal Display Device}
본 발명은 액정표시장치에 관한 것으로, 더욱 상세하게는 오토 프로브 공정이 수행되는 액정표시장치에 관한 것이다.
평판표시소자로서 최근 각광받고 있는 액정표시소자는 콘트라스트(contrast) 비가 크고, 계조 표시나 동화상 표시에 적합하며 전력소비가 작다는 장점 때문에 활발한 연구가 이루어지고 있다.
특히, 얇은 두께로 제작될 수 있어 장차 벽걸이 TV와 같은 초박형 표시장치로 사용될 수 있을 뿐만 아니라, 무게가 가볍고, 전력소비도 CRT 브라운관에 비해 상당히 적어 배터리로 동작하는 노트북 컴퓨터의 디스플레이로 사용되는 등, 차세대 표시장치로서 각광을 받고 있다.
이와 같은 액정표시소자는 기판 세정과, 패턴 형성, 배향막 형성, 기판 합착/액정주입, 오토 프로브(Auto-Probe) 공정, 드라이버IC 본딩 공정을 거쳐 완성된다.
상기와 같은 공정 중, 특히 오토 프로브 공정은 액정패널을 검사하는 과정으로서, 형성된 각 신호라인의 단선 또는 단락, 컨택불량 등의 검사를 위해 액정패널 의 일면에 각 신호라인과 연결되는 트랜지스터를 구성하고, 상기 트랜지스터를 통해 액정패널에 턴-온 전압을 공급함으로서 검사를 수행하게 된다.
이와 같이 액정패널의 일면에 트랜지스터가 복수 개 구비된 스위칭 소자부가 형성되는 데, 도 1에 도시된 바와 같이, 홀수 번째 트랜지스터들을 서로 이웃하도록 배치하고, 짝수 번째 트랜지스터들을 서로 이웃하도록 배치된다. 즉, 제1 트랜지스터(T1)와 제3 트랜지스터(T3)가 이웃하도록 배치되고, 제2 트랜지스터(T2)와 제4 트랜지스터(T4)가 이웃하도록 형성되어, 지그재그(zigzag)가 되도록 배치된다.
한편, 상기 스위칭소자부에 위치한 복수 개의 트랜지스터는 액정패널 내에 형성되는 박막트랜지스터의 형성공정과 동시에 형성된다.
그리고, 액정패널 내에 형성되는 박막 트랜지스터는 하나의 화소영역에 하나씩 형성되고, 복수 개의 화소영역에서 일정 영역에 규칙적으로 형성되므로, 박막트랜지스터를 형성하기 위한 막들이 적층 형성되면, 박막트랜지스터가 형성된 영역과 박막트랜지스터가 형성된 영역과 인접한 영역간의 두께 차가 크지 않게 된다.
그러나, 상기 스위칭소자부에 위치한 복수의 트랜지스터는 지그재그형태로써, 서로 밀접하게 위치하고 있으므로, 트랜지스터를 형성하기 위한 막들이 적층 형성되면, 트랜지스터가 형성된 영역과 트랜지스터가 형성된 영역과 인접한 영역간의 두께차가 크게 된다.
이와 같이, 스위칭 소자부의 트랜지스터가 형성된 영역과, 스위칭 소자부의 트랜지스터가 형성된 영역의 인접한 영역간에 단차가 발생하게 되면, 그로 인해, 트랜지스터를 형성하기 위한 막의 도포시 막 자체에 단차가 발생하며, 이로 인해 식각공정시 패턴의 불량 및 끊김이 발생하는 등의 문제점이 있다.
상술한 문제점을 해결하기 위한 본 발명은 오토 프로브 공정이 수행되는 액정표시장치에 있어서, 액정패널에 형성된 각 신호라인을 검사하기 위해 각 신호라인과 연결된 복수의 트랜지스터가 형성된 영역과 그 영역과 인접한 영역간에 발생되는 단차를 보상하는 목적을 제공함에 있다.
상술한 목적을 달성하기 위한 본 발명에 따른 액정표시장치는 표시영역과 비표시영역으로 정의되는 어레이기판과, 상기 표시영역에 형성되는 복수의 게이트 배선 및 상기 게이트 배선과 수직교차하는 복수의 데이터 배선과, 상기 비표시영역에 형성되며 상기 게이트 배선 및 데이터 배선과 각각 연결되는 게이트 링크배선 및 데이터 링크배선과, 상기 게이트 링크배선 및 데이터 링크배선과 연결되는 복수의 트랜지스터가 구비된 스위칭소자부와, 상기 복수의 트랜지스터에 신호를 인가하는 오토 프로브 패드를 포함하고, 상기 스위칭 소자부의 복수의 트랜지스터는 홀수 번째 트랜지스터들이 서로 이웃하도록 배치되고, 짝수 번째 트랜지스터들이 서로 이웃하도록 배치되며, 하나의 게이트 전극을 사용하며, 상기 게이트 전극의 상부 끝단 및 하부 끝단에 형성되어 상기 복수의 트랜지스터가 형성된 영역과 인접한 영역간의 단차를 보상하는 보상패턴이 포함된다.
상기 홀수 번째 트랜지스터들이 서로 이웃하도록 배치되고, 짝수 번째 트랜지스터들이 서로 이웃하도록 배치되는 것은 상기 복수의 트랜지스터들 중에서 홀수 번째 트랜지스터의 소스 전극 및 드레인 전극 각각의 끝단이 상기 게이트 전극의 일측 영역에 형성되고, 상기 짝수 번째 트랜지스터의 소스 전극 및 드레인 전극 각각의 끝단이 상기 게이트 전극의 타측 영역에 형성된다.
상기 홀수 번째 트랜지스터의 소스전극들은 상기 게이트 전극의 타측 영역을 통과하여 상기 일측영역까지 연장 형성되고, 상기 짝수번째 트랜지스터의 드레인 전극들은 상기 게이트 전극의 일측 영역을 통과하여 상기 타측영역까지 연장형성된다.
상기 게이트 전극의 일측 영역에 상기 홀수 번째 트랜지스터의 반도체층이 형성되고, 상기 게이트 전극의 타측 영역에 상기 짝수 번째 트랜지스터의 반도체층이 형성된다.
상기 게이트 전극의 상부 끝단에 형성되는 보상패턴은 상기 복수의 트랜지스터의 소스 전극의 각각과 오버랩되도록 형성되고, 상기 게이트 전극의 하부 끝단에 형성되는 보상패턴은 상기 복수의 트랜지스터의 드레인 전극의 각각과 오버랩되도록 형성된다.
상기 게이트 전극의 상부 끝단에 형성되는 보상패턴은 상기 복수의 트랜지스터 중 이웃한 두 개의 트랜지스터의 소스전극들이 동시에 오버랩되도록 형성되고, 상기 복수의 트랜지스터 중 이웃한 두 개의 트랜지스터의 드레인 전극들이 동시에 오버랩되도록 형성된다.
상기 하나의 게이트 전극은 통자 형상의 제1 패턴과, 상기 제1 패턴의 상부 끝단 및 하부 끝단에 형성되는 상기 보상패턴인 제2 패턴과, 상기 제1 패턴의 일측 에 형성되는 제3 패턴을 포함한다.
제1 콘택홀을 통해 상기 게이트 전극의 제3 패턴과 연결되는 제1 연결전극을 더 포함하고, 제2 콘택홀을 통해 상기 복수 개의 트랜지스터의 드레인 전극들과 연결되는 제2 연결전극을 더 포함하고, 상기 제1 연결전극 및 제2 연결전극은 상기 오토 프로브 패드와 연결된다.
이와 같은 액정표시장치는 스위칭 소자부에 형성된 복수의 트랜지스터의 게이트 전극에 상부 끝단 및 하부 끝단 각각에 복수의 패턴을 소정 간격을 두고 형성하게 되면, 상기 패턴과 그 상부에 형성되는 막간의 접촉면적이 늘어나게 되어 게이트 전극이 형성된 영역과, 그 인접한 영역 간의 두께차가 줄어들 수 있게 되는 효과가 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 의한 액정표시장치에 대하여 설명하도록 한다.
도 2는 본 발명에 따른 액정패널의 구조를 개략적으로 도시한 도면으로써, 특히 오토 프로브 공정단계에서의 액정패널의 구조를 개략적으로 도시한 도면이다.
도 2에 도시된 바와 같이, 액정패널(10)은 박막트랜지스터 어레이기판과 컬러필터기판이 서로 대향하여 일정한 간격을 갖도록 합착되고, 상기 이격된 공간에 액정층이 충진되어 형성된다.
이와 같은 박막트랜지스터 어레이기판은 화상이 구현되는 표시영역(12)과, 표시영역(12)을 둘러싸는 비표시영역(13)이 구분된다.
표시 영역(12)에는 서로 수직으로 교차하여 화소 영역을 정의하는 복수 개의 게이트 배선(104) 및 데이터 배선(106)이 형성되며, 상기 화소 영역에는 화소 전극(18)이 형성된다. 그리고, 상기 게이트 배선(102)과 데이터 배선(104)의 교차영역에는 박막 트랜지스터(TFT)가 형성된다. 이때의 박막 트랜지스터(TFT)는 게이트 배선(104)에서 돌출된 게이트 전극, 데이터 배선(106)에서 돌출된 소스 전극과, 이와 이격된 드레인 전극과, 상기 게이트 전극과 소스/드레인 전극 사이의 층간에 형성된 반도체층으로 이루어진다.
비표시영역(13)에는 상기 표시영역(12)과 전기적으로 접속되는 게이트 링크배선(14) 및 데이터 링크배선(16)이 형성되며, 상기 게이트 링크배선(14) 및 데이터 링크배선(16)과 연결되는 복수 개의 트랜지스터가 구비되는 단락검사부(20)가 형성된다.
여기서, 단락검사부(20)에는 복수 개의 트랜지스터가 형성된 스위칭소자부(20a)와, 상기 복수 개의 트랜지스터를 턴온하기 위한 신호를 인가하기 위해 오토 프로브 장비와 콘택되는 오토 프로브 패드(20b)가 형성된다.
오토 프로브 공정단계에서 상기 액정패널(10)은 오토 프로브 패드(20b)를 통해 오토 프로브 장비(미도시)와 접속하여 스위칭소자부(20a)의 트랜지스터를 턴온하기 위한 신호가 인가되면, 트랜지스터와 연결된 상기 게이트 링크배선(14) 및 데이터 링크배선(16)을 통해 전원전압, 접지전압등을 공급하고, 표시영역(12)의 박막트랜지스터(TFT)의 이상유무를 검사한다. 그리고, 검사가 마무리되면, 단락검사 부(20)를 제거하고 이후 액정패널을 구동하기 위한 드라이버 IC를 TAB(Tape Automated Bonding), COG(Chip on Glass)방식으로 본딩하게 된다.
그리고, 상기 스위칭소자부(20a)에 위치한 복수 개의 트랜지스터는 액정패널 (12)내에 형성되는 박막트랜지스터(TFT)의 형성공정과 동시에 형성된다.
이하는 스위칭 소자부에 위치한 복수 개의 트랜지스터에 대해 보다 상세히 설명하고자 한다.
도 3a은 본 발명의 제1 실시예에 따른 스위칭 소자부(20a)의 복수 개의 트랜지스터 구조에 대해 설명한 도면이고, 도 3b는 도 3a의 Ⅰ-Ⅰ'선상의 단면도이다.
한편, 본 발명의 제1 및 제2 실시예에서는 4개의 트랜지스터 구조에 대해 설명하고 있지만, 그 수에 대해서는 한정하지 않는다.
도 3a에 도시된 바와 같이, 스위칭 소자부(20a)는 홀수 번째 트랜지스터들(T11, T13)을 서로 이웃하도록 배치하고, 짝수 번째 트랜지스터들(T12, T14)을 서로 이웃하도록 배치하여 지그재그(zigzag)형상이 되도록 배치한다.
제1, 제2, 제3 및 제4 트랜지스터(T11, T12, T13, T14)은 하나의 게이트 전극(30)을 사용하고, 상기 게이트 전극(30)의 상부 영역에 제1 트랜지스터(T11)의 소스 전극(111c)의 끝단, 제2 트랜지스터(T12)의 소스 전극(112c)의 끝단, 제3 트랜지스터(T13)의 소스 전극(113c)의 끝단 및 제4 트랜지스터(T14)의 소스 전극(114c)의 끝단이 배치되도록 형성하고, 상기 게이트 전극(30)의 하부 영역에 제1 트랜지스터(T11)의 드레인 전극(111b)의 끝단, 제2 트랜지스터(T12)의 드레인 전극(112b)의 끝단, 제3 트랜지스터(T13)의 드레인 전극(113b)의 끝단 및 제4 트랜지 스터(T14)의 드레인 전극(114b)의 끝단이 배치되도록 형성한다.
이때, 제1 트랜지스터(T11)의 소스 전극(111c) 및 제3 트랜지스터(T13)의 소스 전극(113c)은 게이트 전극(30)의 상부영역을 통과하여 게이트 전극(30)의 하부 영역까지 연장 형성되고, 제2 트랜지스터(T12)의 소스 전극(112c) 및 제4 트랜지스터(T14)의 소스 전극(114c)은 게이트 전극(30)의 상부 영역에만 형성되고, 제1 트랜지스터(T11)의 드레인 전극(111b) 및 제3 트랜지스터(T13)의 드레인 전극(113b)은 게이트 전극(30)의 하부 영역에만 형성되고, 제2 트랜지스터(T12)의 드레인 전극(112b) 및 제4 트랜지스터(T14)의 드레인 전극(114b)은 게이트 전극(30)의 하부영역을 통과하여 게이트 전극(30)의 상부 영역까지 연장 형성된다.
따라서, 제1 트랜지스터(T11)의 소스 전극(111c)의 끝단 및 드레인 전극(111b)의 끝단은 게이트 전극(30)의 하부영역에서 서로 이웃하도록 배치되고, 제1 트랜지스터(T11)의 소스 전극(111c)의 끝단 및 드레인 전극(111b)의 끝단과 오버랩되는 영역에 반도체층(111a)을 형성한다.
그리고, 제2 트랜지스터(T12)의 소스 전극(112c)의 끝단 및 드레인 전극(112b)의 끝단은 게이트 전극(30)의 상부영역에서 서로 이웃하도록 배치되고, 제2 트랜지스터(T12)의 소스 전극(112c)의 끝단 및 드레인 전극(112b)의 끝단과 오버랩되는 영역에 반도체층(112a)을 형성한다.
그리고, 제3 트랜지스터(T13)의 소스 전극(113c)의 끝단 및 드레인 전극(113b)의 끝단은 게이트 전극(30)의 하부영역에서 서로 이웃하도록 배치되고, 제3 트랜지스터(T13)의 소스 전극(113c)의 끝단 및 드레인 전극(113b)의 끝단과 오버 랩되는 영역에 반도체층(113a)을 형성한다.
그리고, 제4 트랜지스터(T14)의 소스 전극(114c)의 끝단 및 드레인 전극(114b)의 끝단은 게이트 전극(30)의 상부영역에서 서로 이웃하도록 배치되고, 제4 트랜지스터(T14)의 소스 전극(114c)의 끝단 및 드레인 전극(114b)의 끝단과 오버랩되는 영역에 반도체층(114a)을 형성한다.
이로 인해, 제1 트랜지스터(T11), 제2 트랜지스터(T12), 제3 트랜지스터(T13) 및 제4 트랜지스터(T14)는 지그재그(zigzag) 형상이 되도록 배치된다.
그리고, 제1 트랜지스터(T11)의 드레인 전극(111b)은 콘택홀을 통해 제1 연결전극(111d)과 연결되고, 제2 트랜지스터(T12)의 드레인 전극(112b)은 콘택홀을 통해 제1 연결전극(112d)과 연결되고, 제3 트랜지스터(T13)의 드레인 전극(113b)은 콘택홀을 통해 제1 연결전극(113d)과 연결되고, 제4 트랜지스터(T14)의 드레인 전극(114b)은 콘택홀을 통해 제1 연결전극(114d)과 연결된다.
상기 게이트 전극(30)은 통자로 형성된 제1 패턴(30a)과, 상기 제1 패턴(30a)의 상부 끝단 및 하부 끝단에 형성된 제2 패턴(30b)과, 제1 패턴(30a)의 일측에 형성된 제3 패턴(30c)로 형성된다.
상기 게이트 전극(30)의 제3 패턴(30c)은 콘택홀을 통해 제2 연결전극(115a)와 연결된다. 이로써, 상기 제1 연결전극(111d, 112d, 113d, 114d) 및 제2 연결전극(115a)은 도 2의 오토 프로브 패드(20b)와 연결되어, 오토 프로브 패드(20b)를 통해 인가되는 신호를 스위칭 소자부(20a)의 복수 개의 트랜지스터로 인가한다.
상기 게이트 전극(30)의 제1 패턴(30a)의 상부 끝단에 형성되는 제2 패 턴(30b) 각각은 제1 트랜지스터(T11)의 소스 전극(111c)의 일부와 오버랩되도록 형성하고, 제2 트랜지스터(T12)의 소스 전극(112c)의 일부와 오버랩되도록 형성하고, 제3 트랜지스터(T13)의 소스 전극(113c)의 일부와 오버랩되도록 형성하고, 제4 트랜지스터(T14)의 소스 전극(114c)의 일부와 오버랩되도록 형성한다. 즉, 제1 내지 제4 트랜지스터의 소스 전극들 각각과 오버랩되도록 제2 패턴(30b)이 형성된다.
그리고, 상기 게이트 전극(30)의 제1 패턴(30a)의 하부 끝단에 형성되는 제2 패턴(30b)은 제1 트랜지스터(T11)의 드레인 전극(111b)의 일부와 오버랩되도록 형성하고, 제2 트랜지스터(T12)의 드레인 전극(112b)의 일부와 오버랩되도록 형성하고, 제3 트랜지스터(T13)의 드레인 전극(113b)의 일부와 오버랩되도록 형성하고, 제4 트랜지스터(T14)의 드레인 전극(114b)의 일부와 오버랩되도록 형성한다. 즉, 제1 내지 제4 트랜지스터의 드레인 전극들 각각과 오버랩되도록 제2 패턴(30b)이 형성된다.
이와 같이, 게이트 전극 제1 패턴(30a)의 상부 끝단 및 하부 끝단 각각에 복수의 제2 패턴(30b)을 소정 간격을 두고 형성하게 되면, 제2 패턴(30b)과 그 상부에 형성되는 막간의 접촉면적이 늘어나게 되어 제2 패턴(30b) 및 제1 패턴(30a)이 형성된 영역과, 그 인접한 영역 간의 두께차가 줄어들 수 있게 된다.
다시 말해, 게이트 전극(30)의 통자 형상의 제1 패턴(30a)이 형성된 영역 상에 트랜지스터를 형성하기 위한 막들이 적층 형성되면, 제1 패턴(30a)이 형성된 영역과 이와 인접한 영역간에는 두께차가 크게 되지만, 제1 패턴(30a)의 상부 끝단 및 하부 끝단에 제1 패턴(30a)이 형성된 영역과 그 인접 영역간의 두께차를 감소시 키는 단차 보상패턴인 제2 패턴(30b)을 형성함으로써, 상부에 형성되는 막과의 접촉면적을 증가시켜 인접 영역들과의 단차를 감소시킬 수 있게 된다.
한편, 도 3b에 도시된 바와 같이, 게이트 전극의 제2 패턴(30b), 게이트 절연막(51), 반도체층(52a, 52b), 소스 전극들(111c, 112c), 보호막(53)이 적층 형성되고 있다.
이때, 게이트 전극(30)의 제2 패턴(30b)이 각 트랜지스터의 소스 전극들(111c, 112c)(또는 드레인 전극들)과 각각 오버랩되면, 소스 전극들(또는 드레인 전극들) 하부의 반도체층(52)에 테일(tail)이 형성될 가능성이 있다. 다시 말해, 표시영역의 박막 트랜지스터 형성공정시, 4번의 마스크공정을 사용하여 패턴을 완성하기 위해서는 회절 노광 마스크를 사용하여 이중 단차의 포토레지스트 패턴을 형성한 후 이를 이용하여 데이터 라인용 금속층과 반도체층을 동시에 패터닝하여 소스/드레인전극 및 반도체층을 형성하는 과정이 포함된다. 이때, 반도체층은 소스/드레인전극 모서리 외부로 돌출된 반도체층 테일(tail)이 형성된다. 이는 박막 트랜지스터의 소스/드레인전극 뿐만 아니라 도 3a에 도시된 바와 같이 트랜지스터의 소스 전극(111c, 112c) 하부에도 반도체층(52)의 테일이 외부로 돌출될 수 있다. 따라서, 제2 패턴(30b)의 일부와 오버랩되도록 제1 및 제2 트랜지스터의 소스 전극이 형성되므로, 제1 트랜지스터의 소스 전극(111c) 하부에 형성된 반도체층 테일(52b)과 제2 트랜지스터의 소스 전극(112c) 하부에 형성된 반도체층 테일(52a)의 접촉될 가능성이 있기 때문에, 인접한 트랜지스터들간에 단락이 발생될 가능성이 있다.
따라서, 인접한 트랜지스터들간의 단락발생의 가능성을 줄일 수 있도록 하는 본 발명의 제2 실시예를 제안하고자 한다.
도 4a는 본 발명의 제2 실시예에 따른 스위칭 소자부(20a)의 복수 개의 트랜지스터 구조에 대해 설명한 도면이고, 도 4b는 도 4a의 Ⅱ-Ⅱ'선상의 단면도이다.
제2 실시예는 제1 실시예의 게이트 전극(30)의 제2 패턴(30b)의 위치와 제2 실시예의 게이트 전극(30)의 제2 패턴(30d)의 위치가 상이할 뿐, 나머지 구성은 제1 실시예와 동일하므로, 이에 대한 설명은 생략하기로 한다.
상기 게이트 전극(30)은 제1 패턴(30a)과, 상기 제1 패턴(30a)의 상부 끝단 및 하부 끝단에 형성된 제2 패턴(30d)과, 제1 패턴(30a)의 일측에 형성된 제3 패턴(30b)로 형성된다.
상기 게이트 전극(30)의 제1 패턴(30a)의 상부 끝단에 형성되는 제2 패턴(30 d)은 제1 트랜지스터(T11)의 소스 전극(111c) 및 제2 트랜지스터(T12)의 소스 전극(112c)과 동시에 오버랩되도록 형성하고, 제3 트랜지스터(T13)의 소스 전극(113c) 및 제4 트랜지스터(T14)의 소스 전극(114c)과 동시에 오버랩되도록 형성한다.
그리고, 상기 게이트 전극(30)의 제1 패턴(30a)의 하부 끝단에 형성되는 제2 패턴(30d)은 제1 트랜지스터(T11)의 드레인 전극(111b) 및 제2 트랜지스터(T12)의 드레인 전극(112b)과 동시에 오버랩되도록 형성하고, 제3 트랜지스터(T13)의 드레인 전극(113b) 및 제4 트랜지스터(T14)의 드레인 전극(114b)과 동시에 오버랩되도록 형성한다.
이와 같이, 게이트 전극 제1 패턴(30a)의 상부 끝단 및 하부 끝단 각각에 복수의 제2 패턴(30d)을 소정 간격을 두고 형성하게 되면, 제2 패턴(30d)과 그 상부에 형성되는 막간의 접촉면적이 늘어나게 되어 제2 패턴(30d) 및 제1 패턴(30a)이 형성된 영역과, 그 인접한 영역 간의 두께차가 줄어들 수 있게 된다.
다시 말해, 게이트 전극(30)의 통자 형상의 제1 패턴(30a)이 형성된 영역 상에 트랜지스터를 형성하기 위한 막들이 적층 형성되면, 제1 패턴(30a)이 형성된 영역과 이와 인접한 영역간에는 두께차가 크게 되지만, 제1 패턴(30a)의 상부 끝단 및 하부 끝단에 제1 패턴(30a)이 형성된 영역과 그 인접 영역간의 두께차를 감소시키는 단차 보상패턴인 제2 패턴(30d)을 형성함으로써, 상부에 형성되는 막과의 접촉면적을 증가시켜 인접 영역들과의 단차를 감소시킬 수 있게 된다.
한편, 도 4b에 도시된 바와 같이, 게이트 전극의 제2 패턴(30d), 게이트 절연막(51), 반도체층(52a, 52b), 소스 전극들(111c, 112c), 보호막(53)이 적층 형성되고 있다.
이때, 게이트 전극(30)의 제2 패턴(30d)이 이웃한 트랜지스터의 소스 전극들(111c, 112c)(또는 드레인 전극들)과 모두 오버랩되면, 소스 전극들(또는 드레인전극들) 하부의 반도체층(52)에 테일(tail)이 형성되더라도 제1 트랜지스터의 소스 전극(111c) 하부에 형성된 반도체층 테일(52b)과 제2 트랜지스터의 소스 전극(112c) 하부에 형성된 반도체층 테일(52a)의 접촉될 가능성이 낮다. 즉, 제1 및 제2 트랜지스터 각각의 소스 전극이 하나의 제2 패턴(30d)과 오버랩되기 때문에, 도 3a에 도시된 바와 같이, 제1 및 제2 트랜지스터 각각의 소스 전극이 각각의 제2 패턴(30b)과 오버랩될 때보다 제1 트랜지스터의 소스 전극(111c) 하부에 형성된 반도체층 테일(52b)과 제2 트랜지스터의 소스 전극(112c) 하부에 형성된 반도체층 테일(52a)의 접촉될 가능성이 낮다.
도 1은 액정패널의 일면에 트랜지스터가 복수 개 구비된 스위칭 소자부를 도시한 도면
도 2는 본 발명에 따른 액정패널의 구조를 개략적으로 도시한 도면
도 3a은 본 발명의 제1 실시예에 따른 스위칭 소자부의 복수 개의 트랜지스터 구조에 대해 설명한 도면
도 3b는 도 3a의 Ⅰ-Ⅰ'선상의 단면도
도 4a은 본 발명의 제2 실시예에 따른 스위칭 소자부의 복수 개의 트랜지스터 구조에 대해 설명한 도면
도 4b는 도 4a의 Ⅱ-Ⅱ'선상의 단면도

Claims (11)

  1. 표시영역과 비표시영역으로 정의되는 어레이기판과,
    상기 표시영역에 배치되는 복수의 게이트 배선 및 상기 게이트 배선과 수직교차하는 복수의 데이터 배선과,
    상기 비표시영역에 배치되며 상기 게이트 배선 및 데이터 배선과 각각 연결되는 게이트 링크배선 및 데이터 링크배선과,
    상기 비표시영역에 배치되며 상기 게이트 링크배선 및 데이터 링크배선과 연결되는 복수의 트랜지스터가 구비된 스위칭소자부와,
    상기 복수의 트랜지스터에 신호를 인가하는 오토 프로브 패드를 포함하고,
    상기 스위칭 소자부의 복수의 트랜지스터는
    지그재그로 배치되며,
    하나의 게이트 전극을 사용하며, 상기 게이트 전극의 상부 끝단 및 하부 끝단에 배치되어 상기 복수의 트랜지스터가 배치된 영역과 인접한 영역간의 단차를 보상하는 보상패턴이 포함되는 액정표시장치.
  2. 제1 항에 있어서,
    상기 스위칭 소자부의 복수의 트랜지스터들이 지그재그로 배치되는 것은
    상기 복수의 트랜지스터들 중에서 홀수 번째 트랜지스터의 소스 전극 및 드레인 전극 각각의 끝단이 상기 게이트 전극의 일측 영역에 배치되고, 상기 복수의 트랜지스터들 중에서 짝수 번째 트랜지스터의 소스 전극 및 드레인 전극 각각의 끝단이 상기 게이트 전극의 타측 영역에 배치되는 액정표시장치.
  3. 제2 항에 있어서,
    상기 홀수 번째 트랜지스터의 소스전극들은 상기 게이트 전극의 타측 영역을 통과하여 상기 일측영역까지 연장 배치되고, 상기 짝수번째 트랜지스터의 드레인 전극들은 상기 게이트 전극의 일측 영역을 통과하여 상기 타측영역까지 연장 배치되는 액정표시장치.
  4. 제1 항에 있어서, 상기 게이트 전극의 일측 영역에 상기 복수의 트랜지스터들 중에서 홀수 번째 트랜지스터의 반도체층이 배치되고, 상기 게이트 전극의 타측 영역에 상기 복수의 트랜지스터들 중에서 짝수 번째 트랜지스터의 반도체층이 배치되는 액정표시장치.
  5. 제1 항에 있어서,
    상기 게이트 전극의 상부 끝단에 배치되는 보상패턴은 상기 복수의 트랜지스터의 소스 전극의 각각과 오버랩되도록 배치되고, 상기 게이트 전극의 하부 끝단에 배치되는 보상패턴은 상기 복수의 트랜지스터의 드레인 전극의 각각과 오버랩되도록 배치되는 액정표시장치.
  6. 제1 항에 있어서,
    상기 게이트 전극의 상부 끝단에 배치되는 보상패턴은 상기 복수의 트랜지스터 중 이웃한 두 개의 트랜지스터의 소스전극들이 동시에 오버랩되도록 배치되고, 상기 복수의 트랜지스터 중 이웃한 두 개의 트랜지스터의 드레인 전극들이 동시에 오버랩되도록 배치되는 액정표시장치.
  7. 제1 항에 있어서, 상기 하나의 게이트 전극은
    통자 형상의 제1 패턴과,
    상기 제1 패턴의 상부 끝단 및 하부 끝단에 배치되는 상기 보상패턴인 제2 패턴과,
    상기 제1 패턴의 일측에 배치되는 제3 패턴을 포함하는 액정표시장치.
  8. 제7 항에 있어서,
    제1 콘택홀을 통해 상기 게이트 전극의 제3 패턴과 연결되는 제2 연결전극을 더 포함하는 액정표시장치.
  9. 제1 항에 있어서,
    제2 콘택홀을 통해 상기 복수 개의 트랜지스터의 드레인 전극들과 연결되는 제1 연결전극을 더 포함하는 액정표시장치.
  10. 제8 항에 있어서, 상기 제2 연결전극은
    상기 오토 프로브 패드와 연결되는 액정표시장치.
  11. 제9 항에 있어서, 상기 제1 연결전극은
    상기 오토 프로브 패드와 연결되는 액정표시장치.
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