KR102543577B1 - 트랜지스터 표시판, 그 제조 방법 및 이를 포함하는 표시 장치 - Google Patents

트랜지스터 표시판, 그 제조 방법 및 이를 포함하는 표시 장치 Download PDF

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    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
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Abstract

본 기재의 일 실시예에 따른 트랜지스터 표시판은, 기판 위에 위치하는 구동 전압선 및 제1 전극, 상기 제1 전극과 중첩하는 반도체, 그리고 상기 반도체와 중첩하고, 드레인 전극, 게이트 전극, 및 소스 전극을 포함하는 전극층을 포함하고, 상기 제1 전극 및 상기 반도체는, 상기 소스 전극을 통해 연결된다.

Description

트랜지스터 표시판, 그 제조 방법 및 이를 포함하는 표시 장치{TRANSISTOR ARRAY PANEL, MANUFACTURING METHOD THEREOF, AND DISALAY DEVICE COMPRISING THE SAME}
본 기재는 트랜지스터 표시판, 그 제조 방법 및 이를 포함하는 표시 장치에 관한 것이다.
표시 장치 등 다양한 전자 장치에 포함된 트랜지스터는 제어 전극, 입력 전극, 소스 전극 및 반도체를 포함한다. 트랜지스터는 표시 장치에서 스위칭 소자, 구동 소자 등으로 사용된다.
반도체는 트랜지스터의 특성을 결정하는 중요한 요소이다. 이러한 반도체로는 규소(Si)가 많이 사용되고 있다. 규소는 결정 형태에 따라 비정질 규소 및 다결정 규소로 나누어지는데, 비정질 규소는 제조 공정이 단순한 반면 전하 이동도가 낮아 고성능 트랜지스터를 제조하는데 한계가 있고 다결정 규소는 전하 이동도가 높은 반면 규소를 결정화하는 단계가 요구되어 제조 비용 및 공정이 복잡하다. 최근에는, 비정질 규소보다 전자 이동도가 높고 ON/OFF 비율이 높으며 다결정 규소보다 원가가 저렴하고 균일도가 높은 산화물 반도체(oxide semiconductor)를 이용하는 트랜지스터에 대한 연구가 진행되고 있다.
실시예들은 트랜지스터의 특성을 향상시키고, 트랜지스터 표시판의 제조 방법에서 공정 단계 및 마스크의 수를 감소시키기 위한 것이다.
일 실시예에 따른 트랜지스터 표시판은, 기판 위에 위치하는 구동 전압선 및 제1 전극, 상기 제1 전극과 중첩하는 반도체, 그리고 상기 반도체와 중첩하고, 드레인 전극, 게이트 전극, 및 소스 전극을 포함하는 전극층을 포함하고, 상기 제1 전극 및 상기 반도체는, 상기 소스 전극을 통해 연결될 수 있다.
이때, 상기 반도체는 드레인 영역, 채널, 소스 영역을 포함하고, 상기 드레인 영역 및 상기 구동 전압선은, 상기 드레인 전극을 통해 연결될 수 있다.
또한, 상기 소스 영역 및 상기 제1 전극은, 상기 소스 전극을 통해 연결될 수 있다.
한편, 상기 드레인 전극, 상기 게이트 전극, 및 상기 소스 전극은 동일한 층에 위치할 수 있다.
또한, 상기 제1 전극 및 상기 구동 전압선은 동일한 층에 위치할 수 있다.
다음으로, 상기 구동 전압선 및 상기 제1 전극을 덮는 제1 절연층, 그리고 상기 반도체를 덮는 제2절연층을 더 포함하고, 상기 제1 절연층 및 상기 제2절연층은, 상기 제1 전극 및 상기 소스 전극을 연결하는 제1 접촉 구멍, 그리고 상기 구동 전압선 및 상기 드레인 전극을 연결하는 제2접촉 구멍을 포함하고, 상기 제2절연층은, 상기 소스 영역 및 상기 소스 전극을 연결하는 제3접촉 구멍, 그리고 상기 드레인 영역 및 상기 드레인 전극을 연결하는 제4접촉 구멍을 포함할 수 있다.
또한, 상기 제2절연층은 상기 기판 전면에 배치될 수 있다.
일 실시예에 따른 표시 장치는, 기판 위에 위치하는 구동 전압선 및 제1 전극, 상기 제1 전극과 중첩하는 반도체, 그리고 상기 반도체와 중첩하고, 드레인 전극, 게이트 전극, 및 소스 전극을 포함하는 전극층, 및 상기 전극층 위에 위치하는 화소 전극을 포함하고, 상기 제1 전극 및 상기 반도체는, 상기 소스 전극을 통해 연결되고, 상기 화소 전극 및 상기 제1 전극은, 상기 소스 전극을 통해 상기 반도체와 연결될 수 있다.
또한, 상기 표시 장치는, 상기 기판 위에 위치하는 제1 커패시터 전극, 및 상기 제1 커패시터 전극 위에 위치하는 제2커패시터 전극을 더 포함하고, 상기 제1 커패시터 전극은 상기 제1 전극과 일체로 연결되고, 상기 제2커패시터 전극은 상기 게이트 전극과 일체로 연결될 수 있다.
다음으로, 상기 반도체는 드레인 영역, 채널, 소스 영역을 포함하고, 상기 드레인 영역 및 상기 구동 전압선은, 상기 드레인 전극을 통해 연결되고, 상기 소스 영역 및 상기 제1 전극은, 상기 소스 전극을 통해 연결될 수 있다.
한편, 상기 표시 장치는, 상기 구동 전압선 및 상기 제1 전극을 덮는 제1 절연층, 그리고 상기 반도체를 덮는 제2절연층을 더 포함하고, 상기 제1 절연층 및 상기 제2절연층은, 상기 제1 전극 및 상기 소스 전극을 연결하는 제1 접촉 구멍, 그리고 상기 구동 전압선 및 상기 드레인 전극을 연결하는 제2접촉 구멍을 포함하고, 상기 제2절연층은, 상기 소스 영역 및 상기 소스 전극을 연결하는 제3접촉 구멍, 그리고 상기 드레인 영역 및 상기 드레인 전극을 연결하는 제4접촉 구멍을 포함할 수 있다.
일 실시예에 따른 트랜지스터 표시판의 제조 방법은, 기판 위에 제1 도전성 물질을 적층하고 패터닝하여 구동전압선 및 제1 전극을 형성하는 단계, 상기 구동전압선 및 제1 전극이 형성된 기판 위에 반도체를 형성하는 단계, 및 상기 반도체가 형성된 기판 위에 제2도전성 물질을 적층하고 패터닝하여 드레인 전극, 게이트 전극, 및 소스 전극을 동시에 형성하는 단계를 포함할 수 있다.
이때, 상기 제조 방법은, 상기 구동전압선 및 제1 전극이 형성된 기판 위에 제1 절연층을 형성하는 단계, 상기 반도체가 형성된 기판 위에 제2절연층을 형성하는 단계, 그리고 상기 제1 절연층 및 상기 제2절연층을 식각하여 상기 제1 전극을 드러내는 제1 접촉 구멍 및 상기 구동 전압선을 드러내는 제2접촉 구멍을 형성하는 단계를 더 포함할 수 있다.
또한, 상기 제조 방법은, 상기 제2절연층을 식각하여 상기 반도체를 드러내는 제3접촉 구멍 및 제4접촉 구멍을 형성하는 단계를 더 포함할 수 있다.
실시예에 따른 트랜지스터 표시판은 출력 포화 특성과 같은 특성을 향상시킬 수 있다. 또한, 기재일 실시예에 따른 트랜지스터 표시판의 제조 공정에 따르면 사용되는 마스크의 수 및 공정 단계를 줄일 수 있어, 제조 비용을 감소시킬 수 있다.
도 1은 일 실시예에 따른 트랜지스터 표시판의 평면도이다.
도 2a는 도 1의 Ⅱ-Ⅱ'를 따라 자른 단면도이다.
도 2b는 도 1의 Ⅲ-Ⅲ'를 따라 자른 단면도이다.
도 3 내지 도 8은 일 실시예에 따른 트랜지스터 표시판의 제조 방법을 나타내는 공정 단면도이다.
도 9는 일 실시예에 따른 표시 장치의 한 화소에 대한 등가 회로도이다.
도 10은 일 실시예에 따른 표시 장치의 단면도이다.
도 11은 다른 일 실시예에 따른 표시 장치의 단면도이다.
이하, 첨부한 도면을 참고로 하여 본 기재의 여러 실시예들에 대하여 본 기재가 속하는 기술분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 본 기재는 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예들에 한정되지 않는다.
본 기재를 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 동일 또는 유사한 구성요소에 대해서는 동일한 참조부호를 붙였다.
또한, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 기재가 반드시 도시된 바에 한정되지 않는다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 그리고 도면에서, 설명의 편의를 위해, 일부 층 및 영역의 두께를 과장되게 나타내었다.
또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 또는 "상에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다. 또한, 기준이 되는 부분 "위에" 또는 "상에" 있다고 하는 것은 기준이 되는 부분의 위 또는 아래에 위치하는 것이고, 반드시 중력 반대 방향 쪽으로 "위에" 또는 "상에" 위치하는 것을 의미하는 것은 아니다.
또한, 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함" 한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
또한, 명세서 전체에서, "평면상"이라 할 때, 이는 대상 부분을 위에서 보았을 때를 의미하며, "단면상"이라 할 때, 이는 대상 부분을 수직으로 자른 단면을 옆에서 보았을 때를 의미한다.
이하, 도 1 및 도 2를 참조하여 본 기재의 일 실시예에 따른 트랜지스터 표시판에 대해 설명한다.
도 1은 본 기재의 일 실시예에 따른 트랜지스터 표시판의 평면도이고, 도 2a는 도 1에 도시된 트랜지스터 표시판을 II-II'선을 따라 자른 단면도이며, 도 2b는 도 1의 Ⅲ-Ⅲ'를 따라 자른 단면도이다.
도 1, 도 2a 및 도 2b를 참고하면, 본 기재의 일 실시예에 따른 트랜지스터 표시판은, 기판(110)과 기판(110) 위에 위치하는 복수의 트랜지스터(Qs, Qd)를 포함한다. 트랜지스터(Qs, Qd)는 표시 장치의 트랜지스터일 수 있다. 예를 들어, 표시 장치가 유기 발광 표시 장치인 경우, 트랜지스터는 화소 영역에 위치하는 구동 트랜지스터(Qd) 또는 스위칭 트랜지스터(Qs)일 수 있고, 표시 장치가 액정 표시 장치인 경우, 화소 전극에 데이터 전압을 인가하기 위한 트랜지스터일 수 있다.
한편, 도면에서, 제1 방향(D1) 및 제2 방향(D2)은 서로 수직이고, 기판(110)의 수평 단면과 평행한 방향이다. 제1 방향(D1) 및 제2 방향(D2)이 이루는 면과 평행한 면을 관찰할 때 보이는 구조를 평면 구조라 한다.
또한, 제3 방향(D3)은 제1 방향(D1) 및 제2 방향(D2)에 수직인 방향으로, 기판(110)의 수직 단면과 평행한 방향이다. 제3 방향(D3)은 주로 단면 구조에서 표시될 수 있으며 단면 방향이라고도 한다. 단면 구조에서 어떤 구성 요소의 위에 다른 구성 요소가 위치한다고 하면 두 구성 요소가 제3 방향(D3)으로 배열되어 있는 것을 의미하며, 두 구성 요소 사이에는 다른 구성 요소가 위치할 수도 있다.
도 2a를 참고하면, 구동 트랜지스터(Qd)는 기판(110) 위에 위치하는 구동 전압선(172) 및 제1 전극(124), 구동 전압선(172) 및 제1 전극(124)을 덮는 제1 절연층(111), 제1 절연층(111) 위에 위치하는 반도체(130), 반도체(130) 위에 위치하는 제2 절연층(140), 제2절연층 위에 위치하는 전극층(150)을 포함한다.
먼저, 상기 기판(110)은 유기 재료, 무기 재료, 유리 또는 스테인리스 강 등의 금속을 포함하는 기판일 수 있다.
기판(110) 위에는 구동 신호를 전달하는 구동 전압선(172) 및 제1전극(124)이 소정 간격 이격 되어 위치한다. 이때, 상기 제1 전극(124)은 후술할 반도체(130)와 중첩하게 위치한다. 따라서, 제1 전극(124)이 광 차단막으로서 기능할 수 있다. 즉, 제1 전극(124)은 반도체(130)에 외부의 광이 도달하는 것을 막아 반도체(130)의 특성 저하를 방지하고 트랜지스터의 누설 전류를 제어할 수 있다.
또한, 구동 전압선(172) 및 제1 전극(124)은 금속 등의 도전성 물질로 만들어질 수 있으며, 단일막 또는 다중막으로 이루어질 수 있다.
한편, 구동 전압선(172) 및 제1 전극(124)은 동일한 층에 위치한다. 이와 같이, 본 기재에서는 구동 전압선(172)과 제1 전극(124)이 동일한 층에 위치하기 때문에 동일한 공정에서 동시에 형성할 수 있어 제조 공정의 단순화가 가능한 장점이 있다.
다음으로, 기판(110) 위에는 상기 구동 전압선(172) 및 제1 전극(124)을 덮는 제1 절연층(111)이 위치한다.
제1 절연층(111)은 기판(110)으로부터 반도체(130)로 불순물이 유입되는 것을 방지하여 반도체(130)를 보호하고 반도체(130)의 특성을 향상시킬 수 있다. 따라서, 제1 절연층(111)은 버퍼층으로 불릴 수 있다.
이때, 제1 절연층(111)은, 예를 들면, 약 3000 옹스트롬 내지 약 5000 옹스트롬 정도의 두께를 가질 수 있다.
또한, 제1 절연층(111)은, 예를 들면, 산화 규소(SiOx), 질화 규소(SiNx), 산화 알루미늄(Al2O3), 산화 하프늄(HfO3), 산화 이트륨(Y2O3) 등의 무기 절연 물질을 포함할 수 있다.
또한, 제1 절연층(111)은 단일막 또는 다중막일 수 있다. 보다 구체적으로, 제1 절연층(111)이 이중막일 경우, 예를 들면, 하부막은 질화 규소(SiNx)를 포함하고 상부막은 산화 규소(SiOx)를 포함할 수 있다.
다음으로, 상기 제1 절연층(111) 위에는 제1 전극(124)과 중첩하는 반도체(130)가 위치한다. 여기서, 반도체(130)는 게이트 전극(151)과 중첩하는 채널(channel)(131), 채널(131)의 양 옆에 위치하는 소스 영역(133)과 드레인 영역(135)을 포함한다.
소스 영역(133)과 드레인 영역(135)은 게이트 전극(151)에 게이트 온 전압 인가 시 반도체(130)의 채널(131)을 통해 흐르는 캐리어(carrier)의 방향에 의해 정해질 수 있으며, 캐리어는 소스 영역(133)에서 드레인 영역(135)으로 흐르게 된다. 따라서 트랜지스터의 동작 시, n형 트랜지스터에서는 전자(electron)가 소스 영역(133)에서 드레인 영역(135)으로 흐르고, p형 트랜지스터에서는 정공(hole)이 소스 영역(133)에서 드레인 영역(135)으로 흐른다.
이때, 소스 영역(133)은 소스 전극(153)을 통해 표시 장치의 화소 전극(191) 및 제1 전극(124)과 전기적으로 연결될 수 있다. 또한, 드레인 영역(135)은 드레인 전극(155)을 통해 구동 전압선(172)과 전기적으로 연결될 수 있다.
한편, 채널(131), 소스 영역(133) 및 드레인 영역(135)은 서로 동일한 물질을 포함할 수 있다. 예를 들면, 채널(131), 소스 영역(133) 및 드레인 영역(135)은 서로 동일한 산화물을 포함할 수 있다. 이러한 산화물의 예로는, 아연(Zn), 인듐(In), 갈륨(Ga), 주석(Sn), 티타늄(Ti) 등의 금속의 산화물, 또는 아연(Zn), 인듐(In), 갈륨(Ga), 주석(Sn), 티타늄(Ti) 등의 금속과 이들의 산화물의 조합을 포함할 수 있다. 보다 구체적으로, 산화물은 산화 아연(ZnO), 아연-주석 산화물(ZTO), 아연-인듐 산화물(ZIO), 인듐 산화물(InO), 티타늄 산화물(TiO), 인듐-갈륨-아연 산화물(IGZO), 인듐-아연-주석 산화물(IZTO) 중 적어도 하나를 포함할 수 있다. 또한, 채널(131), 소스 영역(133) 및 드레인 영역(135)은 다결정 규소 같은 반도체 물질을 포함할 수도 있다.
도전체인 소스 영역(133) 및 드레인 영역(135)의 캐리어 농도는 채널(131)의 캐리어 농도와 다르다. 즉, 채널(131)의 캐리어 농도가 예를 들어 1018 개/cm3 미만일 때, 소스 영역(133) 및 드레인 영역(135)의 캐리어 농도는 1018 개/cm3 이상일 수 있다. 또한, 소스 영역(133)과 채널(131) 사이의 경계 또는 드레인 영역(135)과 채널(131) 사이의 경계에는 캐리어 농도가 점차 변하는 구배(gradient) 영역이 위치할 수도 있다.
또한, 소스 영역(133) 및 드레인 영역(135)은 반도체(130)가 포함하는 산화물 반도체가 환원된 물질을 포함할 수 있다. 예를 들어, 소스 영역(133) 및 드레인 영역(135)은 반도체(130)가 포함하는 산화물 반도체와 함께 불소(F), 수소(H) 및 황(S) 중 적어도 하나를 더 포함할 수 있다. 소스 영역(133) 및 드레인 영역(135)이 포함하는 불소(F), 수소(H) 및 황(S) 중 적어도 하나의 농도는 예를 들어 1015 개/cm3 이상일 수 있다. 소스 영역(133) 및 드레인 영역(135)과 채널(131) 사이의 경계에서는 불소(F), 수소(H) 및 황(S) 중 적어도 하나의 농도가 점차 변하는 구배 영역이 존재할 수 있다. 이러한 소스 영역(133) 및 드레인 영역(135)은 반도체(130)를 이루는 산화물 반도체를 플라즈마 처리 등의 방법으로 도체화하여 형성할 수 있다. 예를 들어, 산화물 반도체를 수소 가스 분위기에서 플라즈마 처리하여 산화물 반도체에 수소를 확산시켜 도체화함으로써 소스 영역(133) 및 드레인 영역(135)을 형성할 수 있다.
다음으로, 반도체(130) 위에는 제2절연층(140)이 위치한다. 상기 제2절연층(140)는 단일막 또는 다중막일 수 있다. 제2절연층(140)가 단일막인 경우, 예를 들면, 산화 규소(SiOx), 질화 규소(SiNx), 질산화 규소(SiON), 산화 알루미늄(Al2O3), 산화 하프늄(HfO3), 산화 이트륨(Y2O3) 등의 절연 물질을 포함할 수 있다. 또한, 제2절연층(140)이 다중막일 경우, 예를 들면, 반도체(130)와 접하는 하부막은 산화 규소(SiOx), 산화 알루미늄(Al2O3), 산화 하프늄(HfO3), 산화 이트륨(Y2O3) 등의 절연성 산화물을 포함하여 반도체(130)의 계면 특성을 향상시키고 반도체(130)에 불순물이 침투하는 것을 막을 수 있고, 그 상부에 위치하는 적어도 하나의 막은 질화 규소(SiNx), 산화 규소(SiOx) 등의 다양한 절연 물질을 포함할 수 있다.
한편, 제2절연층(140)은 제1 절연층(111) 보다 얇게 형성될 수 있다. 즉, 제2절연층(140)은, 예를 들면, 약 500 옹스트롬 내지 약 1500 옹스트롬 정도의 두께를 가질 수 있다.
또한, 본 기재에서, 상기 제2절연층(140)은, 기판(110) 전면에 위치하는 것이 바람직하며, 제2절연층(140)을 게이트 절연층으로 부를 수 있다. 상기 제2절연층(140)이 게이트 전극(151)과 대응되는 부분에만 형성되는 경우에는 게이트 전극(151)과 반도체(130) 간의 단락(short)으로 인해 트랜지스터가 손상되는 문제점이 발생할 수 있다. 따라서, 제2절연층(140)은 기판(110) 전면에 형성되는 것이 바람직하다.
한편, 제1 절연층(111) 및 제2절연층(140)은, 제1 전극(124) 및 소스 전극(153)을 연결하는 제1 접촉 구멍(163), 그리고 구동 전압선(172) 및 드레인 전극(155)을 연결하는 제2접촉 구멍(165)을 포함할 수 있다.
또한, 제2절연층(140)은 소스 영역(133) 및 상기 소스 전극(153)을 연결하는 제3접촉 구멍(143), 그리고 드레인 영역(135) 및 드레인 전극(155)을 연결하는 제4접촉 구멍(145)을 포함할 수 있다.
다음으로, 제2절연층(140) 위에는 드레인 전극(155), 게이트 전극(151), 및 소스 전극(153)을 포함하는 전극층(150)이 위치한다. 드레인 전극(155), 게이트 전극(151), 및 소스 전극(153)은 동일한 층에 서로 이격되어 위치하며, 게이트 전극(151)을 기준으로 양측에 드레인 전극(155) 및 소스 전극(153)이 각각 위치한다.
본 기재에서는 상기한 바와 같이, 드레인 전극(155), 게이트 전극(151), 및 소스 전극(153)이 동일한 층에 위치하기 때문에 이들 사이에 추가적인 절연막 형성 및 접촉 구멍 형성 공정이 필요 없어서 공정 단계 및 필요한 마스크 수를 줄일 수 있다. 또한, 드레인 전극(155) 및 소스 전극(153)과 게이트 전극(151)이 다른 층에 위치하는 경우와 비교할 때, 드레인 전극(155) 및 소스 전극(153)을 반도체와 전기적으로 연결하기 위하여 형성하는 접촉 구멍을 형성하는 공정에서 식각 깊이가 줄어 듬에 따라 식각에 의해 반도체가 손상되는 문제점도 방지할 수 있는 장점이 있다.
한편, 본 기재에 따른 트랜지스터 표시판은, 상기 소스 전극(153)을 통해 제1 전극(124) 및 반도체(130)이 전기적으로 연결된다. 보다 구체적으로, 제1 전극(124)이 제1 접촉 구멍(163)을 통해 소스 전극(153)과 연결되고, 상기 소스 전극(153)이 제3 접촉 구멍(143)을 통해 소스 영역(133)에 연결된다.
또한, 구동 전압선(172)이 제2 접촉 구멍(165)를 통해 드레인 전극(155)에 연결되고, 드레인 전극(155)이 제4 접촉 구멍(145)을 통해 드레인 영역(135)에 연결된다.
한편, 제1 전극(124)은 소스 영역(133)에 전기적으로 연결되지 않고 바이어스를 인가 받을 수 있도록 구성될 수도 있다. 이에 의해 반도체(130)의 하부에 고정된 바이어스를 인가함으로써 트랜지스터의 출력 포화 특성을 향상시킬 수 있으며, 예를 들면, 트랜지스터의 포화 영역에서 출력 전류가 소스 전압이나 드레인 전압의 변동에 의한 영향을 덜 받을 수 있다. 또한, 제1 전극(124)은 소스 영역(133)에 전기적으로 연결되거나 바이어스를 인가 받지 않고, 전기적으로 플로팅 상태일 수도 있다.
또한, 드레인 전극(155), 게이트 전극(151), 및 소스 전극(153)은 하나의 도전막으로 이루어질 수 있고, 서로 다른 물질로 이루어진 적어도 두 개의 도전막을 포함하는 다중막으로 이루어질 수도 있다.
이때, 반도체(130)는 제2절연층(140)를 사이에 두고 게이트 전극(151)과 중첩한다. 따라서, 제2절연층(140)은 반도체(130)의 대부분을 덮을 수 있다. 또한, 채널(131)은 게이트 전극(151)과 제3 방향(D3)으로 대부분 중첩하며, 소스 영역(133) 및 드레인 영역(135)은 게이트 전극(151)과 제3 방향(D3)으로 대부분 중첩하지 않을 수 있다.
다음으로, 전극층(150) 위에는 층간 절연층(160)이 위치한다. 상기 층간 절연층(160)은, 단일막 또는 다중막일 수 있다. 층간 절연층(160)이 단일막인 경우, 층간 절연층(160)은, 예를 들면, 산화 규소(SiOx), 질화 규소(SiNx), 질산화 규소(SiON), 불산화 규소(SiOF) 등의 무기 절연 물질을 포함할 수 있다. 특히, 소스 영역(133)과 드레인 영역(135)에 수소(H)를 유입시켜 소스 영역(133)과 드레인 영역(135)의 저항을 낮출 수 있는 질화 규소(SiNx) 및 질산화 규소(SiON) 중 적어도 하나를 포함할 수 있다.
필요에 따라, 층간 절연층(160)이 다중막인 경우에는, 가장 하부막은 소스 영역(133)과 드레인 영역(135)에 수소(H)를 유입시킬 수 있는 질화 규소(SiNx) 및 질산화 규소(SiON) 중 적어도 하나를 포함할 수 있고, 하부막 위에는, 예를 들면, 산화 규소(SiOx)를 포함하는 중간막 또는 상부막이 위치할 수 있다. 층간 절연층(160)이 다중막인 경우, 산화 규소(SiOx)를 포함하는 중간막 위에는 질화 규소(SiNx) 또는 질산화 규소(SiON) 등의 물질을 포함하는 또 다른 막이 더 위치할 수도 있다.
다음으로, 층간 절연층(160) 위에는 보호막(180)이 위치할 수 있다. 보호막(180)은 무기 절연 물질 및 유기 절연 물질 중 적어도 하나를 포함할 수 있으며, 단일막 또는 다중막으로 이루어질 수 있다. 이때, 보호막(180)의 윗면은 실질적으로 평탄할 수 있다.
한편, 층간 절연층(160) 및 보호막(180)은, 소스 전극(153)을 드러내는 화소 접촉 구멍(181)을 포함한다.
또한, 보호막(180) 위에는 화소 전극(191)이 위치한다. 화소 전극(191)은, 예를 들면, 인듐 주석 산화물(ITO), 인듐 아연 산화물(IZO) 등과 같이 투명한 도전 물질을 포함할 수 있다.
이때, 화소 전극(191)은 화소 접촉 구멍(181)을 통해 소스 전극(153)과 전기적으로 연결되어 있어, 예를 들면, 데이터 전압을 인가 받을 수 있다. 결과적으로 본 기재에서, 화소 전극(191) 및 제1 전극(124)은 소스 전극(153)을 통해 소스 영역(133)과 전기적으로 연결되어 있다.
다음으로, 도 2b를 참고하면, 스위칭 트랜지스터(Qs)는 기판(110) 위에 위치하는 데이터선(171)을 포함하고, 상기 데이터선(171)을 덮는 제1 절연층(111), 제1 절연층(111) 위에 위치하는 반도체(1130), 반도체(1130)를 덮는 제2 절연층(140), 제2 절연층(140) 위에 위치하는 드레인 전극(1155), 게이트 전극(1151) 및 소스 전극(1153)을 포함한다.
데이터선(171)은 데이터 신호를 전달하며, 전술한 구동 트랜지스터(Qd)의 구동 전압선(172) 및 제1 전극(124)과 동일한 층에 위치할 수 있다. 따라서, 데이터선(171)은 구동 전압선(172) 및 제1 전극(124)과 동일한 물질을 포함할 수 있다.
또한, 드레인 전극(1155)은 접촉 구멍(1165)를 통해 데이터선(171)과 연결되고, 드레인 영역(1135)은 접촉 구멍(1145)를 통해 드레인 전극(1155)과 연결되며, 소스 영역(1133)은 접촉 구멍(1143)을 통해 소스 전극(1153)과 연결된다.
한편, 기판(110), 제1 절연층(111) 및 제2 절연층(140)은 전술한 것과 동일한 구성이므로 여기서는 설명을 생략하기로 한다.
또한, 스위칭 트랜지스터(Qs)의 반도체(1130), 드레인 전극(1155), 게이트 전극(1151) 및 소스 전극(1153) 역시 전술한 구동 트랜지스터(Qd)의 반도체(130) 및 드레인 전극(155), 게이트 전극(151) 및 소스 전극(153)과 동일한 구조를 가지며 동일한 재료를 포함할 수 있으므로, 여기서는 설명을 생략하기로 한다.
한편, 도 1과 함께 도 2a를 참고하면, 구동 트랜지스터(Qd)의 게이트 전극(151)은 스위칭 트랜지스터(Qs)의 소스 전극(1153)에 연결되어 게이트 신호를 인가 받을 수 있다. 또한, 스위칭 트랜지스터(Qs)의 게이트 전극(1151)은 게이트선(121)에 전기적으로 연결되어 게이트 신호를 인가 받을 수 있다. 이때, 게이트선(121)은 데이터선(171)과 교차하는 방향으로 뻗어 있다.
본 기재의 일 실시예에 따르면, 트랜지스터의 제1 전극(124)이 소스 전극(153)을 경유하여 소스 영역(133)에 전기적으로 연결되어 있다. 따라서, 소스 영역(133)의 전압인 소스 전압이 제1 전극(124)에 인가될 수 있다. 이와 같이, 제1 전극(124)에 소스 전압을 인가하면, 트랜지스터의 전압-전류 특성 그래프 중 포화 영역에서 전류 변화율(기울기)이 작아져 트랜지스터의 출력 포화(output saturation) 특성을 향상시킬 수 있다. 출력 포화 특성이 우수한 경우, 예를 들면, 트랜지스터에 연결된 발광 소자와 같은 소자들의 열화에 의한 소스 영역(133)의 전압 변동에 의해 트랜지스터가 둔감해져 트랜지스터의 출력 전류가 덜 영향을 받을 수 있다. 따라서 본 기재의 일 실시예에 따른 트랜지스터는 유기 발광 표시 장치 같은 표시 장치의 구동 트랜지스터로서 유리할 수 있고, 외부 전류 센싱 회로를 구성하는데도 이점을 가질 수 있다.
또한, 전술한 바와 같이, 제2 절연층(140)을 기판(110) 전면에 위치시킴으로써 게이트 전극(151)과 반도체(130) 사이에 유도되는 전계로 인해 이동도(mobility)가 작아지는 것을 방지하여 트랜지스터의 안정성을 향상시킬 수 있는 장점도 있다.
본 기재에서는 구동 트랜지스터(Qd)가 도 2a의 단면 구조를 가지고, 스위칭 트랜지스터(Qs)가 도 2b의 단면 구조를 가지는 것으로 예를 들어 설명하였으나, 이들 각 트랜지스터의 단면 구조는 도시된 바에 한정되는 것은 아니고, 스위칭 트랜지스터(Qs) 역시 도 2a와 같이 제1 전극(124)을 포함하는 단면 구조를 가질 수 있다.
한편, 앞서 설명한 도 2a 및 도 2b는 도 1에 도시된 트랜지스터 표시판의 일부를 나타낸 단면도이나, 도 2a 및 도 2b와 같은 단면 구조를 가지는 트랜지스터 표시판의 평면 구조가 도 1에 도시한 바에 한정되는 것은 아니다. 또한, 도 1은 구동 트랜지스터(Qd)와 스위칭 트랜지스터(Qs)를 포함하는 유기 발광 표시 장치의 트랜지스터 표시판의 일부분을 도시하고 있지만, 본 기재는 유기 발광 표시 장치에 제한되지 않으며 액정 표시 장치 같은 다른 종류의 표시 장치에도 적용될 수 있다.
다음으로, 도 3 내지 도 8을 참조하여, 도 2a에 도시된 것과 같은 단면 구조를 갖는 트랜지스터 표시판을 제조하는 방법의 일 실시예에 대해 설명한다.
도 3 내지 도 8은 본 기재의 일 실시예에 따른 트랜지스터 표시판의 제조 방법을 나타내는 공정 단면도이다.
먼저, 도 3을 참고하면, 기판(110) 위에 금속 등의 제1 도전성 물질을 적층하고 패터닝하여 구동 전압선(172) 및 제1 전극(124)을 형성한다.
이때, 제1 도전성 물질의 적층은, 예를 들면, 스퍼터링 등을 이용할 수 있고, 패터닝은, 예를 들면 포토레지스트(photoresist) 등의 감광성 물질 및 마스크를 사용하여 수행할 수 있다.
이때, 트랜지스터가 액정 표시 장치에 적용되는 트랜지스터인 경우에는 구동 트랜지스터(Qd)의 제1 전극(124)과 일체로 연결되는 제1 커패시터 전극(128a)과 스위칭 트랜지스터(Qs)의 데이터선(171)도 본 공정에서 동시에 형성할 수 있다.
다음, 도 4를 참고하면, 상기 구동 전압선(172) 및 제1 전극(124)이 형성된 기판(110) 위에 무기 절연 물질을 적층하여 제1 절연층(111)을 형성하고, 그 위에 반도체(130)를 형성한다.
이때, 상기 무기 물질로는, 예를 들면, 산화 규소(SiOx), 질화 규소(SiNx), 산화 알루미늄(Al2O3), 산화 하프늄(HfO3), 산화 이트륨(Y2O3) 등을 사용할 수 있고, 적층은, 예를 들면, 화학 기상 증착(Chemical vapor deposition, CVD)법을 이용하여 수행할 수 있다.
또한, 반도체(130)의 형성은, 예를 들면, 산화 아연(ZnO), 아연-주석 산화물(ZTO), 아연-인듐 산화물(ZIO), 인듐 산화물(InO), 티타늄 산화물(TiO), 인듐-갈륨-아연 산화물(IGZO), 인듐-아연-주석 산화물(IZTO) 등의 반도체 물질을 사용하여 화학 기상 증착 등을 이용하여 적층한 다음, 마스크를 사용하여 패터닝하는 방법으로 수행할 수 있다.
이후, 도 5를 참고하면, 반도체(130)가 형성된 기판(110) 위에 무기 절연 물질을 적층하여 제2절연층(140)을 형성한다. 이때, 무기 절연 물질로는, 전술한 절연 물질을 이용할 수 있고, 적층은, 예를 들면, 화학 기상 증착(Chemical vapor deposition, CVD)법을 이용하여 수행할 수 있다.
다음, 도 6을 참고하면, 제1 절연층(111) 및 제2 절연층(140)을 식각하여 제1 접촉 구멍(163) 및 제2 접촉 구멍(165)을 형성하고, 제2 절연층(140)을 식각하여 제3 접촉 구멍(143) 및 제4 접촉 구멍(145)을 형성한 후, 소스 영역(133), 드레인 영역(135), 채널(131)을 형성할 수 있다.
이때, 제1 접촉 구멍 내지 제4 접촉 구멍(163, 165, 143, 145)은 동시에 형성할 수도 있고, 제1 절연층(111) 형성 후 제1접촉 구멍(163) 및 제2접촉 구멍(165)을 먼저 형성하고, 그 위에 제2 절연층(140)을 형성하고 제3접촉 구멍(143) 및 제4접촉 구멍(145)을 형성할 수도 있으며, 특별히 한정되는 것은 아니다. 또한, 제1 접촉 구멍 내지 제4 접촉 구멍(163, 165, 143, 145)의 형성은 습식 식각 및 건식 식각 중 적어도 하나의 방법으로 수행할 수 있다.
이때, 본 기재에서는 소스 영역(133) 및 드레인 영역(135)과의 연결을 위하여 제3접촉 구멍(143) 및 제4접촉 구멍(145) 만을 식각하면 되기 때문에 반도체(130)가 과도하게 식각되는 것을 방지할 수 있다. 따라서, 트랜지스터의 특성을 향상시킬 수 있다.
한편, 소스 영역(133), 드레인 영역(135), 채널(131)은 반도체(130)를 수소 가스 분위기에서 플라즈마 처리하여 반도체(130)에 제3접촉 구멍(143) 및 제4접촉 구멍(145)을 통해 수소를 확산시켜 도체화함으로써 드레인 영역(135) 및 소스 영역(133)을 형성하고, 제2 절연층(140)에 의해 차단되어 도체화되지 않은 영역은 채널(131)로 형성할 수 있다.
다음으로, 도 7을 참고하면, 상기 제2절연층(140) 위에 제2도전성 물질을 적층하고 패터닝하여 드레인 전극(155), 게이트 전극(151), 및 소스 전극(153)을 포함하는 전극층(150)을 형성한다.
여기서, 상기 제2도전성 물질로는, 예를 들면, 구리(Cu), 알루미늄(Al), 은(Ag), 몰리브덴(Mo), 크롬(Cr), 탄탈륨(Ta), 티타늄(Ti) 등의 금속이나 금속 합금을 사용할 수 있으나, 이에 한정되는 것은 아니다.
이때, 적층은, 예를 들면, 스퍼터링을 이용하여 수행할 수 있다. 또한, 패터닝은 적층된 제2도전성 물질 위에 감광성 물질을 적층하고 마스크를 사용하여 상기 제2도전성 물질을 습식 식각 또는 건식 식각하는 방법으로 수행될 수 있다.
이와 같이 같이 본 기재에 따른 트랜지스터 표시판의 제조 방법에 따르면, 드레인 전극(155), 게이트 전극(151), 및 소스 전극(153)을 한 번의 공정으로 동시에 형성할 수 있다.
이때, 트랜지스터가 액정 표시 장치의 구동 트랜지스터(Qd)인 경우에는 상기 게이트 전극(151)과 일체로 연결되는 제2커패시터 전극(128b)을 동시에 형성할 수 있다.
다음으로, 도 8을 참고하면, 상기 전극층(150)을 덮는 층간 절연층(160)과 보호막(180)을 화학 기상 증착 등의 방법을 이용하여 차례로 형성한다. 이때, 층간 절연층(160) 형성 물질로는, 예를 들면, 산화 규소(SiOx), 질화 규소(SiNx), 질산화 규소(SiON), 불산화 규소(SiOF) 등의 무기 절연 물질을 사용할 수 있고, 보호막(180) 형성 물질로는, 예를 들면, 아크릴계 수지(polyacrylates resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides rein), 불포화 폴리에스테르계 수지(unsaturated polyesters resin), 폴리페닐렌계 수지(poly phenylenethers resin), 폴리페닐렌설파이드계 수지(poly phenylenesulfides resin), 또는 벤조사이클로부텐(benzocyclobutene, BCB) 등의 유기 절연 물질을 사용할 수 있으나, 이에 한정되는 것은 아니다.
이후, 층간 절연층(160)과 보호막(180)을 식각하여 화소 접촉 구멍(181)을 형성하고, 화소 접촉 구멍(181) 위에 화소 전극(191)을 형성함으로써 도 2a와 같은 단면 구조를 갖는 트랜지스터 표시판을 제조할 수 있다.
본 기재에 따른 트랜지스터 표시판의 제조 방법은, 상기한 바와 같이, 드레인 전극(155), 게이트 전극(151), 및 소스 전극(153)을 동시에 형성하기 때문에, 드레인 전극(155) 및 소스 전극(153)을 게이트 전극(151)과 다른 층으로 형성하던 종래와 비교할 때, 대략 5000 옹스트롱 이상 두께의 추가적인 절연막 형성 공정 및 식각 공정을 생략할 수 있다.
따라서, 본 기재에 따른 트랜지스터 표시판의 제조 방법에 따르면, 제조 공정의 단순화가 가능하고, 필요한 마스크 수도 줄일 수 있기 때문에 생산성을 효과적으로 향상시킬 수 있다.
다음으로, 본 기재의 일 실시예에 따른 트랜지스터 표시판을 포함하는 표시 장치들에 대하여 도 9 내지 도 11을 참고하여 설명하기로 한다.
도 9는 본 기재의 일 실시예에 따른 표시 장치의 한 화소에 대한 등가 회로도이고, 도 10은 본 기재의 일 실시예에 따른 표시 장치의 단면도이다.
이때, 상기 표시 장치는 유기 발광 표시 장치이며, 전술한 실시예에 따른 트랜지스터 표시판을 포함할 수 있다. 따라서, 전술한 것과 동일한 구성 요소에 대한 동일한 설명은 생략한다.
도 1과 함께 도 9를 참고하면, 본 기재의 일 실시예에 따른 표시 장치에서 하나의 화소(PX)는 복수 개의 신호선(121, 171, 172)과 상기 복수 개의 신호선(121, 171, 172)에 연결되어 있는 복수 개의 트랜지스터(Qs, Qd), 유지 축전기(storage capacitor, Cst) 및 유기 발광 소자(Organic Light Emitting Diode, OLED)를 포함한다.
이때, 트랜지스터(Qs, Qd)는 스위칭 트랜지스터(switching transistor)(Qs), 및 구동 트랜지스터(driving transistor)(Qd)을 포함한다.
또한, 신호선(121, 171, 172)은 게이트 신호(Sn)를 전달하는 복수개의 게이트선(121), 데이터 신호(Dm)를 전달하는 복수개의 데이터선(171), 그리고 구동 전압(ELVDD)을 전달하는 복수개의 구동 전압선(172)을 포함한다.
게이선(121)은 제1 방향(D1)으로 뻗어 있으며, 서로가 거의 평행하고, 데이터선(171)은 제2방향(D2)로 뻗어 있으며, 서로가 거의 평행하다. 구동 전압선(172)은 제2방향(D2)으로 뻗어 있는 것으로 도시되어 있으나, 제1 방향(D1) 또는 제2방향(D2)으로 뻗어 있거나, 제1 방향(D1)으로 뻗어 있는 부분과 제2방향(D2)으로 뻗어 있는 부분을 포함하는 그물 형태를 가질 수도 있다.
도면에 표시되지 않았으나, 하나의 화소(PX)는 유기 발광 소자에 제공되는 전류를 보상하기 위해 부가적으로 박막 트랜지스터 및 축전기를 더 포함할 수도 있다.
스위칭 트랜지스터(Qs)는 제어 단자, 입력 단자 및 출력 단자를 포함한다. 이때, 제어 단자는 게이트 선(121)에 연결되어 있고, 입력 단자는 데이터 선(171)에 연결되어 있으며, 출력 단자는 구동 트랜지스터(Qd)에 연결되어 있다. 스위칭 트랜지스터(Qs)는 게이트선(121)에 인가되는 게이트 신호(Sn)에 응답하여 데이터선(171)에 인가되는 데이터 신호(Dm)를 구동 트랜지스터(Qd)에 전달한다.
그리고, 구동 트랜지스터(Qd) 또한 제어 단자, 입력 단자 및 출력 단자를 가진다. 이때, 구동 트랜지스터(Qd)의 제어 단자는 스위칭 트랜지스터(Qs)의 출력 단자로서 스위칭 트랜지스터(Qs)에 연결되어 있고, 입력 단자는 구동 전압선(172)에 연결되어 있으며, 출력 단자는 유기 발광 소자(OLED)에 연결되어 있다. 구동 트랜지스터(Qd)는 제어 단자와 출력 단자 사이에 걸리는 전압에 따라 그 크기가 달라지는 구동 전류(Id)를 흘린다.
다음으로, 유지 축전기(Cst)는 스토리지 커패시터(Cst)는 구동 트랜지스터(Qd)의 제어 단자와 출력 단자 사이에 연결되어 있다. 이 스토리지 커패시터(Cst)는 구동 트랜지스터(Qd)의 제어 단자에 인가되는 데이터 신호를 충전하고 스위칭 트랜지스터(Qs)가 턴 오프(turn off)된 뒤에도 이를 유지한다.
한편, 상기 유지 축전기(Cst)는 제1 커패시터 전극(128a) 및 제2커패시터 전극(128b)을 포함한다. 특히, 본 기재에서 제1 커패시터 전극(128a)은 제1 전극(124)와 동일한 층에 위치하며 일체로 연결되어 있다. 또한, 제2커패시터 전극(128b)은 게이트 전극(151)과 동일한 층에 위치하며 일체로 연결되어 있다.
한편, 유기 발광 소자(OLED)는 구동 트랜지스터(Qd)의 출력 단자에 연결되어 있는 애노드(anode), 공통 전압(ELVSS)에 연결되어 있는 캐소드(cathode)를 가진다. 유기 발광 소자(OLED)는 구동 트랜지스터(Qd)의 출력 전류(Id)에 따라 세기를 달리하여 발광함으로써 영상을 표시한다.
또한, 유기 발광 소자(OLED)는 적색, 녹색, 청색의 삼원색 등 기본색(primary color) 중 어느 하나 또는 하나 이상의 빛을 고유하게 내는 유기 물질을 포함할 수 있으며, 유기 발광 장치는 이들 색의 공간적인 합으로 원하는 영상을 표시한다.
다음으로, 스위칭 트랜지스터(Qs) 및 구동 트랜지스터(Qd)는 n 채널 전계 효과 트랜지스터(field effect transistor, FET) 또는 p 채널 전계 효과 트랜지스터일 수 있다. 그리고, 트랜지스터(Qs, Qd), 유지 축전기(Cst) 및 유기 발광 소자(OLED)의 연결 관계는 바뀔 수 있다.
한편, 도 9에 도시된 표시 장치의 단면 구조에 대하여 도 10을 참고하여 상세히 설명한다. 다만, 전술한 것과 동일한 구성 요소에 대한 설명은 생략한다.
도 10에 도시된 바와 같이, 보호막(180)과 화소 전극(191) 위에는 화소 정의막(360)이 위치한다. 이때, 화소 정의막(360)은 화소 전극(191)을 드러내는 개구부를 포함한다. 또한, 화소 정의막(360)은 폴리아크릴계(polyacrylics), 폴리이미드계(polyimides) 등의 수지, 실리카 계열의 무기물 등을 포함할 수 있다.
다음으로, 화소 정의막(360)의 개구부에는 화소 전극(191) 위로 발광층(370)이 위치하고, 발광층(370) 위에는 공통 전극(270)이 위치한다. 상기 화소 전극(191), 발광층(370) 및 공통 전극(270)은 함께 유기 발광 소자(OLED)를 구성한다. 이때, 화소 전극(191)은 유기 발광 다이오드(OLED)의 애노드(anode)일 수 있고, 공통 전극(270)은 유기 발광 다이오드(OLED)의 캐소드(cathode)일 수 있다.
한편, 발광층(370)에서 나오는 빛은 직접 또는 몇 번의 반사를 거친 후 기판(110)을 통과하여 기판(110)의 아래쪽으로 출광될 수도 있고 기판(110)을 통하지 않고 기판(110)의 위쪽 방향으로 출광될 수도 있다.
또한, 도시하지는 않았으나, 공통 전극(270)의 위에는 유기 발광 소자(OLED)를 보호하는 봉지 층(encapsulation layer)가 위치할 수 있다.
다음으로, 도 11은 본 기재의 일 실시예에 따른 트랜지스터 표시판을 포함하는 표시 장치의 단면도이다.
본 실시예에 따른 표시 장치는 액정 표시 장치이며, 전술한 실시예에 따른 트랜지스터 표시판을 포함할 수 있다. 여기서, 전술한 것과 동일한 구성 요소에 대한 설명은 생략한다.
도 11에 도시된 바와 같이, 화소 전극(191) 위에는 액정(31)을 포함하는 액정층(3)이 위치한다.
또한, 액정층(3) 위에는 기판(110)과 함께 액정층(3)을 밀봉하는 절연층(210)이 위치한다. 절연층(210)은 기판 형태일 수 있다.
절연층(210)의 아래 또는 위에는 화소 전극(191)과 함께 액정층(3)에 전계를 생성하여 액정(31)의 배열 방향을 제어할 수 있는 대향 전극(280)이 위치할 수 있다. 이와 달리 대향 전극(280)은 기판(110)과 액정층(3) 사이에 위치할 수도 있다. 대향 전극(280)은 ITO, IZO 등과 같이 투명한 도전 물질을 포함할 수 있다. 대향 전극(280)에는, 예를 들면, 공통 전압이 인가될 수 있다.
다음으로, 액정층(3)과 절연층(210) 사이와 액정층(3)과 화소 전극(191) 사이에는 배향막(11, 21)이 각각 위치할 수 있다. 이때, 배향막(11, 21)은 액정층(3)에 전계가 생성되지 않았을 때 액정(31)의 초기 배향을 제어한다. 또한, 배향막(11, 21)은 액정층(3)과 인접할 수 있다.
본 실시예에 따른 표시 장치는 수광형 표시 장치로서 빛을 공급하는 백라이트를 더 포함할 수 있다. 백라이트는 기판(110)의 아래에 위치할 수 있다.
이 밖에도 본 기재의 일 실시예에 따른 트랜지스터 표시판은 다양한 표시 장치에 포함될 수 있다.
이상과 같이, 본 기재는 한정된 실시예와 도면을 통하여 설명되었으나, 본 기재는 이에 한정되는 것은 아니며, 본 기재가 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 본 기재의 기술 사상과 아래에 기재된 특허청구범위의 균등범위 내에서 다양한 수정 및 변형이 가능하다.
110: 기판
111: 제1 절연층
124: 제1 전극
151: 게이트 전극
155: 드레인 전극
153: 소스 전극
150: 전극층
130: 반도체
133: 소스 영역
135: 드레인 영역
160: 제2절연층
143, 145, 163, 165: 접촉 구멍
160: 층간 절연막
180: 보호막

Claims (26)

  1. 기판 위에 위치하는 구동 전압선 및 제1 전극;
    상기 제1 전극과 중첩하는 반도체; 그리고
    상기 반도체와 중첩하고, 드레인 전극, 게이트 전극, 및 소스 전극을 포함하는 전극층;
    을 포함하고,
    상기 반도체는 소스 영역, 드레인 영역 및 채널 영역을 포함하고, 상기 소스 영역, 상기 드레인 영역 및 상기 채널 영역은 상기 제1 전극과 상기 기판에 수직한 방향으로 중첩하고,
    상기 제1 전극 및 상기 반도체는,
    상기 소스 전극을 통해 연결되고,
    상기 제1 전극은 상기 기판과 상기 반도체 사이에 위치하고,
    상기 드레인 영역 및 상기 구동 전압선은,
    상기 드레인 전극을 통해 연결되는 표시 장치.
  2. 삭제
  3. 제1 항에 있어서,
    상기 소스 영역 및 상기 제1 전극은,
    상기 소스 전극을 통해 연결되는 표시 장치.
  4. 제1 항에 있어서,
    상기 드레인 전극, 상기 게이트 전극, 및 상기 소스 전극은 동일한 공정으로 형성되며 동일한 층에 위치하는 표시 장치.
  5. 제1 항에 있어서,
    상기 제1 전극 및 상기 구동 전압선은 동일한 공정으로 형성되며 동일한 층에 위치하는 표시 장치.
  6. 제1 항에 있어서,
    상기 드레인 전극, 게이트 전극, 및 소스 전극은 동일한 물질을 포함하는 표시 장치.
  7. 제1 항에 있어서,
    상기 구동 전압선과 상기 제1 전극은 동일한 물질을 포함하는 표시 장치.
  8. 제1 항에 있어서,
    상기 반도체는 아연(Zn), 인듐(In), 갈륨(Ga), 주석(Sn), 티타늄(Ti) 등의 금속의 산화물, 아연(Zn), 인듐(In), 갈륨(Ga), 주석(Sn), 티타늄(Ti) 등의 금속과 이들의 산화물의 조합 중 하나 이상을 포함하는 표시 장치.
  9. 제1 항에 있어서,
    상기 반도체는 산화 아연(ZnO), 아연-주석 산화물(ZTO), 아연-인듐 산화물(ZIO), 인듐 산화물(InO), 티타늄 산화물(TiO), 인듐-갈륨-아연 산화물(IGZO), 인듐-아연-주석 산화물(IZTO) 중 하나 이상을 포함하는 표시 장치.
  10. 제1 항에 있어서,
    상기 구동 전압선 및 상기 제1 전극을 덮는 제1 절연층, 그리고
    상기 반도체를 덮는 제2 절연층을 더 포함하고,
    상기 제1 절연층 및 상기 제2 절연층은,
    상기 제1 전극 및 상기 소스 전극을 연결하는 제1 접촉 구멍, 그리고
    상기 구동 전압선 및 상기 드레인 전극을 연결하는 제2 접촉 구멍을 포함하고,
    상기 제2 절연층은,
    상기 소스 영역 및 상기 소스 전극을 연결하는 제3 접촉 구멍, 그리고
    상기 드레인 영역 및 상기 드레인 전극을 연결하는 제4 접촉 구멍
    을 포함하는 표시 장치.
  11. 제10 항에 있어서,
    상기 제1 절연층은 이중층인 표시 장치.
  12. 제11 항에 있어서,
    상기 제1 절연층은 하부층 및 상부층을 포함하고,
    상기 하부층은 SiNx를 포함하고 상기 상부층은 SiOx를 포함하는 표시 장치.
  13. 제10 항에 있어서,
    상기 제2 절연층은 실리콘 산화물 층을 포함하는 표시 장치.
  14. 제10항에 있어서,
    상기 제2 절연층은 상기 반도체와 상기 게이트 전극 사이에 위치하고,
    상기 반도체와 상기 게이트 전극 사이에 위치하는 제2 절연층은 접촉 구멍을 포함하지 않는 표시 장치.
  15. 제10 항에 있어서,
    상기 전극층 위에 위치하는 화소 전극을 더 포함하고,
    상기 화소 전극 및 상기 제1 전극은 각각 상기 소스 전극을 통해 상기 반도체와 연결되고,
    상기 드레인 전극, 게이트 전극, 및 소스 전극은 동일층에 위치하는 표시 장치.
  16. 제15 항에 있어서,
    상기 기판 위에 위치하는 제1 커패시터 전극, 및
    상기 제1 커패시터 전극 위에 위치하는 제2 커패시터 전극을 포함하고,
    상기 제1 커패시터 전극은 상기 반도체와 중첩하고,
    상기 제2 커패시터 전극은 상기 전극층과 중첩하는 표시 장치.
  17. 제16 항에 있어서,
    상기 제1 커패시터 전극은 상기 게이트 전극과 일체로 연결되고,
    상기 제2 커패시터 전극은 상기 화소 전극과 일체로 연결되는 표시 장치.
  18. 제17 항에 있어서,
    상기 드레인 영역 및 상기 구동 전압선은, 상기 드레인 전극을 통해 연결되고,
    상기 소스 영역 및 상기 제1 전극은, 상기 소스 전극을 통해 연결되고,
    상기 제1 전극 및 상기 구동 전압선은 동일 층에 위치하는 표시 장치.
  19. 제1 항에 있어서,
    상기 전극층과 동일 층에 위치하는 게이트 선을 더 포함하고,
    상기 게이트 선은 상기 제1 전극과 상기 기판에 수직한 방향으로 부분적으로 중첩하는 표시 장치.
  20. 기판에 위치하는 데이터선;
    상기 기판에 위치하는 반도체;
    상기 반도체와 중첩하고, 드레인 전극, 게이트 전극, 및 소스 전극을 포함하는 전극층을 포함하고,
    상기 반도체는 소스 영역, 드레인 영역 및 채널 영역을 포함하고,
    상기 드레인 영역과 상기 데이터선은 상기 드레인 전극을 통해 연결되고,
    상기 드레인 전극, 상기 게이트 전극, 및 상기 소스 전극은 동일한 층에 위치하는 표시 장치.
  21. 제20 항에 있어서,
    상기 데이터선과 상기 반도체 사이에 위치하는 제1 절연층;
    상기 반도체와 상기 전극층 사이에 위치하는 제2 절연층을 더 포함하는 표시 장치.
  22. 제20 항에 있어서,
    상기 데이터선과 동시에 형성되는 제1 전극을 더 포함하고,
    상기 반도체의 일부 영역은 상기 기판에 수직인 방향으로 상기 제1 전극과 중첩하지 않는 표시 장치.
  23. 기판에 위치하는 제1 전극;
    상기 기판에 위치하는 구동 전압선;
    상기 제1 전극에 위치하는 제1 절연층;
    상기 제1 절연층에 위치하고 산화물 활성층을 포함하는 활성층;
    상기 활성층에 위치하는 제2 절연층;
    상기 제2 절연층 위에 위치하는 게이트 전극, 드레인 전극 및 소스 전극;
    상기 게이트 전극, 드레인 전극 및 소스 전극 위에 위치하는 절연층;
    상기 절연층 위에 위치하는 화소 전극을 포함하고,
    상기 게이트 전극, 상기 드레인 전극 및 상기 소스 전극은 동일한 재료로 형성되고 동일 층에 위치하며,
    상기 제1 전극 및 구동 전압선은 동일한 재료로 형성되고 동일 층에 위치하며,
    상기 제1 전극은 상기 드레인 전극에 연결되고,
    상기 화소 전극은 상기 드레인 전극에 연결되고,
    상기 드레인 전극과 상기 소스 전극 사이에 위치하는 게이트 전극은 평면도상에서 상기 제1 전극과 중첩하는 표시 장치.
  24. 기판을 준비하는 단계;
    상기 기판 상에 제1 도전 물질을 증착하는 단계;
    상기 제1 도전 물질을 패터닝하여 구동 전압선과 제1 전극을 동시에 형성하는 단계;
    상기 구동 전압선 및 상기 제1 전극이 형성된 기판 상에 제1 절연층을 형성하는 단계;
    상기 제1 절연층 상에 반도체를 형성하는 단계;
    상기 반도체가 형성된 기판 상에 제2 절연 층을 형성하는 단계;
    상기 제1 절연층 및 상기 제2 절연 층을 식각하여 상기 제1 전극을 노출하는 제1 접촉 구멍 및 상기 구동 전압선을 노출하는 제2 접촉 구멍을 형성하는 단계;
    상기 제2 절연층을 식각하여 상기 반도체를 노출시키는 제3 접촉 구멍 및 제4 접촉 구멍을 형성하는 단계;
    상기 제2 절연층이 형성된 기판 상에 제2 도전 물질을 증착하는 단계;
    상기 제2 도전 물질을 패터닝하여 드레인 전극, 게이트 전극 및 소스 전극을 동시에 형성하는 단계;를 포함하는 표시 장치의 제조 방법.
  25. 제24 항에 있어서,
    상기 제1 전극은 상기 제1 접촉 구멍에서 상기 소스 전극과 접촉하고,
    상기 구동 전압선은 상기 제2 접촉 구멍에서 상기 드레인 전극과 접촉하는 표시 장치의 제조 방법.
  26. 제24 항에 있어서,
    상기 반도체는 소스 영역, 드레인 영역 및 채널 영역을 포함하고,
    상기 소스 영역은 상기 제3 접촉 구멍에서 상기 소스 전극과 접촉하고,
    상기 드레인 영역은 상기 제4 접촉 구멍에서 상기 드레인 전극과 접촉하는 표시 장치의 제조 방법.
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