KR20140078190A - 트렌지스터 및 그 제조방법 - Google Patents

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KR20140078190A
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electrode
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gate insulating
forming
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유민기
박상희
황치선
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한국전자통신연구원
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Abstract

본 발명의 실시예에 따른 트렌지스터는 기판 상의 하부 게이트 전극, 상기 기판 상에서 상기 하부 게이트 전극의 전어도 일부를 덮는 하부 게이트 절연막, 상기 하부 게이트 절연막 상에 배치되고, 소스 영역, 채널 영역 및 드레인 영역을 가지는 반도체층, 상기 반도체층 상에서 상기 하부 게이트 전극과 대응되는 위치에 배치된 상부 게이트 전극, 상기 반도체층 상의 상부 게이트 절연막, 그리고 상기 상부 게이트 절연막 상에 배치된 상부 게이트 전극 및 상부 전극을 포함하되, 상기 채널 영역은 상기 하부 게이트 전극 및 상기 상부 게이트 전극과 대응되는 위치에 배치되고, 상기 상부 전극은 상기 소스 영역과 연결된 제1 상부 전극 및 상기 드레인 영역과 연결된 제2 상부 전극을 포함할 수 있다.

Description

트렌지스터 및 그 제조방법{Transistor and method of manufacturing the same}
본 발명은 트렌지스터에 관한 것으로, 보다 구체적으로는 산화물 박막 트렌지스터에 관한 것이다.
트랜지스터는 다양한 전자 기기 분야에서 여러가지 목적으로 널리 사용되고 있다. 예컨대, 트랜지스터는 스위칭소자(switching device), 구동소자(driving device) 및 광감지소자(photo sensing device) 등으로 사용되고, 그 밖에도 다양한 전자 회로의 구성요소로 사용될 수 있다.
디스플레이의 활용도가 다양해짐에 따라, 고성능의 디스플레이가 스마트폰, 노트북, 그리고 태플릿 컴퓨터에 적용되고 있다. 트렌지스터는 반도체층의 물질 및 구성 등에 따라 다른 특성을 가질 수 있다. 산화물 반도체 트렌지스터는 전자이동도가 높아 디스플레이 구동회로 집적에 유리하고, 고속 구동 회로 구현이 가능하며, 저온 진공 공정에서 제조 가능한 특징을 가지고 있다. 산화물 반도체 트렌지스터는 차세대 디스플레이 소자로서 주목받고 있다.
본 발명의 해결하고자 하는 기술적 과제는 신뢰성이 향상된 트렌지스터 및 그 제조방법을 제공하는 것이다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명은 트렌지스터 및 그 제조방법에 관한 것이다. 일 실시예에 따르면, 트렌지스터는 기판 상의 하부 게이트 전극, 상기 기판 상에서 상기 하부 게이트 전극을 덮는 하부 게이트 절연막, 상기 하부 게이트 절연막 상에 제공되고, 소스 영역, 채널 영역 및 드레인 영역을 가지는 반도체층, 상기 하부 게이트 전극과 대응되는 위치에 배치된 상부 게이트 전극, 상기 반도체층 및 상기 상부 게이트 전극 사이에 개재된 상부 게이트 절연막, 상기 상부 게이트 절연막 상에 배치되어, 상기 상부 게이트 전극과 공면을 가지는 상부 전극, 그리고 상기 상부 게이트 전극 및 상기 상부 전극을 덮는 상부 보호막을 포함하되, 상기 상부 전극은 상기 소스 영역과 연결된 제1 상부 전극 및 상기 드레인 영역과 연결된 제2 상부 전극을 포함할 수 있다.
일 실시예에 따르면, 상기 상부 보호막 상에 배치되며, 상기 상부 보호막을 관통하여 상기 제2 상부 전극과 연결된 화소전극을 더 포함하되, 상기 화소전극은 상기 드레인 영역과 전기적으로 연결될 수 있다.
일 실시예에 따르면, 상기 반도체층 상에 배치되어, 상기 반도체층의 상면을 덮는 하부 보호막을 더 포함할 수 있다.
일 실시예에 따르면, 상기 상부 게이트 전극은 상기 상부 게이트 절연막 및 상기 하부 게이트 절연막을 관통하여 상기 하부 게이트 전극과 연결될 수 있다.
일 실시예에 따르면, 상기 반도체층은 1017/cm3 내지 1019/cm3의 전자밀도를 가지고, 아연(Zn), 인듐(In), 주석(Sn), 티타늄(Ti), 및 갈륨(Ga) 중에서 적어도 하나를 포함할 수 있다.
일 실시예에 따르면, 상기 채널 영역은 상기 상부 게이트 전극 및 상기 하부 게이트 전극과 대응되는 위치에 배치될 수 있다.
일 실시예에 따르면, 상기 소스 영역 및 상기 드레인 영역은 서로 이격되며, 상기 채널 영역은 상기 소스 영역 및 상기 드레인 영역 사이에 개재될 수 있다.
본 발명의 트렌지스터 제조방법은 기판 상에 하부 게이트 전극을 형성하는 것, 상기 하부 게이트 전극을 덮는 하부 게이트 절연막을 형성하는 것, 상기 하부 게이트 절연막의 일부를 덮으며, 소스 영역, 채널 영역 및 드레인 영역을 가지는 반도체층을 형성하는 것, 상기 하부 게이트 절연막 상에서 상기 반도체층을 덮는 상부 게이트 절연막을 형성하는 것, 상기 하부 게이트 전극과 연결되는 상부 게이트 전극을 형성하는 것, 그리고 상기 상부 게이트 절연막 상에 상부 전극을 형성하는 것을 포함할 수 있다.
일 실시예에 따르면, 상기 상부 게이트 절연막을 형성하는 것은, 상기 상부 게이트 절연막의 일부를 제거하여 상기 하부 게이트 전극을 노출시키는 제1 콘택홀, 상기 소스 영역을 노출시키는 제2 콘택홀, 및 상기 드레인 영역을 노출시키는 제3 콘택홀을 형성하는 것을 포함할 수 있다.
일 실시예에 따르면, 상기 제1 콘택홀을 형성하는 것은 상기 하부 게이트 절연막의 일부를 더 제거하는 것을 포함할 수 있다.
일 실시예에 따르면, 상기 상부 게이트 전극을 형성하는 것은 상기 제1 콘택홀을 도전물질로 채워 상기 상부 게이트 전극을 상기 하부 게이트 전극과 연결시키는 것을 포함할 수 있다.
일 실시예에 따르면, 상기 상부 게이트 절연막을 덮는 상부 보호층을 형성하는 것, 상기 상부 보호층을 패터닝하여 상기 제2 상부 전극을 노출시키는 제4 콘택홀을 형성하는 것, 및 상기 상부 보호층 상에 상기 제4 콘택홀을 통하여 상기 제2 상부 전극과 연결되는 화소전극을 형성하는 것을 더 포함할 수 있다.
일 실시예에 따르면, 상기 상부 전극을 형성하는 것은 상기 제2 콘택홀을 통하여 상기 소스 영역과 연결되는 제1 상부 전극을 형성하는 것, 및 상기 제3 콘택홀을 통하여 상기 드레인 영역과 연결되는 제2 상부 전극을 형성하는 것을 포함할 수 있다.
일 실시예에 따르면, 상기 반도체층을 덮는 하부 보호층을 형성하는 것을 더 포함할 수 있다.
일 실시예에 따르면, 상기 상부 게이트 전극 및 상기 상부 전극은 동시에 형성될 수 있다.
본 발명에 따른 트렌지스터는 상부 게이트 전극 및 하부 게이트 전극을 포함하여 단일 게이트 전극을 가지는 트렌지스터보다 채널 영역에 흐르는 전류의 양이 증가될 수 있다. 반도체층이 높은 전자밀도를 가짐에 따라, 높은 전자이동도를 가지는 채널이 구현될 수 있다. 또한, 소스 영역 및 드레인 영역은 별도의 불순물 도핑 및/또는 플라즈마 처리 없이 형성될 수 있다. 트렌지스터는 상부 게이트 전극 및 하부 게이트 전극을 포함하여 채널 영역에서 누설전류의 발생이 방지될 수 있다. 이에 따라, 트렌지스터는 높은 신뢰도를 가지는 스위칭 소자로 기능할 수 있다.
본 발명의 보다 완전한 이해와 도움을 위해, 참조가 아래의 설명에 첨부도면과 함께 주어져 있고 참조번호가 아래에 나타나 있다.
도 1은 본 발명의 일 실시예에 따른 트렌지스터를 도시한 평면도이다.
도 2는 도 1의 A-A'을 따라 나타낸 단면도이다.
도 3은 도 1의 B-B'을 따라 나타낸 단면도이다.
도 4 내지 15는 본 발명의 일 실시예에 따른 트렌지스터의 제조방법을 나타낸다.
도 16은 상부 전극이 생략된 트렌지스터의 게이트 전압에 따른 드레인 전류를 나타낸 그래프이다.
도 17은 본 발명에 따른 트렌지스터의 게이트 전압에 따른 드레인 전류를 나타낸 그래프이다.
본 발명의 구성 및 효과를 충분히 이해하기 위하여, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다. 그러나 본 발명은, 이하에서 개시되는 실시예들에 한정되는 것이 아니라, 여러가지 형태로 구현될 수 있고 다양한 변경을 가할 수 있다. 단지, 본 실시예들의 설명을 통해 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야의 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위하여 제공되는 것이다. 당해 기술분야에서 통상의 기술을 가진 자는 본 발명의 개념이 어떤 적합한 환경에서 수행될 수 있다는 것을 이해할 것이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 ‘포함한다(comprises)’ 및/또는 ‘포함하는(comprising)’은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
본 명세서에서 어떤 막(또는 층)이 다른 막(또는 층) 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막(또는 층) 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막(또는 층)이 개재될 수도 있다.
본 명세서의 다양한 실시예들에서 제1, 제2, 제3 등의 용어가 다양한 영역, 막들(또는 층들) 등을 기술하기 위해서 사용되었지만, 이들 영역, 막들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 소정 영역 또는 막(또는 층)을 다른 영역 또는 막(또는 층)과 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시예에의 제1막질로 언급된 막질이 다른 실시예에서는 제2막질로 언급될 수도 있다. 여기에 설명되고 예시되는 각 실시예는 그것의 상보적인 실시예도 포함한다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다
본 발명의 실시예들에서 사용되는 용어들은 다르게 정의되지 않는 한, 해당 기술 분야에서 통상의 지식을 가진 자에게 통상적으로 알려진 의미로 해석될 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명에 따른 트렌지스터를 설명한다.
도 1은 본 발명의 일 실시예에 따른 트렌지스터를 도시한 평면도이다. 도 2는 도 1의 A-A'을 따라 자른 단면도이다. 도 3은 도 1의 B-B'을 따라 자른 단면도이다.
도 1 내지 3을 참조하면, 트렌지스터(1)는 기판(100) 상의 하부 게이트 전극(BG), 하부 게이트 절연막(200), 반도체층(300), 하부 보호층(400), 상부 게이트 절연막(500), 상부 게이트 전극(TG), 상부 전극(600), 상부 보호층(700), 및 화소 전극(800)을 포함할 수 있다.
하부 게이트 전극(BG)이 기판(100) 상에 형성될 수 있다. 기판(100)은 유리 또는 플라스틱을 포함할 수 있다. 하부 게이트 전극(BG)은 도전성 물질을 포함할 수 있다. 배선(L)이 기판(100) 상에 더 제공될 수 있다. 배선(L)은 기판(100) 상에서 일 방향으로 연장된 직선 형태를 가지며, 상기 일 방향과 다른 방향으로 배치된 하부 게이트 전극(BG)과 연결될 수 있다. 배선(L)은 하부 게이트 전극(BG)과 동일한 물질을 포함할 수 있다.
하부 게이트 절연막(200)은 하부 게이트 전극(BG) 및 반도체층(300) 사이에 개재될 수 있다. 하부 게이트 절연막(200)은 하부 게이트 전극(BG)을 덮을 수 있다.
반도체층(300)이 하부 게이트 절연막(200) 상에 배치되어, 하부 게이트 전극(BG)의 적어도 일부를 덮을 수 있다. 반도체층(300)은 서로 이격된 소스 영역(S)과 드레인 영역(D), 그리고 소스 영역(S)과 드레인 영역(D) 사이의 채널 영역(C)을 포함할 수 있다. 소스 영역(S), 채널 영역(C), 드레인 영역(D)은 서로 오버랩되지 않아 트렌지스터(1) 구동 시 기생 캐패시터가 발생하지 않을 수 있다. 채널 영역(C)은 하부 게이트 전극(BG) 및 상부 게이트 전극(TG)에 대응하는 위치에 제공될 수 있다. 채널 영역(C)은 상부 게이트 전극(TG) 및 하부 게이트 전극(BG)에 의하여 제어될 수 있다. 반도체층(300)은 아연(Zn), 인듐(In), 주석(Sn), 티타늄(Ti), 및 갈륨(Ga) 중에서 적어도 하나를 포함하는 산화물 반도체를 포함할 수 있다. 반도체층(300)은 대략 1017/cm3 내지 1019/cm3의 전자밀도를 가질 수 있다. 반도체층(300)이 높은 전자밀도를 가짐에 따라, 높은 전자이동도를 가지는 채널이 구현될 수 있다.
하부 보호층(400)이 반도체층(300) 상에 제공되어 반도체층(300)의 상면을 덮을 수 있다. 다른 예로, 하부 보호층(400)은 생략될 수 있다.
상부 게이트 절연막(500)은 상부 게이트 전극(TG) 및 하부 보호층(400) 사이에 개재될 수 있다. 상부 게이트 절연막(500)이 반도체층(300) 상에 배치되어, 반도체층(300) 또는 하부 보호층(400)을 덮을 수 있다.
상부 게이트 전극(TG)이 상부 게이트 절연막(500) 상에 배치되어, 상부 게이트 절연막(500)의 일부를 덮을 수 있다. 상부 게이트 전극(TG)은 하부 게이트 전극(BG)과 대응되는 위치에 제공될 수 있다. 상부 게이트 전극(TG)은 하부 게이트 전극(BG)과 대응되는 형상의 단면을 가질 수 있다. 상부 게이트 전극(TG)은 제1 콘택홀(H1)에 의하여 하부 게이트 전극(BG)과 연결될 수 있다. 제1 콘택홀(H1)이 상부 게이트 절연막(500) 및 하부 게이트 절연막(200)을 관통하며 제공될 수 있다.
상부 전극(600)이 상부 게이트 절연막(500) 상에 배치되어, 상부 게이트 절연막(500)의 일부 또는 전부를 덮을 수 있다. 상부 전극(600)은 상부 게이트 전극(TG)과 공면(500c) 상에 배치될 수 있다. 상부 전극(600)은 제1 상부 전극(610) 및 제2 상부 전극(620)을 포함할 수 있다. 제1 상부 전극(610)은 상부 게이트 절연막(500)을 관통하는 제2 콘택홀(H2)에 의하여 반도체층(300)의 소스 영역(S)과 연결될 수 있다. 제2 상부 전극(620)은 상부 게이트 절연막(500)을 관통하는 제3 콘택홀(H3)에 의하여 반도체층(300)의 드레인 영역(D)과 연결될 수 있다.
상부 보호층(700)이 상부 게이트 절연막(500) 상에 배치되어, 상부 게이트 전극(TG)을 덮을 수 있다. 상부 보호층(700)은 상부 보호층(700)을 관통하는 제4 콘택홀(H4)을 포함할 수 있다.
화소 전극(800)이 상부 보호층(700) 상에 제공되어, 상부 보호층(700)의 일부를 덮을 수 있다. 화소 전극(800)은 상부 보호층(700)을 관통하여 상부 전극(600)과 접촉할 수 있다. 화소 전극(800)은 상부 전극(600)을 통하여 반도체층(300)의 드레인 영역(D)과 전기적으로 연결될 수 있다.
도 4 내지 도 14는 본 발명의 일 실시예에 따른 트렌지스터의 제조방법을 나타낸다. 도 10은 도 9의 A-A'을 따라 자른 단면도이다. 도 11은 도 10의 B-B'을 따라 자른 단면도이다. 도 13은 도 12의 A-A'을 따라 자른 단면도이다. 도 14는 도 12의 B-B'을 따라 자른 단면도이다. 이하, 도 1을 참조하여 중복되는 내용은 생략한다.
도 4를 참조하면, 하부 게이트 전극(BG)이 기판(100) 상에 형성될 수 있다. 기판(100)은 유리 또는 플라스틱 기판(100)일 수 있다. 하부 게이트 전극(BG)은 패터닝에 의하여 기판(100)의 일부를 덮도록 형성될 수 있다. 하부 게이트 전극(BG)을 트렌지스터(1) 외부와 전기적으로 연결시키는 배선(L)이 동시에 형성될 수 있다. 배선(L)은 일 방향으로 연장된 직선형태를 가지도록 패터닝되고, 하부 게이트 전극(BG)은 상기 일 방향과 다른 타 방향을 향하여 배치되도록 형성될 수 있다.
도 5를 참조하면, 하부 게이트 절연막(200)이 하부 게이트 전극(BG)을 덮도록 기판(100) 상에 형성될 수 있다.
도 6을 참조하면, 반도체층(300)이 하부 게이트 전극(BG)의 일부를 덮도록 형성될 수 있다. 예를 들어, 도 1의 예로써 설명한 산화물 반도체가 하부 게이트 절연막(200) 상에 증착될 수 있다. 반도체층(300)은 대략 1017/cm3 내지 1019/cm3의 전자밀도를 가지도록 형성될 수 있다. 반도체층(300)이 높은 전자밀도를 가지는 물질로부터 형성됨에 따라, 소스 영역(S) 및 드레인 영역(D)의 형성을 위하여 반도체층(300)을 별도로 도핑시키거나 플라즈마 처리하는 공정이 생략될 수 있다. 소스 영역(S) 및 드레인 영역(D)은 서로 이격되며 마주하도록 형성될 수 있다. 채널 영역(C)은 소스 영역(S) 및 드레인 영역(D)의 사이에 개재되며, 상기 하부 게이트 전극(BG)에 대응되는 위치에 제공될 수 있다. 하부 보호층(400)이 반도체층(300)을 덮도록 형성될 수 있다. 하부 보호층(400)은 플라즈마 및/또는 화학물질(예를 들어, 산이나 염기)에 의한 반도체층(300)의 손상을 방지할 수 있다. 다른 예로, 하부 보호층(400)의 형성은 생략될 수 있다.
도 7을 참조하면, 반도체층(300) 및 하부 보호층(400)이 패터닝될 수 있다. 패터닝에 의하여 반도체층(300) 및 하부 보호층(400)이 직사각형 형상의 평면을 가질 수 있다. 반도체층(300) 및 하부 보호층(400)의 직사각형 형상은 상부 게이트 전극(TG)이 연장된 방향과 직교하는 방향으로 연장된 장축을 가지도록 형성될 수 있다.
패터닝에 의하여 반도체층(300) 및 하부 보호층(400)이 상부 게이트 전극(TG) 연장된 방향과 직교하는 방향으로 연장된 장축을 가지는 직사각형 형상의 평면을 가질 수 있다.
도 8을 참조하면, 상부 게이트 절연막(500)이 반도체층(300) 상에 형성될 수 있다. 상부 게이트 절연막(500)은 하부 보호층(400)을 덮을 수 있다.
도 9 내지 11을 참조하면, 상부 게이트 절연막(500)을 패터닝하여 제1 콘택홀(H1), 제2 콘택홀(H2), 및 제3 콘택홀(H3)이 형성될 수 있다. 예컨대, 상부 게이트 절연막(500) 및 하부 게이트 절연막(200)을 패터닝하여, 제1 콘택홀(H1)이 하부 게이트 전극(BG)의 일부를 노출시키도록 형성될 있다. 패터닝에 의하여 상부 게이트 절연막(500)의 일부 및 하부 보호층(400)의 일부가 제거되어, 제2 콘택홀(H2) 및 제3 콘택홀(H3)이 형성될 수 있다. 제2 콘택홀(H2)은 반도체층(300)의 소스 영역(S)의 일부를 노출시킬 수 있다. 제3 콘택홀(H3)은 반도체층(300)의 드레인 영역(D)의 일부를 노출시킬 수 있다.
도 12 내지 14를 참조하면, 상부 전극(600) 및 상부 게이트 전극(TG)이 상부 게이트 절연막(500) 상에서 동시에 형성될 수 있다. 예컨대, 도전물질이 상부 게이트 절연막(500) 상에 도포되고, 패터닝되어 제1 상부 전극(610), 제2 상부 전극(620), 및 상부 게이트 전극(TG)이 형성될 수 있다. 제1 콘택홀(H1), 제2 콘택홀(H2), 및 제3 콘택홀(H3)이 상기 도전물질로 충진될 수 있다. 상부 게이트 전극(TG)은 제1 콘택홀(H1)을 통하여 하부 게이트 전극(BG)과 연결되도록 형성될 수 있다. 제1 상부 전극(610)은 제2 콘택홀(H2)을 통하여 소스 영역(S)과 연결되도록 형성될 수 있다. 제2 상부 전극(620)은 및 제3 콘택홀(H3)을 통하여 드레인 영역(D)과 연결되도록 형성될 수 있다. 상부 게이트 전극(TG)은 하부 게이트 전극(BG)과 대응되는 위치에 형성되며, 대응되는 형상의 단면을 가지도록 형성될 수 있다.
도 15를 참조하면, 상부 보호층(700)이 상부 게이트 전극(TG) 상에서 상부 전극(600) 및 상부 게이트 전극(TG)을 덮도록 형성될 수 있다. 패터닝에 의하여 상부 보호층(700)의 일부가 제거될 수 있다. 제4 콘택홀(H4)이 제2 상부 전극(620)을 노출시키도록 형성될 수 있다.
도 1 내지 3을 다시 참조하면, 화소 전극(800)이 보호층 상에서 제2 상부 전극(620)과 연결되도록 형성될 수 있다. 이 때, 제4 콘택홀(H4)이 채워질 수 있다. 화소 전극(800)은 도전물질로부터 형성되며, 드레인 영역(D)과 전기적으로 연결될 수 있다. 이에 따라, 본 발명의 트렌지스터(1)의 제조가 완성될 수 있다.
본 발명에 따른 트렌지스터(1) 제조방법에 따르면, 소스 영역(S), 채널 영역(C), 및 드레인 영역(D)을 가지는 반도체층(300)이 자기정렬에 의하여 형성될 수 있다. 소스 영역(S) 및 드레인 영역(D)이 도핑에 의하여 형성되는 경우, 도핑된 소스 영역(S) 및 드레인 영역(D)의 전기저항이 높아질 수 있다. 또한, 도핑된 불순물이 채널 영역(C)으로 확산하여 트렌지스터(1)가 불균일한 특성을 나타낼 수 있다. 본 발명에 따른 높은 전자밀도를 가지는 산화물 반도체로 반도체층(300)을 형성함으로써, 대응되는 위치에 상부 게이트 전극(TG) 및 하부 게이트 전극(BG)을 제공하는 것만으로도 채널 영역(C)이 형성될 수 있다. 이에 따라, 트렌지스터(1) 제조공정에서 소스 영역(S) 및 드레인 영역(D) 형성을 위한 불순물 도핑공정, 활성화 공정, 및/또는 플라즈마 처리 공정이 생략될 수 있다. 본 실시예에 따라 제조된 트렌지스터(1)는 도핑된 소스 영역(S) 및 드레인 영역(D)을 가지는 트렌지스터(1)보다 향상된 신뢰도를 가질 수 있다. 또한, 상부 전극(600) 및 상부 게이트 전극(TG)을 동시에 형성함으로써, 트렌지스터(1)가 용이하게 제조될 수 있다.
이하, 본 발명에 따른 트렌지스터의 특성평가 결과를 설명하도록 한다. 도 1 내지 3을 참조하여 중복되는 내용은 생략한다.
도 16은 상부 전극(600)이 생략된 트렌지스터의 게이트 전압에 따른 드레인 전류를 나타낸 그래프이다. 도 17은 본 발명에 따른 트렌지스터의 게이트 전압에 따른 드레인 전류를 나타낸 그래프이다. 게이트전압(Vgs)-드레인전류(Ids)특성은 각각 0.1V 및 10V의 드레인 전압(Vds)조건에서 측정하였다. 이 때, 트렌지스터의 누설(leakage)전류 발생여부를 비교 판단하기 위하여, 0.1V 및 10V의 게이트 전류(Igs)를 가해주는 실험이 함께 수행되었다.
도 16을 참조하면, 상부 전극(600)이 생략된 트렌지스터는 게이트 전압을 -40V이하의 게이트 전압을 인가하여도, 드레인 전류가 턴 오프(turn-off)되지 않음을 관찰할 수 있다. 높은 전자밀도를 가지는 반도체층(300)은 높은 전자이동도를 가지는 채널을 구현할 수 있다. 그러나, 반도체층(300)이 지나치게 높은 전자밀도를 가지는 경우, 트렌지스터 구동 시 반도체층(300)에 형성된 공핍영역이 얕아질 수 있다. 이에 따라, 반도체층(300)의 채널 영역(C)에서 누설전류가 발생하여, 반도체층(300)은 전도체적 특성을 나타낼 수 있다. 상부 전극(600)이 생략된 트렌지스터는 누설전류의 발생으로 인하여 스위칭 기능을 발휘하지 않을 수 있다. 만일 트렌지스터가 스위칭 소자로 작동하려면, 반도체층(300)의 두께가 공핍영역의 두께에 의하여 제한될 수 있다.
도 17을 참조하면, 트렌지스터(1)는 전압이 변화함에 따라, 드레인 전류의 온/오프 특성이 나타나는 것을 관찰할 수 있다. 트렌지스터(1)는 드레인 전압이 0.1V 정도로 낮은 경우(a)에서도 우수한 스위칭 특성을 보이는 것을 확인할 수 있다. 실시예의 트렌지스터(1)는 상부 게이트 전극(TG) 및 하부 게이트 전극(BG)을 포함함에 따라, 채널 영역(C)의 양 방향에서 공핍 영역이 제공되어 스위칭 특성이 나타날 수 있다. 트렌지스터(1)는 반도체층(300)의 두께에 제한 받지 않고 스위칭 소자로 동작할 수 있다. 또한, 트렌지스터(1)는 상부 게이트 전극(TG) 및 하부 게이트 전극(BG)의 2개의 게이트 전극을 포함함에 따라, 상부 게이트 전극(TG)만 가지는 트렌지스터(1) 및 하부 게이트 전극(BG)만 가지는 트렌지스터(1)보다 채널 영역(C)에 흐르는 전류에 양이 증가할 수 있다. 본 실시예의 트렌지스터(1)는 높은 전자 이동도를 가지는 채널을 구현할 수 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형 및 변경이 가능하다.

Claims (15)

  1. 기판 상의 하부 게이트 전극;
    상기 기판 상에서 상기 하부 게이트 전극을 덮는 하부 게이트 절연막;
    상기 하부 게이트 절연막 상에 제공되고, 소스 영역, 채널 영역 및 드레인 영역을 가지는 반도체층;
    상기 하부 게이트 전극과 대응되는 위치에 배치된 상부 게이트 전극;
    상기 반도체층 및 상기 상부 게이트 전극 사이에 개재된 상부 게이트 절연막;
    상기 상부 게이트 절연막 상에 배치되어, 상기 상부 게이트 전극과 공면을 가지는 상부 전극; 그리고
    상기 상부 게이트 전극 및 상기 상부 전극을 덮는 상부 보호막을 포함하되,
    상기 상부 전극은 상기 소스 영역과 연결된 제1 상부 전극 및 상기 드레인 영역과 연결된 제2 상부 전극을 포함하는 트렌지스터.
  2. 제 1항에 있어서,
    상기 상부 보호막 상에 배치되며, 상기 상부 보호막을 관통하여 상기 제2 상부 전극과 연결된 화소전극을 더 포함하되,
    상기 화소전극은 상기 드레인 영역과 전기적으로 연결되는 트렌지스터.
  3. 제 1항에 있어서,
    상기 반도체층 상에 배치되어, 상기 반도체층의 상면을 덮는 하부 보호막을 더 포함하는 트렌지스터.
  4. 제 1항에 있어서,
    상기 상부 게이트 전극은 상기 상부 게이트 절연막 및 상기 하부 게이트 절연막을 관통하여 상기 하부 게이트 전극과 연결되는 트렌지스터.
  5. 제 1항에 있어서,
    상기 반도체층은 1017/cm3 내지 1019/cm3의 전자밀도를 가지고,
    아연(Zn), 인듐(In), 주석(Sn), 티타늄(Ti), 및 갈륨(Ga) 중에서 적어도 하나를 포함하는 트렌지스터.
  6. 제 1항에 있어서,
    상기 채널 영역은 상기 상부 게이트 전극 및 상기 하부 게이트 전극과 대응되는 위치에 배치된 트렌지스터.
  7. 제 1항에 있어서,
    상기 소스 영역 및 상기 드레인 영역은 서로 이격되며,
    상기 채널 영역은 상기 소스 영역 및 상기 드레인 영역 사이에 개재된 트렌지스터.
  8. 기판 상에 하부 게이트 전극을 형성하는 것;
    상기 하부 게이트 전극을 덮는 하부 게이트 절연막을 형성하는 것;
    상기 하부 게이트 절연막의 일부를 덮으며, 소스 영역, 채널 영역 및 드레인 영역을 가지는 반도체층을 형성하는 것;
    상기 하부 게이트 절연막 상에서 상기 반도체층을 덮는 상부 게이트 절연막을 형성하는 것;
    상기 하부 게이트 전극과 연결되는 상부 게이트 전극을 형성하는 것; 그리고
    상기 상부 게이트 절연막 상에 상부 전극을 형성하는 것을 포함하는 트렌지스터 제조방법.
  9. 제 8항에 있어서,
    상기 상부 게이트 절연막을 형성하는 것은,
    상기 상부 게이트 절연막의 일부를 제거하여 상기 하부 게이트 전극을 노출시키는 제1 콘택홀, 상기 소스 영역을 노출시키는 제2 콘택홀, 및 상기 드레인 영역을 노출시키는 제3 콘택홀을 형성하는 것을 포함하는 트렌지스터 제조방법.
  10. 제 9항에 있어서,
    상기 제1 콘택홀을 형성하는 것은 상기 하부 게이트 절연막의 일부를 더 제거하는 것을 포함하는 트렌지스터 제조방법.
  11. 제 9항에 있어서,
    상기 상부 게이트 전극을 형성하는 것은 상기 제1 콘택홀을 도전물질로 채워 상기 상부 게이트 전극을 상기 하부 게이트 전극과 연결시키는 것을 포함하는 트렌지스터 제조방법.
  12. 제 9항에 있어서,
    상기 상부 게이트 절연막을 덮는 상부 보호층을 형성하는 것;
    상기 상부 보호층을 패터닝하여 상기 제2 상부 전극을 노출시키는 제4 콘택홀을 형성하는 것; 및
    상기 상부 보호층 상에 상기 제4 콘택홀을 통하여 상기 제2 상부 전극과 연결되는 화소전극을 형성하는 것을 더 포함하는 트렌지스터 제조방법.
  13. 제 9항에 있어서,
    상기 상부 전극을 형성하는 것은
    상기 제2 콘택홀을 통하여 상기 소스 영역과 연결되는 제1 상부 전극을 형성하는 것; 및
    상기 제3 콘택홀을 통하여 상기 드레인 영역과 연결되는 제2 상부 전극을 형성하는 것을 포함하는 트렌지스터 제조방법.
  14. 제 8항에 있어서,
    상기 반도체층을 덮는 하부 보호층을 형성하는 것을 더 포함하는 트렌지스터 제조방법.
  15. 제 8항에 있어서,
    상기 상부 게이트 전극 및 상기 상부 전극은 동시에 형성되는 트렌지스터 제조방법.
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