WO2017061669A1 - 듀얼 게이트 박막 트랜지스터 및 그의 제조 방법 - Google Patents

듀얼 게이트 박막 트랜지스터 및 그의 제조 방법 Download PDF

Info

Publication number
WO2017061669A1
WO2017061669A1 PCT/KR2016/000178 KR2016000178W WO2017061669A1 WO 2017061669 A1 WO2017061669 A1 WO 2017061669A1 KR 2016000178 W KR2016000178 W KR 2016000178W WO 2017061669 A1 WO2017061669 A1 WO 2017061669A1
Authority
WO
WIPO (PCT)
Prior art keywords
thin film
film transistor
gate
oxide semiconductor
semiconductor layer
Prior art date
Application number
PCT/KR2016/000178
Other languages
English (en)
French (fr)
Inventor
장진
엄재광
김용환
Original Assignee
경희대학교산학협력단
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 경희대학교산학협력단 filed Critical 경희대학교산학협력단
Publication of WO2017061669A1 publication Critical patent/WO2017061669A1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film

Definitions

  • Embodiments of the present invention relate to a dual gate thin film transistor having improved electrical characteristics and reliability and a method of manufacturing the same.
  • the thin film transistor includes a semiconductor layer providing a channel region, a source region, and a drain region, and a gate electrode overlapping the channel region and insulated from the semiconductor layer by the gate insulating layer.
  • Oxide semiconductors based on zinc oxide (ZnO) in thin film transistors have been evaluated as amorphous and stable materials. With such oxide semiconductors, thin film transistors can be used at low temperature using existing equipment without additional equipment. There are many advantages such as being able to manufacture. However, a thin film transistor having an oxide semiconductor layer has a problem of low reliability because electrical characteristics are easily changed according to structure and process conditions.
  • a thin film transistor having a high reliability is required to be applied to a liquid crystal display (LCD) panel or an active-matrix organic light emitting diode (AMOLED) display panel.
  • LCD liquid crystal display
  • AMOLED active-matrix organic light emitting diode
  • some structures may be modified to include two gate electrodes. Dual gate thin film transistors have been developed. However, in the case of the dual gate thin film transistor, there is a limit in improving electrical characteristics and reliability due to parasitic voltage or high resistance characteristic generated according to the structures of the two gate electrodes and the source / drain electrodes.
  • a dual gate thin film transistor includes a substrate, a first gate electrode positioned on the substrate, an oxide semiconductor layer positioned on the first gate electrode, a source electrode and a drain electrode positioned on the oxide semiconductor layer, and the oxide semiconductor.
  • the oxide semiconductor layer may extend from the offset region to a region where the source electrode and the drain electrode are in contact with each other, thereby performing plasma treatment.
  • the offset region may include a first offset region corresponding to one side of the first and second gate electrodes and the source electrode, and the other side of the first and second gate electrodes and the drain electrode. It may include a second offset area corresponding to.
  • the first and second offset regions may have the same width.
  • the first and second offset regions may have different widths.
  • the first and second offset regions may have a width of 0.5 ⁇ m or more.
  • the halogen-based gas may be a gas containing fluorine (F).
  • the oxide semiconductor layer may include a fluorine (F) element at a concentration of 0.1% to 10%.
  • the dual gate thin film transistor may further include a gate insulating layer positioned between the first gate electrode and the oxide semiconductor layer, and a protective layer positioned between the source electrode and the drain electrode and the second gate electrode. have.
  • the oxide semiconductor layer is amorphous indium gallium-zinc oxide (a-IGZO), zinc oxide (ZnO), indium zinc oxide (IZO), indium tin oxide (ITO), Zinc tin oxide (ZTO), gallium zinc oxide (GZO), hafnium indium zinc oxide (HIZO), zinc indium tin oxide (ZITO) and aluminum zinc tin oxide (AZTO).
  • a-IGZO amorphous indium gallium-zinc oxide
  • ZnO zinc oxide
  • IZO indium zinc oxide
  • ITO indium tin oxide
  • ZTO Zinc tin oxide
  • GZO gallium zinc oxide
  • ZITO zinc indium tin oxide
  • AZTO aluminum zinc tin oxide
  • forming a first gate electrode on a substrate, forming a gate insulating layer on the first gate electrode, and an oxide semiconductor layer on the gate insulating layer Forming a source electrode and a drain electrode on the oxide semiconductor layer, forming a protective layer on the source electrode and the drain electrode, and forming a second gate electrode on the protective layer. It includes.
  • the first gate electrode and the second gate electrode, the source electrode and the drain based on a vertical axis of the dual gate thin film transistor. Plasma treatment of the oxide semiconductor layer corresponding to the offset region between the electrodes using a halogen-based gas.
  • the plasma processing may include performing plasma processing from the offset region to a region where the source electrode and the drain electrode are in contact with each other.
  • the plasma treatment may include applying a photoresist to mask other regions except the offset region so that the offset region is exposed on the oxide semiconductor layer, and using the halogen-based gas. Plasma treating the region at a temperature of 420 ° C. or less and removing the photoresist.
  • the offset region may include a first offset region corresponding to one side of the first and second gate electrodes and the source electrode, and the other side of the first and second gate electrodes and the drain electrode. It may include a second offset area corresponding to.
  • the first and second offset regions may have the same width.
  • the first and second offset regions may have different widths.
  • the first and second offset regions may have a width of 0.5 ⁇ m or more.
  • the halogen-based gas may be a gas containing a fluorine (F) element.
  • the method of manufacturing the dual gate thin film transistor may include forming a gate insulating layer on the first gate electrode between the oxide semiconductor layer and the source electrode, the drain electrode, and the second gate electrode.
  • the method may further include forming a protective layer therebetween.
  • the forming of the oxide semiconductor layer may include forming an amorphous indium gallium-zinc oxide (a-IGZO), zinc oxide (ZnO), and indium zinc oxide (A-IGZO) on the gate insulating layer.
  • a-IGZO amorphous indium gallium-zinc oxide
  • ZnO zinc oxide
  • A-IGZO indium zinc oxide
  • IZO indium tin oxide
  • ITO indium tin oxide
  • ZTO zinc tin oxide
  • GZO gallium zinc oxide
  • ZITO zinc indium tin oxide
  • AZTO aluminum zinc tin oxide
  • electrical characteristics and reliability of the dual gate thin film transistor may be improved.
  • FIG. 1 is a cross-sectional view of a dual gate thin film transistor according to an exemplary embodiment of the present invention.
  • FIG. 2 is a cross-sectional view and a plan view of a dual gate thin film transistor according to another exemplary embodiment of the present invention.
  • 3 to 8 illustrate a method of manufacturing a dual gate thin film transistor according to an exemplary embodiment of the present invention.
  • FIGS. 9A and 9B illustrate X-ray photoelectron spectroscopy of fluorine (F) element concentrations of an oxide semiconductor layer of a general dual gate thin film transistor and an oxide semiconductor layer of a dual gate thin film transistor according to an exemplary embodiment of the present invention. ) Graph.
  • FIG. 10 is a graph illustrating temperature reliability of a dual gate thin film transistor according to an exemplary embodiment of the present invention.
  • 11A through 11C are graphs illustrating transfer characteristics of the dual gate thin film transistor according to the exemplary embodiment of the present invention.
  • 12A to 12C are graphs showing voltage-current of a dual gate thin film transistor according to an exemplary embodiment of the present invention.
  • FIG. 13 is a graph illustrating a threshold voltage of a dual gate thin film transistor according to an exemplary embodiment of the present invention.
  • 14A to 14C are graphs showing photo-voltage reliability of a dual gate thin film transistor according to an exemplary embodiment of the present invention.
  • 15A and 15B illustrate an example in which a dual gate thin film transistor according to an exemplary embodiment of the present invention is applied to a display panel.
  • first and second may be used to describe various components, but the components are not limited by the terms. The terms are used only to distinguish one component from another.
  • a part such as a film, layer, area, configuration request, etc. is said to be "on” or “on” another part, it is not only when it is directly above another part, but also in the middle of the other film, layer, watershed, or component. It also includes the case where it is interposed.
  • FIG. 1 is a cross-sectional view of an oxide semiconductor transistor according to an exemplary embodiment of the present invention.
  • a dual gate thin film transistor (hereinafter, referred to as a "thin film transistor") according to an embodiment of the present invention is used as a pixel element for driving a light emitting diode constituting a display device.
  • the thin film transistor 100 may include a substrate 110, a first gate electrode 120, a gate insulating layer 130, an oxide semiconductor layer 140, a source electrode 150, and a drain electrode 160. , A protection layer 170 and a second gate electrode 180.
  • the first and second gate electrodes 120 and 180 include an offset region O between the source electrode 150 and the drain electrode 160 with respect to the vertical axis of the thin film transistor 100.
  • the oxide semiconductor layer 140 corresponding to the offset region O may be in a plasma-treated state with a halogen gas.
  • parasitic voltage may be reduced or blocked by the offset region O, and electrical characteristics and reliability may be improved by the oxide semiconductor layer 140 processed by plasma.
  • the thin film transistor 200 includes a substrate 210, a first gate electrode 220, a gate insulating layer 230, an oxide semiconductor layer 240, a source electrode 250, and a drain electrode 260. And a protective layer 270 and a second gate electrode 280.
  • the first gate electrode 220 is formed on the substrate 210.
  • the first gate electrode 220 is positioned below the thin film transistor 200 and becomes a bottom gate electrode.
  • the gate insulating layer 230 is formed on the substrate 210 and is formed to cover the first gate electrode 220 to insulate the first gate electrode 220 from the oxide semiconductor layer 240. .
  • the oxide semiconductor layer 240 is formed on the gate insulating layer 230.
  • the oxide semiconductor layer 240 includes an offset region (O).
  • the offset region O is an area between the first gate electrode 220 and the second gate electrode 280, the source electrode 250, and the drain electrode 260 based on the vertical axis of the thin film transistor 200. Therefore, the offset region O may be formed between the first offset region O 1 between the source electrode 250 and the drain electrode 260 around the first gate electrode 220 and the second gate electrode 280. It may include a second offset region (O 1 ).
  • the positions and sizes of formation of the first gate electrode 220 and the second gate electrode 280 are the same, and each of the source electrode 250 and the drain electrode 260 is the first gate electrode 220 and the second gate.
  • the source electrode 250 and the drain electrode 260 are respectively the first gate electrode 220 and the second gate.
  • the first offset region O 1 and the second offset region O 2 may have different widths W 1 ⁇ W 2 .
  • the first offset region O 1 and the second offset region O 2 have different widths W. FIG. 1 ⁇ W 2 ).
  • the first offset region O 1 and the second offset region O 2 may have a width of 0.5 ⁇ m or more.
  • the gate electrodes 220 and 280 and the source electrode 250 / drain electrode may occur between 260.
  • the oxide semiconductor layer 240 corresponding to the offset region has a high resistance. Electrical characteristics of the device may be degraded. Therefore, the maximum value of the widths W 1 and W 2 may be designed by those skilled in the art (designer or manufacturer) according to the size or process characteristics of the thin film transistor 200 to an appropriate value within a range that does not degrade the electrical characteristics of the device. have.
  • the oxide semiconductor layer 240 may be in a plasma-processed state from an offset region O to a region where the source electrode 250 and the drain electrode 260 are in contact with each other.
  • the halogen-based gas may be a gas containing fluorine (F), and preferably may be nitrogen trifluoride (NF 3 ) gas or tetrafluoromethane (CF 4 ). .
  • fluorine (F) elements may be diffused from a top surface to a predetermined thickness (eg, about 9 nm).
  • the fluorine (F) element may be diffused in the oxide semiconductor layer 240 at a concentration of 0.1% to 10%.
  • the oxide semiconductor layer 240 has a low resistance by the fluorine (F) element. Accordingly, the ohmic contact property between the oxide semiconductor layer 240 and the source electrode 250 and the drain electrode 260 may be improved.
  • the temperature stability of the oxide semiconductor layer 240 is increased, so that reliability of the temperature applied in additional processes to be performed after the oxide semiconductor layer 240 is formed may be improved.
  • the region in contact with the source electrode 250 and the drain electrode 260 in the oxide semiconductor layer 240 becomes conductive as it is plasma-treated with NF 3 or CF 4 gas, so that the source electrode 250 and the drain electrode 260 are electrically conductive. Can be used as an electrode.
  • the oxide semiconductor layer 240 may be formed of amorphous indium-gallium-zinc oxide (a-IGZO).
  • a-IGZO amorphous indium-gallium-zinc oxide
  • the source electrode 250 and the drain electrode 260 are formed in a horizontal direction with each other.
  • the source electrode 250 and the drain electrode 260 may be made of a metal material.
  • molybdenum Mo
  • an etch stopper (not shown) may be positioned on the oxide semiconductor layer 240 between the source electrode 250 and the drain electrode 260.
  • a passivation layer 270 is formed on the source electrode 250 and the drain electrode 260, and the passivation layer 270 may be formed of an oxide (eg, silicon oxide (SiO 2 )) or nitride. Can be.
  • oxide eg, silicon oxide (SiO 2 )
  • nitride e.g, silicon oxide (SiO 2 )
  • the second gate electrode 280 is formed on the protective layer 270.
  • the second gate electrode 280 is positioned above the thin film transistor 200 and becomes a top gate electrode.
  • the first and second gate electrodes 220 and 280 may be formed of a metal material capable of blocking light or a transparent metal material capable of transmitting light.
  • a metal material capable of blocking light or a transparent metal material capable of transmitting light.
  • it may be formed of molybdenum (Mo) or copper (Cu).
  • the first and second gate electrodes 220 and 280 may be formed in a physically separated structure, or may be formed in a physically connected structure through a connection electrode (not shown).
  • a connection electrode not shown.
  • 3 to 8 illustrate a method of manufacturing a dual gate thin film transistor according to an exemplary embodiment of the present invention.
  • a first gate electrode 220 is formed on a substrate 210 made of glass, plastic, or quartz to manufacture a thin film transistor.
  • the first gate electrode 220 may be formed by depositing and patterning a metal material on the substrate 210.
  • the first gate electrode 220 may be formed of a metal material such as molybdenum (Mo) or copper (Cu).
  • the gate insulating layer 230 and the oxide semiconductor layer 240 are sequentially formed on the substrate 210 and the first gate electrode 220.
  • the gate insulating layer 230 is formed by depositing an oxide or nitride by a plasma-enhanced chemical vapor depoisition (PECVD) method.
  • PECVD plasma-enhanced chemical vapor depoisition
  • the oxide semiconductor layer 240 having a thickness of about 20 nm may be formed by depositing and patterning amorphous indium gallium-zinc oxide (a-IGZO) on the upper portion thereof by a reactive sputtering method.
  • a-IGZO amorphous indium gallium-zinc oxide
  • the material forming the oxide semiconductor layer 240 is not limited thereto.
  • the oxide semiconductor layer 240 is plasma treated using a halogen element. Specifically, after the oxide semiconductor layer 230 is formed, the photoresist 10 is coated on the gate insulating layer 230 and the oxide semiconductor layer 240, and then, using a mask including a predetermined pattern. The photoresist 10 is exposed (photolithography). By this process, the region corresponding to the offset region and the region to be in contact with the source electrode and the drain electrode may be exposed in the oxide semiconductor layer 240.
  • a temperature atmosphere of about 390 ° C. and a plasma of 200 W power are applied, and in the process, a gas containing fluorine (F) element, which is a kind of halogen-based gas, for example, NF 3 or CF 4 gas may be injected at a flow rate of 20 sccm to plasma-process the oxide semiconductor layer 240.
  • F fluorine
  • the plasma treatment is performed using NF 3 or CF 4 gas.
  • the present invention is not limited thereto, and other gases including fluorine (F) elements may be used.
  • the oxide semiconductor layer 240 may include a fluorine (F) element from the upper surface to a predetermined thickness.
  • the fluorine (F) element concentration of the oxide semiconductor layer 240 may be 0.1% to 10%.
  • the photoresist 10 may be removed by etching.
  • the oxide semiconductor layer 240 is plasma-processed from the region corresponding to the offset region to the region in contact with the source electrode and the drain electrode. However, only the region corresponding to the offset region in the oxide semiconductor layer 240 may be plasma treated. In this case, the thin film transistor 100 as shown in FIG. 1 may be manufactured.
  • the source electrode 250 and the drain electrode 260 are formed on the oxide semiconductor layer 240.
  • the source electrode 250 and the drain electrode 260 may also be formed by depositing and patterning a metal material on the oxide semiconductor layer 240, and the metal material may be molybdenum (Mo) or copper (Cu). have.
  • the protective layer 270 and the second gate electrode 280 are sequentially formed.
  • the protective layer 270 may be an oxide such as SiO 2 to insulate the source electrode 250, the drain electrode 260, and the second gate electrode 280.
  • FIGS. 9A and 9B illustrate XPS (X-ray) of fluorine (F) element components of an oxide semiconductor layer of a general dual gate thin film transistor and an oxide semiconductor layer of a dual gate thin film transistor manufactured according to an exemplary embodiment of the present invention. Photoelectron Spectroscopy) graph.
  • FIG. 9A shows the concentration of fluorine (F) element in the oxide semiconductor layer (a-IGZO) not subjected to plasma treatment in the thin film transistor. As shown in FIG. 9A, since the oxide semiconductor layer is not in the plasma treatment state by the NF 3 gas, it can be seen that no fluorine (F) element was detected over a thickness of 20 nm.
  • F fluorine (F) element concentration of an oxide semiconductor layer (a-IGZO) subjected to plasma treatment in a thin film transistor manufactured according to the method illustrated in FIGS. 3 to 8.
  • F An element was detected. Specifically, it was found that due to the plasma treatment using NF 3 gas, fluorine (F) element was detected at a concentration of 0.1% to 10% over the thickness of about 9 nm from the surface of the oxide semiconductor layer having a thickness of 20 nm. Can be.
  • FIG. 10 is a graph showing reliability according to temperature of a dual gate thin film transistor according to an exemplary embodiment of the present invention. Specifically, FIG. 10 shows the carrier concentration, the hole mobility, and the annealing temperature of the oxide semiconductor layer at room temperature up to 600 ° C. during the annealing treatment after plasma treatment of the oxide semiconductor layer with NF 3 gas as in the present embodiment. This is a graph of sheet resistance.
  • the oxide semiconductor layer maintains a constant carrier concentration, hole mobility, and sheet resistance from room temperature to 420 ° C.
  • the carrier concentration, hole mobility and sheet resistance are changed at 500 ° C to 600 ° C, but the degree of change is not large.
  • the oxide semiconductor layer is plasma treated with NF 3 gas, it is possible to prevent the oxide semiconductor layer from changing its physical properties and resistance even at an annealing temperature of 600 ° C. at room temperature.
  • a temperature of 600 ° C. or less can be applied, and preferably, electrical properties and reliability of the oxide semiconductor layer can be improved by treating at a temperature of 420 ° C. or less.
  • FIGS. 3 to 8 are graphs illustrating electrical characteristics of a dual gate thin film transistor according to an exemplary embodiment of the present invention.
  • the dual gate thin film transistor is manufactured by the manufacturing method illustrated in FIGS. 3 to 8, and includes a first offset region (an offset region between the first and second gate electrodes and a source electrode) and a second offset region ( An offset region between the first and second gate electrodes and the drain electrode) has a width of 3 m.
  • 11A through 11C are graphs illustrating transfer characteristics of the dual gate thin film transistor according to the exemplary embodiment of the present invention.
  • 12A to 12C are graphs illustrating output characteristics of a dual gate thin film transistor according to an exemplary embodiment of the present invention.
  • FIG. 12A When voltage is applied to the first gate electrode (bottom gate electrode) (Bottom Sweep, BS) (FIG. 12A,), and when voltage is applied to the second gate electrode (top gate electrode) (Top Sweep, TS) (FIG. 12b) is a graph showing output characteristics when voltage is applied to both the first and second gate electrodes (Dual Sweep, DS) (FIG. 12C). At this time, the voltage applied to each gate electrode was increased in 2.5V units from 0 to 10V.
  • the drain current is saturated as the drain voltage increases.
  • a voltage is applied to both the first and second gate electrodes (BS, TS) than when a voltage is applied to the first gate electrode or the second gate electrode (DS), a large drain current is generated even at a low gate voltage. It can be seen that it occurs. Therefore, when a voltage is applied to both the first and second gate electrodes (DS), the low voltage driving of the thin film transistor will be possible.
  • FIG. 13 is a graph illustrating a threshold voltage of a dual gate thin film transistor according to an exemplary embodiment of the present invention.
  • a voltage of 0 to 20 V is applied to the first gate electrode (lower gate electrode) for each of the constant voltages applied to the second gate electrode (upper gate electrode) while the drain voltage is fixed to 0.1 V in the thin film transistor. It is a graph showing the transition curve in the case of applying. Referring to FIG. 13A, it can be seen that the threshold voltage is systematically changed according to a constant voltage applied to the second gate electrode (upper gate electrode).
  • 14A to 14C are graphs showing photo-voltage reliability of a dual gate thin film transistor according to an exemplary embodiment of the present invention.
  • FIGS. 14A to 14C there are almost no changes in threshold voltages.
  • the gate voltage is applied to both the first gate electrode and the second gate electrode as shown in FIG. 14C (DS)
  • initial characteristics and voltage are applied. It can be seen that the reliability of the thin film transistor is improved since the change in the characteristic after the stress time has elapsed is not large.
  • 15A and 15 are diagrams illustrating an example in which a dual gate thin film transistor according to an exemplary embodiment of the present invention is applied to a display panel.
  • one thin film transistor in a liquid crystal display (LCD) panel, one thin film transistor according to an embodiment may be inserted per pixel element.
  • an upper gate electrode (second gate electrode) and a lower gate electrode (first gate electrode) may be connected to a line of a gate driver.
  • two thin film transistors may be inserted per pixel element.
  • the first thin film transistor 400 functions as a switching transistor, and two gate electrodes included in the first thin film transistor 2000 may be connected to a line of the gate driver.
  • the second thin film transistor 3000 may function as a driving transistor, and two gate electrodes included in the second thin film transistor 3000 may be connected to the drain electrode of the first thin film transistor 2000.

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Thin Film Transistor (AREA)

Abstract

듀얼 게이트 박막 트랜지스터가 개시된다. 본 발명의 실시예에 따른 듀얼 게이트 박막 트랜지스터는 기판, 기판 상에 위치된 제1 게이트 전극, 제1 게이트 전극 상에 위치된 산화물 반도체층, 산화물 반도체층에 위치된 소스 전극 및 드레인 전극 및 산화물 반도체층 상에 위치된 제2 게이트 전극을 포함한다. 여기서, 제1 및 제2 게이트 전극은 듀얼 게이트 박막 트랜지스터의 수직축을 기준으로 소스 전극 및 드레인 전극 사이의 오프셋 영역을 포함하며, 오프셋 영역에 해당하는 산화물 반도체층은 할로겐계 가스로 플라즈마 처리된다.

Description

듀얼 게이트 박막 트랜지스터 및 그의 제조 방법
본 발명의 실시 예들은 전기적 특성 및 신뢰성이 향상된 듀얼 게이트 박막 트랜지스터및 그의 제조 방법에 관한 것이다.
일반적으로 박막 트랜지스터는 채널 영역, 소스 영역 및 드레인 영역을 제공하는 반도체층과, 채널 영역과 중첩되며 게이트 절연층에 의해 반도체층과 절연되는 게이트 전극을 포함한다.
최근 들어 박막 트랜지스터의 반도체층으로 산화물 반도체를 이용하기 위한 연구가 계속되고 있다. 박막 트랜지스터에서 산화아연(ZnO)을 주성분으로 하는 산화물 반도체는 비정질 형태이면서 안정적인 재료로서 평가되고 있으며, 이러한 산화물 반도체를 이용하면 별도의 장비를 추가적으로 구입하지 않고도 기존의 장비를 이용하여 저온에서 박막 트랜지스터를 제조할 수 있는 등 여러 가지 장점이 있다. 그러나 산화물 반도체층을 구비하는 박막 트랜지스터는 구조 및 공정 조건에 따라 전기적 특성이 쉽게 변화되기 때문에 신뢰성이 낮은 문제점이 있다.
한편, LCD(Liquid Crystal Display) 패널 또는 AMOLED(Active-Matrix Organic Light Emitting Diode) 디스플레이 패널에 적용하기 위하여 높은 신뢰성을 갖는 박막 트랜지스터가 요구되며, 이를 위해 일부 구조를 변경하여 2개의 게이트 전극을 포함하는 듀얼 게이트 박막 트랜지스터가 개발되었다. 그러나, 듀얼 게이트 박막 트랜지스터의 경우, 2개의 게이트 전극과 소스/드레인 전극의 구조에 따라 발생하는 기생 전압 또는 고저항 특성으로 인해 전기적 특성 및 신뢰성을 높이는데 한계가 있다.
본 발명의 실시예들의 목적은 전기적 특성 및 신뢰성이 향상될 수 있는 듀얼 게이트 박막 트랜지스터 및 그의 제조 방법을 제공하기 위한 것이다.
실시예에 따른 듀얼 게이트 박막 트랜지스터은 기판, 상기 기판 상에 위치된 제1 게이트 전극, 상기 제1 게이트 전극 상에 위치된 산화물 반도체층, 상기 산화물 반도체층에 위치된 소스 전극 및 드레인 전극 및 상기 산화물 반도체층 상에 위치된 제2 게이트 전극을 포함하며, 상기 제1 및 제2 게이트 전극은 상기 듀얼 게이트 박막 트랜지스터의 수직축을 기준으로 상기 소스 전극 및 상기 드레인 전극 사이의 오프셋 영역을 포함하며, 상기 오프셋 영역에 해당하는 상기 산화물 반도체층은 할로겐계 가스로 플라즈마 처리된다.
일 실시예에 따르면, 상기 산화물 반도체층은 상기 오프셋 영역에서부터 상기 소스 전극 및 상기 드레인 전극이 접촉되는 영역까지 연장되어 플라즈마 처리될 수 있다.
일 실시예에 따르면, 상기 오프셋 영역은 상기 제1 및 제2 게이트 전극의 일 측과 상기 소스 전극 사이에 해당하는 제1 오프셋 영역 및 상기 제1 및 제2 게이트 전극의 타 측과 상기 드레인 전극 사이에 해당하는 제2 오프셋 영역을 포함할 수 있다.
일 실시예에 따르면, 상기 제1 및 제2 오프셋 영역은 서로 동일한 폭을 가질 수 있다.
일 실시예에 따르면, 상기 제1 및 제2 오프셋 영역은 서로 상이한 폭을 가질 수 있다.
일 실시예에 따르면, 상기 제1 및 제2 오프셋 영역은 0.5㎛ 이상의 폭을 가질 수 있다.
한편, 일 실시예에 따르면, 상기 할로겐계 가스는 플루오린 (fluorine; F)을 포함하는 가스일 수 있다.
일 실시예에 따르면, 상기 산화물 반도체층은 0.1% 내지 10% 농도의 플루오린(F) 원소를 포함할 수 있다.
한편, 상기 듀얼 게이트 박막 트랜지스터는 상기 제1 게이트 전극과 상기 산화물 반도체층 사이에 위치된 게이트 절연층 및 상기 소스 전극 및 상기 드레인 전극과 상기 제2 게이트 전극 사이에 위치하는 보호층을 더 포함할 수 있다.
일 실시예에 따르면, 상기 산화물 반도체층은 비정질 인듐 갈륨 징크 옥사이드(amorphous indium-gallium-zinc oxide, a-IGZO), 징크 옥사이드(ZnO), 인듐 징크 옥사이드(IZO), 인듐 틴 옥사이드(ITO), 징크 틴 옥사이드(ZTO), 갈륨 징크 옥사이드(GZO), 하프늄 인듐 징크 옥사이드(HIZO), 징크 인듐 틴 옥사이드(ZITO) 및 알루미늄 징크 틴 옥사이드(AZTO) 중 어느 하나를 포함할 수 이다.
한편, 실시예에 따른 듀얼 게이트 박막 트랜지스터의 제조 방법은 기판 상에 제1 게이트 전극을 형성하는 단계, 상기 제1 게이트 전극 상에 게이트 절연층을 형성하는 단계, 상기 게이트 절연층 상에 산화물 반도체층을 형성하는 단계, 상기 산화물 반도체층 상에 소스 전극 및 드레인 전극을 형성하는 단계, 상기 소스 전극 및 상기 드레인 전극 상에 보호층을 형성하는 단계 및 상기 보호층 상에 제2 게이트 전극을 형성하는 단계를 포함한다. 여기서, 상기 듀얼 게이트 박막 트랜지스터의 제조 방법은 상기 산화물 반도체층을 형성한 이후에, 상기 듀얼 게이트 박막 트랜지스터의 수직축을 기준으로 상기 제1 게이트 전극 및 상기 제2 게이트 전극과, 상기 소스 전극 및 상기 드레인 전극 사이의 오프셋 영역에 해당하는 상기 산화물 반도체층을 할로겐계 가스를 이용하여 플라즈마 처리하는 단계를 더 포함한다.
일 실시예에 따르면, 상기 플라즈마 처리하는 단계는 상기 오프셋 영역에서부터 상기 소스 전극 및 상기 드레인 전극이 접촉되는 영역까지 상기 플라즈마 처리할 수 있다.
일 실시예에 따르면, 상기 플라즈마 처리하는 단계는 상기 산화물 반도체층 상에서 상기 오프셋 영역이 노출되도록, 포토 레지스트를 도포하여 상기 오프셋 영역을 제외한 다른 영역들을 마스킹하는 단계, 상기 할로겐계 가스를 이용하여 상기 오프셋 영역을 420℃ 이하의 온도에서 플라즈마 처리하는 단계 및 상기 포토 레지스트를 제거하는 단계를 포함할 수 있다.
일 실시예에 따르면, 상기 오프셋 영역은 상기 제1 및 제2 게이트 전극의 일 측과 상기 소스 전극 사이에 해당하는 제1 오프셋 영역 및 상기 제1 및 제2 게이트 전극의 타 측과 상기 드레인 전극 사이에 해당하는 제2 오프셋 영역을 포함할 수 있다.
일 실시예에 따르면, 상기 제1 및 제2 오프셋 영역은 서로 동일한 폭을 가질 수 있다.
일 실시예에 따르면, 상기 제1 및 제2 오프셋 영역은 서로 상이한 폭을 가질 수 있다.
일 실시예에 따르면, 상기 제1 및 제2 오프셋 영역은 0.5㎛ 이상의 폭을 가질 수 있다.
한편, 상기 할로겐계 가스는 플루오린(F) 원소를 포함하는 가스일 수 있다.
일 실시예에 따르면, 상기 듀얼 게이트 박막 트랜지스터의 제조 방법은, 상기 제1 게이트 전극 상에 상기 산화물 반도체층 사이에 게이트 절연층을 형성하는 단계 및 상기 소스 전극 및 상기 드레인 전극과 상기 제2 게이트 전극 사이에 보호층을 형성하는 단계를 더 포함할 수 있다.
일 실시예에 따르면, 상기 산화물 반도체층을 형성하는 단계는 상기 게이트 절연층 상에 비정질 인듐 갈륨 징크 옥사이드(amorphous indium-gallium-zinc oxide, a-IGZO), 징크 옥사이드(ZnO), 인듐 징크 옥사이드(IZO), 인듐 틴 옥사이드(ITO), 징크 틴 옥사이드(ZTO), 갈륨 징크 옥사이드(GZO), 하프늄 인듐 징크 옥사이드(HIZO), 징크 인듐 틴 옥사이드(ZITO) 및 알루미늄 징크 틴 옥사이드(AZTO) 중 어느 하나를 증착할 수 있다.
본 발명의 실시예들에 따르면, 듀얼 게이트 박막 트랜지스터의 전기적 특성 및 신뢰성이 향상될 수 있다.
도 1은 본 발명의 실시예에 따른 듀얼 게이트 박막 트랜지스터의 단면도이다.
도 2는 본 발명의 다른 실시예에 따른 듀얼 게이트 박막 트랜지스터의 단면도 및 평면도이다.
도 3 내지 도 8은 본 발명의 실시예에 따른 듀얼 게이트 박막 트랜지스터의 제조 방법을 도시한 도면이다.
도 9a 및 도 9b는 일반적인 듀얼 게이트 박막 트랜지스터의 산화물 반도체층과, 본 발명의 실시예에 따른 듀얼 게이트 박막 트랜지스터의 산화물 반도체층의 플루오린(F) 원소 농도를 분석한 XPS(X-ray Photoelectron Spectroscopy) 그래프이다.
도 10은 본 발명의 실시예에 따른 듀얼 게이트 박막 트랜지스터의 온도 신뢰성을 나타내는 그래프이다.
도 11a 내지 도 11c는 본 발명의 실시예에 따른 듀얼 게이트 박막 트랜지스터의 전이(Transfer) 특성을 나타내는 그래프이다.
도 12a 내지 도 12c는 본 발명의 실시예에 따른 듀얼 게이트 박막 트랜지스터의 전압-전류를 나타내는 그래프이다.
도 13은 본 발명의 실시예에 따른 듀얼 게이트 박막 트랜지스터의 문턱 전압을 나타내는 그래프이다.
도 14a 내지 도 14c는 본 발명의 실시예에 따른 듀얼 게이트 박막 트랜지스터의 광-전압 신뢰성을 나타내는 그래프이다.
도 15a 및 도 15b는 본 발명의 실시에에 따른 듀얼 게이트 박막 트랜지스터를 디스플레이 패널에 적용한 예를 나타내는 도면이다.
이하에서, 실시예들을 첨부된 도면을 참조하여 상세하게 설명한다. 그러나, 이러한 실시예들에 의해 권리범위가 제한되거나 한정되는 것은 아니다. 각 도면에 제시된 동일한 참조 부호는 동일한 부재를 나타낸다.
아래 설명에서 사용되는 용어는, 연관되는 기술 분야에서 일반적이고 보편적인 것으로 선택되었으나, 기술의 발달 및/또는 변화, 관례, 기술자의 선호 등에 따라 다른 용어가 있을 수 있다. 따라서, 아래 설명에서 사용되는 용어는 기술적 사상을 한정하는 것으로 이해되어서는 안 되며, 실시예들을 설명하기 위한 예시적 용어로 이해되어야 한다.
또한, 특정한 경우는 출원인이 임의로 선정한 용어도 있으며, 이 경우 해당되는 설명 부분에서 상세한 그 의미를 기재할 것이다. 따라서 아래 설명에서 사용되는 용어는 단순한 용어의 명칭이 아닌 그 용어가 가지는 의미와 명세서 전반에 걸친 내용을 토대로 이해되어야 한다.
한편, 제1, 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 구성 요소들은 용어들에 의하여 한정되지 않는다. 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만 사용된다.
또한, 막, 층, 영역, 구성 요청 등의 부분이 다른 부분 "위에" 또는 "상에" 있다고 할 때, 다른 부분의 바로 위에 있는 경우뿐만 아니라, 그 중간에 다른 막, 층, 양역, 구성 요소 등이 개재되어 있는 경우도 포함한다.
도 1은 본 발명의 일 실시예에 따른 산화물 반도체 트랜지스터의 단면도이다.
본 발명의 실시예에 따른 듀얼 게이트 박막 트랜지스터(이하, "박막 트랜지스터"라 함)는 디스플레이 장치를 구성하는 발광 다이오드를 구동시키기 위한 화소 소자로 사용된다.
도 1을 참조하면, 박막 트랜지스터(100)는 기판(110), 제1 게이트 전극(120), 게이트 절연층(130), 산화물 반도체층(140), 소스 전극(150), 드레인 전극(160), 보호층(170) 및 제2 게이트 전극(180)을 포함한다.
여기서, 제1 및 제2 게이트 전극(120, 180)은 박막 트랜지스터(100)의 수직축을 기준으로 소스 전극(150) 및 드레인 전극(160) 사이의 오프셋 영역(O)을 포함한다. 또한, 오프셋 영역(O)에 해당하는 산화물 반도체층(140)은 할로겐계 가스로 플라즈마 처리된 상태일 수 있다.
도 1에 도시된 박막 트랜지스터(100)는 구동시, 오프셋 영역(O)에 의해 기생 전압이 감소 또는 차단되고, 플라즈마 처리된 산화물 반도체층(140)에 의해 전기적 특성 및 신뢰성이 향상될 수 있다.
도 2는 본 발명의 다른 실시예에 따른 듀얼 게이트 박막 트랜지스터의 단면도 및 평면도이다. 도 2를 참조하면, 박막 트랜지스터(200)는 기판(210), 제1 게이트 전극(220), 게이트 절연층(230), 산화물 반도체층(240), 소스 전극(250), 드레인 전극(260), 보호층(270) 및 제2 게이트 전극(280)을 포함한다.
제1 게이트 전극(220)은 기판(210) 상에 형성된다. 여기서, 제1 게이트 전극(220)은 박막 트랜지스터(200)에서 하부에 위치되는 것으로, 하부 게이트 전극(Bottom Gate)이 된다.
게이트 절연층(230)은 기판(210) 상에 형성되되, 제1 게이트 전극(220)을 덮는 형태로 형성되어, 제1 게이트 전극(220)과 산화물 반도체층(240)을 절연시키는 기능을 한다.
산화물 반도체층(240)은 게이트 절연층(230) 상에 형성된다.
이 실시예에 따르면, 산화물 반도체층(240)은 오프셋 영역(O)을 포함한다.
오프셋 영역(O)은 박막 트랜지스터(200)의 수직축을 기준으로 제1 게이트 전극(220) 및 제2 게이트 전극(280)과, 소스 전극(250) 및 드레인 전극(260) 사이의 영역이다. 따라서, 오프셋 영역(O)은 제1 게이트 전극(220)과 제2 게이트 전극(280)을 중심으로 소스 전극(250) 사이의 제1 오프셋 영역(O1)과, 드레인 전극(260) 사이의 제2 오프셋 영역(O1)을 포함할 수 있다.
여기서, 제1 및 제2 오프셋 영역(O1, O2)은 서로 동일한 폭(W1=W2)을 가질 수 있으며, 서로 상이한 폭(W1≠W2)을 가질 수도 있다. 구체적으로, 제1 게이트 전극(220)과 제2 게이트 전극(280)의 형성 위치 및 크기가 같고, 소스 전극(250) 및 드레인 전극(260) 각각이 제1 게이트 전극(220) 및 제2 게이트 전극(280)과 이격된 거리가 같을 경우, 제1 오프셋 영역(O1)과 제2 오프셋 영역(O2)은 동일한 폭(W1=W2)를 가질 수 있다.
반면, 제1 게이트 전극(220)과 제2 게이트 전극(280)의 형성 위치 및 크기가 같다 하더라도, 소스 전극(250) 및 드레인 전극(260) 각각이 제1 게이트 전극(220) 및 제2 게이트 전극(280)과 이격된 거리가 다른 경우에는 제1 오프셋 영역(O1)과 제2 오프셋 영역(O2)은 서로 다른 폭(W1≠W2)을 가질 수 있다.
또한, 제1 게이트 전극(220)과 제2 게이트 전극(280)의 형성 위치 및 크기가 다른 경우에도, 제1 오프셋 영역(O1)과 제2 오프셋 영역(O2)은 서로 다른 폭(W1≠W2)을 가질 수 있다.
이 실시예에 따르면, 제1 오프셋 영역(O1)과 제2 오프셋 영역(O2)은 0.5㎛ 이상의 폭을 가질 수 있다.
제1 오프셋 영역(O1)과 제2 오프셋 영역(O2)의 폭(W1, W2)이 0.5㎛ 미만일 경우, 게이트 전극들(220, 280)과 소스 전극(250)/드레인 전극(260) 사이에 기생 전압이 발생할 수 있다.
또한, 제1 오프셋 영역(O1)과 제2 오프셋 영역(O2)의 폭(W1, W2)이 너무 클 경우에는 오프셋 영역에 해당하는 산화물 반도체층(240)이 높은 저항을 갖게 되어 소자의 전기적 특성이 저하될 수 있다. 따라서, 폭(W1, W2)의 최대값은 박막 트랜지스터(200)의 사이즈 또는 공정 특성에 따라 당업자(설계자 또는 제조자)가 소자의 전기적 특성이 저하되지 않는 범위 내에서 적절한 값으로 설계할 수 있다.
한편, 산화물 반도체층(240)의 일부 영역은 할로겐계 가스로 플라즈마 처리된 상태이다. 구체적으로, 산화물 반도체층(240)은 오프셋(offset) 영역(O)에서부터 소스 전극(250) 및 드레인 전극(260)이 접촉되는 영역까지 플라즈마 처리된 상태일 수 있다. 여기서, 할로겐계 가스는 플루오린(fluorine; F)를 포함하는 가스일 수 있으며, 바람직하게는 트리플루오르화질소(nitrogen fluoride; NF3) 가스 또는 테트라플루오루화메탄(tetrafluoromethane; CF4)일 수 있다.
산화물 반도체층(240)이 NF3 또는 CF4 가스로 플라즈마 처리될 경우, 상부 표면에서부터 일정 두께(예를 들어, 약 9㎚)까지 플루오린(F) 원소가 확산될 수 있다. 이 경우, 플루오린(F) 원소는 산화물 반도체층(240) 내에 0.1% 내지 10%의 농도로 확산될 수 있다.
이 같이, NF3 또는 CF4 가스로 플라즈마 처리됨에 따라, 산화물 반도체층(240)은 플루오린(F) 원소에 의해 낮은 저항을 갖게 된다. 따라서, 산화물 반도체층(240)은 소스 전극(250) 및 드레인 전극(260)과의 오믹 접촉 특성이 향상될 수 있다.
또한, 산화물 반도체층(240)의 온도 안정성이 높아져 산화물 반도체층(240) 형성 이후에 진행될 추가 공정들에서 적용되는 온도에 대한 신뢰성이 향상될 수 있다.
또한, 산화물 반도체층(240)에서 소스 전극(250) 및 드레인 전극(260)과 접촉되는 영역은 NF3 또는 CF4 가스로 플라즈마 처리됨에 따라 전도성을 갖게 되어 소스 전극(250) 및 드레인 전극(260)과 함께 전극으로 사용될 수 있다.
한편, 실시예에 따르면, 산화물 반도체층(240)은 비정질 인듐 갈륨 징크 옥사이드(amorphous indium-gallium-zinc oxide, a-IGZO)로 형성될 수 있다. 그러나, 이에 한정되지 않으며, 징크 옥사이드(ZnO), 인듐 징크 옥사이드(IZO), 인듐 틴 옥사이드(ITO), 징크 틴 옥사이드(ZTO), 갈륨 징크 옥사이드(GZO), 하프늄 인듐 징크 옥사이드(HIZO), 징크 인듐 틴 옥사이드(ZITO) 및 알루미늄 징크 틴 옥사이드(AZTO) 등의 물질로 형성될 수도 있다.
소스 전극(250) 및 드레인 전극(260)은 서로 수평한 방향으로 형성된다. 소스 전극(250) 및 드레인 전극(260)은 금속 재질일 수 있으며, 일례로 몰리브덴(Mo)이 사용될 수 있다. 도면을 통해 도시하지는 않았으나, 소스 전극(250)과 드레인 전극(260) 사이의 산화물 반도체층(240) 상에 에치 스토퍼(미도시)가 위치될 수 있다.
보호층(Passivation Layer)(270)은 소스 전극(250) 및 드레인 전극(260)의 상에 형성되며, 보호층(270)은 산화물(일례로, 실리콘 산화물(SiO2)) 또는 질화물로 구성될 수 있다.
제2 게이트 전극(280)은 보호층(270) 상에 형성된다. 여기서, 제2 게이트 전극(280)은 박막 트랜지스터(200)에서 상부에 위치되는 것으로, 상부 게이트 전극(Top Gate)이 된다.
실시예에 따르면, 제1 및 제2 게이트 전극(220, 280)은 빛을 차단할 수 있는 금속 재질로 형성되거나, 빛을 투과할 수 있는 투명한 금속 재질로 형성될 수 있다. 일례로, 몰리브덴(Mo) 또는 구리(Cu)로 형성될 수 있다.
제1 및 제2 게이트 전극(220, 280)은 물리적으로 분리된 구조로 형성될 수 있고, 또는 연결 전극(미도시)를 통해 물리적으로 연결된 구조로 형성될 수도 있다. 제1 및 제2 게이트 전극(220, 280)에 동일한 전압을 인가하는 경우, 산화물 반도체층(240)에 형성되는 채널의 넓이가 증가하여 소스 전극(250)/드레인 전극(260)를 통과하는 전류의 양을 증가시킬 수 있게 된다.
도 3 내지 도 8은 본 발명의 실시예에 따른 듀얼 게이트 박막 트랜지스터의 제조 방법을 도시한 도면이다.
도 3을 참조하면, 박막 트랜지스터의 제조를 위해 먼저, 유리(glass), 플라스틱 또는 석영 재질 등으로 이루어진 기판(210) 상에 제1 게이트 전극(220)을 형성한다. 제1 게이트 전극(220)은 기판(210) 상에 금속 물질을 증착 및 패터닝하여 형성될 수 있다. 또한, 제1 게이트 전극(220)은 몰리브덴(Mo) 또는 구리(Cu)와 같은 금속 물질로 형성될 수 있다.
이후, 도 4에서와 같이, 기판(210) 및 제1 게이트 전극(220) 상에 게이트 절연층(230) 및 산화물 반도체층(240)을 차례로 형성한다. 구체적으로, PECVD(Plasma-enhanced chemical vapor depoisition) 방법으로 산화물 또는 질화물 등을 증착하여 게이트 절연층(230)을 형성한다.
그리고, 그 상부에 반응성 스퍼터링 방법으로 비정질 인듐 갈륨 징크 옥사이드(amorphous indium-gallium-zinc oxide, a-IGZO)을 증착 및 패터닝하여 약 20㎚ 두께의 산화물 반도체층(240)을 형성할 수 있다. 그러나, 산화물 반도체층(240)을 형성하는 물질은 이에 한정되지 않는다.
한편, 도 5를 참조하면, 할로겐 원소를 이용하여 산화물 반도체층(240)을 플라즈마 처리한다. 구체적으로, 산화물 반도체층(230)을 형성한 이후에, 게이트 절연층(230) 및 산화물 반도체층(240) 상에 포토 레지스트(10)를 도포한 후, 소정의 패턴을 포함하는 마스크를 이용하여 포토 레지스트(10)를 노광(photolithography)한다. 이 과정에 의해 산화물 반도체층(240)에서 오프셋 영역에 해당하는 영역과, 소스 전극 및 드레인 전극과 접촉될 영역이 노출될 수 있다.
그리고 난 후, 진공 상태에서 약 390℃의 온도 분위기 및 200W 파워의 플라즈마를 인가하고, 이 과정에서 할로겐계 가스의 일종인 플루오린(F) 원소를 포함하는 가스, 예를 들어, NF3 또는 CF4 가스를 20sccm의 유량으로 주입하여 산화물 반도체층(240)을 플라즈마 처리할 수 있다. 이 실시예에서는 플라즈마 처리시, NF3 또는 CF4 가스를 이용하는 것으로 설명하였으나, 이에 한정되지 않으며 플루오린(F) 원소를 포함하는 다른 가스가 이용될 수도 있다.
이 같은 공정에 의해, 도 6에 도시된 것처럼 산화물 반도체층(240)에서 오프셋 영역에 해당하는 영역에서부터 소스 전극 및 드레인 전극과 접촉될 영역까지 플라즈마 처리될 수 있다. 이 공정에 의해, 산화물 반도체층(240)은 상부 표면에서부터 일정 두께까지 플루오린(F) 원소가 포함될 수 있다. 여기서, 산화물 반도체층(240)의 플루오린(F) 원소 농도는 0.1% 내지 10%가 될 수 있다.
상술한 플라즈마 처리가 완료되면, 식각을 통해 포토 레지스트(10)를 제거할 수 있다.
한편, 도 6에서는 오프셋 영역에 해당하는 영역에서부터 소스 전극 및 드레인 전극과 접촉될 영역에 대하여, 산화물 반도체층(240)을 플라즈마 처리하는 것으로 도시 및 설명하였다. 그러나, 산화물 반도체층(240)에서 오프셋 영역에 해당하는 영역만을 플라즈마 처리할 수도 있다. 이 경우에는 도 1에 도시된 것과 같은 박막 트랜지스터(100)를 제조할 수 있다.
이후, 도 7에서와 같이, 산화물 반도체층(240) 상에 소스 전극(250) 및 드레인 전극(260)을 형성한다. 여기서, 소스 전극(250) 및 드레인 전극(260) 역시 산화물 반도체층(240) 상에 금속 물질을 증착 및 패터닝하여 형성될 수 있으며, 금속 물질은 몰리브덴(Mo) 또는 구리(Cu) 등이 될 수 있다.
한편, 도 8에서와 같이, 보호층(270) 및 제2 게이트 전극(280)을 순차적으로 형성한다. 보호층(270)은 소스 전극(250) 및 드레인 전극(260)과 제2 게이트 전극(280)을 절연시키기 위한 구성으로 SiO2와 같은 산화물이 될 수 있다.
도 9a 및 도 9b는 일반적인 듀얼 게이트 박막 트랜지스터의 산화물 반도체층과, 본 발명의 실시예에 따라 제조된 듀얼 게이트 박막 트랜지스터의 산화물 반도체층의 플루오린(F) 원소 성분을 분석한 XPS(X-ray Photoelectron Spectroscopy) 그래프이다.
도 9a는 박막 트랜지스터에서 플라즈마 처리가 안된 산화물 반도체층(a- IGZO)의 플루오린(F) 원소 농도를 나타내는 것이다. 도 9a에서와 같이, 산화물 반도체층은 NF3 가스에 의해 플라즈마 처리가 되지 않은 상태이므로, 20㎚ 두께에 걸쳐 플루오린(F) 원소가 검출되지 않은 것을 알 수 있다.
도 9b는 도 3 내지 도 8에 도시된 방법에 따라 제조된 박막 트랜지스터에서 플라즈마 처리가 된 산화물 반도체층(a-IGZO)의 플루오린(F) 원소 농도를 나타내는 것으로, 산화물 반도체층에서 플루오린(F) 원소가 검출되었다. 구체적으로, NF3 가스를 이용한 플라즈마 처리로 인해, 20㎚ 두께를 갖는 산화물 반도체층의 표면에서부터 약 9㎚의 두께에 걸쳐 0.1% 내지 10%의 농도로 플루오린(F) 원소가 검출된 것을 알 수 있다.
도 10은 본 발명의 실시예에 따른 듀얼 게이트 박막 트랜지스터의 온도에 따른 신뢰성을 나타내는 그래프이다. 구체적으로, 도 10은 본 실시예에서와 같이 산화물 반도체층을 NF3 가스로 플라즈마 처리한 후 어닐링 처리하는 동안, 상온에서 600℃까지 어닐링 온도를 증가시키면서 산화물 반도체층의 캐리어 농도, 홀 이동도 및 면저항을 측정한 그래프이다.
도 10을 참조하면, 산화물 반도체층은 상온에서 420℃까지는, 캐리어 농도, 홀 이동도, 면저항을 일정하게 유지하는 것을 알 수 있다. 또한, 500℃ 내지 600℃에서 캐리어 농도, 홀 이동도, 면저항이 변경되나 그 변경 정도가 크지 않은 것을 알 수 있다. 이 같이, 산화물 반도체층을 NF3 가스로 플라즈마 처리하게 되면, 상온에서 600℃의 어닐링 온도에서도 산화물 반도체층의 물리적 특성이나 저항성 등 변화되는 것을 방지할 수 있다. 이를 고려할 때, 산화물 반도체층을 플라즈마 처리할 시에도, 600℃ 이하의 온도를 적용할 수 있으며, 바람직하게는 420 ℃ 이하의 온도에서 처리함으로써 산화물 반도체층의 전기적 특성 및 신뢰성을 향상시킬 수 있다.
도 11 내지 도 14는 본 발명의 실시예에 따른 듀얼 게이트 박막 트랜지스터의 전기적 특성을 나타내는 그래프이다. 여기서, 듀얼 게이트 박막 트랜지스터는 도 3 내지 도 8에 도시된 제조 방법에 의해 제조된 것으로, 제1 오프셋 영역(제1 및 제2 게이트 전극과, 소스 전극 사이의 오프셋 영역) 및 제2 오프셋 영역(제1 및 제2 게이트 전극과, 드레인 전극 사이의 오프셋 영역)이 3㎛의 폭을 갖는다.
도 11a 내지 도 11c는 본 발명의 실시예에 따른 듀얼 게이트 박막 트랜지스터의 전이(Transfer) 특성을 나타내는 그래프이다.
드레인-소스 전압(VDS)이 각각 0.1V 및 1V인 상태에서, 제1 게이트 전극(하부 게이트 전극)에 전압을 인가했을 때(Bottom Sweep, BS)(도 11a,), 제2 게이트 전극(상부 게이트 전극)에 전압을 인가했을 때(Top Sweep, TS)(도 11b), 제1 및 제2 게이트 전극 모두에 전압을 인가했을 때(Dual Sweep, DS)(도 11c)의 전이 특성을 나타낸 그래프이다.
도 11a 내지 도 11c를 참조하면, 제1 게이트 전극이나 제2 게이트 전극에 전압을 인가했을 때보다, 제1 및 제2 게이트 전극 모두에 전압을 인가했을 때, 전류 최대값이 증가하는 것을 알 수 있다.
도 12a 내지 도 12c는 본 발명의 실시예에 따른 듀얼 게이트 박막 트랜지스터의 출력(Output) 특성을 나타내는 그래프이다.
제1 게이트 전극(하부 게이트 전극)에 전압을 인가했을 때(Bottom Sweep, BS)(도 12a,), 제2 게이트 전극(상부 게이트 전극)에 전압을 인가했을 때(Top Sweep, TS)(도 12b), 제1 및 제2 게이트 전극 모두에 전압을 인가했을 때(Dual Sweep, DS)(도 12c)의 출력 특성을 나타낸 그래프이다. 이때, 각 게이트 전극에 인가되는 전압은 0~10V까지 2.5V 단위로 증가시켰다.
도 12a 내지 도 12c를 참조하면, 드레인 전압이 증가함에 따라 드레인 전류가 포화되는 것을 알 수 있다. 또한, 제1 게이트 전극이나 제2 게이트 전극에 전압을 인가했을 때보다(BS, TS), 제1 및 제2 게이트 전극 모두에 전압을 인가했을 때(DS), 낮은 게이트 전압에서도 큰 드레인 전류가 발생하는 것을 알 수 있다. 따라서, 제1 및 제2 게이트 전극 모두에 전압을 인가했을 때(DS), 박막 트랜지스터의 저전압 구동이 가능할 것이다.
또한, 제1 및 제2 게이트 전극 모두에 전압을 인가했을 때(DS), 전류 크라우딩(crowding) 효과가 없는 점으로 보아 플라즈마 처리된 산화물 반도체층이 좋은 오믹 접촉층으로 작용하고 있음을 알 수 있다.
도 13은 본 발명의 실시예에 따른 듀얼 게이트 박막 트랜지스터의 문턱 전압을 나타내는 그래프이다.
박막 트랜지스터에서 드레인 전압을 0.1V로 고정 인가한 상태에서, 제2 게이트 전극(상부 게이트 전극)에 인가되는 정전압(constant voltage) 각각에 대하여 제1 게이트 전극(하부 게이트 전극)에 0V 내지 20V의 전압을 인가한 경우의 전이 곡선을 나타낸 그래프이다. 도 13a를 참조하면, 제2 게이트 전극(상부 게이트 전극)에 인가되는 정전압(constant voltage)에 따라 문턱 전압이 체계적으로 변화됨을 알 수 있다.
도 14a 내지 도 14c는 본 발명의 실시예에 따른 듀얼 게이트 박막 트랜지스터의 광-전압 신뢰성을 나타내는 그래프이다.
듀얼 게이트 박막 트랜지스터에 10000lux의 가시광선 빛(white light)를 조사하고 있는 상태에서, 제1 게이트 전극(하부 게이트 전극)에 전압을 인가하거나(Bottom Sweep, BS)(도 14a) 또는, 제2 게이트 전극(상부 게이트 전극)에 전압을 인가하거나(Top Sweep, TS)(도 14b) 또는, 제1 및 제2 게이트 전극 모두에 전압을 인가하여(Dual Sweep, DS)(도 14c), 그 인가 시간(stress time)에 따른 드레인 전류를 측정하였다.
도 14a 내지 도 14c를 참조하면, 모두 문턱 전압의 변화가 거의 없으며 특히, 도 14c에서와 같이 제1 게이트 전극과 제2 게이트 전극 모두에 게이트 전압을 인가했을 때(DS), 초기 특성과 전압 인가 시간(stress time)이 경과된 후의 특성에 변화가 크지 않으므로, 박막 트랜지스터의 신뢰성이 향상된 것을 알 수 있다.
도 15a 및 도 15는 본 발명의 실시에에 따른 듀얼 게이트 박막 트랜지스터를 디스플레이 패널에 적용한 예를 나타내는 도면이다.
도 15a를 참조하면, LCD(Liquid Crystal Display) 패널은 하나의 화소 소자 당 실시예에 따른 박막 트랜지스터가 1개 삽입될 수 있다. 구체적으로, 박막 트랜지스터(1000)에서 상부 게이트 전극(제2 게이트 전극) 및 하부 게이트 전극(제1 게이트 전극)은 게이트 구동부의 라인과 연결될 수 있다.
도 15b를 참조하면, AMOLED(Active-Matrix Organic Light Emitting Diode) 디스플레이 패널은 하나의 화소 소자 당 실시예에 따른 박막 트랜지스터가 2개 삽입될 수 있다. 구체적으로, 제1 박막 트랜지스터(400)는 스위칭(switching) 트랜지스터로 기능하며, 제1 박막 트랜지스터(2000)에 포함된 2개의 게이트 전극은 게이트 구동부의 라인과 연결될 수 있다.
또한, 제2 박막 트랜지스터(3000)는 구동(driving) 트랜지스터로 기능하며, 제2 박막 트랜지스터(3000)에 포함된 2개의 게이트 전극은 제1 박막 트랜지스터(2000)의 드레인 전극과 연결될 수 있다.
이상과 같이 본 발명은 비록 한정된 실시예와 도면에 의해 설명되었으나, 본 발명은 상기의 실시예에 한정되는 것은 아니며, 본 발명이 속하는 분야에서 통상의 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형이 가능하다.
그러므로, 본 발명의 범위는 설명된 실시예에 국한되어 정해져서는 아니 되며, 후술하는 특허청구범위뿐 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 한다.

Claims (20)

  1. 듀얼 게이트 박막 트랜지스터에 있어서,
    기판;
    상기 기판 상에 위치된 제1 게이트 전극;
    상기 제1 게이트 전극 상에 위치된 산화물 반도체층;
    상기 산화물 반도체층에 위치된 소스 전극 및 드레인 전극; 및
    상기 산화물 반도체층 상에 위치된 제2 게이트 전극;을 포함하며,
    상기 제1 및 제2 게이트 전극은,
    상기 듀얼 게이트 박막 트랜지스터의 수직축을 기준으로 상기 소스 전극 및 상기 드레인 전극 사이의 오프셋 영역을 포함하며,
    상기 오프셋 영역에 해당하는 상기 산화물 반도체층은 할로겐계 가스로 플라즈마 처리된, 듀얼 게이트 박막 트랜지스터.
  2. 제1항에 있어서,
    상기 산화물 반도체층은,
    상기 오프셋 영역에서부터 상기 소스 전극 및 상기 드레인 전극이 접촉되는 영역까지 연장되어 플라즈마 처리된, 듀얼 게이트 박막 트랜지스터.
  3. 제1항에 있어서,
    상기 오프셋 영역은,
    상기 제1 및 제2 게이트 전극의 일 측과 상기 소스 전극 사이에 해당하는 제1 오프셋 영역; 및
    상기 제1 및 제2 게이트 전극의 타 측과 상기 드레인 전극 사이에 해당하는 제2 오프셋 영역
    을 포함하는, 듀얼 게이트 박막 트랜지스터.
  4. 제3항에 있어서,
    상기 제1 및 제2 오프셋 영역은 서로 동일한 폭을 갖는, 듀얼 게이트 박막 트랜지스터.
  5. 제3항에 있어서,
    상기 제1 및 제2 오프셋 영역은 서로 상이한 폭을 갖는, 듀얼 게이트 박막 트랜지스터.
  6. 제3항 내지 제5항 중 어느 한 항에 있어서,
    상기 제1 및 제2 오프셋 영역은 0.5㎛ 이상의 폭을 갖는, 듀얼 게이트 박막 트랜지스터.
  7. 제1항에 있어서,
    상기 할로겐계 가스는,
    플루오린 (fluorine; F) 원소를 포함하는 가스인, 듀얼 게이트 박막 트랜지스터,
  8. 제7항에 있어서,
    상기 산화물 반도체층은,
    0.1% 내지 10% 농도의 플루오린(F) 원소를 포함하는, 듀얼 게이트 박막 트랜지스터.
  9. 제1항에 있어서,
    상기 제1 게이트 전극과 상기 산화물 반도체층 사이에 위치된 게이트 절연층; 및
    상기 소스 전극 및 상기 드레인 전극과 상기 제2 게이트 전극 사이에 위치하는 보호층
    을 더 포함하는 듀얼 게이트 박막 트랜지스터.
  10. 제1항에 있어서,
    상기 산화물 반도체층은,
    비정질 인듐 갈륨 징크 옥사이드(amorphous indium-gallium-zinc oxide, a-IGZO), 징크 옥사이드(ZnO), 인듐 징크 옥사이드(IZO), 인듐 틴 옥사이드(ITO), 징크 틴 옥사이드(ZTO), 갈륨 징크 옥사이드(GZO), 하프늄 인듐 징크 옥사이드(HIZO), 징크 인듐 틴 옥사이드(ZITO) 및 알루미늄 징크 틴 옥사이드(AZTO) 중 어느 하나를 포함하는 듀얼 게이트 박막 트랜지스터.
  11. 듀얼 게이트 박막 트랜지스터의 제조 방법에 있어서,
    기판 상에 제1 게이트 전극을 형성하는 단계;
    상기 제1 게이트 전극 상에 게이트 절연층을 형성하는 단계;
    상기 게이트 절연층 상에 산화물 반도체층을 형성하는 단계;
    상기 산화물 반도체층 상에 소스 전극 및 드레인 전극을 형성하는 단계;
    상기 소스 전극 및 상기 드레인 전극 상에 보호층을 형성하는 단계; 및
    상기 보호층 상에 제2 게이트 전극을 형성하는 단계;를 포함하며,
    상기 산화물 반도체층을 형성한 이후에, 상기 듀얼 게이트 박막 트랜지스터의 수직축을 기준으로 상기 제1 게이트 전극 및 상기 제2 게이트 전극과, 상기 소스 전극 및 상기 드레인 전극 사이의 오프셋 영역에 해당하는 상기 산화물 반도체층을 할로겐계 가스를 이용하여 플라즈마 처리하는 단계
    를 더 포함하는 듀얼 게이트 박막 트랜지스터의 제조 방법.
  12. 제11항에 있어서,
    상기 플라즈마 처리하는 단계는,
    상기 오프셋 영역에서부터 상기 소스 전극 및 상기 드레인 전극이 접촉되는 영역까지 상기 플라즈마 처리하는, 듀얼 게이트 박막 트랜지스터의 제조 방법.
  13. 제11항에 있어서,
    상기 플라즈마 처리하는 단계는,
    상기 산화물 반도체층 상에서 상기 오프셋 영역이 노출되도록, 포토 레지스트를 도포하여 상기 오프셋 영역을 제외한 다른 영역들을 마스킹하는 단계;
    상기 할로겐계 가스를 이용하여 상기 오프셋 영역을 420℃ 이하의 온도에서 플라즈마 처리하는 단계; 및
    상기 포토 레지스트를 제거하는 단계
    를 포함하는, 듀얼 게이트 박막 트랜지스터의 제조 방법.
  14. 제11항에 있어서,
    상기 오프셋 영역은,
    상기 제1 및 제2 게이트 전극의 일 측과 상기 소스 전극 사이에 해당하는 제1 오프셋 영역; 및
    상기 제1 및 제2 게이트 전극의 타 측과 상기 드레인 전극 사이에 해당하는 제2 오프셋 영역
    을 포함하는, 듀얼 게이트 박막 트랜지스터의 제조 방법.
  15. 제14항에 있어서,
    상기 제1 및 제2 오프셋 영역은 서로 동일한 폭을 갖는, 듀얼 게이트 박막 트랜지스터의 제조 방법.
  16. 제14항에 있어서,
    상기 제1 및 제2 오프셋 영역은 서로 상이한 폭을 갖는, 듀얼 게이트 박막 트랜지스터의 제조 방법.
  17. 제14항 내지 제16항 중 어느 한 항에 있어서,
    상기 제1 및 제2 오프셋 영역은,
    0.5㎛ 이상의 폭을 갖는, 듀얼 게이트 박막 트랜지스터의 제조 방법.
  18. 제11항에 있어서,
    상기 할로겐계 가스는,
    플루오린 (fluorine; F)을 포함하는 가스인, 듀얼 게이트 박막 트랜지스터의 제조 방법.
  19. 제11항에 있어서,
    상기 제1 게이트 전극 상에 상기 산화물 반도체층 사이에 게이트 절연층을 형성하는 단계; 및
    상기 소스 전극 및 상기 드레인 전극과 상기 제2 게이트 전극 사이에 보호층을 형성하는 단계
    를 더 포함하는 듀얼 게이트 박막 트랜지스터의 제조 방법.
  20. 제11항에 있어서,
    상기 산화물 반도체층을 형성하는 단계는,
    상기 게이트 절연층 상에 비정질 인듐 갈륨 징크 옥사이드(amorphous indium-gallium-zinc oxide, a-IGZO), 징크 옥사이드(ZnO), 인듐 징크 옥사이드(IZO), 인듐 틴 옥사이드(ITO), 징크 틴 옥사이드(ZTO), 갈륨 징크 옥사이드(GZO), 하프늄 인듐 징크 옥사이드(HIZO), 징크 인듐 틴 옥사이드(ZITO) 및 알루미늄 징크 틴 옥사이드(AZTO) 중 어느 하나를 증착하는, 듀얼 게이트 박막 트랜지스터의 제조 방법.
PCT/KR2016/000178 2015-10-07 2016-01-08 듀얼 게이트 박막 트랜지스터 및 그의 제조 방법 WO2017061669A1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020150140841A KR20170041433A (ko) 2015-10-07 2015-10-07 듀얼 게이트 박막 트랜지스터 및 그의 제조 방법
KR10-2015-0140841 2015-10-07

Publications (1)

Publication Number Publication Date
WO2017061669A1 true WO2017061669A1 (ko) 2017-04-13

Family

ID=58487957

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/KR2016/000178 WO2017061669A1 (ko) 2015-10-07 2016-01-08 듀얼 게이트 박막 트랜지스터 및 그의 제조 방법

Country Status (2)

Country Link
KR (1) KR20170041433A (ko)
WO (1) WO2017061669A1 (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200022226A (ko) 2018-08-22 2020-03-03 경희대학교 산학협력단 산화물 반도체 박막 트랜지스터 및 그 제조 방법
KR102188398B1 (ko) * 2019-03-14 2020-12-08 경희대학교 산학협력단 산화물 반도체 박막 트랜지스터의 제조 방법
US11670720B2 (en) 2020-11-25 2023-06-06 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0897433A (ja) * 1994-09-27 1996-04-12 Sony Corp 薄膜半導体装置の製造方法
US20020034842A1 (en) * 2000-09-15 2002-03-21 Joo Seung Ki Poly-silicon thin film transistor having back bias effects and fabrication method thereof
JP2005072144A (ja) * 2003-08-21 2005-03-17 Seiko Epson Corp 薄膜半導体装置及びその製造方法、電気光学装置、並びに電子機器
KR20120056767A (ko) * 2010-11-25 2012-06-04 엘지디스플레이 주식회사 박막 트랜지스터와 표시장치용 전극기판 및 이들의 제조방법
KR20140078190A (ko) * 2012-12-17 2014-06-25 한국전자통신연구원 트렌지스터 및 그 제조방법

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0897433A (ja) * 1994-09-27 1996-04-12 Sony Corp 薄膜半導体装置の製造方法
US20020034842A1 (en) * 2000-09-15 2002-03-21 Joo Seung Ki Poly-silicon thin film transistor having back bias effects and fabrication method thereof
JP2005072144A (ja) * 2003-08-21 2005-03-17 Seiko Epson Corp 薄膜半導体装置及びその製造方法、電気光学装置、並びに電子機器
KR20120056767A (ko) * 2010-11-25 2012-06-04 엘지디스플레이 주식회사 박막 트랜지스터와 표시장치용 전극기판 및 이들의 제조방법
KR20140078190A (ko) * 2012-12-17 2014-06-25 한국전자통신연구원 트렌지스터 및 그 제조방법

Also Published As

Publication number Publication date
KR20170041433A (ko) 2017-04-17

Similar Documents

Publication Publication Date Title
WO2014169621A1 (zh) 薄膜晶体管及其制作方法
KR102281848B1 (ko) 박막 트랜지스터 제조 방법과 박막 트랜지스터
US20170077271A1 (en) Array substrate for liquid crystal display device and method of manufacturing the same
CN107464820A (zh) Esl型tft基板及其制作方法
WO2017061669A1 (ko) 듀얼 게이트 박막 트랜지스터 및 그의 제조 방법
WO2017054250A1 (zh) 一种tft阵列基板及其制作方法
US10153377B2 (en) Dual-gate thin film transistor and manufacturing method thereof and array substrate
WO2016176878A1 (zh) 采用coa技术的双栅极tft基板结构
WO2014200190A1 (ko) 디스플레이 장치의 화소 소자로 사용되는 산화물 반도체 트랜지스터 및 이의 제조 방법
WO2019056517A1 (zh) 薄膜晶体管结构及其制作方法
WO2020024734A1 (zh) 静电保护电路、阵列基板及显示装置
WO2018084421A1 (ko) 듀얼 게이트 구조를 구비하는 산화물 반도체 트랜지스터 및 그 제조방법
WO2020184777A1 (ko) 산화물 반도체 박막 트랜지스터의 제조 방법
CN107808826A (zh) 一种底发射顶栅自对准薄膜晶体管的制备方法
US20140027760A1 (en) Semiconductor device and manufacturing method thereof
KR20150007000A (ko) 박막 트랜지스터 기판 및 박막 트랜지스터 기판의 제조 방법
CN108565247A (zh) Ltps tft基板的制作方法及ltps tft基板
WO2018218712A1 (zh) 低温多晶硅tft基板及其制作方法
US20190252414A1 (en) Method for manufacturing thin film transistor
WO2015182888A1 (ko) 산화물 반도체 박막 트랜지스터의 제조방법
TW201503374A (zh) 氧化物半導體薄膜電晶體
WO2016032069A1 (ko) 절연 또는 반절연 ＳｉＣ 기판에 구현된 ＳｉＣ 반도체 소자 및 그 제조 방법
CN101937875B (zh) 互补金氧半晶体管及其制作方法
CN106373888A (zh) 薄膜晶体管的制造方法
WO2021054617A1 (ko) 박막 트랜지스터 및 그 제조 방법

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 16853785

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 16853785

Country of ref document: EP

Kind code of ref document: A1