JP2005072144A - 薄膜半導体装置及びその製造方法、電気光学装置、並びに電子機器 - Google Patents

薄膜半導体装置及びその製造方法、電気光学装置、並びに電子機器 Download PDF

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Abstract

【課題】 チャネル領域の周縁部における電界集中を緩和することにより、オフリーク電流を低減することができ、その結果、電圧に対する耐性を向上させることができ、デバイスとしての信頼性を向上させることができる薄膜半導体装置及びその製造方法、電気光学装置、並びに電子機器を提供する。
【解決手段】 本発明のダブルゲートＴＦＴは、ガラス基板１上に、下部ゲート電極２、下部ゲート絶縁膜３、チャネル領域４ａ、ソース領域４ｂ及びドレイン領域４ｃを有する半導体薄膜４、上部ゲート絶縁膜５、上部ゲート電極６が積層され、上部ゲート絶縁膜５は、第１絶縁層５ａ及び第２絶縁層５ｂにより構成され、第１絶縁層５ａのチャネル領域４ａの中央部に対応する部分には開口部１１が形成された構成である。
【選択図】 図１

Description

本発明は、薄膜半導体装置及びその製造方法、電気光学装置、並びに電子機器に係り、特に、薄膜半導体装置のオン電流やオフリーク電流を制御することが可能な技術に関するものである。
液晶装置、エレクトロルミネッセンス（ＥＬ）装置、プラズマディスプレイ等の電気光学装置として、マトリクス状に配置された多数のドットを、ドット毎に駆動するために、各ドットに薄膜半導体装置であるＴＦＴを設けたアクティブマトリクス型の電気光学装置が知られている。
また、かかる用途に用いられるＴＦＴとして、透明基板上に、下絶縁膜、チャネル領域及びソース・ドレイン領域を有する半導体薄膜、上絶縁膜が順次積層され、前記チャネル領域に、下絶縁膜を介して下ゲート電極が対向配置されるとともに、上絶縁膜を介して上ゲート電極が対向配置された構造のダブルゲートＴＦＴが知られている（例えば、特許文献１〜３参照）。
このダブルゲートＴＦＴでは、透明基板上に、下絶縁膜、チャネル領域及びソース・ドレイン領域を有する半導体薄膜、上絶縁膜を順次積層し、この上絶縁膜上にレジスト膜を形成し、このレジスト膜を下絶縁膜をマスクとして透明基板の裏面側から露光することによりパターニングし、その後、レジスト膜の露光・除去された部分に上ゲート電極を形成する方法が採られている。
このダブルゲートＴＦＴでは、下ゲート電極と上ゲート電極とを同じ大きさとすることにより、ゲートとソース・ドレインとの間の寄生容量を低減している。
特開昭５８−１１５８５０号公報 特開昭６３−２４６８７４号公報 特開平０８−２４１９９７号公報
ところで、上述したダブルゲートＴＦＴでは、上絶縁膜の厚みが均一であることから、チャネル領域では、周縁部であるドレイン領域に近い領域すなわちソース・ドレイン端近傍の電界強度に起因するオフリーク電流が大きいという問題点があった。
このようにオフリーク電流が大きい場合、消費電力が大きくなり、電圧に対する耐性が低下し、信頼性が低下する虞がある。
本発明は、上記事情に鑑みてなされたものであって、チャネル領域の周縁部すなわちソース・ドレイン端近傍における電界強度を緩和することにより、オフリーク電流を低減することができ、その結果、消費電力を低減でき、電圧に対する耐性を向上させることができ、デバイスとしての信頼性を向上させることができる薄膜半導体装置及びその製造方法、電気光学装置、並びに電子機器を提供することを目的とする。
本発明者等は、鋭意研究した結果、半導体薄膜の上層に形成された絶縁膜を、半導体薄膜のチャネル領域の中央部分に対応する部分を薄く、同チャネル領域の周縁部に対応する部分を厚くすれば、チャネル領域の周縁部すなわちソース・ドレイン端近傍における電界強度を緩和することができ、したがって、オフリーク電流を低減することができ、その結果、消費電力の低減、電圧に対する耐性及び信頼性を向上させることができることを見出し、本発明に到達するに至った。
すなわち、本発明の薄膜半導体装置は、第１の絶縁膜、チャネル領域及びソース・ドレイン領域を有する半導体薄膜、第２の絶縁膜が順次積層され、前記チャネル領域に、前記第１の絶縁膜を介して第１のゲート電極が対向配置されるとともに、前記第２の絶縁膜を介して第２のゲート電極が対向配置される薄膜半導体装置において、前記第２の絶縁膜は、前記チャネル領域の中央部に対応する部分の厚みが、前記チャネル領域の前記ソース・ドレイン領域近傍に対応する部分の厚みより薄いことを特徴とする。
この薄膜半導体装置においては、前記第２の絶縁膜を、前記チャネル領域の中央部に対応する部分の厚みが前記ソース・ドレイン端近傍に対応する部分の厚みより薄くなるようにしたことにより、第１及び第２のゲート電極により前記チャネル領域に電圧を印加した場合、前記ソース・ドレイン端近傍の電界強度が緩和されるので、オフリーク電流を低減することができる。また、ゲート電圧に対する耐性あるいはドレイン電圧に対する耐性等の耐圧性が向上し信頼性を向上させることができる。
この薄膜半導体装置においては、前記第２の絶縁膜を、前記半導体薄膜上に形成される第１の絶縁層と、該第１の絶縁層上に形成される第２の絶縁層とを備えた構成とし、前記第１の絶縁層の前記チャネル領域に対応する位置に、前記第１のゲート電極と同じ大きさの開口部を形成することとすれば、前記ソース・ドレイン端近傍の電界強度が緩和され、オフリーク電流を低減することができると共に、チャネル領域のオン電流を増大させることができる。
この薄膜半導体装置においては、前記第２の絶縁膜を、前記半導体薄膜上に形成される第１の絶縁層と、該第１の絶縁層上に形成される第２の絶縁層とを備えた構成とし、前記第１の絶縁層の前記チャネル領域に対応する位置に、前記第１のゲート電極より狭い開口部を形成することとすれば、前記ソース・ドレイン端近傍の電界強度が緩和され、オフリーク電流を大きく低減することができると共に、チャネル領域のオン電流を増大させることができる。
この薄膜半導体装置においては、前記第２の絶縁膜を、前記半導体薄膜上に形成される第１の絶縁層と、該第１の絶縁層上に形成される第２の絶縁層とを備えた構成とし、前記第１の絶縁層の前記チャネル領域に対応する位置に、前記第１のゲート電極より広い開口部を形成することとすれば、前記ソース・ドレイン端近傍の電界強度が緩和され、オフリーク電流を低減することができると共に、チャネル領域のオン電流を大きく増大させることができる。
本発明の薄膜半導体装置の製造方法は、第１の絶縁膜、チャネル領域及びソース・ドレイン領域を有する半導体薄膜、第２の絶縁膜が順次積層され、前記チャネル領域に、前記第１の絶縁膜を介して第１のゲート電極が対向配置されるとともに、前記第２の絶縁膜を介して第２のゲート電極が対向配置される薄膜半導体装置の製造方法であって、透光性基板上に、遮光性を有する第１のゲート電極を形成する工程と、前記第１のゲート電極を含む前記透光性基板上に、第１の絶縁膜、半導体薄膜、第２の絶縁膜を順次積層する工程と、前記第２の絶縁膜上にネガ型のフォトレジストを塗布する工程と、前記透光性基板の裏面側から前記第１のゲート電極をマスクとして前記フォトレジストを露光し、所定形状にパターニングする工程と、このパターニングされたフォトレジストをマスクとして前記第２の絶縁膜を選択除去し、該第２の絶縁膜の前記半導体薄膜のチャネル領域の中央部に対応する部分の厚みを、この部分以外の厚みより薄くする工程と、このパターニングされた第２の絶縁膜をマスクとして、前記半導体薄膜に不純物を注入する工程と、を有することを特徴とする。
この薄膜半導体装置の製造方法では、第２の絶縁膜上にネガ型のフォトレジストを塗布し、次いで、透光性基板の裏面側から前記第１のゲート電極をマスクとして前記フォトレジストを露光し、所定形状にパターニングし、次いで、このパターニングされたフォトレジストをマスクとして前記第２の絶縁膜を選択除去し、該第２の絶縁膜の前記半導体薄膜のチャネル領域の中央部に対応する部分の厚みを、この部分以外の厚みより薄くする。
この場合、前記フォトレジストの露光条件、例えば、光強度と露光時間を変えれば、前記フォトレジストの硬化領域が変化し、このフォトレジストのパターニング部分の大きさも変化する。
例えば、光強度及び露光時間が適切であった場合、前記フォトレジストは前記第１のゲート電極に対応する領域を除いて露光されることとなるので、前記フォトレジストの非硬化領域は第１のゲート電極と同じ大きさとなる。したがって、このフォトレジストをマスクとした場合、前記第２の絶縁膜の選択除去される領域は前記第１のゲート電極と同じ大きさとなる。
また、光強度、露光時間の少なくとも一方を大きくした場合、露光過多となるためにマスクの裏側に回り込む光量が増加し、前記フォトレジストの非硬化領域は第１のゲート電極より狭くなる。よって、マスクの開口部となるフォトレジストの非硬化領域は第１のゲート電極より狭くなる。したがって、このフォトレジストをマスクとした場合、前記第２の絶縁膜の選択除去される領域は前記第１のゲート電極より狭いものとなる。
また、光強度、露光時間の少なくとも一方を小さくした場合、露光不足となるためにマスクの裏側の周辺部分の光量が減少し、前記フォトレジストの非硬化領域は第１のゲート電極より広くなる。よって、マスクの開口部となるフォトレジストの非硬化領域は第１のゲート電極より広くなる。したがって、このフォトレジストをマスクとした場合、前記第２の絶縁膜の選択除去される領域は前記第１のゲート電極より広いものとなる。
以上により、前記第２の絶縁膜を選択除去することにより、半導体薄膜のチャネル領域の中央部に対応する部分の厚みが、前記チャネル領域の前記ソース・ドレイン領域近傍に対応する部分の厚みより薄い第２の絶縁膜を有する薄膜半導体装置を作製することができる。
この厚みの薄い部分の平面上の大きさは、前記フォトレジストの露光条件を変えることにより調整することができる。
したがって、オフリーク電流を低減することができ、さらに、耐圧性及び信頼性が向上した薄膜半導体装置を容易に作製することができる。
本発明の他の薄膜半導体装置の製造方法は、第１の絶縁膜、チャネル領域及びソース・ドレイン領域を有する半導体薄膜、第１及び第２の絶縁層からなる第２の絶縁膜が順次積層され、前記チャネル領域に、前記第１の絶縁膜を介して第１のゲート電極が対向配置されるとともに、前記第２の絶縁膜を介して第２のゲート電極が対向配置される薄膜半導体装置の製造方法であって、透光性基板上に、遮光性を有する第１のゲート電極を形成する工程と、前記第１のゲート電極を含む前記透光性基板上に、第１の絶縁膜、半導体薄膜、第１の絶縁層を順次積層する工程と、前記第１の絶縁層上にネガ型のフォトレジストを塗布する工程と、前記透光性基板の裏面側から前記第１のゲート電極をマスクとして前記フォトレジストを露光し、所定形状にパターニングする工程と、このパターニングされたフォトレジストをマスクとして前記第１の絶縁層を選択除去し、該第１の絶縁層の前記半導体薄膜のチャネル領域の中央部に対応する部分を開口部とする工程と、この第１の絶縁層及び前記半導体薄膜上に第２の絶縁層を形成する工程と、これら第１及び第２の絶縁層をマスクとして、前記半導体薄膜に不純物を注入する工程と、を有することを特徴とする。
この薄膜半導体装置の製造方法では、第１の絶縁層上にネガ型のフォトレジストを塗布し、次いで、透光性基板の裏面側から前記第１のゲート電極をマスクとして前記フォトレジストを露光し、所定形状にパターニングし、次いで、このパターニングされたフォトレジストをマスクとして前記第１の絶縁層を選択除去し、該第１の絶縁層の前記半導体薄膜のチャネル領域の中央部に対応する部分を開口部とし、この第１の絶縁層及び前記半導体薄膜上に第２の絶縁層を形成する。
この場合、前記フォトレジストの露光条件、例えば、光強度と露光時間を変えれば、前記フォトレジストの硬化領域が変化し、このフォトレジストのパターニング部分の大きさも変化する。
例えば、光強度及び露光時間が適切であった場合、前記フォトレジストは前記第１のゲート電極に対応する領域を除いて露光されることとなるので、前記フォトレジストの非硬化領域は第１のゲート電極と同じ大きさとなる。したがって、このフォトレジストをマスクとした場合、前記第１の絶縁層の開口部は前記第１のゲート電極と同じ大きさとなる。
また、光強度、露光時間の少なくとも一方を大きくした場合、露光過多となるためにマスクの裏側に回り込む光量が増加し、前記フォトレジストの非硬化領域は第１のゲート電極より狭くなる。よって、マスクの開口部となるフォトレジストの非硬化領域は第１のゲート電極より狭くなる。したがって、このフォトレジストをマスクとした場合、前記第１の絶縁層の開口部は前記第１のゲート電極より狭いものとなる。
また、光強度、露光時間の少なくとも一方を小さくした場合、露光不足となるためにマスクの周辺部分の光量が減少し、前記フォトレジストの非硬化領域は第１のゲート電極より広くなる。よって、マスクの開口部となるフォトレジストの非硬化領域は第１のゲート電極より広くなる。したがって、このフォトレジストをマスクとした場合、前記第１の絶縁層の開口部は前記第１のゲート電極より広いものとなる。
以上により、半導体薄膜のチャネル領域の中央部に対応する部分の厚みが、前記ソース・ドレイン端近傍に対応する部分の厚みより薄い第１及び第２の絶縁層からなる第２の絶縁膜を有する薄膜半導体装置を作製することができる。
この第１の絶縁層の開口部の大きさは、前記フォトレジストの露光条件を変えることにより調整することができる。
したがって、ソース・ドレイン端近傍の電界強度が緩和され、オフリーク電流を低減することができると共に、チャネル領域のオン電流を大きく増大させることができる薄膜半導体装置を容易に作製することができる。
本発明の更に他の薄膜半導体装置の製造方法は、第１の絶縁膜、チャネル領域及びソース・ドレイン領域を有する半導体薄膜、第１及び第２の絶縁層からなる第２の絶縁膜が順次積層され、前記チャネル領域に、前記第１の絶縁膜を介して第１のゲート電極が対向配置されるとともに、前記第２の絶縁膜を介して第２のゲート電極が対向配置される薄膜半導体装置の製造方法であって、透光性基板上に、遮光性を有する第１のゲート電極を形成する工程と、前記第１のゲート電極を含む前記透光性基板上に、第１の絶縁膜、半導体薄膜を順次積層する工程と、前記半導体薄膜上にポジ型のフォトレジストを塗布する工程と、前記透光性基板の裏面側から前記第１のゲート電極をマスクとして前記フォトレジストを露光し、所定形状にパターニングする工程と、このパターニングされたフォトレジスト及び前記半導体薄膜を含む前記第１の絶縁膜上に第１の絶縁層を形成する工程と、リフトオフ法により前記パターニングされたフォトレジストと該フォトレジスト上の前記第１の絶縁層を除去し、該第１の絶縁層の前記半導体薄膜のチャネル領域の中央部に対応する部分を開口部とする工程と、残部の第１の絶縁層を含む前記半導体薄膜上に第２の絶縁層を形成する工程と、これら第１及び第２の絶縁層をマスクとして、前記半導体薄膜に不純物を注入する工程と、を有することを特徴とする。
この薄膜半導体装置の製造方法では、半導体薄膜上にポジ型のフォトレジストを塗布し、次いで、透光性基板の裏面側から前記第１のゲート電極をマスクとして前記フォトレジストを露光し、所定形状にパターニングし、次いで、このパターニングされたフォトレジスト及び前記半導体薄膜を含む前記第１の絶縁膜上に第１の絶縁層を形成し、次いで、リフトオフ法により前記パターニングされたフォトレジストと該フォトレジスト上の前記第１の絶縁層を除去し、該第１の絶縁層の前記半導体薄膜のチャネル領域の中央部に対応する部分を開口部とし、残部の第１の絶縁層を含む前記半導体薄膜上に第２の絶縁層を形成し、次いで、残部の第１の絶縁層を含む前記半導体薄膜上に第２の絶縁層を形成する。
この場合、前記フォトレジストの露光条件、例えば、光強度と露光時間を変えれば、前記フォトレジストの硬化領域が変化し、このフォトレジストのパターニング部分の大きさも変化する。
例えば、光強度及び露光時間が適切であった場合、前記フォトレジストは前記第１のゲート電極に対応する領域を除いて露光されることとなるので、前記フォトレジストの硬化領域は第１のゲート電極と同じ大きさとなる。したがって、リフトオフ法により該フォトレジストと該フォトレジスト上の前記第１の絶縁層を除去した場合、前記第１の絶縁層の開口部は前記第１のゲート電極と同じ大きさとなる。
また、光強度、露光時間の少なくとも一方を大きくした場合、露光過多となるためにマスクの裏側に回り込む光量が増加し、前記フォトレジストの硬化領域は第１のゲート電極より狭くなる。したがって、リフトオフ法により該フォトレジストと該フォトレジスト上の前記第１の絶縁層を除去した場合、前記第１の絶縁層の開口部は前記第１のゲート電極より狭いものとなる。
また、光強度、露光時間の少なくとも一方を小さくした場合、露光不足となるためにマスクの周辺部分の光量が減少し、前記フォトレジストの硬化領域は第１のゲート電極より広くなる。したがって、リフトオフ法により該フォトレジストと該フォトレジスト上の前記第１の絶縁層を除去した場合、前記第１の絶縁層の開口部は前記第１のゲート電極より広いものとなる。
以上により、半導体薄膜のチャネル領域の中央部に対応する部分の厚みが、前記ソース・ドレイン端近傍に対応する部分の厚みより薄い第１及び第２の絶縁層からなる第２の絶縁膜を有する薄膜半導体装置を作製することができる。
この第１の絶縁層の開口部の大きさは、前記フォトレジストの露光条件を変えることにより調整することができる。
したがって、ソース・ドレイン端近傍の電界強度が緩和され、オフリーク電流を低減することができると共に、チャネル領域のオン電流を大きく増大させることができる薄膜半導体装置を容易に作製することができる。
本発明の電気光学装置は、本発明の薄膜半導体装置を備えたことを特徴とする。
本発明の電気光学装置では、本発明の薄膜半導体装置を備えたことにより、薄膜半導体装置の電圧に対する耐性及びデバイスとしての信頼性が向上することとなり、したがって、耐圧性及び信頼性が向上した電気光学装置を提供することができる。さらに、本発明のようにオフリーク電流の小さい薄膜半導体装置を備えたことにより、消費電力の低い電気光学装置を提供することができる。
本発明の電子機器は、本発明の電気光学装置を備えたことを特徴とする。
本発明の電子機器では、本発明の電気光学装置を備えたことにより、電気光学装置の耐圧性及び信頼性が向上することとなり、したがって、耐圧性及び信頼性が向上した電子機器を提供することができる。さらに、消費電力の低い電気光学装置を提供することができる。
本発明に係る各実施例について詳細に説明する。なお、各実施例においては、図面を参照しながら説明するが、各図において、各層や各部材を図面上で認識可能な程度の大きさとするため、各層や各部材毎に縮尺を異ならせてある。
なお、係る各実施例は、本発明の実施態様を示すものであり、本発明はこれらの実施態様に限定されるものではなく、本発明の技術的思想の範囲内で任意に変更可能である。
図１は、本発明の実施例１のｎチャネル型またはｐチャネル型のダブルゲートＴＦＴ（Thin-Film Transistor）（薄膜半導体装置）を示す断面図である。
このダブルゲートＴＦＴは、透光性を有するガラス基板（透光性基板）１上に、アルミニウム、タンタル、モリブデン、チタン、クロム、あるいはこれらの金属を成分とする合金等の遮光性を有する所定パターンの導電膜からなる下部ゲート電極（第１のゲート電極）２、酸化珪素、窒化珪素等からなる下部ゲート絶縁膜（第１の絶縁膜）３、チャネル領域４ａ、ソース領域４ｂ及びドレイン領域４ｃを有し多結晶シリコンからなる島状の半導体薄膜４、酸化珪素、窒化珪素等からなる上部ゲート絶縁膜（第２の絶縁膜）５、アルミニウム、タンタル、モリブデン、チタン、クロム、あるいはこれらの金属を成分とする合金等の遮光性を有する所定パターンの導電膜からなる上部ゲート電極（第２のゲート電極）６、酸化珪素、窒化珪素等からなる層間絶縁膜７が積層されている。
このチャネル領域４ａには、下部ゲート絶縁膜３を介して下部ゲート電極２が対向配置されるとともに、上部ゲート絶縁膜５を介して上部ゲート電極６が対向配置されている。
上部ゲート絶縁膜５は、第１絶縁層５ａ及び第２絶縁層５ｂの２層構造からなるもので、第１絶縁層５ａには、チャネル領域４ａの中央部に対応する部分に開口部１１が形成され、これによって、上部ゲート絶縁膜５のチャネル領域４ａの中央部に対応する部分の厚みが、このチャネル領域４ａの周辺部（ソース・ドレイン端近傍）に対応する部分、すなわちソース領域４ｂ及びドレイン領域４ｃの近傍に対応する部分の厚みより薄くなるようになっている。
これら上部ゲート絶縁膜５及び層間絶縁膜７には、ソース領域４ｂに達するコンタクトホール１２及びドレイン領域４ｃに達するコンタクトホール１３がそれぞれ形成され、これらのコンタクトホール１２、１３にはアルミニウム、タンタル、モリブデン、チタン、クロム、あるいはこれらの金属を成分とする合金等の導電性材料が充填されてソース電極１４、ドレイン電極１５とされている。
このダブルゲートＴＦＴでは、上部ゲート絶縁膜５のチャネル領域４ａの中央部付近の厚みが、ソース領域４ｂ及びドレイン領域４ｃの近傍の厚みより薄くなっていることにより、下部ゲート電極２及び上部ゲート電極６によりチャネル領域４ａに電圧を印加した場合に、電界は上部ゲート電極６から上部ゲート絶縁膜５のうち厚みの薄い部分を介してチャネル領域４ａの中央部付近に集中し、下部ゲート電極２から下部ゲート絶縁膜３を介してチャネル領域４ａの中央部付近に集中する。これにより、チャネル領域４ａの周辺部分すなわちソース・ドレイン端近傍の電界強度が緩和される。
以上説明したように、このダブルゲートＴＦＴによれば、前記ソース・ドレイン端近傍の電界強度が緩和されるので、オフリーク電流を低減することができ、さらに、耐圧性及び信頼性を向上させることができる。
また、チャネル領域４ａの下方に下部ゲート電極２を、上方に上部ゲート電極６を、それぞれ対向配置したので、チャネルの構造を上下それぞれにチャネルを有するダブルチャネル構造とすることができ、したがって、単位面積当たりの電流密度を高くすることができ、オン電流を増大させることができる。
図２は、本発明の実施例２のｎチャネル型のダブルゲートＴＦＴ（Thin-Film Transistor）（薄膜半導体装置）を示す断面図である。
このダブルゲートＴＦＴが、実施例１のダブルゲートＴＦＴと異なる点は、実施例１のダブルゲートＴＦＴでは、第１絶縁層５ａのチャネル領域４ａの中央部に対応する位置に単に開口部１１を形成しただけであるのに対し、本実施例２のダブルゲートＴＦＴでは、第１絶縁層５ａのチャネル領域４ａの中央部に対応する位置に、下部ゲート電極２と同じ大きさの開口部２１を形成した点であり、それ以外の構成要素については実施例１のダブルゲートＴＦＴと全く同様である。
このダブルゲートＴＦＴでは、第１絶縁層５ａのチャネル領域４ａの中央部に対応する位置に、下部ゲート電極２と同じ大きさの開口部２１を形成したので、下部ゲート電極２及び上部ゲート電極６によりチャネル領域４ａに電圧を印加した場合に、電界は上部ゲート電極６から第１絶縁層５ａの開口部２１を介してチャネル領域４ａの中央部付近に集中し、下部ゲート電極２から下部ゲート絶縁膜３を介してチャネル領域４ａの中央部付近に集中する。
これにより、チャネル領域４ａの周辺部分であるソース・ドレイン端近傍の電界強度が緩和される。
また、チャネル領域４ａの下方に下部ゲート電極２を、上方に上部ゲート電極６を、それぞれ対向配置したことにより、チャネルの構造が半導体薄膜の上下面それぞれにチャネルを有するダブルチャネル構造となる。これにより、オン電流が大きく増大する。
次に、このダブルゲートＴＦＴの製造方法について、図３及び図４に基づき説明する。
まず、図３（ａ）に示すように、透光性基板として、表面を超音波洗浄等により清浄化したガラス基板１を用意し、このガラス基板１全面に、スパッタリング法等によりアルミニウム、タンタル、モリブデン、チタン、クロム等の金属、またはこれらの金属のいずれかを主成分とする合金等からなる遮光性を有する１０〜５００ｎｍの厚みの導電膜３１を成膜し、その後、この導電膜３１をフォトリソグラフィー法によりパターニングし、所定形状にパターニングされた遮光性を有する下部ゲート電極２とする。該下部ゲート電極２のパターンエッジになだらかな傾斜を持たせてテーパー形状にすると、その後の工程で、薄膜を形成する時に、前記下部ゲート電極上の薄膜の被覆性が向上する。
次いで、この下部ゲート電極２を含むガラス基板１上に、プラズマＣＶＤ法等により、基板温度が１００〜６００℃となる条件下で、酸化珪素（ＳｉＯ２）、窒化珪素（Ｓｉ３Ｎ４）等からなる１０〜５０ｎｍの厚みの下部ゲート絶縁膜３を成膜する。
この成膜工程に用いられる原料としては、モノシラン（ＳｉＨ４）と一酸化二窒素（Ｎ２Ｏ）との混合ガス、ジシラン（Ｓｉ２Ｈ６)とアンモニア（ＮＨ３）との混合ガス、テトラエトキシシラン（ＴＥＯＳ：Ｓｉ（ＯＣ２Ｈ５）４）と酸素（Ｏ２）との混合ガス等が好適である。
次いで、図３（ｂ）に示すように、下部ゲート絶縁膜３上に、プラズマＣＶＤ法等により、基板温度が１００〜６００℃となる条件下で、非晶質シリコン（ａ−Ｓｉ）からなる１０〜１００ｎｍの厚みの非晶質半導体薄膜３２を成膜する。
この成膜工程に用いられる原料としては、モノシラン（ＳｉＨ４）、ジシラン（Ｓｉ２Ｈ６)等が好適である。
次いで、この非晶質半導体薄膜３２にレーザ光を照射する等して加熱することにより多結晶化し、多結晶シリコンからなる多結晶半導体薄膜３３とする。その他にも、４００〜７００℃程度でアニールすることにより非晶質半導体薄膜３２を多結晶化する固相成長法を用いてもよい。
次いで、フォトリソグラフィ法により多結晶半導体薄膜３３をパターニングし、島状の半導体薄膜４とする。
次いで、図３（ｃ）に示すように、この半導体薄膜４を含む下部ゲート絶縁膜３上に、プラズマＣＶＤ法等により、基板温度が１００〜６００℃となる条件下で、酸化珪素（ＳｉＯ２）、窒化珪素（Ｓｉ３Ｎ４）等からなる５〜２００ｎｍの厚みの第１絶縁層５ａを成膜する。
この成膜工程に用いられる原料は、下部ゲート絶縁膜３と全く同様である。
次いで、この第１絶縁層５ａ上に、ネガ型のフォトレジスト３４を塗布し、下部ゲート電極２をマスクとしてガラス基板１の裏面側（下部ゲート電極２と反対側）から光Ｌを照射し、フォトレジスト３４を露光する。
ここでは、このフォトレジスト３４に下部ゲート電極２と同じ大きさの開口部３５を形成するために、光Ｌの露光条件、すなわち光Ｌの光強度及び露光時間を適切に制御する必要がある。光Ｌの露光条件が、露光過多、露光不足のいずれでもなく、適切な露光が行われた場合、フォトレジスト３４は下部ゲート電極２に対応する領域のみを除いて露光されることとなるので、フォトレジスト３４の非硬化領域は下部ゲート電極２と同じ大きさとなる。
次いで、図３（ｄ）に示すように、このフォトレジスト３４を現像する。この現像過程では、以上の理由により、このフォトレジスト３４に下部ゲート電極２と同じ大きさの開口部３５が形成されることとなる。
次いで、図３（ｅ）に示すように、このフォトレジスト３４をマスクとして第１絶縁層５ａにドライエッチング等の異方性エッチングを施し、この第１絶縁層５ａにフォトレジスト３４の開口部３５と平面視同一形状の開口部２１を形成する。この異方性エッチングの際、半導体薄膜４のチャネル領域４ａを僅かにエッチングし、このチャネル領域４ａを薄くしてもよい。この場合、界面の清浄化、薄膜化により、ＴＦＴの特性向上を図ることができる。
次いで、図４（ｆ）に示すように、フォトレジスト３４を剥離することにより、第１絶縁層５ａの所定位置に下部ゲート電極２と平面視同一形状の開口部２１を形成することができる。
次いで、図４（ｇ）に示すように、この開口部２１が形成された第１絶縁層５ａ及び半導体薄膜４上に、プラズマＣＶＤ法等により、基板温度が１００〜６００℃となる条件下で、酸化珪素（ＳｉＯ２）、窒化珪素（Ｓｉ３Ｎ４）等からなる５〜２００ｎｍの厚みの第２絶縁層５ｂを成膜する。これにより、半導体薄膜４上に、第１絶縁層５ａと第２絶縁層５ｂとからなる上部ゲート絶縁膜５が形成される。
この成膜工程に用いられる原料は、下部ゲート絶縁膜３及び第１絶縁層５ａと全く同様である。
次いで、図４（ｈ）に示すように、第２絶縁層５ｂ全面に、スパッタリング法等によりアルミニウム、タンタル、モリブデン、チタン、クロム等の金属、またはこれらの金属のいずれかを主成分とする合金等からなる１０〜５００ｎｍの厚みの導電膜３６を成膜し、その後、この導電膜３６をフォトリソグラフィー法によりパターニングし、所定形状にパターニングされた上部ゲート電極６とする。
次いで、上部ゲート電極６をマスクとして、半導体薄膜４に上方より約１×１０１４〜 １×１０１８ｃｍ−２のドーズ量で不純物イオン（リン（Ｐ）イオンまたはボロン（Ｂ）イオン）３７を注入する。
この不純物イオン３７注入により、図４（ｉ）に示すように、半導体薄膜４のうち上部ゲート電極６に覆われていない部分は上部ゲート電極６に対して自己整合的にソース領域４ｂ及びドレイン領域４ｃが形成され、上部ゲート電極６に覆われている部分は不純物イオン３７注入が成されないのでチャネル領域４ａとなる。
次いで、上部ゲート電極６を含む第２絶縁層５ｂ上に、プラズマＣＶＤ法等により、基板温度が１００〜６００℃となる条件下で、酸化珪素（ＳｉＯ２）、窒化珪素（Ｓｉ３Ｎ４）等からなる１００〜１０００ｎｍの厚みの層間絶縁膜７を成膜する。この成膜工程に用いられる原料は、下部ゲート絶縁膜３、第１絶縁層５ａ及び第２絶縁層５ｂと全く同様である。
次いで、レーザあるいは電気炉を用いて熱処理（アニール）し、半導体薄膜４のソース領域４ｂ及びドレイン領域４ｃに注入された不純物イオン（ＰイオンまたはＢイオン）の活性化を行う。
次いで、層間絶縁膜７上に所定形状のフォトレジスト（図示略）を形成し、このフォトレジストをマスクとして上部ゲート絶縁膜５及び層間絶縁膜７にドライエッチングを施し、これら上部ゲート絶縁膜５及び層間絶縁膜７に、ソース領域４ｂに達するコンタクトホール１２及びドレイン領域４ｃに達するコンタクトホール１３をそれぞれ形成する。
次いで、層間絶縁膜７全面に、スパッタリング法等により、アルミニウム、タンタル、モリブデン、チタン、クロム等の金属、あるいはこれらの金属のうち少なくとも１種を含む合金等からなる導電膜３８を成膜し、その後、この導電膜３８をフォトリソグラフィ法によりパターニングし、ソース電極１４及びドレイン電極１５とする。
以上により、ｎチャネル型またはｐチャネル型のダブルゲートＴＦＴを作製することができる。
以上説明した様に、このダブルゲートＴＦＴによれば、第１絶縁層５ａのチャネル領域４ａの中央部に対応する位置に、下部ゲート電極２と同じ大きさの開口部２１を形成したので、下部ゲート電極２及び上部ゲート電極６によりチャネル領域４ａに電圧を印加した場合に、電界は上部ゲート電極６から第１絶縁層５ａの開口部２１を介してチャネル領域４ａの中央部付近に集中し、下部ゲート電極２から下部ゲート絶縁膜３を介してチャネル領域４ａの中央部付近に集中することとなり、ソース・ドレイン端近傍の電界強度が緩和される。したがって、オフリーク電流を低減することができ、さらに、耐圧性及び信頼性を向上させることができる。
また、チャネル領域４ａの下方に下部ゲート電極２を、上方に上部ゲート電極６を、それぞれ対向配置したので、チャネルの構造を上下それぞれにチャネルを有するダブルチャネル構造とすることができる。したがって、オン電流を増大させることができる。
また、このダブルゲートＴＦＴの製造方法によれば、第１絶縁層５ａ上に、ネガ型のフォトレジスト３４を塗布し、下部ゲート電極２をマスクとしてガラス基板１の裏面側から光Ｌを照射し、フォトレジスト３４を露光・現像して下部ゲート電極２と同じ大きさの開口部３５を形成し、このフォトレジスト３４をマスクとして第１絶縁層５ａに開口部３５と平面視同一形状の開口部２１を形成するので、第１絶縁層５ａのチャネル領域４ａの中央部に対応する位置に、下部ゲート電極２と同じ大きさの開口部２１を形成することができ、ソース・ドレイン端近傍の電界強度が緩和され、オフリーク電流を低減するとともに、オン電流を増大させることができ、さらに、耐圧性及び信頼性を向上させることができるダブルゲートＴＦＴを、容易にかつ低コストで作製することができる。
図５及び図６は、本発明の実施例３のｎチャネル型のダブルゲートＴＦＴの製造方法を示す過程図であり、この製造方法により上述した実施例２のｎチャネル型のダブルゲートＴＦＴが得られる。
このダブルゲートＴＦＴの製造方法について、図５及び図６に基づき説明する。
まず、図５（ａ）に示すように、実施例２のダブルゲートＴＦＴの製造方法と全く同様にして、ガラス基板１上に、所定形状にパターニングされた遮光性を有する１０〜５００ｎｍの厚みの下部ゲート電極２、酸化珪素（ＳｉＯ２）、窒化珪素（Ｓｉ３Ｎ４）等からなる１０〜５０ｎｍの厚みの下部ゲート絶縁膜３を順次成膜し、次いで、図５（ｂ）に示すように、この下部ゲート絶縁膜３上に、島状の半導体薄膜４を成膜する。
次いで、図５（ｃ）に示すように、この半導体薄膜４を含む下部ゲート絶縁膜３上に、ポジ型のフォトレジスト４１を塗布し、下部ゲート電極２をマスクとしてガラス基板１の裏面側（下部ゲート電極２と反対側）から光Ｌを照射し、フォトレジスト４１を露光する。
次いで、図５（ｄ）に示すように、このフォトレジスト４１を現像し、このフォトレジスト４１に所定形状のパターニングを施す。これにより、フォトレジスト４１は、下部ゲート電極２と同じ大きさの島状のフォトレジスト４２を除いて除去される。
次いで、図５（e）に示すように、この島状のフォトレジスト４２及び半導体薄膜４を含む下部ゲート絶縁膜３上に、プラズマＣＶＤ法等により、基板温度が１００〜６００℃となる条件下で、酸化珪素（ＳｉＯ２）、窒化珪素（Ｓｉ３Ｎ４）等からなる２０〜１０００ｎｍの厚みの第１絶縁層５ａを成膜する。
この成膜工程に用いられる原料は、下部ゲート絶縁膜３と全く同様である。
この結果、島状のフォトレジスト４２上と、この島状のフォトレジスト４２上を除く半導体薄膜４及び下部ゲート絶縁膜３上に、それぞれ第１絶縁層５ａが成膜されることとなる。
次いで、図６（ｆ）に示すように、リフトオフ法により、島状のフォトレジスト４２と該島状のフォトレジスト４２上の第１絶縁層５ａを除去する。
これにより、半導体薄膜４及び下部ゲート絶縁膜３上に、島状のフォトレジスト４２と平面視同一形状の開口部２１を有する第１絶縁層５ａが形成されることとなる。
以下、実施例２のダブルゲートＴＦＴの製造方法と全く同様にして、ｎチャネル型またはｐチャネル型のダブルゲートＴＦＴを作製することができる。
すなわち、この開口部２１が形成された第１絶縁層５ａ及び半導体薄膜４上に第２絶縁層５ｂを成膜し（図６（ｇ））、次いで、この第２絶縁層５ｂ上に上部ゲート電極６を形成し、この上部ゲート電極６をマスクとして、半導体薄膜４に上方より不純物イオン３７を注入する（図６（ｈ））。
これにより、図６（ｉ）に示すように、半導体薄膜４のうち上部ゲート電極６に覆われていない部分は上部ゲート電極６に対して自己整合的にソース領域４ｂ及びドレイン領域４ｃが形成され、上部ゲート電極６に覆われている部分は不純物イオン３７注入が成されないのでチャネル領域４ａとなる。
次いで、上部ゲート電極６を含む第２絶縁層５ｂ上に層間絶縁膜７を成膜し、次いで、ソース領域４ｂ及びドレイン領域４ｃに注入された不純物イオンの活性化を行い、上部ゲート絶縁膜５及び層間絶縁膜７にコンタクトホール１２、１３を形成し、これらコンタクトホール１２、１３にアルミニウム、タンタル、モリブデン、チタン、クロム等の金属、あるいはこれらの金属を含む合金等を充填し、ソース電極１４及びドレイン電極１５とする。
以上説明した様に、このダブルゲートＴＦＴの製造方法によれば、半導体薄膜４を含む下部ゲート絶縁膜３上にポジ型のフォトレジスト４１を塗布し、このフォトレジスト４１に下部ゲート電極２をマスクとしてガラス基板１の裏面側から光Ｌを照射し、フォトレジスト４１に下部ゲート電極２と同じ形状の島状のフォトレジスト４２を形成し、この島状のフォトレジスト４２及び半導体薄膜４を含む下部ゲート絶縁膜３上に第１絶縁層５ａを成膜するので、第１絶縁層５ａのチャネル領域４ａの中央部に対応する位置に、下部ゲート電極２と同じ大きさの開口部２１を形成することができ、ソース・ドレイン端近傍の電界強度が緩和され、オフリーク電流を低減するとともにオン電流を増大させることができ、さらに、耐圧性及び信頼性を向上させることができるダブルゲートＴＦＴを、容易にかつ低コストで作製することができる。
図７は、本発明の実施例４のｎチャネル型またはｐチャネル型のダブルゲートＴＦＴ（Thin-Film Transistor）（薄膜半導体装置）を示す断面図である。
このダブルゲートＴＦＴが、実施例２のダブルゲートＴＦＴと異なる点は、実施例２のダブルゲートＴＦＴでは、第１絶縁層５ａのチャネル領域４ａの中央部に対応する位置に、下部ゲート電極２と同じ大きさの開口部２１を形成したのに対し、本実施例４のダブルゲートＴＦＴでは、第１絶縁層５ａのチャネル領域４ａの中央部に対応する位置に、下部ゲート電極２より幅が狭い開口部５１を形成した点であり、それ以外の構成要素については実施例２のダブルゲートＴＦＴと全く同様である。
このダブルゲートＴＦＴでは、第１絶縁層５ａのチャネル領域４ａの中央部に対応する位置に、下部ゲート電極２より幅が狭い開口部５１を形成したことにより、下部ゲート電極２及び上部ゲート電極６によりチャネル領域４ａに電圧を印加した場合に、電界は上部ゲート電極６から第１絶縁層５ａの開口部５１を介してチャネル領域４ａの中央部付近に集中し、下部ゲート電極２から下部ゲート絶縁膜３を介してチャネル領域４ａの中央部付近に集中する。
これにより、ソース・ドレイン端近傍の電界強度が緩和され、オフリーク電流が大きく低減され、さらに、耐圧性及び信頼性がさらに向上する。
また、チャネル領域４ａの下方に下部ゲート電極２を、上方に上部ゲート電極６を、それぞれ対向配置したことにより、チャネルの構造が上下それぞれにチャネルを有するダブルチャネル構造となり、オン電流が増大する。
次に、このダブルゲートＴＦＴの製造方法について、図８に基づき説明する。
この製造方法においては、第１絶縁層５ａ上に、ネガ型のフォトレジスト３４を塗布するまでは、上記実施例２と全く同様である。
その後、図８（ａ）に示すように、下部ゲート電極２をマスクとしてガラス基板１の裏面側から光Ｌを照射し、フォトレジスト３４を露光する。
この光Ｌの露光条件は、上記実施例２では、露光過多や露光不足にならない適切な露光条件を選択したのに対し、本実施例では、光強度、露光時間の少なくとも一方を大きくする「露光過多」を選択する。露光過多の場合、マスクとなる下部ゲート電極２の裏側に回り込む光Ｌの光量が増加し、このフォトレジスト３４の非硬化領域３４ａは下部ゲート電極２の幅より狭くなる。よって、マスクの開口部となるフォトレジスト３４の非硬化領域３４ａは下部ゲート電極２の幅より狭くなる。
したがって、図８（ｂ）に示すように、露光過多のフォトレジスト３４を現像することにより、このフォトレジスト３４の非硬化領域３４ａが除去されるので、下部ゲート電極２より幅の狭い開口部５２が形成されることとなる。
次いで、図８（ｃ）に示すように、この開口部５２が形成されたフォトレジスト３４をマスクとして第１絶縁層５ａにドライエッチング等の異方性エッチングを施し、この第１絶縁層５ａにフォトレジスト３４の開口部５２と平面視同一形状の開口部５１を形成する。
このフォトレジスト３４を剥離すれば、第１絶縁層５ａの所定位置に下部ゲート電極２より幅の狭い開口部５１を形成することができる。
このフォトレジスト３４の剥離工程以降は、上記実施例２と全く同様であるから、説明を省略する。
以上により、実施例４のｎチャネル型のダブルゲートＴＦＴを作製することができる。
以上説明した様に、このダブルゲートＴＦＴによれば、第１絶縁層５ａのチャネル領域４ａの中央部に対応する位置に、下部ゲート電極２より幅が狭い開口部５１を形成したので、下部ゲート電極２及び上部ゲート電極６によりチャネル領域４ａに電圧を印加した場合に、電界は上部ゲート電極６から第１絶縁層５ａの開口部５１を介してチャネル領域４ａの中央部付近に集中し、下部ゲート電極２から下部ゲート絶縁膜３を介してチャネル領域４ａの中央部付近に集中することとなり、チャネル領域４ａの周辺部分へ電界が集中することがなくなる。したがって、チャネル領域４ａの周辺部への電界集中に起因するオフリーク電流を大きく低減することができ、耐圧性及び信頼性を向上させることができる。
また、チャネル領域４ａの下方に下部ゲート電極２を、上方に上部ゲート電極６を、それぞれ対向配置したので、チャネルの構造を上下それぞれにチャネルを有するダブルチャネル構造とすることができ、したがって、チャネル領域４ａの中央部へ電流を集中させることでオン電流を増大させることができ、耐圧性及び信頼性を向上させることができる。
また、このダブルゲートＴＦＴの製造方法によれば、ネガ型のフォトレジスト３４に下部ゲート電極２をマスクとしてガラス基板１の裏面側から光Ｌを照射する際の露光条件を「露光過多」としたので、第１絶縁層５ａのチャネル領域４ａの中央部に対応する位置に、下部ゲート電極２より幅の狭い開口部５１を形成することができ、ソース・ドレイン端近傍の電界強度が緩和され、オフリーク電流をさらに低減することができ、オン電流を増大させることができ、さらに、耐圧性及び信頼性を向上させることができるダブルゲートＴＦＴを、容易にかつ低コストで作製することができる。
図９は、本発明の実施例５のｎチャネル型またはｐチャネル型のダブルゲートＴＦＴ（Thin-Film Transistor）（薄膜半導体装置）を示す断面図である。
このダブルゲートＴＦＴが、実施例２のダブルゲートＴＦＴと異なる点は、実施例２のダブルゲートＴＦＴでは、第１絶縁層５ａのチャネル領域４ａの中央部に対応する位置に、下部ゲート電極２と同じ大きさの開口部２１を形成したのに対し、本実施例５のダブルゲートＴＦＴでは、第１絶縁層５ａのチャネル領域４ａの中央部に対応する位置に、下部ゲート電極２より幅が広い開口部６１を形成した点であり、それ以外の構成要素については実施例２のダブルゲートＴＦＴと全く同様である。
このダブルゲートＴＦＴでは、第１絶縁層５ａのチャネル領域４ａの中央部に対応する位置に、下部ゲート電極２より幅が広い開口部６１を形成したので、下部ゲート電極２及び上部ゲート電極６によりチャネル領域４ａに電圧を印加した場合に、電界は上部ゲート電極６から第１絶縁層５ａの開口部６１を介してチャネル領域４ａの中央部付近に集中し、下部ゲート電極２から下部ゲート絶縁膜３を介してチャネル領域４ａの中央部付近に集中する。
これにより、ソース・ドレイン端近傍の電界強度が緩和され、オフリーク電流が低減され、さらに、耐圧性及び信頼性がさらに向上する。
また、チャネル領域４ａの下方に下部ゲート電極２を、上方に上部ゲート電極６を、それぞれ対向配置したことにより、チャネルの構造が上下それぞれにチャネルを有するダブルチャネル構造となり、オン電流が更に増大する。
次に、このダブルゲートＴＦＴの製造方法について、図１０に基づき説明する。
この製造方法においては、第１絶縁層５ａ上に、ネガ型のフォトレジスト３４を塗布するまでは、上記実施例２と全く同様である。
その後、図１０（ａ）に示すように、下部ゲート電極２をマスクとしてガラス基板１の裏面側から光Ｌを照射し、フォトレジスト３４を露光する。
この光Ｌの露光条件は、上記実施例２では、露光過多や露光不足にならない適切な露光条件を選択したのに対し、本実施例では、光強度、露光時間の少なくとも一方を小さくする「露光不足」を選択する。露光不足の場合、マスクとなる下部ゲート電極２の裏側に回り込むことがないのはもちろんのこと、この下部ゲート電極２の周辺部分近傍の光Ｌの光量も減少し、このフォトレジスト３４の非硬化領域３４ａは下部ゲート電極２の幅より広くなる。よって、マスクの開口部となるフォトレジスト３４の非硬化領域３４ａは下部ゲート電極２の幅より広くなる。
したがって、図１０（ｂ）に示すように、露光不足のフォトレジスト３４を現像することにより、このフォトレジスト３４の非硬化領域３４ａが除去されるので、下部ゲート電極２より幅の広い開口部６２が形成されることとなる。
次いで、図１０（ｃ）に示すように、この開口部６２が形成されたフォトレジスト３４をマスクとして第１絶縁層５ａにドライエッチング等の異方性エッチングを施し、この第１絶縁層５ａにフォトレジスト３４の開口部６２と平面視同一形状の開口部６１を形成する。
このフォトレジスト３４を剥離すれば、第１絶縁層５ａの所定位置に下部ゲート電極２より幅の広い開口部６１を形成することができる。
このフォトレジスト３４の剥離工程以降は、上記実施例２と全く同様であるから、説明を省略する。
以上により、実施例５のｎチャネル型またはｐチャネル型のダブルゲートＴＦＴを作製することができる。
以上説明した様に、このダブルゲートＴＦＴによれば、第１絶縁層５ａのチャネル領域４ａの中央部に対応する位置に、下部ゲート電極２より幅が広い開口部６１を形成したので、下部ゲート電極２及び上部ゲート電極６によりチャネル領域４ａに電圧を印加した場合に、電界は上部ゲート電極６から第１絶縁層５ａの開口部６１を介してチャネル領域４ａの中央部付近に集中し、下部ゲート電極２から下部ゲート絶縁膜３を介してチャネル領域４ａの中央部付近に集中することとなり、ソース・ドレイン端近傍の電界強度が緩和され、オフリーク電流を低減することができ、さらに、耐圧性及び信頼性を向上させることができる。
また、チャネル領域４ａの下方に下部ゲート電極２を、上方に上部ゲート電極６を、それぞれ対向配置したので、チャネルの構造を上下それぞれにチャネルを有するダブルチャネル構造とすることができ、したがって、オン電流を大きく増大させることができ、さらに、耐圧性及び信頼性をさらに向上させることができる。
また、このダブルゲートＴＦＴの製造方法によれば、ネガ型のフォトレジスト３４に下部ゲート電極２をマスクとしてガラス基板１の裏面側から光Ｌを照射する際の露光条件を「露光不足」としたので、第１絶縁層５ａのチャネル領域４ａの中央部に対応する位置に、下部ゲート電極２より幅の広い開口部６１を形成することができ、ソース・ドレイン端近傍の電界強度が緩和され、オフリーク電流を低減することができ、オン電流をさらに増大させることができ、耐圧性及び信頼性を向上させることができるダブルゲートＴＦＴを、容易にかつ低コストで作製することができる。
図１１は、本発明の実施例６のｎチャネル型またはｐチャネル型のダブルゲートＴＦＴ（Thin-Film Transistor）（薄膜半導体装置）を示す断面図である。
このダブルゲートＴＦＴが、実施例１のダブルゲートＴＦＴと異なる点は、実施例１のダブルゲートＴＦＴでは、上部ゲート絶縁膜５を第１及び第２絶縁層５ａ、５ｂの２層構造とし、第１絶縁層５ａのチャネル領域４ａの中央部に対応する位置に開口部１１を形成したのに対し、本実施例６のダブルゲートＴＦＴでは、上部ゲート絶縁膜（第２の絶縁膜）を単層構造とし、この上部ゲート絶縁膜７１の厚みを、チャネル領域４ａの中央部に対応する中央部分７１ａの厚みが、このチャネル領域４ａのソース領域４ｂ及びドレイン領域４ｃの近傍に対応する周辺部分７１ｂの厚みより薄くなるようにした点であり、それ以外の構成要素については実施例１のダブルゲートＴＦＴと全く同様である。
このダブルゲートＴＦＴでは、上部ゲート絶縁膜７１の厚みを、チャネル領域４ａの中央部に対応する中央部分７１ａの厚みが、このチャネル領域４ａのソース領域４ｂ及びドレイン領域４ｃの近傍に対応する周辺部分７１ｂの厚みより薄くなるようにしたので、下部ゲート電極２及び上部ゲート電極６によりチャネル領域４ａに電圧を印加した場合に、電界は上部ゲート電極６から上部ゲート絶縁膜７１のうち厚みの薄い中央部分７１ａを介してチャネル領域４ａの中央部付近に集中し、下部ゲート電極２から下部ゲート絶縁膜３を介してチャネル領域４ａの中央部付近に集中する。
これにより、ソース・ドレイン端近傍の電界強度が緩和され、オフリーク電流が低減され、さらに、耐圧性及び信頼性が向上する。
また、チャネル領域４ａの下方に下部ゲート電極２を、上方に上部ゲート電極６を、それぞれ対向配置したことにより、チャネルの構造が上下それぞれにチャネルを有するダブルチャネル構造となり、オン電流が増大する。
次に、このダブルゲートＴＦＴの製造方法について、図１２に基づき説明する。
この製造方法においては、下部ゲート絶縁膜３上に島状の半導体薄膜４を形成するまでは、上記実施例２と全く同様である。
まず、図１２（ａ）に示すように、この半導体薄膜４を含む下部ゲート絶縁膜３上に、プラズマＣＶＤ法等により、基板温度が１００〜６００℃となる条件下で、酸化珪素（ＳｉＯ２）、窒化珪素（Ｓｉ３Ｎ４）等からなる１００〜１０００ｎｍの厚みの絶縁膜７２を成膜する。
この成膜工程に用いられる原料は、下部ゲート絶縁膜３と全く同様である。
次いで、この絶縁膜７２上に、ネガ型のフォトレジスト３４を塗布し、下部ゲート電極２をマスクとしてガラス基板１の裏面側から光Ｌを照射し、フォトレジスト３４を露光する。
ここでは、このフォトレジスト３４に下部ゲート電極２と同じ大きさの開口部３５を形成するために、上記実施例２と同様、適切な露光が行われる様に、光Ｌの光強度及び露光時間を適切に制御する必要がある。これにより、フォトレジスト３４は下部ゲート電極２に対応する領域のみを除いて露光され、フォトレジスト３４の非硬化領域は下部ゲート電極２と同じ大きさとなる。
このフォトレジスト３４を現像することにより、このフォトレジスト３４に下部ゲート電極２と同じ大きさの開口部３５が形成される。
次いで、図１２（ｂ）に示すように、このフォトレジスト３４をマスクとして絶縁膜７２にドライエッチング等の異方性エッチングを施し、この絶縁膜７２にフォトレジスト３４の開口部３５と平面視同一形状の凹部７３を形成する。
次いで、図１２（ｃ）に示すように、フォトレジスト３４を剥離することにより、この凹部７３が形成された絶縁膜７２は、チャネル領域４ａの中央部に対応する中央部分７１ａの厚みが、このチャネル領域４ａのソース領域４ｂ及びドレイン領域４ｃの近傍に対応する周辺部分７１ｂの厚みより薄い上部ゲート絶縁膜７１となる。
この上部ゲート絶縁膜７１上に所定形状の上部ゲート電極６を形成する工程以降は、上記実施例２と全く同様であるから、説明を省略する。
以上により、単層構造の上部ゲート絶縁膜７１の厚みを、チャネル領域４ａの中央部に対応する部分の厚みが、このチャネル領域４ａのソース領域４ｂ及びドレイン領域４ｃの近傍に対応する部分の厚みより薄くなるようにしたｎチャネル型またはｐチャネル型のダブルゲートＴＦＴを作製することができる。
以上説明した様に、このダブルゲートＴＦＴによれば、単層構造の上部ゲート絶縁膜７１の厚みを、チャネル領域４ａの中央部に対応する中央部分７１ａの厚みが、このチャネル領域４ａのソース領域４ｂ及びドレイン領域４ｃの近傍に対応する周辺部分７１ｂの厚みより薄くなるようにしたので、実施例１のダブルゲートＴＦＴと全く同様の効果を奏することができる。
また、このダブルゲートＴＦＴの製造方法によれば、半導体薄膜４を含む下部ゲート絶縁膜３上に厚みのある絶縁膜７２を成膜し、下部ゲート電極２と同じ大きさの開口部３５が形成されたフォトレジスト３４をマスクとして絶縁膜７２にドライエッチング等の異方性エッチングを施し、この絶縁膜７２にフォトレジスト３４の開口部３５と平面視同一形状の凹部７３を形成するので、絶縁膜７２の成膜が１回の工程で済み、工程が簡単化され、製造コストの低減を図ることができる。
また、本発明は、以上説明した製造条件に限定されるものではなく、それぞれの薄膜を形成する時の基板温度、膜厚等は適宜決められるものである。
［電子機器］
次に、本発明の上記実施例１〜６のダブルゲートＴＦＴを備えた電気光学装置を有する電子機器の具体例について説明する。
図１３は、携帯電話の一例を示した斜視図である。図１３において、５００は携帯電話本体を示し、５０１は前記のダブルゲートＴＦＴを備えた液晶装置（電気光学装置）の液晶表示部を示している。
図１３に示す電子機器は、上記実施例のダブルゲートＴＦＴを備えた液晶装置を有するものであるので、性能に優れたものとなる。
本発明の実施例１のｎチャネル型またはｐチャネル型のダブルゲートＴＦＴを示す断面図である。 本発明の実施例２のｎチャネル型またはｐチャネル型のダブルゲートＴＦＴを示す断面図である。 本発明の実施例２のｎチャネル型またはｐチャネル型のダブルゲートＴＦＴの製造方法を示す過程図である。 本発明の実施例２のｎチャネル型またはｐチャネル型のダブルゲートＴＦＴの製造方法を示す過程図である。 本発明の実施例３のｎチャネル型またはｐチャネル型のダブルゲートＴＦＴの製造方法を示す過程図である。 本発明の実施例３のｎチャネル型またはｐチャネル型のダブルゲートＴＦＴの製造方法を示す過程図である。 本発明の実施例４のｎチャネル型またはｐチャネル型のダブルゲートＴＦＴを示す断面図である。 本発明の実施例４のｎチャネル型またはｐチャネル型のダブルゲートＴＦＴの製造方法を示す過程図である。 本発明の実施例５のｎチャネル型またはｐチャネル型のダブルゲートＴＦＴを示す断面図である。 本発明の実施例５のｎチャネル型またはｐチャネル型のダブルゲートＴＦＴの製造方法を示す過程図である。 本発明の実施例６のｎチャネル型またはｐチャネル型のダブルゲートＴＦＴを示す断面図である。 本発明の実施例６のｎチャネル型またはｐチャネル型のダブルゲートＴＦＴの製造方法を示す過程図である。 本発明の実施例１〜６のｎチャネル型またはｐチャネル型のダブルゲートＴＦＴを備えた液晶装置の液晶表示部を有する携帯電話の一例を示す図である。
符号の説明
１ 透光性を有するガラス基板（透光性基板）
２ 下部ゲート電極（第１のゲート電極）
３ 下部ゲート絶縁膜（第１の絶縁膜）
４ 半導体薄膜
４ａ チャネル領域
４ｂ ソース領域
４ｃ ドレイン領域
５ 上部ゲート絶縁膜（第２の絶縁膜）
５ａ 第１絶縁層
５ｂ 第２絶縁層
６ 上部ゲート電極（第２のゲート電極）
７ 層間絶縁膜
２１ 開口部
３４ ネガ型のフォトレジスト
３４ａ 非硬化領域
３５ 開口部
３７ 不純物イオン
４１ ポジ型のフォトレジスト
４２ 島状のフォトレジスト
５１ 開口部
５２ 開口部
６１ 開口部
６２ 開口部
７１ 上部ゲート絶縁膜（第２の絶縁膜）
７１ａ 中央部分
７１ｂ 周辺部分

Claims (9)

  1. 第１の絶縁膜、チャネル領域及びソース・ドレイン領域を有する半導体薄膜、第２の絶縁膜が順次積層され、
    前記チャネル領域に、前記第１の絶縁膜を介して第１のゲート電極が対向配置されるとともに、前記第２の絶縁膜を介して第２のゲート電極が対向配置される薄膜半導体装置において、
    前記第２の絶縁膜は、前記チャネル領域の中央部に対応する部分の厚みが、前記チャネル領域の前記ソース・ドレイン領域近傍に対応する部分の厚みより薄いことを特徴とする薄膜半導体装置。
  2. 前記第２の絶縁膜は、前記半導体薄膜上に形成される第１の絶縁層と、該第１の絶縁層上に形成される第２の絶縁層とを備え、
    前記第１の絶縁層の前記チャネル領域に対応する位置には、前記第１のゲート電極と同じ大きさの開口部が形成されていることを特徴とする請求項１記載の薄膜半導体装置。
  3. 前記第２の絶縁膜は、前記半導体薄膜上に形成される第１の絶縁層と、該第１の絶縁層上に形成される第２の絶縁層とを備え、
    前記第１の絶縁層の前記チャネル領域に対応する位置には、前記第１のゲート電極より狭い開口部が形成されていることを特徴とする請求項１記載の薄膜半導体装置。
  4. 前記第２の絶縁膜は、前記半導体薄膜上に形成される第１の絶縁層と、該第１の絶縁層上に形成される第２の絶縁層とを備え、
    前記第１の絶縁層の前記チャネル領域に対応する位置には、前記第１のゲート電極より広い開口部が形成されていることを特徴とする請求項１記載の薄膜半導体装置。
  5. 第１の絶縁膜、チャネル領域及びソース・ドレイン領域を有する半導体薄膜、第２の絶縁膜が順次積層され、
    前記チャネル領域に、前記第１の絶縁膜を介して第１のゲート電極が対向配置されるとともに、前記第２の絶縁膜を介して第２のゲート電極が対向配置される薄膜半導体装置の製造方法であって、
    透光性基板上に、遮光性を有する第１のゲート電極を形成する工程と、
    前記第１のゲート電極を含む前記透光性基板上に、第１の絶縁膜、半導体薄膜、第２の絶縁膜を順次積層する工程と、
    前記第２の絶縁膜上にネガ型のフォトレジストを塗布する工程と、
    前記透光性基板の裏面側から前記第１のゲート電極をマスクとして前記フォトレジストを露光し、所定形状にパターニングする工程と、
    このパターニングされたフォトレジストをマスクとして前記第２の絶縁膜を選択除去し、該第２の絶縁膜の前記半導体薄膜のチャネル領域の中央部に対応する部分の厚みを、この部分以外の厚みより薄くする工程と、
    このパターニングされた第２の絶縁膜をマスクとして、前記半導体薄膜に不純物を注入する工程と、
    を有することを特徴とする薄膜半導体装置の製造方法。
  6. 第１の絶縁膜、チャネル領域及びソース・ドレイン領域を有する半導体薄膜、第１及び第２の絶縁層からなる第２の絶縁膜が順次積層され、
    前記チャネル領域に、前記第１の絶縁膜を介して第１のゲート電極が対向配置されるとともに、前記第２の絶縁膜を介して第２のゲート電極が対向配置される薄膜半導体装置の製造方法であって、
    透光性基板上に、遮光性を有する第１のゲート電極を形成する工程と、
    前記第１のゲート電極を含む前記透光性基板上に、第１の絶縁膜、半導体薄膜、第１の絶縁層を順次積層する工程と、
    前記第１の絶縁層上にネガ型のフォトレジストを塗布する工程と、
    前記透光性基板の裏面側から前記第１のゲート電極をマスクとして前記フォトレジストを露光し、所定形状にパターニングする工程と、
    このパターニングされたフォトレジストをマスクとして前記第１の絶縁層を選択除去し、該第１の絶縁層の前記半導体薄膜のチャネル領域の中央部に対応する部分を開口部とする工程と、
    この第１の絶縁層及び前記半導体薄膜上に第２の絶縁層を形成する工程と、
    これら第１及び第２の絶縁層をマスクとして、前記半導体薄膜に不純物を注入する工程と、
    を有することを特徴とする薄膜半導体装置の製造方法。
  7. 第１の絶縁膜、チャネル領域及びソース・ドレイン領域を有する半導体薄膜、第１及び第２の絶縁層からなる第２の絶縁膜が順次積層され、
    前記チャネル領域に、前記第１の絶縁膜を介して第１のゲート電極が対向配置されるとともに、前記第２の絶縁膜を介して第２のゲート電極が対向配置される薄膜半導体装置の製造方法であって、
    透光性基板上に、遮光性を有する第１のゲート電極を形成する工程と、
    前記第１のゲート電極を含む前記透光性基板上に、第１の絶縁膜、半導体薄膜を順次積層する工程と、
    前記半導体薄膜上にポジ型のフォトレジストを塗布する工程と、
    前記透光性基板の裏面側から前記第１のゲート電極をマスクとして前記フォトレジストを露光し、所定形状にパターニングする工程と、
    このパターニングされたフォトレジスト及び前記半導体薄膜を含む前記第１の絶縁膜上に第１の絶縁層を形成する工程と、
    リフトオフ法により前記パターニングされたフォトレジストと該フォトレジスト上の前記第１の絶縁層を除去し、該第１の絶縁層の前記半導体薄膜のチャネル領域の中央部に対応する部分を開口部とする工程と、
    残部の第１の絶縁層を含む前記半導体薄膜上に第２の絶縁層を形成する工程と、
    これら第１及び第２の絶縁層をマスクとして、前記半導体薄膜に不純物を注入する工程と、
    を有することを特徴とする薄膜半導体装置の製造方法。
  8. 請求項１ないし４のいずれか１項記載の薄膜半導体装置を備えたことを特徴とする電気光学装置。
  9. 請求項８記載の電気光学装置を備えたことを特徴とする電子機器。
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Cited By (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7863602B2 (en) 2005-11-25 2011-01-04 Samsung Electronics Co., Ltd. Organic light emitting diode display and method for manufacturing the same
JP2011009730A (ja) * 2009-05-28 2011-01-13 Semiconductor Energy Lab Co Ltd 薄膜トランジスタ及びその作製方法、表示装置及びその作製方法、並びに電子機器
KR101362955B1 (ko) 2006-06-30 2014-02-12 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치 및 그 제조 방법
KR20140082368A (ko) * 2012-12-24 2014-07-02 엘지디스플레이 주식회사 표시장치용 어레이 기판 및 그의 제조 방법
US9356153B2 (en) 2013-10-18 2016-05-31 Samsung Display Co., Ltd. Thin film transistor, display panel having the same and method of manufacturing the same
WO2017061669A1 (ko) * 2015-10-07 2017-04-13 경희대학교산학협력단 듀얼 게이트 박막 트랜지스터 및 그의 제조 방법
US9711654B2 (en) 2014-07-30 2017-07-18 Samsung Display Co., Ltd. Display device
KR20180000792A (ko) * 2016-06-23 2018-01-04 삼성디스플레이 주식회사 박막 트랜지스터 패널 및 그 제조 방법
CN107706224A (zh) * 2017-09-30 2018-02-16 武汉华星光电技术有限公司 一种显示面板及其制作方法
CN109065583A (zh) * 2018-08-06 2018-12-21 武汉华星光电半导体显示技术有限公司 柔性显示面板的制造方法及柔性显示面板
CN109494256A (zh) * 2018-10-18 2019-03-19 福建华佳彩有限公司 一种双栅极tft器件结构及其制备方法
JP2020005006A (ja) * 2009-12-04 2020-01-09 株式会社半導体エネルギー研究所 半導体装置
KR20220150429A (ko) * 2009-10-16 2022-11-10 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US12015088B2 (en) 2019-11-20 2024-06-18 Samsung Display Co., Ltd. Display device and method of fabricating the same

Cited By (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7863602B2 (en) 2005-11-25 2011-01-04 Samsung Electronics Co., Ltd. Organic light emitting diode display and method for manufacturing the same
KR101362955B1 (ko) 2006-06-30 2014-02-12 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치 및 그 제조 방법
JP2011009730A (ja) * 2009-05-28 2011-01-13 Semiconductor Energy Lab Co Ltd 薄膜トランジスタ及びその作製方法、表示装置及びその作製方法、並びに電子機器
KR20220150429A (ko) * 2009-10-16 2022-11-10 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR102577885B1 (ko) 2009-10-16 2023-09-14 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US11756966B2 (en) 2009-10-16 2023-09-12 Semiconductor Energy Laboratory Co., Ltd. Logic circuit and semiconductor device
US10861983B2 (en) 2009-12-04 2020-12-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising oxide semiconductor layer containing a c-axis aligned crystal
US11342464B2 (en) 2009-12-04 2022-05-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising first and second insulating layer each has a tapered shape
JP2020005006A (ja) * 2009-12-04 2020-01-09 株式会社半導体エネルギー研究所 半導体装置
US11728437B2 (en) 2009-12-04 2023-08-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising oxide semiconductor layer containing a c-axis aligned crystal
KR20140082368A (ko) * 2012-12-24 2014-07-02 엘지디스플레이 주식회사 표시장치용 어레이 기판 및 그의 제조 방법
KR101978789B1 (ko) 2012-12-24 2019-05-15 엘지디스플레이 주식회사 표시장치용 어레이 기판 및 그의 제조 방법
US9356153B2 (en) 2013-10-18 2016-05-31 Samsung Display Co., Ltd. Thin film transistor, display panel having the same and method of manufacturing the same
US9711654B2 (en) 2014-07-30 2017-07-18 Samsung Display Co., Ltd. Display device
WO2017061669A1 (ko) * 2015-10-07 2017-04-13 경희대학교산학협력단 듀얼 게이트 박막 트랜지스터 및 그의 제조 방법
KR20180000792A (ko) * 2016-06-23 2018-01-04 삼성디스플레이 주식회사 박막 트랜지스터 패널 및 그 제조 방법
KR102660292B1 (ko) 2016-06-23 2024-04-24 삼성디스플레이 주식회사 박막 트랜지스터 패널 및 그 제조 방법
CN107706224A (zh) * 2017-09-30 2018-02-16 武汉华星光电技术有限公司 一种显示面板及其制作方法
US10847732B2 (en) 2018-08-06 2020-11-24 Wuhan China Star Optoelectronics Semiconductor Display Technology Co., Ltd. Manufacturing method of flexible display panel and flexible display panel
CN109065583B (zh) * 2018-08-06 2020-10-16 武汉华星光电半导体显示技术有限公司 柔性显示面板的制造方法及柔性显示面板
CN109065583A (zh) * 2018-08-06 2018-12-21 武汉华星光电半导体显示技术有限公司 柔性显示面板的制造方法及柔性显示面板
CN109494256A (zh) * 2018-10-18 2019-03-19 福建华佳彩有限公司 一种双栅极tft器件结构及其制备方法
US12015088B2 (en) 2019-11-20 2024-06-18 Samsung Display Co., Ltd. Display device and method of fabricating the same

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