JP3296975B2 - 薄膜トランジスタ及びその製造方法 - Google Patents
薄膜トランジスタ及びその製造方法Info
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- H01L29/78621—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile
Description
【０００１】
【発明の属する技術分野】本発明は、アクティブマトリ
ックス型液晶表示装置やイメージセンサ等に好適に用い
られる薄膜トランジスタ（ＴＦＴ：Thin Film Transist
or）及びその製造方法に関するものである。
ックス型液晶表示装置やイメージセンサ等に好適に用い
られる薄膜トランジスタ（ＴＦＴ：Thin Film Transist
or）及びその製造方法に関するものである。
【０００２】
【従来の技術】近年、フラットパネルディスプレイとし
て液晶ディスプレイが注目されている。特に、アクティ
ブマトリックス型液晶ディズプレイ（ＡＭＬＣＤ：Acti
ve Matrics type Liquid Crystal Display）は、表示品
位がすぐれているため、ＴＶ、プロジェクター、ノート
パソコン等に用いられている。これらのＡＭＬＣＤにお
いては、画素のスイッチング素子として、非晶質シリコ
ン（ａ−Ｓｉ：amorphous silicon） ＴＦＴが用いられ
ている。
て液晶ディスプレイが注目されている。特に、アクティ
ブマトリックス型液晶ディズプレイ（ＡＭＬＣＤ：Acti
ve Matrics type Liquid Crystal Display）は、表示品
位がすぐれているため、ＴＶ、プロジェクター、ノート
パソコン等に用いられている。これらのＡＭＬＣＤにお
いては、画素のスイッチング素子として、非晶質シリコ
ン（ａ−Ｓｉ：amorphous silicon） ＴＦＴが用いられ
ている。
【０００３】しかし、ａ−Ｓｉ ＴＦＴの電界効果移動
度は１ｃｍ2／Ｖ・ｓ程度と低いため、ａ−Ｓｉ ＴＦＴ
を用いてドライバ回路を形成することはできない。その
ため、表示部の画素用スイッチングトランジスタが形成
された基板の周辺部に、ドライバ用ＩＣをＴＡＢ等で実
装する必要がある。
度は１ｃｍ2／Ｖ・ｓ程度と低いため、ａ−Ｓｉ ＴＦＴ
を用いてドライバ回路を形成することはできない。その
ため、表示部の画素用スイッチングトランジスタが形成
された基板の周辺部に、ドライバ用ＩＣをＴＡＢ等で実
装する必要がある。
【０００４】一方、多結晶シリコン（ｐｏｌｙ−Ｓｉ）
ＴＦＴの電界効果移動度は１００ｃｍ2／Ｖ・ｓ以上に
することが可能である。このため、ｐｏｌｙ−Ｓｉ Ｔ
ＦＴを用いてドライバ回路を構成すれば、表示部の画素
用スイッチングトランジスタと同一の基板上に同時に形
成することができる。特に、６００℃以下のプロセスで
作製できる低温ｐｏｌｙ−Ｓｉ ＴＦＴは、歪点の低い
安価なガラス基板上に形成できるため、盛んに研究され
ている。
ＴＦＴの電界効果移動度は１００ｃｍ2／Ｖ・ｓ以上に
することが可能である。このため、ｐｏｌｙ−Ｓｉ Ｔ
ＦＴを用いてドライバ回路を構成すれば、表示部の画素
用スイッチングトランジスタと同一の基板上に同時に形
成することができる。特に、６００℃以下のプロセスで
作製できる低温ｐｏｌｙ−Ｓｉ ＴＦＴは、歪点の低い
安価なガラス基板上に形成できるため、盛んに研究され
ている。
【０００５】ｐｏｌｙ−Ｓｉ ＴＦＴの課題としては、
オフ電流（トランジスタがターンオフされている時にソ
ース領域とドレイン領域との間を流れるリーク電流）を
低減し、かつ、電流駆動能力を増大することがあげられ
る。このような課題を解決するには、ｐｏｌｙ−Ｓｉ膜
を薄膜化することが考えられる。ｐｏｌｙ−Ｓｉ膜を薄
膜化すれば、ｐｏｌｙ−Ｓｉ膜のシート抵抗が増大する
ため、オフ電流は低減される。また、ｐｏｌｙ−Ｓｉ膜
を薄膜化すれば、トランジスタがターンオンされている
時に、ｐｏｌｙ−Ｓｉ膜が完全に空乏化する。このた
め、閾値電圧ＶTHが低減され、電流駆動能力が増大す
る。
オフ電流（トランジスタがターンオフされている時にソ
ース領域とドレイン領域との間を流れるリーク電流）を
低減し、かつ、電流駆動能力を増大することがあげられ
る。このような課題を解決するには、ｐｏｌｙ−Ｓｉ膜
を薄膜化することが考えられる。ｐｏｌｙ−Ｓｉ膜を薄
膜化すれば、ｐｏｌｙ−Ｓｉ膜のシート抵抗が増大する
ため、オフ電流は低減される。また、ｐｏｌｙ−Ｓｉ膜
を薄膜化すれば、トランジスタがターンオンされている
時に、ｐｏｌｙ−Ｓｉ膜が完全に空乏化する。このた
め、閾値電圧ＶTHが低減され、電流駆動能力が増大す
る。
【０００６】しかしながら、ｐｏｌｙ−Ｓｉ膜を薄くす
ると、ソース／ドレイン領域の抵抗も増大するため、結
局、ｐｏｌｙ−Ｓｉ膜の薄膜化による電流駆動能力増大
の効果が相殺されてしてしまう。例えば、不純物濃度が
１０20ｃｍ-3程度のｐｏｌｙ−Ｓｉ膜のシート抵抗は、
膜厚１００ｎｍの場合は約数百Ω／□程度であるが、膜
厚１０ｎｍの場合は約数ｋΩ／□となる。ドライバ回路
では、高速動作が要求される。このため、ＴＦＴのチャ
ネル長Ｌとチャンル幅Ｗの比（Ｌ／Ｗ）が１０μｍ／１
０μｍ程度の場合は、シミュレーションの結果から、ソ
ース／ドレイン領域の抵抗は数百Ω以下が望ましいとい
える。また、さらに高速化を図るためにＴＦＴのチャネ
ル長を短くしていった場合、ソース／ドレイン領域をさ
らに低抵抗化することが要求される。このように、ｐｏ
ｌｙ−Ｓｉ膜を薄膜化することは、ｐｏｌｙ−Ｓｉ Ｔ
ＦＴの電流駆動能力の低減を招くため、好ましくない。
ると、ソース／ドレイン領域の抵抗も増大するため、結
局、ｐｏｌｙ−Ｓｉ膜の薄膜化による電流駆動能力増大
の効果が相殺されてしてしまう。例えば、不純物濃度が
１０20ｃｍ-3程度のｐｏｌｙ−Ｓｉ膜のシート抵抗は、
膜厚１００ｎｍの場合は約数百Ω／□程度であるが、膜
厚１０ｎｍの場合は約数ｋΩ／□となる。ドライバ回路
では、高速動作が要求される。このため、ＴＦＴのチャ
ネル長Ｌとチャンル幅Ｗの比（Ｌ／Ｗ）が１０μｍ／１
０μｍ程度の場合は、シミュレーションの結果から、ソ
ース／ドレイン領域の抵抗は数百Ω以下が望ましいとい
える。また、さらに高速化を図るためにＴＦＴのチャネ
ル長を短くしていった場合、ソース／ドレイン領域をさ
らに低抵抗化することが要求される。このように、ｐｏ
ｌｙ−Ｓｉ膜を薄膜化することは、ｐｏｌｙ−Ｓｉ Ｔ
ＦＴの電流駆動能力の低減を招くため、好ましくない。
【０００７】上記問題の解決策として、図４に示すよう
にソース／ドレイン領域の膜厚のみを厚くし、チャネル
領域の膜厚薄くすることが提案されている（特開平６−
１６３８９９号公報および特開平６−１６３９００号公
報）。
にソース／ドレイン領域の膜厚のみを厚くし、チャネル
領域の膜厚薄くすることが提案されている（特開平６−
１６３８９９号公報および特開平６−１６３９００号公
報）。
【０００８】図４の薄膜トランジスタは、ガラス基板４
０１上に形成されたチャネル領域及びソース／ドレイン
領域を含むｐｏｌｙ−Ｓｉ膜４０２と、ｐｏｌｙ−Ｓｉ
膜４０２上に形成されたゲート絶縁膜４０３と、ゲート
絶縁膜４０３上に形成されたゲート電極４０４とを備え
ている。特徴的な点は、ｐｏｌｙ−Ｓｉ膜４０２のう
ち、ソース／ドレイン領域がチャネル領域よりも厚いこ
とにある。言い換えると、ソース／ドレイン領域よりも
チャネル領域が薄い点にある。
０１上に形成されたチャネル領域及びソース／ドレイン
領域を含むｐｏｌｙ−Ｓｉ膜４０２と、ｐｏｌｙ−Ｓｉ
膜４０２上に形成されたゲート絶縁膜４０３と、ゲート
絶縁膜４０３上に形成されたゲート電極４０４とを備え
ている。特徴的な点は、ｐｏｌｙ−Ｓｉ膜４０２のう
ち、ソース／ドレイン領域がチャネル領域よりも厚いこ
とにある。言い換えると、ソース／ドレイン領域よりも
チャネル領域が薄い点にある。
【０００９】これらの構造は、層間絶縁膜４０５で覆わ
れており、層間絶縁膜４０５の上にはソース／ドレイン
電極４０６が形成されている。ソース／ドレイン電極４
０６は、層間絶縁膜４０５に形成されたコンタクトホー
ルを介して、ソース／ドレイン領域に電気的に接続され
ている。
れており、層間絶縁膜４０５の上にはソース／ドレイン
電極４０６が形成されている。ソース／ドレイン電極４
０６は、層間絶縁膜４０５に形成されたコンタクトホー
ルを介して、ソース／ドレイン領域に電気的に接続され
ている。
【００１０】
【発明が解決しようとする課題】しかしながら、上記従
来例では、ｐｏｌｙ−Ｓｉ膜４０２のうちソース／ドレ
イン領域となる部分をチャネル領域となる部分よりも厚
くする工程を行った後に、あるいはｐｏｌｙ−Ｓｉ膜の
うちソース／ドレイン領域となる部分よりもチャネル領
域となる部分を薄くする工程を行った後に、ゲート電極
の形成工程を行うことになる。このため、ゲート電極４
０４を形成するためのマスクの位置合わせ精度等に依存
して、ゲート電極４０４の相対的な位置が大きくずれる
おそれがある。その結果、従来例では、設計値どおりの
サイズを持ったＴＦＴを再現性よく形成することが困難
である。
来例では、ｐｏｌｙ−Ｓｉ膜４０２のうちソース／ドレ
イン領域となる部分をチャネル領域となる部分よりも厚
くする工程を行った後に、あるいはｐｏｌｙ−Ｓｉ膜の
うちソース／ドレイン領域となる部分よりもチャネル領
域となる部分を薄くする工程を行った後に、ゲート電極
の形成工程を行うことになる。このため、ゲート電極４
０４を形成するためのマスクの位置合わせ精度等に依存
して、ゲート電極４０４の相対的な位置が大きくずれる
おそれがある。その結果、従来例では、設計値どおりの
サイズを持ったＴＦＴを再現性よく形成することが困難
である。
【００１１】特に、石英基板ではなくガラス基板を用い
た場合は、製造工程中の加熱により、基板が収縮するな
どの問題があるため、大面積の基板上に多数のＴＦＴを
精度よく形成することが難しくなる。このようなゲート
電極の位置ズレによってトランジスタ特性が変動した
り、不良化することを防止するためには、マスクの位置
合わせ精度等のプロセスマージンを考慮して、ゲート電
極を確実にチャネル領域上に位置させる必要がある。そ
のためには、相対的に薄いチャネル領域の平面サイズを
大きく設計しなければならない。図４に示されるよう
に、ｐｏｌｙ−Ｓｉ膜の相対的に薄い部分（「薄膜領
域」）は、ゲート電極４０４の幅（チャネル長方向に沿
って計測したサイズ）に比べて、十分に大きなサイズを
持つように形成されている。
た場合は、製造工程中の加熱により、基板が収縮するな
どの問題があるため、大面積の基板上に多数のＴＦＴを
精度よく形成することが難しくなる。このようなゲート
電極の位置ズレによってトランジスタ特性が変動した
り、不良化することを防止するためには、マスクの位置
合わせ精度等のプロセスマージンを考慮して、ゲート電
極を確実にチャネル領域上に位置させる必要がある。そ
のためには、相対的に薄いチャネル領域の平面サイズを
大きく設計しなければならない。図４に示されるよう
に、ｐｏｌｙ−Ｓｉ膜の相対的に薄い部分（「薄膜領
域」）は、ゲート電極４０４の幅（チャネル長方向に沿
って計測したサイズ）に比べて、十分に大きなサイズを
持つように形成されている。
【００１２】しかし、そのようにした場合、「薄膜領
域」のすべてがチャネル領域として用いられるのではな
く、「薄膜領域」のうちマージンの部分は、ソース／ド
レイン領域の一部として用いられることになる。なお、
図４では、「薄膜領域」のうち、ソース／ドレイン領域
の一部として用いられる部分が、参照符号４０７ａ及び
４０７ｂで示されている。
域」のすべてがチャネル領域として用いられるのではな
く、「薄膜領域」のうちマージンの部分は、ソース／ド
レイン領域の一部として用いられることになる。なお、
図４では、「薄膜領域」のうち、ソース／ドレイン領域
の一部として用いられる部分が、参照符号４０７ａ及び
４０７ｂで示されている。
【００１３】このことは、ソース／ドレイン領域のシー
ト抵抗（直列抵抗）の増大を招く。大面積基板（例え
ば、サイズ：３００ｍｍ×４００ｍｍ）の場合、プロセ
スマージンは２〜４μｍ程度となるため、Ｌ／Ｗ＝１０
／１０μｍ程度の場合、マージンによる抵抗の増加分
は、約１ｋΩ程度となり、無視することはできない。
ト抵抗（直列抵抗）の増大を招く。大面積基板（例え
ば、サイズ：３００ｍｍ×４００ｍｍ）の場合、プロセ
スマージンは２〜４μｍ程度となるため、Ｌ／Ｗ＝１０
／１０μｍ程度の場合、マージンによる抵抗の増加分
は、約１ｋΩ程度となり、無視することはできない。
【００１４】また、表示部に形成される画素用スイッチ
ングトランジスタについては、ソース／ドレイン領域の
抵抗はあまり問題とならず、オフ電流を低減することが
特に重要な課題となる。
ングトランジスタについては、ソース／ドレイン領域の
抵抗はあまり問題とならず、オフ電流を低減することが
特に重要な課題となる。
【００１５】このオフ電流の低減は、ｐｏｌｙ−Ｓｉ膜
の薄膜化だけでは十分に達成できない。そのため、ゲー
ト電極とソース／ドレイン領域の間に、実質的にノンド
ープの領域を持つ構造（オフセット構造）や低ドープ領
域を持つ構造（ＬＤＤ構造）が検討されている。あるい
は、ゲート電極とソース／ドレイン領域の間に、他の半
導体領域よりバンドギャップの広い半導体領域を設けた
りしている。
の薄膜化だけでは十分に達成できない。そのため、ゲー
ト電極とソース／ドレイン領域の間に、実質的にノンド
ープの領域を持つ構造（オフセット構造）や低ドープ領
域を持つ構造（ＬＤＤ構造）が検討されている。あるい
は、ゲート電極とソース／ドレイン領域の間に、他の半
導体領域よりバンドギャップの広い半導体領域を設けた
りしている。
【００１６】これらはゲートとドレイン間にノンドープ
領域又は低ドープ領域を形成することによりドレイン端
の電界集中を緩和することでオフ電流の低減を図るもの
である。特にバンドギャップの広い半導体を用いると、
熱平衡時のキャリヤ密度が低く、高抵抗のためオフ電流
の低減には効果がある。
領域又は低ドープ領域を形成することによりドレイン端
の電界集中を緩和することでオフ電流の低減を図るもの
である。特にバンドギャップの広い半導体を用いると、
熱平衡時のキャリヤ密度が低く、高抵抗のためオフ電流
の低減には効果がある。
【００１７】オフセット構造やＬＤＤ構造は、一般に、
ソース／ドレイン領域を形成するためのイオン注入時
に、オフセット領域やＬＤＤ領域となる部分をレジスト
でマスクすることによって形成される。また、特定の領
域にバンドギャップの広い半導体層を配置するには、バ
ンドギャップの広い半導体層を堆積した後、レジストマ
スクにより、不要部分を選択的にエッチングする。
ソース／ドレイン領域を形成するためのイオン注入時
に、オフセット領域やＬＤＤ領域となる部分をレジスト
でマスクすることによって形成される。また、特定の領
域にバンドギャップの広い半導体層を配置するには、バ
ンドギャップの広い半導体層を堆積した後、レジストマ
スクにより、不要部分を選択的にエッチングする。
【００１８】オフセット領域、ＬＤＤ領域またはバンド
ギャップの広い半導体領域は、ゲート電極に対して左右
対称に形成しないと、オン電流がソース−ドレイン電圧
の正負に対して非対称になるため、信号の書き込み時に
ばらつき等の問題を引き起こす。
ギャップの広い半導体領域は、ゲート電極に対して左右
対称に形成しないと、オン電流がソース−ドレイン電圧
の正負に対して非対称になるため、信号の書き込み時に
ばらつき等の問題を引き起こす。
【００１９】本発明は、上記事情に鑑みてなされたもの
であり、その目的とするところは、ソース／ドレイン領
域の抵抗を低減し、電流駆動能力を向上する一方で、オ
フ電流を低減した薄膜トランジスタ及びその製造方法を
提供することにある。
であり、その目的とするところは、ソース／ドレイン領
域の抵抗を低減し、電流駆動能力を向上する一方で、オ
フ電流を低減した薄膜トランジスタ及びその製造方法を
提供することにある。
【００２０】
【課題を解決するための手段】本発明の薄膜トランジス
タは、絶縁性基板上に形成された薄膜トランジスタであ
って、チャネル領域及びソース／ドレイン領域を含む第
１半導体膜と、該第１半導体膜の該チャネル領域上に形
成されたゲート絶縁膜と、該ゲート絶縁膜上に形成され
たゲート電極と、該ゲート電極の表面に形成された絶縁
膜と、該第１半導体膜の該ソース／ドレイン領域上に形
成された第２半導体膜とを備え、該第２半導体膜は、該
第１半導体膜のソース／ドレイン領域に接する第２のソ
ース／ドレイン領域を含んでおり、しかも、該ゲート電
極の上方に位置するギャップによって２つの部分に分離
され、それによって上記課題が解決される。
タは、絶縁性基板上に形成された薄膜トランジスタであ
って、チャネル領域及びソース／ドレイン領域を含む第
１半導体膜と、該第１半導体膜の該チャネル領域上に形
成されたゲート絶縁膜と、該ゲート絶縁膜上に形成され
たゲート電極と、該ゲート電極の表面に形成された絶縁
膜と、該第１半導体膜の該ソース／ドレイン領域上に形
成された第２半導体膜とを備え、該第２半導体膜は、該
第１半導体膜のソース／ドレイン領域に接する第２のソ
ース／ドレイン領域を含んでおり、しかも、該ゲート電
極の上方に位置するギャップによって２つの部分に分離
され、それによって上記課題が解決される。
【００２１】ある実施形態では、前記第２半導体膜の一
部は、前記ゲート電極の表面に形成された絶縁膜を介し
て、該ゲート電極の側面に対向している。
部は、前記ゲート電極の表面に形成された絶縁膜を介し
て、該ゲート電極の側面に対向している。
【００２２】ある実施形態では、前記第２半導体膜の前
記ギャップは、前記ゲート電極に対して自己整合的に形
成されている。
記ギャップは、前記ゲート電極に対して自己整合的に形
成されている。
【００２３】ある実施形態では、前記第２半導体膜は、
表面に高濃度不純物領域を有し、前記第１半導体膜のソ
ース／ドレイン領域に接する部分及び前記第２半導体膜
のうち該第１半導体膜のソース／ドレイン領域に接する
部分に接する部分に、ノンドープ領域又は低濃度不純物
領域を有している。
表面に高濃度不純物領域を有し、前記第１半導体膜のソ
ース／ドレイン領域に接する部分及び前記第２半導体膜
のうち該第１半導体膜のソース／ドレイン領域に接する
部分に接する部分に、ノンドープ領域又は低濃度不純物
領域を有している。
【００２４】ある実施形態では、前記第２半導体膜は、
前記低濃度不純物領域を有する層と、前記高濃度不純物
領域を有する層とを含む多層構造を有している。
前記低濃度不純物領域を有する層と、前記高濃度不純物
領域を有する層とを含む多層構造を有している。
【００２５】ある実施形態では、前記第１半導体膜は、
多結晶シリコンから形成されており、前記第２半導体膜
は、該多結晶シリコンのバンドギャップよりも広いバン
ドギャップを有する半導体層を含む。
多結晶シリコンから形成されており、前記第２半導体膜
は、該多結晶シリコンのバンドギャップよりも広いバン
ドギャップを有する半導体層を含む。
【００２６】本発明の薄膜トランジスタの製造方法は、
透光性を有する絶縁性基板上に第１半導体膜を形成する
工程と、該第１半導体膜上にゲート絶縁膜を形成する工
程と、該ゲート絶縁膜上にゲート電極を形成する工程
と、該ゲート電極の表面に絶縁膜を形成する工程と、該
第１半導体膜の露出表面に接触するように第２半導体膜
を堆積する工程と、該第２半導体膜上にネガレジストを
形成する工程と、該絶縁性基板の裏面から該ネガレジス
トを露光することによって、該ネガレジストのうち少な
くともゲート電極の真上に位置する部分を除去するレジ
ストパターニングを行う工程と、該ネガレジストをマス
クとして該第２半導体膜をエッチングし、該第２半導体
膜を該ゲート電極の両側に位置する２つの部分に自己整
合的にパターニングする工程とを包含し、そのことによ
り上記目的が達成される。
透光性を有する絶縁性基板上に第１半導体膜を形成する
工程と、該第１半導体膜上にゲート絶縁膜を形成する工
程と、該ゲート絶縁膜上にゲート電極を形成する工程
と、該ゲート電極の表面に絶縁膜を形成する工程と、該
第１半導体膜の露出表面に接触するように第２半導体膜
を堆積する工程と、該第２半導体膜上にネガレジストを
形成する工程と、該絶縁性基板の裏面から該ネガレジス
トを露光することによって、該ネガレジストのうち少な
くともゲート電極の真上に位置する部分を除去するレジ
ストパターニングを行う工程と、該ネガレジストをマス
クとして該第２半導体膜をエッチングし、該第２半導体
膜を該ゲート電極の両側に位置する２つの部分に自己整
合的にパターニングする工程とを包含し、そのことによ
り上記目的が達成される。
【００２７】ある実施形態では、前記ゲート電極の表面
の絶縁膜は、陽極酸化又は熱酸化により形成する。
の絶縁膜は、陽極酸化又は熱酸化により形成する。
【００２８】ある実施形態では、前記第１半導体膜及び
第２半導体膜は多結晶シリコンから形成する。
第２半導体膜は多結晶シリコンから形成する。
【００２９】ある実施形態では、前記第１半導体膜は多
結晶シリコンから形成され、前記第２半導体膜は多結晶
シリコンのバンドギャップより広いバンドギャップを有
する半導体層を含む。
結晶シリコンから形成され、前記第２半導体膜は多結晶
シリコンのバンドギャップより広いバンドギャップを有
する半導体層を含む。
【００３０】
【発明の実施の形態】以下に、本発明の実施例を説明す
る。
る。
【００３１】（実施例１）図１（ａ）〜（ｈ）、図５及
び図６を参照しながら、本発明による薄膜トランジスタ
の第１の実施例を説明する。
び図６を参照しながら、本発明による薄膜トランジスタ
の第１の実施例を説明する。
【００３２】まず、図１（ｈ）を参照する。図１（ｈ）
は、本実施例の薄膜トランジスタの断面構造を模式的に
示している。本実施例の薄膜トランジスタは、ガラス基
板１０１上に形成された薄膜トランジスタであって、チ
ャネル領域１０２ａ及びソース／ドレイン領域１０２ｂ
を含む第１のｐｏｌｙ−Ｓｉ膜１０２と、第１のｐｏｌ
ｙ−Ｓｉ膜１０２のチャネル領域１０２ａ上に形成され
たゲート絶縁膜１０３と、ゲート絶縁膜１０３上に形成
されたゲート電極１０４と、ゲート電極１０４の表面に
形成された絶縁膜１０５と、第１のｐｏｌｙ−Ｓｉ膜１
０２のソース／ドレイン領域１０２ｂ上に形成された第
２のｐｏｌｙ−Ｓｉ膜１０６とを備えている。
は、本実施例の薄膜トランジスタの断面構造を模式的に
示している。本実施例の薄膜トランジスタは、ガラス基
板１０１上に形成された薄膜トランジスタであって、チ
ャネル領域１０２ａ及びソース／ドレイン領域１０２ｂ
を含む第１のｐｏｌｙ−Ｓｉ膜１０２と、第１のｐｏｌ
ｙ−Ｓｉ膜１０２のチャネル領域１０２ａ上に形成され
たゲート絶縁膜１０３と、ゲート絶縁膜１０３上に形成
されたゲート電極１０４と、ゲート電極１０４の表面に
形成された絶縁膜１０５と、第１のｐｏｌｙ−Ｓｉ膜１
０２のソース／ドレイン領域１０２ｂ上に形成された第
２のｐｏｌｙ−Ｓｉ膜１０６とを備えている。
【００３３】第２のｐｏｌｙ−Ｓｉ膜１０６は、第１の
ｐｏｌｙ−Ｓｉ膜１０２のソース／ドレイン領域１０２
ｂに接する第２のソース／ドレイン領域を含んでおり、
ゲート電極１０４の上方に位置するギャップによって２
つの部分に分離されている。第２のｐｏｌｙ−Ｓｉ膜１
０６の一部は、ゲート電極１０４の表面に形成された絶
縁膜１０５を介して、ゲート電極１０４の側面に対向し
ている。
ｐｏｌｙ−Ｓｉ膜１０２のソース／ドレイン領域１０２
ｂに接する第２のソース／ドレイン領域を含んでおり、
ゲート電極１０４の上方に位置するギャップによって２
つの部分に分離されている。第２のｐｏｌｙ−Ｓｉ膜１
０６の一部は、ゲート電極１０４の表面に形成された絶
縁膜１０５を介して、ゲート電極１０４の側面に対向し
ている。
【００３４】このように、本発明では、ソース／ドレイ
ン領域が、第１のｐｏｌｙ−Ｓｉ膜１０２のソース／ド
レイン領域１０２ｂと、それに接する第２のｐｏｌｙ−
Ｓｉ膜１０６第２のソース／ドレイン領域とによって構
成されている。このためソース／ドレイン領域のすべて
の部分（マージン部分を含む）が、チャネル領域１０２
ａよりも厚く形成されている。
ン領域が、第１のｐｏｌｙ−Ｓｉ膜１０２のソース／ド
レイン領域１０２ｂと、それに接する第２のｐｏｌｙ−
Ｓｉ膜１０６第２のソース／ドレイン領域とによって構
成されている。このためソース／ドレイン領域のすべて
の部分（マージン部分を含む）が、チャネル領域１０２
ａよりも厚く形成されている。
【００３５】これらの構造は、層間絶縁膜１１１によっ
て覆われており、層間絶縁膜１１１上には、アルミ薄膜
から形成されたソース／ドレイン電極１１２が形成され
ている。このソース／ドレイン電極１１２は、層間絶縁
膜１１１に形成されたコンタクトホールを介してソース
／ドレイン領域に電気的に接続されている。
て覆われており、層間絶縁膜１１１上には、アルミ薄膜
から形成されたソース／ドレイン電極１１２が形成され
ている。このソース／ドレイン電極１１２は、層間絶縁
膜１１１に形成されたコンタクトホールを介してソース
／ドレイン領域に電気的に接続されている。
【００３６】次に、図１（ａ）〜（ｈ）を参照しなが
ら、上記薄膜トランジスタの製造方法を説明する。
ら、上記薄膜トランジスタの製造方法を説明する。
【００３７】まず、図１（ａ）を参照する。透光性を有
する基板であるガラス基板１０１上にバッファ層として
ＳｉＯ2膜（不図示）をスパッタ法によって３００ｎｍ
程度の厚さに堆積した後、その上に、Ｓｉ2Ｈ6を用いた
減圧化学気相成長法（ＬＰＣＶＤ法）によって、ａ−Ｓ
ｉ膜（厚さ：２０ｎｍ）を堆積した。堆積時の基板温度
は４５０℃とした。続いて、エキシマレーザーを用いた
レーザアニールによってａ−Ｓｉ膜を結晶化し、第１の
ｐｏｌｙ−Ｓｉ膜１０２を得た。レーザのエネルギー密
度２５０ｍＪ／ｃｍ2で、アニール時の基板温度は２０
０℃とした。この後、フォトリソグラフィ技術及びエッ
チング技術によって、ｐｏｌｙ−Ｓｉ膜１０２をアイラ
ンド状にパターニングした。図では、ひとつのアイラン
ド状ｐｏｌｙ−Ｓｉ膜１０２しか示されていないが、同
一のガラス基板１０１上において、一枚の連続したｐｏ
ｌｙ−Ｓｉ膜１０２から複数のアイランドが形成され
る。トランジスタのオフ電流を低減するという観点か
ら、第１のｐｏｌｙ−Ｓｉ膜１０２の好ましい厚さの範
囲は、約１０から約２００ｎｍである。
する基板であるガラス基板１０１上にバッファ層として
ＳｉＯ2膜（不図示）をスパッタ法によって３００ｎｍ
程度の厚さに堆積した後、その上に、Ｓｉ2Ｈ6を用いた
減圧化学気相成長法（ＬＰＣＶＤ法）によって、ａ−Ｓ
ｉ膜（厚さ：２０ｎｍ）を堆積した。堆積時の基板温度
は４５０℃とした。続いて、エキシマレーザーを用いた
レーザアニールによってａ−Ｓｉ膜を結晶化し、第１の
ｐｏｌｙ−Ｓｉ膜１０２を得た。レーザのエネルギー密
度２５０ｍＪ／ｃｍ2で、アニール時の基板温度は２０
０℃とした。この後、フォトリソグラフィ技術及びエッ
チング技術によって、ｐｏｌｙ−Ｓｉ膜１０２をアイラ
ンド状にパターニングした。図では、ひとつのアイラン
ド状ｐｏｌｙ−Ｓｉ膜１０２しか示されていないが、同
一のガラス基板１０１上において、一枚の連続したｐｏ
ｌｙ−Ｓｉ膜１０２から複数のアイランドが形成され
る。トランジスタのオフ電流を低減するという観点か
ら、第１のｐｏｌｙ−Ｓｉ膜１０２の好ましい厚さの範
囲は、約１０から約２００ｎｍである。
【００３８】次に、ＴＥＯＳプラズマ化学気相成長法
（ＰＣＶＤ法）を用いて、ゲート絶縁膜１０３となるＳ
ｉＯ2膜（厚さ１００ｎｍ）を堆積した。この後、ゲー
ト絶縁膜１０３を緻密化するためのアニールを６００℃
で１２時間行った。
（ＰＣＶＤ法）を用いて、ゲート絶縁膜１０３となるＳ
ｉＯ2膜（厚さ１００ｎｍ）を堆積した。この後、ゲー
ト絶縁膜１０３を緻密化するためのアニールを６００℃
で１２時間行った。
【００３９】ゲート電極材料として厚さ３５０ｎｍのＴ
ａ膜を堆積した後、そのＴａ膜をパターニングして、ゲ
ート電極１０４を形成した。続いて、ゲート電極１０４
の表面に絶縁膜１０５を形成した。このとき、サンプル
１では、陽極酸化法により絶縁膜１０５を形成した。サ
ンプル２では、陽極酸化に代えて、酸素雰囲気中での５
５０℃の熱酸化によって絶縁膜１０５を形成した。この
ようにして、図１（ａ）の構造を得た。ゲート電極１０
４の表面に絶縁膜１０５を形成する方法としては、陽極
酸化法や熱酸化法以外に、ゲート電極１０４の表面上に
自己整合的に絶縁膜を形成できる方法であればよい。
ａ膜を堆積した後、そのＴａ膜をパターニングして、ゲ
ート電極１０４を形成した。続いて、ゲート電極１０４
の表面に絶縁膜１０５を形成した。このとき、サンプル
１では、陽極酸化法により絶縁膜１０５を形成した。サ
ンプル２では、陽極酸化に代えて、酸素雰囲気中での５
５０℃の熱酸化によって絶縁膜１０５を形成した。この
ようにして、図１（ａ）の構造を得た。ゲート電極１０
４の表面に絶縁膜１０５を形成する方法としては、陽極
酸化法や熱酸化法以外に、ゲート電極１０４の表面上に
自己整合的に絶縁膜を形成できる方法であればよい。
【００４０】次に、ＣＨＦ3を用いたドライエッチング
によって、ゲート絶縁膜１０３のうち露出している部分
をエッチングして、図１（ｂ）に示されるように、ｐｏ
ｌｙ−Ｓｉ膜１０２の表面を露出させた。ゲート絶縁膜
１０３のエッチングとゲート電極１０４の表面に絶縁膜
１０５を形成する工程は、プロセスに問題がなければど
ちらを先に行ってもよい。
によって、ゲート絶縁膜１０３のうち露出している部分
をエッチングして、図１（ｂ）に示されるように、ｐｏ
ｌｙ−Ｓｉ膜１０２の表面を露出させた。ゲート絶縁膜
１０３のエッチングとゲート電極１０４の表面に絶縁膜
１０５を形成する工程は、プロセスに問題がなければど
ちらを先に行ってもよい。
【００４１】この後、図１（ｃ）に示されるように、Ｓ
ｉＨ4を用いたＬＰＣＶＤ法によって、第２のｐｏｌｙ
−Ｓｉ膜（厚さ５０ｎｍ）１０６を堆積した。堆積時の
基板温度は約６００℃とした。
ｉＨ4を用いたＬＰＣＶＤ法によって、第２のｐｏｌｙ
−Ｓｉ膜（厚さ５０ｎｍ）１０６を堆積した。堆積時の
基板温度は約６００℃とした。
【００４２】フォトリソグラフィ技術を用いて、第２の
ｐｏｌｙ−Ｓｉ膜１０６上にネガレジスト１０７を塗布
した後、図１（ｄ）に示されるように、ガラス基板１の
裏面側からネガレジスト１０７を露光した。このとき、
ガラス基板１の裏面と露光用光源との間に、フォトマス
ク１０９が配置され、フォトマスク１０９は光源からの
光１０８の一部を遮光した。このフォトマスク１０９
は、アイランド状ｐｏｌｙ−Ｓｉ膜１０２を含む領域に
光を照射し、かつ、隣接するｐｏｌｙ−Ｓｉ膜１０２の
間の領域には、光を照射しないようなパターンを有して
いる。
ｐｏｌｙ−Ｓｉ膜１０６上にネガレジスト１０７を塗布
した後、図１（ｄ）に示されるように、ガラス基板１の
裏面側からネガレジスト１０７を露光した。このとき、
ガラス基板１の裏面と露光用光源との間に、フォトマス
ク１０９が配置され、フォトマスク１０９は光源からの
光１０８の一部を遮光した。このフォトマスク１０９
は、アイランド状ｐｏｌｙ−Ｓｉ膜１０２を含む領域に
光を照射し、かつ、隣接するｐｏｌｙ−Ｓｉ膜１０２の
間の領域には、光を照射しないようなパターンを有して
いる。
【００４３】遮光性のある材料から形成されたゲート電
極１０４は、レジスト１０７と露光用光源との間に位置
しているため、裏面露光に対して一種のフォトマスクと
して機能する。このため、ネガレジスト１０７のうちフ
ォトマスク１０９の真上に位置する部分だけではなく、
ゲート電極１０４の真上に位置する部分にも光が照射さ
れない。このような露光に続いて通常の現像を行うこと
によって、ネガレジスト１０７の露光部分だけが基板１
０１上に残る。こうして、ゲート電極１０４のパターン
に自己整合したパターンがネガレジスト１０７に転写さ
れ、図１（ｅ）に示すような構造が得られる。
極１０４は、レジスト１０７と露光用光源との間に位置
しているため、裏面露光に対して一種のフォトマスクと
して機能する。このため、ネガレジスト１０７のうちフ
ォトマスク１０９の真上に位置する部分だけではなく、
ゲート電極１０４の真上に位置する部分にも光が照射さ
れない。このような露光に続いて通常の現像を行うこと
によって、ネガレジスト１０７の露光部分だけが基板１
０１上に残る。こうして、ゲート電極１０４のパターン
に自己整合したパターンがネガレジスト１０７に転写さ
れ、図１（ｅ）に示すような構造が得られる。
【００４４】裏面露光の条件は、例えば、以下のとおり
である。
である。
【００４５】露光量： ２００〜３００ｍＪ／ｃｍ2 光源： 水銀ランプ（波長選択なし） サイズが１μｍ以下となるような高い精度でパターニン
グを行う場合以外は、光源からの光に対して波長選択を
行う必要はない。なお、露光量は、レジストの種類や膜
厚に応じて最適な値が選択される。
グを行う場合以外は、光源からの光に対して波長選択を
行う必要はない。なお、露光量は、レジストの種類や膜
厚に応じて最適な値が選択される。
【００４６】なお、上記工程では、裏面露光のみによっ
て、ネガレジスト１０７の露光を完了したが、その代わ
りに、裏面露光と通常の露光とを併用しても良い。具体
的には、ゲート電極１０４のパターンに自己整合したパ
ターンは、裏面露光を用いてネガレジスト１０７に転写
する一方で、フォトマスク１０９のパターンは、フォト
マスク１０９を基板の上方に配置した後、通常の露光を
用いてネガレジスト１０７に転写してもよい。なお、こ
こで詳しく説明した第２半導体膜のパターニング方法
は、他の実施例における第２半導体膜のパターニングに
も用いられる。
て、ネガレジスト１０７の露光を完了したが、その代わ
りに、裏面露光と通常の露光とを併用しても良い。具体
的には、ゲート電極１０４のパターンに自己整合したパ
ターンは、裏面露光を用いてネガレジスト１０７に転写
する一方で、フォトマスク１０９のパターンは、フォト
マスク１０９を基板の上方に配置した後、通常の露光を
用いてネガレジスト１０７に転写してもよい。なお、こ
こで詳しく説明した第２半導体膜のパターニング方法
は、他の実施例における第２半導体膜のパターニングに
も用いられる。
【００４７】次に、ＣＦ4＋Ｏ2を用いたドライエッチン
グ工程によって、第２のｐｏｌｙ−Ｓｉ膜１０３のうち
レジスト１０７でマスクされていない部分を除去し、そ
れによって、図１（ｆ）に示されるように、第２のｐｏ
ｌｙ−Ｓｉ膜１０６をパターニングする。このパターニ
ングによって、第２のｐｏｌｙ−Ｓｉ膜１０６は、ゲー
ト電極１０４の上方に形成されたギャップで２つの部分
に分離される。
グ工程によって、第２のｐｏｌｙ−Ｓｉ膜１０３のうち
レジスト１０７でマスクされていない部分を除去し、そ
れによって、図１（ｆ）に示されるように、第２のｐｏ
ｌｙ−Ｓｉ膜１０６をパターニングする。このパターニ
ングによって、第２のｐｏｌｙ−Ｓｉ膜１０６は、ゲー
ト電極１０４の上方に形成されたギャップで２つの部分
に分離される。
【００４８】次に、図１（ｇ）に示すように、イオンド
ーピング技術を用いてドーズ量１×１０15ｃｍ-2のリン
イオン（Ｐ+）１１０を４０ｋＶでｐｏｌｙ−Ｓｉ膜１
０２及び１０６に注入した。この後、エキシマレーザー
による不純物活性化アニールを行い、ｎ型のソース／ド
レイン領域を形成した。レーザアニール時の基板温度は
室温レベルとし、レーザビームのエネルギー密度は２５
０ｍＪ／ｃｍ2とした。
ーピング技術を用いてドーズ量１×１０15ｃｍ-2のリン
イオン（Ｐ+）１１０を４０ｋＶでｐｏｌｙ−Ｓｉ膜１
０２及び１０６に注入した。この後、エキシマレーザー
による不純物活性化アニールを行い、ｎ型のソース／ド
レイン領域を形成した。レーザアニール時の基板温度は
室温レベルとし、レーザビームのエネルギー密度は２５
０ｍＪ／ｃｍ2とした。
【００４９】なお、本実施例では、第２のｐｏｌｙ−Ｓ
ｉ膜１０６のパターニングを行った後に、イオン注入及
び不純物活性化を行ったが、パターニングよりも前にイ
オン注入及び不純物活性化を行ってもよい。ｐ型のソー
ス／ドレイン領域を形成する場合には、ｐ型不純物イオ
ンを注入すればよい。また、同一基板上に、Ｎチャネル
型トランジスタとＰチャネル型トランジスタの両方を形
成する場合は、マスクを用いて、各導電型の不純物イオ
ンを対応するトランジスタのソース／ドレイン領域に選
択的に注入することになる。
ｉ膜１０６のパターニングを行った後に、イオン注入及
び不純物活性化を行ったが、パターニングよりも前にイ
オン注入及び不純物活性化を行ってもよい。ｐ型のソー
ス／ドレイン領域を形成する場合には、ｐ型不純物イオ
ンを注入すればよい。また、同一基板上に、Ｎチャネル
型トランジスタとＰチャネル型トランジスタの両方を形
成する場合は、マスクを用いて、各導電型の不純物イオ
ンを対応するトランジスタのソース／ドレイン領域に選
択的に注入することになる。
【００５０】ゲート電極１０４の側面に位置する絶縁膜
１０５の真下の領域には、不純物イオンは、ほとんど注
入されないように考えられる。しかし、絶縁膜１０５の
厚さが１００ｎｍ程度以下であれば、やや斜めに注入さ
れたイオンの回り込みやイオン注入後の熱拡散によっ
て、最終的に、不純物イオンは絶縁膜１０５の真下の領
域に到達することになるので、オフセット領域はほどん
ど形成されない。意図的に、オフセット領域を形成する
構成については、他の実施例で説明する。
１０５の真下の領域には、不純物イオンは、ほとんど注
入されないように考えられる。しかし、絶縁膜１０５の
厚さが１００ｎｍ程度以下であれば、やや斜めに注入さ
れたイオンの回り込みやイオン注入後の熱拡散によっ
て、最終的に、不純物イオンは絶縁膜１０５の真下の領
域に到達することになるので、オフセット領域はほどん
ど形成されない。意図的に、オフセット領域を形成する
構成については、他の実施例で説明する。
【００５１】次に、図１（ｈ）に示すように、ＴＥＯＳ
−ＰＣＶＤ法によってＳｉＯ2からなる層間絶縁膜（厚
さ４００ｎｍ）１１１を堆積した。通常のフォトリソグ
ラフィ及びエッチング技術を用いて、層間絶縁膜１１１
の所定領域にコンタクトホールを形成し、ソース／ドレ
イン領域の一部を露出させた。この後、コンタクトホー
ルを介してソース／ドレイン領域に電気的に接続される
ように、ソース／ドレイン電極１１２を層間絶縁膜１１
１上に形成した。最後に、サンブル１の薄膜トランジス
タに対しては、基板温度を３５０℃として、水素雰囲気
中で２時間の水素シンタリング処理を行った。
−ＰＣＶＤ法によってＳｉＯ2からなる層間絶縁膜（厚
さ４００ｎｍ）１１１を堆積した。通常のフォトリソグ
ラフィ及びエッチング技術を用いて、層間絶縁膜１１１
の所定領域にコンタクトホールを形成し、ソース／ドレ
イン領域の一部を露出させた。この後、コンタクトホー
ルを介してソース／ドレイン領域に電気的に接続される
ように、ソース／ドレイン電極１１２を層間絶縁膜１１
１上に形成した。最後に、サンブル１の薄膜トランジス
タに対しては、基板温度を３５０℃として、水素雰囲気
中で２時間の水素シンタリング処理を行った。
【００５２】図５は、本実施例の薄膜トランジスタの平
面レイアウトを示す。図５に示されるように、ｐｏｌｙ
−Ｓｉ膜５０２のうち、ソース／ドレインコンタクト領
域５０３が形成される部分の幅（１２μｍ）は、他の部
分の幅（８μｍ）よりも大きく形成されている。ソース
／ドレインコンタクト５０３のサイズは、それぞれ、６
μｍ×６μｍである。
面レイアウトを示す。図５に示されるように、ｐｏｌｙ
−Ｓｉ膜５０２のうち、ソース／ドレインコンタクト領
域５０３が形成される部分の幅（１２μｍ）は、他の部
分の幅（８μｍ）よりも大きく形成されている。ソース
／ドレインコンタクト５０３のサイズは、それぞれ、６
μｍ×６μｍである。
【００５３】ゲート電極５０１の幅は、８μｍである。
このゲート電極５０１の幅がトランジスタのチャネル長
を規定することなる。ゲート電極５０１は、ｐｏｌｙ−
Ｓｉ膜５０２のうち、その幅が８μｍの部分（この部分
のチャネル長方向に沿った長さは１２μｍである）の中
央部を横切るように配置されている。
このゲート電極５０１の幅がトランジスタのチャネル長
を規定することなる。ゲート電極５０１は、ｐｏｌｙ−
Ｓｉ膜５０２のうち、その幅が８μｍの部分（この部分
のチャネル長方向に沿った長さは１２μｍである）の中
央部を横切るように配置されている。
【００５４】比較例として、図４に示すような従来構造
の薄膜トランジスタ（サンプル３）を以下のようにして
作製した。
の薄膜トランジスタ（サンプル３）を以下のようにして
作製した。
【００５５】まず、ＳｉＨ4を用いたＬＰＣＶＤ法によ
って、基板上にｐｏｌｙ−Ｓｉ膜（厚さ５０ｎｍ）を堆
積した後、ソース／ドレイン領域となる部分だけを残す
ように、ｐｏｌｙ−Ｓｉ膜をエッチングする。
って、基板上にｐｏｌｙ−Ｓｉ膜（厚さ５０ｎｍ）を堆
積した後、ソース／ドレイン領域となる部分だけを残す
ように、ｐｏｌｙ−Ｓｉ膜をエッチングする。
【００５６】次に、チャネル領域として機能する他のｐ
ｏｌｙ−Ｓｉ膜（厚さ２０ｎｍ）の堆積、ゲート絶縁膜
の形成、ゲート電極の形成を行う。本実施例の製造プロ
セスと同様のプロセスで、イオンドーピング、不純物活
性化等を行った。層間絶縁膜の形成工程以後の工程も、
本実施例の工程と同一である。
ｏｌｙ−Ｓｉ膜（厚さ２０ｎｍ）の堆積、ゲート絶縁膜
の形成、ゲート電極の形成を行う。本実施例の製造プロ
セスと同様のプロセスで、イオンドーピング、不純物活
性化等を行った。層間絶縁膜の形成工程以後の工程も、
本実施例の工程と同一である。
【００５７】ｐｏｌｙ−Ｓｉ膜のうち、２層構造の部分
（膜厚７０ｎｍ＝５０ｎｍ＋２０ｎｍ）のシート抵抗は
約３００Ω／□となったが、１層構造の部分（膜厚２０
ｎｍ）のシート抵抗は約１．５ｋΩ／□となった。
（膜厚７０ｎｍ＝５０ｎｍ＋２０ｎｍ）のシート抵抗は
約３００Ω／□となったが、１層構造の部分（膜厚２０
ｎｍ）のシート抵抗は約１．５ｋΩ／□となった。
【００５８】比較例のソース／ドレイン領域のうち薄膜
領域は、長さ３μｍ、チャネル幅８μｍである。上記シ
ート抵抗に基づいてソース／ドレイン領域の抵抗を見積
もると約１．３ｋΩとなった。これに対して、本実施例
のソース／ドレイン領域の抵抗は４００Ωとなる。
領域は、長さ３μｍ、チャネル幅８μｍである。上記シ
ート抵抗に基づいてソース／ドレイン領域の抵抗を見積
もると約１．３ｋΩとなった。これに対して、本実施例
のソース／ドレイン領域の抵抗は４００Ωとなる。
【００５９】図６は、サンプル１〜３の薄膜トランジス
タについて測定したＩD−ＶG曲線てある。グラフの縦軸
は、トランジスタのソース領域とドレイン領域との間を
流れるドレイン電流ＩDである。横軸は、ＶGはゲート電
圧である。
タについて測定したＩD−ＶG曲線てある。グラフの縦軸
は、トランジスタのソース領域とドレイン領域との間を
流れるドレイン電流ＩDである。横軸は、ＶGはゲート電
圧である。
【００６０】一般に、トランジスタの線形領域における
ドレイン電流ＩDの近似式は下記の（式１）で表現され
る。
ドレイン電流ＩDの近似式は下記の（式１）で表現され
る。
【００６１】 ＩD＝μ・ＣOX・Ｗ／Ｌ・（ＶG−ＶTH）・ＶDS （式１） ここで、μは電界効果移動度を、ＣOXはゲート容量を、
ＶTHはしきい値電圧を、Ｌは薄膜トランジスタのチャネ
ル長を、ＶDSはソース−ドレイン電圧を、Ｗは薄膜トラ
ンジスタのチャネル幅を表している。
ＶTHはしきい値電圧を、Ｌは薄膜トランジスタのチャネ
ル長を、ＶDSはソース−ドレイン電圧を、Ｗは薄膜トラ
ンジスタのチャネル幅を表している。
【００６２】ソース／ドレイン領域の抵抗が問題になら
ない場合、ドレイン電流ＩDはゲート電圧ＶGに比例し、
ソース−ドレイン電圧ＶDSにも比例する。そこで、チャ
ネル領域をＶGに反比例する抵抗と考えた場合、ドレイ
ン電流ＩDの近似式は、下記の（式２）で表現される。
ない場合、ドレイン電流ＩDはゲート電圧ＶGに比例し、
ソース−ドレイン電圧ＶDSにも比例する。そこで、チャ
ネル領域をＶGに反比例する抵抗と考えた場合、ドレイ
ン電流ＩDの近似式は、下記の（式２）で表現される。
【００６３】 ＩD＝ＶDS／（ＲS/D＋ＲON） （式２） ここで、ＲS/Dはソース／ドレイン領域の抵抗を、ＲON
はチャネル領域の抵抗を表している。
はチャネル領域の抵抗を表している。
【００６４】（式２）から次のことがわかる。すなわ
ち、ゲート電圧ＶGが高くなってチャネル領域の抵抗Ｒ
ONが低下してくると、抵抗全体に占めるソース／ドレイ
ン領域の抵抗ＲS/Dの割合が無視できなくなる。このた
め、ドレイン電流ＩDの増加はゲート電圧ＶGの増加に対
して飽和する傾向を示す。ソース／ドレイン領域の抵抗
ＲS/Dが小さいほど、ドレイン電流ＩDとゲート電圧ＶG
の比例関係（直線的関係）は、ゲート電圧ＶGの高い領
域まで維持されることなる。
ち、ゲート電圧ＶGが高くなってチャネル領域の抵抗Ｒ
ONが低下してくると、抵抗全体に占めるソース／ドレイ
ン領域の抵抗ＲS/Dの割合が無視できなくなる。このた
め、ドレイン電流ＩDの増加はゲート電圧ＶGの増加に対
して飽和する傾向を示す。ソース／ドレイン領域の抵抗
ＲS/Dが小さいほど、ドレイン電流ＩDとゲート電圧ＶG
の比例関係（直線的関係）は、ゲート電圧ＶGの高い領
域まで維持されることなる。
【００６５】図６は、Ｌ／Ｗ＝８μｍ／８μｍの場合に
おいてソース−ドレイン電圧ＶDSを０．５ボルトとした
ときのデータである。図６のグラフから明らかなよう
に、サンプル３（比較例）では、ゲート電圧ＶGが１０
Ｖ以下の領域で、ドレイン電流ＩDとゲート電圧ＶGとの
直線的関係が維持されているが、ゲート電圧ＶGが１０
Ｖを越える領域では、直線的関係は維持されなくなって
きている。これに対して、サンプル１及び２の薄膜トラ
ンジスタでは、ゲート電圧ＶGが２０Ｖ付近まで、ドレ
イン電流ＩDとゲート電圧ＶGとの直線的関係が維持され
ている。このことは、サンプル１及び２では、十分に低
い抵抗ＲS/Dが形成されていることを意味している。な
お、サンプル１及び２の間では、特に有意な差は見られ
なかった。
おいてソース−ドレイン電圧ＶDSを０．５ボルトとした
ときのデータである。図６のグラフから明らかなよう
に、サンプル３（比較例）では、ゲート電圧ＶGが１０
Ｖ以下の領域で、ドレイン電流ＩDとゲート電圧ＶGとの
直線的関係が維持されているが、ゲート電圧ＶGが１０
Ｖを越える領域では、直線的関係は維持されなくなって
きている。これに対して、サンプル１及び２の薄膜トラ
ンジスタでは、ゲート電圧ＶGが２０Ｖ付近まで、ドレ
イン電流ＩDとゲート電圧ＶGとの直線的関係が維持され
ている。このことは、サンプル１及び２では、十分に低
い抵抗ＲS/Dが形成されていることを意味している。な
お、サンプル１及び２の間では、特に有意な差は見られ
なかった。
【００６６】（実施例２）以下に、図２を参照しなが
ら、本発明による薄膜トランジスタの第２の実施例を説
明する。
ら、本発明による薄膜トランジスタの第２の実施例を説
明する。
【００６７】本実施例の薄膜トランジスタは、ガラス基
板２０１上に形成され、チャネル領域及びソース／ドレ
イン領域を含む第１のｐｏｌｙ−Ｓｉ膜２０２と、第１
のｐｏｌｙ−Ｓｉ膜２０２のチャネル領域上に形成され
たゲート絶縁膜２０３と、ゲート絶縁膜２０３上に形成
されたゲート電極２０４と、ゲート電極２０４の表面に
形成された絶縁膜２０５と、第１のｐｏｌｙ−Ｓｉ膜２
０２のソース／ドレイン領域上に形成された第２のｐｏ
ｌｙ−Ｓｉ膜２０６とを備えている。これらの構造は、
層間絶縁膜２０７によって覆われており、層間絶縁膜２
０７上には、ソース／ドレイン電極２０８が形成されて
いる。このソース／ドレイン電極２０８は、層間絶縁膜
２０７に形成されたコンタクトホールをソース／ドレイ
ン領域に電気的に接続されている。
板２０１上に形成され、チャネル領域及びソース／ドレ
イン領域を含む第１のｐｏｌｙ−Ｓｉ膜２０２と、第１
のｐｏｌｙ−Ｓｉ膜２０２のチャネル領域上に形成され
たゲート絶縁膜２０３と、ゲート絶縁膜２０３上に形成
されたゲート電極２０４と、ゲート電極２０４の表面に
形成された絶縁膜２０５と、第１のｐｏｌｙ−Ｓｉ膜２
０２のソース／ドレイン領域上に形成された第２のｐｏ
ｌｙ−Ｓｉ膜２０６とを備えている。これらの構造は、
層間絶縁膜２０７によって覆われており、層間絶縁膜２
０７上には、ソース／ドレイン電極２０８が形成されて
いる。このソース／ドレイン電極２０８は、層間絶縁膜
２０７に形成されたコンタクトホールをソース／ドレイ
ン領域に電気的に接続されている。
【００６８】本実施例と第１の実施例との間にある相違
点は、第２のｐｏｌｙ−Ｓｉ膜２０６が、堆積時点から
不純物がドープされた膜である点にある。
点は、第２のｐｏｌｙ−Ｓｉ膜２０６が、堆積時点から
不純物がドープされた膜である点にある。
【００６９】以下、この薄膜トランジスタの製造方法を
説明する。
説明する。
【００７０】まず、ゲート絶縁膜のエッチング工程まで
の製造プロセスは、実施例１で説明したプロセスと同一
のプロセスを採用する。次に、第２半導体膜として、Ｓ
ｉＨ4とＰＨ3との混合ガス（ＰＨ3／ＳｉＨ4＝０．０
１）を用いたＰＣＶＤ法によって、高濃度にリンがドー
プされたｎ+型ａ−Ｓｉ膜（厚さ５０ｎｍ）を堆積し
た。
の製造プロセスは、実施例１で説明したプロセスと同一
のプロセスを採用する。次に、第２半導体膜として、Ｓ
ｉＨ4とＰＨ3との混合ガス（ＰＨ3／ＳｉＨ4＝０．０
１）を用いたＰＣＶＤ法によって、高濃度にリンがドー
プされたｎ+型ａ−Ｓｉ膜（厚さ５０ｎｍ）を堆積し
た。
【００７１】ｎ+型ａ−Ｓｉ膜上にネガレジストを塗布
した後、裏面露光によって、ゲート電極２０４に対して
自己整合的にネガレジストをパターニングする。次に、
ＣＦ4＋Ｏ2を用いたドライエッチングによって、ｎ+型
ａ−Ｓｉ膜をエッチングする。この後、エキシマレーザ
によるアニール工程によって、ｎ+型ａ−Ｓｉ膜を多結
晶化させた。その後の製造プロセスは、実施例１の製造
プロセスと同一てある。こうして、本実施例本実施例で
は、ソース／ドレイン領域のシート抵抗は約２５０Ω／
□となった。
した後、裏面露光によって、ゲート電極２０４に対して
自己整合的にネガレジストをパターニングする。次に、
ＣＦ4＋Ｏ2を用いたドライエッチングによって、ｎ+型
ａ−Ｓｉ膜をエッチングする。この後、エキシマレーザ
によるアニール工程によって、ｎ+型ａ−Ｓｉ膜を多結
晶化させた。その後の製造プロセスは、実施例１の製造
プロセスと同一てある。こうして、本実施例本実施例で
は、ソース／ドレイン領域のシート抵抗は約２５０Ω／
□となった。
【００７２】図７は、サンプル３及び４のＩD−ＶG曲線
である。図６に示した実施例１の特性と同様に、サンプ
ル４の薄膜トランジスタにおけるドレイン電流ＩDは、
ゲート電圧ＶGの高い領域（約２０ボルト）まで、ゲー
ト電圧ＶGに比例して直線的に増加している。
である。図６に示した実施例１の特性と同様に、サンプ
ル４の薄膜トランジスタにおけるドレイン電流ＩDは、
ゲート電圧ＶGの高い領域（約２０ボルト）まで、ゲー
ト電圧ＶGに比例して直線的に増加している。
【００７３】なお、本実施例では第２半導体膜としてｎ
+型ａ−Ｓｉ膜の堆積した後に、レーザアニールによっ
て、ｎ+型ａ−Ｓｉ膜を結晶化し、ｐｏｌｙ−Ｓｉ膜を
得たが、ＳｉＨ4とＰＨ3とを用いたＬＰＣＶＤ法によっ
て、堆積時点で多結晶化しているｎ+型ｐｏｌｙ−Ｓｉ
膜を用いても良い。
+型ａ−Ｓｉ膜の堆積した後に、レーザアニールによっ
て、ｎ+型ａ−Ｓｉ膜を結晶化し、ｐｏｌｙ−Ｓｉ膜を
得たが、ＳｉＨ4とＰＨ3とを用いたＬＰＣＶＤ法によっ
て、堆積時点で多結晶化しているｎ+型ｐｏｌｙ−Ｓｉ
膜を用いても良い。
【００７４】（実施例３）以下に、図３を参照しなが
ら、本発明による薄膜トランジスタの第３の実施例を説
明する。
ら、本発明による薄膜トランジスタの第３の実施例を説
明する。
【００７５】本実施例の薄膜トランジスタは、ガラス基
板３０１上に形成され、チャネル領域及びソース／ドレ
イン領域を含む第１半導体膜（ｐｏｌｙ−Ｓｉ膜）３０
２と、ｐｏｌｙ−Ｓｉ膜３０２のチャネル領域上に形成
されたゲート絶縁膜３０３と、ゲート絶縁膜３０３上に
形成されたゲート電極３０４と、ゲート電極３０４の表
面に形成された絶縁膜３０５と、ｐｏｌｙ−Ｓｉ膜３０
２のソース／ドレイン領域上に形成された第２半導体膜
３０６とを備えている。
板３０１上に形成され、チャネル領域及びソース／ドレ
イン領域を含む第１半導体膜（ｐｏｌｙ−Ｓｉ膜）３０
２と、ｐｏｌｙ−Ｓｉ膜３０２のチャネル領域上に形成
されたゲート絶縁膜３０３と、ゲート絶縁膜３０３上に
形成されたゲート電極３０４と、ゲート電極３０４の表
面に形成された絶縁膜３０５と、ｐｏｌｙ−Ｓｉ膜３０
２のソース／ドレイン領域上に形成された第２半導体膜
３０６とを備えている。
【００７６】第２半導体膜３０６は、第１半導体膜３０
２のソース／ドレイン領域に接する第２のソース／ドレ
イン領域を含んでおり、ゲート電極３０４の上方に位置
するギャップによって２つの部分に分離されている。第
２半導体膜３０６の一部は、ゲート電極３０４の表面に
形成された絶縁膜３０５を介して、ゲート電極３０４の
側面に対向している。
２のソース／ドレイン領域に接する第２のソース／ドレ
イン領域を含んでおり、ゲート電極３０４の上方に位置
するギャップによって２つの部分に分離されている。第
２半導体膜３０６の一部は、ゲート電極３０４の表面に
形成された絶縁膜３０５を介して、ゲート電極３０４の
側面に対向している。
【００７７】本実施例で特徴的な点は、第２半導体膜３
０６が、下層半導体層３０６ａと上層半導体層３０６ｂ
とからなる２層構造を有している点にある。
０６が、下層半導体層３０６ａと上層半導体層３０６ｂ
とからなる２層構造を有している点にある。
【００７８】これらの構造は、層間絶縁膜３０８によっ
て覆われており、層間絶縁膜３０８上には、ソース／ド
レイン電極３０９が形成されている。このソース／ドレ
イン電極３０９は、層間絶縁膜３０８に形成されたコン
タクトホールをソース／ドレイン領域に電気的に接続さ
れている。
て覆われており、層間絶縁膜３０８上には、ソース／ド
レイン電極３０９が形成されている。このソース／ドレ
イン電極３０９は、層間絶縁膜３０８に形成されたコン
タクトホールをソース／ドレイン領域に電気的に接続さ
れている。
【００７９】次に、この薄膜トランジスタの製造方法を
説明する。
説明する。
【００８０】まず、ゲート絶縁膜３０３のエッチング工
程までの製造プロセスは、実施例１で説明したプロセス
と同一のプロセスを採用する。
程までの製造プロセスは、実施例１で説明したプロセス
と同一のプロセスを採用する。
【００８１】次に、あるサンプル（サンプル５）では、
ＳｉＨ4を用いたＬＰＣＶＤ法によって、ノンドープｐ
ｏｌｙ−Ｓｉ膜（厚さ４０ｎｍ）を堆積した後、ＳｉＨ
4とＰＨ3との混合ガス（ＰＨ3／ＳｉＨ4＝０．０５）を
用いて、ｎ+型ｐｏｌｙ−Ｓｉ膜（厚さ１０ｎｍ）を堆
積した。このように、第２半導体膜の下層（１層目）を
ノンドープ層から形成し、上層（２層目）を高濃度ドー
プ層から形成することによって、ゲート電極３０４の真
下の領域と、ソース／ドレイン領域との間にオフセット
領域を形成することができる。このオフセット領域のサ
イズ（チャネル長方向に沿ったサイズ）は、ゲート電極
３０４の表面に形成した絶縁膜３０５の厚さと、第２半
導体膜３０６の下層の厚さとを合計した値にほぼ等し
い。
ＳｉＨ4を用いたＬＰＣＶＤ法によって、ノンドープｐ
ｏｌｙ−Ｓｉ膜（厚さ４０ｎｍ）を堆積した後、ＳｉＨ
4とＰＨ3との混合ガス（ＰＨ3／ＳｉＨ4＝０．０５）を
用いて、ｎ+型ｐｏｌｙ−Ｓｉ膜（厚さ１０ｎｍ）を堆
積した。このように、第２半導体膜の下層（１層目）を
ノンドープ層から形成し、上層（２層目）を高濃度ドー
プ層から形成することによって、ゲート電極３０４の真
下の領域と、ソース／ドレイン領域との間にオフセット
領域を形成することができる。このオフセット領域のサ
イズ（チャネル長方向に沿ったサイズ）は、ゲート電極
３０４の表面に形成した絶縁膜３０５の厚さと、第２半
導体膜３０６の下層の厚さとを合計した値にほぼ等し
い。
【００８２】また、第２半導体膜３０６の下層を低濃度
ドープ層から形成し、上層を高濃度ドープ層から形成す
ることによって、ゲート電極３０４の真下の領域にオフ
セット領域を形成する一方、ソース／ドレイン領域の端
部にはＬＤＤを形成することができる。オフセット領域
のサイズ（チャネル長方向に沿ったサイズ）は、ゲート
電極３０４の表面に形成した絶縁膜３０５の厚さによっ
て規定され、ＬＤＤのサイズ（チャネル長方向に沿った
サイズ）は、低濃度ドープ層の厚さによって規定され
る。このようなＬＤＤを設けることによって、オフ電流
の低減を図ることができる。
ドープ層から形成し、上層を高濃度ドープ層から形成す
ることによって、ゲート電極３０４の真下の領域にオフ
セット領域を形成する一方、ソース／ドレイン領域の端
部にはＬＤＤを形成することができる。オフセット領域
のサイズ（チャネル長方向に沿ったサイズ）は、ゲート
電極３０４の表面に形成した絶縁膜３０５の厚さによっ
て規定され、ＬＤＤのサイズ（チャネル長方向に沿った
サイズ）は、低濃度ドープ層の厚さによって規定され
る。このようなＬＤＤを設けることによって、オフ電流
の低減を図ることができる。
【００８３】他のサンプル（サンプル６）では、ＳｉＨ
4を用いたＰＣＶＤ法によりノンドープａ−Ｓｉ膜（厚
さ３０ｎｍ）を堆積した後、ＳｉＨ4とＰＨ3との混合ガ
ス用いてｎ+型μｃ−Ｓｉ膜（厚さ２０ｎｍ）を堆積し
た。
4を用いたＰＣＶＤ法によりノンドープａ−Ｓｉ膜（厚
さ３０ｎｍ）を堆積した後、ＳｉＨ4とＰＨ3との混合ガ
ス用いてｎ+型μｃ−Ｓｉ膜（厚さ２０ｎｍ）を堆積し
た。
【００８４】このように、第１半導体膜をｐｏｌｙ−Ｓ
ｉ（バンドギャップ１．１６ｅＶ）から形成し、第２半
導体膜の少なくとも第１半導体膜に接する部分をａ−Ｓ
ｉ（バンドギャップ約１．６〜１．７ｅＶ）等のバンド
ギャップの広い半導体層から形成することで、ソース／
ドレイン領域と第１半導体膜の間にバンドギャップの広
い半導体層を自己整合的に設けることができる。その結
果、オフ電流の低減を図ることが可能となる。
ｉ（バンドギャップ１．１６ｅＶ）から形成し、第２半
導体膜の少なくとも第１半導体膜に接する部分をａ−Ｓ
ｉ（バンドギャップ約１．６〜１．７ｅＶ）等のバンド
ギャップの広い半導体層から形成することで、ソース／
ドレイン領域と第１半導体膜の間にバンドギャップの広
い半導体層を自己整合的に設けることができる。その結
果、オフ電流の低減を図ることが可能となる。
【００８５】ｐｏｌｙ−Ｓｉよりバンドギャップの広い
材料としては、ａ−Ｓｉ以外に、ＳｉＣx（０＜ｘ≦
１：バンドギャップ約１．７〜２．２ｅＶ）、ＳｉＮx
（０＜ｘ＜４／３：バンドギャップ約１．７ｅＶより
大）、ＳｉＯx（０＜ｘ＜２：バンドギャップ約１．７
ｅＶより大）などがある。
材料としては、ａ−Ｓｉ以外に、ＳｉＣx（０＜ｘ≦
１：バンドギャップ約１．７〜２．２ｅＶ）、ＳｉＮx
（０＜ｘ＜４／３：バンドギャップ約１．７ｅＶより
大）、ＳｉＯx（０＜ｘ＜２：バンドギャップ約１．７
ｅＶより大）などがある。
【００８６】第２半導体膜を形成した後、裏面露光によ
り、ゲート電極に対して自己整合的にレジストをパター
ニングする。次に、ＣＦ4＋Ｏ2を用いたドライエッチン
グでＳｉ膜をエッチングする。
り、ゲート電極に対して自己整合的にレジストをパター
ニングする。次に、ＣＦ4＋Ｏ2を用いたドライエッチン
グでＳｉ膜をエッチングする。
【００８７】続いて、サンプル４は実施例１と同様にＴ
ＥＯＳ−ＰＣＶＤにより層間絶縁膜３０８としてＳｉＯ
2膜を形成する。サンプル５は、スパッタ法によりＳｉ
Ｏ2を形成する。その後、コンタクトホールを形成、ソ
ース／ドレイン電極をＡ１で形成した。最後に水素雰囲
気中でサンプル４は基板温度３５０℃、サンプル５は２
５０℃で２時間処理して水素化を行った。ソース／ドレ
イン領域のシート抵抗は、サンプル５では２ｋΩ／□、
サンプル６では１００ｋΩ／□であった。
ＥＯＳ−ＰＣＶＤにより層間絶縁膜３０８としてＳｉＯ
2膜を形成する。サンプル５は、スパッタ法によりＳｉ
Ｏ2を形成する。その後、コンタクトホールを形成、ソ
ース／ドレイン電極をＡ１で形成した。最後に水素雰囲
気中でサンプル４は基板温度３５０℃、サンプル５は２
５０℃で２時間処理して水素化を行った。ソース／ドレ
イン領域のシート抵抗は、サンプル５では２ｋΩ／□、
サンプル６では１００ｋΩ／□であった。
【００８８】図８は、サンプル３、５及び６の薄膜トラ
ンジスタにおけるＩD−ＶG曲線を示すグラフである。サ
ンプル５及び６の薄膜トランジスタのオン電流は、サン
プル１〜４の薄膜トランジスタに比べてかなり低下して
いるが、オフ電流も低減されていることがわかる。この
理由は、オフセット領域が形成されていることと、ソー
ス／ドレイン領域の抵抗が高いことにある。従って、本
実施例の薄膜トランジスタ（サンプル５及び６）の構造
は、画素ＴＦＴに特に適していることがわかる。
ンジスタにおけるＩD−ＶG曲線を示すグラフである。サ
ンプル５及び６の薄膜トランジスタのオン電流は、サン
プル１〜４の薄膜トランジスタに比べてかなり低下して
いるが、オフ電流も低減されていることがわかる。この
理由は、オフセット領域が形成されていることと、ソー
ス／ドレイン領域の抵抗が高いことにある。従って、本
実施例の薄膜トランジスタ（サンプル５及び６）の構造
は、画素ＴＦＴに特に適していることがわかる。
【００８９】
【発明の効果】本発明によれば、チャネル領域及びソー
ス／ドレイン領域を含む第１半導体膜の他に第２半導体
膜を用いてソース／ドレイン領域の抵抗を低減している
ため、トランジスタの電流駆動能力を向上させることが
できる。
ス／ドレイン領域を含む第１半導体膜の他に第２半導体
膜を用いてソース／ドレイン領域の抵抗を低減している
ため、トランジスタの電流駆動能力を向上させることが
できる。
【００９０】また、第２半導体膜を２層構造にすること
でオフ電流を低減することが可能となり、駆動回路一体
型の液晶パネルを形成することが可能となる。
でオフ電流を低減することが可能となり、駆動回路一体
型の液晶パネルを形成することが可能となる。
【図１】（ａ）から（ｈ）は、本発明による薄膜トラン
ジスタの製造方法を説明するための工程断面図である。
ジスタの製造方法を説明するための工程断面図である。
【図２】本発明による薄膜トランジスタの他の実施例を
示す断面図である。
示す断面図である。
【図３】本発明による薄膜トランジスタの他の実施例を
示す断面図である。
示す断面図である。
【図４】薄膜トランジスタの従来例を示す断面図であ
る。
る。
【図５】本実施例の薄膜トランジスタのレイアウトの一
例を示す平面図である。
例を示す平面図である。
【図６】第１の実施例における薄膜トランジスタのＩD
−ＶG特性を示すグラフである。
−ＶG特性を示すグラフである。
【図７】第２の実施例における薄膜トランジスタのＩD
−ＶG特性を示すグラフである。
−ＶG特性を示すグラフである。
【図８】第３の実施例における薄膜トランジスタのＩD
−ＶG特性を示すグラフである。
−ＶG特性を示すグラフである。
１０１ ガラス基板 １０２ 第１半導体膜 １０３ ゲート絶縁膜 １０４ ゲート電極 １０５ ゲート電極表面の絶縁膜 １０６ 第２半導体膜 １０７ ネガレジスト １０８ 裏面露光の光 １０９ フォトマスク １１０ 不純物イオン １１１ 層間絶縁膜 １１２ ソース／ドレイン電極 ２０１ ガラス基板 ２０２ 第１半導体膜 ２０３ ゲート絶縁膜 ２０４ ゲート電極 ２０５ ゲート電極表面の絶縁膜 ２０６ 第２半導体膜 ２０７ 層間絶縁膜 ２０８ ソース／ドレイン電極 ３０１ ガラス基板 ３０２ 第１半導体膜 ３０３ ゲート絶縁膜 ３０４ ゲート電極 ３０５ ゲート電極表面の絶縁膜 ３０６ 第２半導体膜の１層目（第１半導体膜と同一
材料又はバンドギャップの広い材料で、不純物を含まな
いか低濃度の不純物を含む） ３０８ 層間絶縁膜 ３０９ ソース／ドレイン電極 ４０１ ガラス基板 ４０２ 半導体層 ４０４ ゲート電極 ４０５ 層間絶縁膜 ４０６ ソース／ドレイン電極 ５０１ ゲート電極 ５０２ パターニングされた半導体膜 ５０３ コンタクトホール
材料又はバンドギャップの広い材料で、不純物を含まな
いか低濃度の不純物を含む） ３０８ 層間絶縁膜 ３０９ ソース／ドレイン電極 ４０１ ガラス基板 ４０２ 半導体層 ４０４ ゲート電極 ４０５ 層間絶縁膜 ４０６ ソース／ドレイン電極 ５０１ ゲート電極 ５０２ パターニングされた半導体膜 ５０３ コンタクトホール
Claims (9)
- 【請求項１】 絶縁性基板上に形成された薄膜トランジ
スタであって、 チャネル領域及びソース／ドレイン領域を含む第１半導
体膜と、 該第１半導体膜の該チャネル領域上に形成されたゲート
絶縁膜と、 該ゲート絶縁膜上に形成されたゲート電極と、 該ゲート電極の表面に形成された絶縁膜と、 該第１半導体膜の該ソース／ドレイン領域上に形成され
た第２半導体膜とを備え、 該第２半導体膜は、該第１半導体膜のソース／ドレイン
領域に接する第２のソース／ドレイン領域を含んでお
り、しかも、該ゲート電極の上方に該ゲート電極に対し
て自己整合的に形成されたギャップによって２つの部分
に分離されている薄膜トランジスタ。 - 【請求項２】 前記第２半導体膜の一部は、前記ゲート
電極の表面に形成された絶縁膜を介して、該ゲート電極
の側面に対向している請求項１に記載の薄膜トランジス
タ。 - 【請求項３】 前記第２半導体膜は、表面に高濃度不純
物領域を有し、前記第１半導体膜のソース／ドレイン領
域に接する部分及び前記第２半導体膜のうち該第１半導
体膜のソース／ドレイン領域に接する部分に接する部分
に、ノンドープ領域又は低濃度不純物領域を有している
請求項１または２に記載の薄膜トランジスタ。 - 【請求項４】 前記第２半導体膜は、前記低濃度不純物
領域を有する層と、前記高濃度不純物領域を有する層と
を含む多層構造を有している請求項３に記載の薄膜トラ
ンジスタ。 - 【請求項５】 前記第１半導体膜は、多結晶シリコンか
ら形成されており、前記第２半導体膜は、該多結晶シリ
コンのバンドギャップよりも広いバンドギャップを有す
る半導体層を含む請求項１から４の何れかに記載の薄膜
トランジスタ。 - 【請求項６】 透光性を有する絶縁性基板上に第１半導
体膜を形成する工程と、該第１半導体膜上にゲート絶縁
膜を形成する工程と、 該ゲート絶縁膜上にゲート電極を形成する工程と、 該ゲート電極の表面に絶縁膜を形成する工程と、 該第１半導体膜の露出表面に接触するように第２半導体
膜を堆積する工程と、 該第２半導体膜上にネガレジストを形成する工程と、 該絶縁性基板の裏面から該ネガレジストを露光すること
によって、該ネガレジストのうち少なくともゲート電極
の真上に位置する部分を除去するレジストパターニング
を行う工程と、 該ネガレジストをマスクとして該第２半導体膜をエッチ
ングし、該第２半導体膜を該ゲート電極の両側に位置す
る２つの部分に自己整合的にパターニングする工程と、 を包含する薄膜トランジスタの製造方法。 - 【請求項７】 前記ゲート電極の表面の絶縁膜は、陽極
酸化又は熱酸化により形成する請求項６に記載の薄膜ト
ランジスタの製造方法。 - 【請求項８】 前記第１半導体膜及び第２半導体膜は多
結晶シリコンから形成する請求項６又は７に記載の薄膜
トランジスタの製造方法。 - 【請求項９】 前記第１半導体膜は多結晶シリコンから
形成され、前記第２半導体膜は多結晶シリコンのバンド
ギャップより広いバンドギャップを有する半導体層を含
む請求項６から８の何れかに記載の薄膜トランジスタの
製造方法。
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