JP2005311037A - 半導体装置およびその製造方法 - Google Patents
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Abstract
【解決手段】 ガラス基板1上にシリコン窒化膜2およびシリコン酸化膜3が形成されている。そのシリコン酸化膜3上に、ソース領域45、ドレイン領域46、所定のチャネル長を有するチャネル領域40、ソース領域よりも低い不純物濃度を有するGOLD領域41、ドレイン領域よりも低い不純物濃度を有するGOLD領域42、ゲート絶縁膜5およびゲート電極6aを含む薄膜トランジスタTが形成されている。ゲート電極6aとGOLD領域42とが平面的にオーバラップしている部分のチャネル長方向の長さG2は、ゲート電極6aとGOLD領域41とが平面的にオーバラップしている部分のチャネル長方向の長さG1よりも長くなるように設定されている。
【選択図】 図1
Description
本発明の実施の形態1に係る半導体装置について説明する。図1に示すように、ガラス基板1上にシリコン窒化膜2が形成され、そのシリコン窒化膜2上にシリコン酸化膜3が形成されている。そのシリコン酸化膜3上にアイランド状の多結晶シリコン膜が形成されている。その多結晶シリコン膜では、第1不純物濃度を有するソース領域45と、そのソース領域45と距離を隔てられた第2不純物濃度を有するドレイン領域46が形成されている。
上述したGOLD構造の薄膜トランジスタでは、ドレイン側のGOLD領域42のオーバラップ長が1.5μmである場合を例に挙げて説明したが、オーバラップ長はこの長さに限られるものではない。オーバラップ長をより長く設定することでソース・ドレイン耐圧を向上することができる。そのため、ソース・ドレイン耐圧の観点からではオーバラップ長は長い方が望ましい。
オーバラップ長は露光プロセス(写真製版処理)の変動によって、基板の面内、あるいは、基板間でばらつきをもつことになる。オーバラップ長のばらつきは、ゲート電極をパターニングするためのレジストパターン63を形成(図8参照)する際のアライメント精度によって決まる。
上述したGOLD構造の薄膜トランジスタでは、ソース側のGOLD領域41のオーバラップ長が0.5μmである場合を例に挙げて説明したが、オーバラップ長はこの長さに限られるものではない。オーバラップ長をより短く設定することで寄生容量を低減することができる。そのため、寄生容量の観点からではオーバラップ長は短い方が望ましい。
上述したGOLD構造の薄膜トランジスタでは、ソース側のGOLD領域41のオーバラップ長が0.5μmである場合を例に挙げて説明したが、オーバラップ長はこの長さに限られるものではない。ゲート電極6aとソース領域45とはその間の寄生容量により容量結合している。また、同様に、ゲート電極6aとドレイン領域46とはその間の寄生容量により容量結合している。
上述したGOLD構造の薄膜トランジスタでは、ドレイン側のGOLD領域42のオーバラップ長が1.5μmであり、ソース側のGOLD領域41のオーバラップ長が0.5μmである場合を例に挙げて説明した。この場合、ドレイン側のGOLD領域42のオーバラップ長と、ソース側のGOLD領域41のオーバラップ長との差は1.0μmとなるが、オーバラップ長の差はこれに限られるものではない。
上述した半導体装置の製造方法では、薄膜トランジスタとしてnチャネル型薄膜トランジスタを例に挙げて説明したが、ガラス基板上では、同時にpチャネル型薄膜トランジスタも形成されることになる。ここでは、pチャネル型薄膜トランジスタの製造方法のうち主な工程を挙げて説明する。
ここでは、ドレイン側だけにGOLD領域を備えてソース側にはGOLD領域を備えない半導体装置を例に挙げる。まず、その製造方法について説明する。図21に示すゲート絶縁膜5を形成し、薄膜トランジスタのしきい値を制御するための所定の不純物を注入する工程までは、前述した図4に示す工程までと同様である。
実施の形態3では、薄膜トランジスタとしてnチャネル型薄膜トランジスタを例に挙げて説明したが、ガラス基板上では、同時にpチャネル型薄膜トランジスタも形成される。ここでは、pチャネル型薄膜トランジスタの製造方法のうち主な工程を挙げて説明する。
ここでは、GOLD領域とLDD領域の双方を備えた薄膜トランジスタを例に挙げる。まず、その製造方法について説明する。図30に示すゲート絶縁膜5を形成し、薄膜トランジスタのしきい値を制御するための所定の不純物を注入する工程までは、前述した図4に示す工程までと同様である。
実施の形態5では、薄膜トランジスタとしてnチャネル型薄膜トランジスタを例に挙げて説明したが、ガラス基板上では、同時にpチャネル型薄膜トランジスタも形成される。ここでは、pチャネル型薄膜トランジスタの製造方法のうち主な工程を挙げて説明する。
ここでは、GOLD領域とLDD領域の双方を備えた薄膜トランジスタの他の例を挙げる。まず、その製造方法について説明する。図39に示すゲート絶縁膜5を形成し、薄膜トランジスタのしきい値を制御するための所定の不純物を注入する工程までは、前述した図4に示す工程までと同様である。
実施の形態7では、薄膜トランジスタとしてnチャネル型薄膜トランジスタを例に挙げて説明したが、ガラス基板上では、同時にpチャネル型薄膜トランジスタも形成される。ここでは、pチャネル型薄膜トランジスタの製造方法のうち主な工程を挙げて説明する。
ここでは、GOLD領域とLDD領域の双方を備えた薄膜トランジスタの他の例を挙げる。まず、その製造方法について説明する。図48に示すゲート絶縁膜5を形成し、薄膜トランジスタのしきい値を制御するための所定の不純物を注入する工程までは、前述した図4に示す工程までと同様である。
実施の形態9では、薄膜トランジスタとしてnチャネル型薄膜トランジスタを例に挙げて説明した。ここでは、pチャネル型薄膜トランジスタの製造方法のうち主な工程を挙げて説明する。
ここでは、GOLD領域とLDD領域の双方を備えた薄膜トランジスタのさらに他の例を挙げる。まず、その製造方法について説明する。図59に示すゲート絶縁膜5を形成し、薄膜トランジスタのしきい値を制御するための所定の不純物を注入する工程までは、前述した図4に示す工程までと同様である。
実施の形態11では、薄膜トランジスタとしてnチャネル型薄膜トランジスタを例に挙げて説明した。ここでは、pチャネル型薄膜トランジスタの製造方法のうち主な工程を挙げて説明する。
ここでは、薄膜トランジスタを備えた半導体装置として液晶表示装置を例に挙げる。まず、はじめに液晶表示装置の構造について説明する。
次に、コンタクトホール7a,7bを充填するように、層間絶縁膜7上にクロム膜とアルミニウム膜との積層膜(図示せず)が形成される。その積層膜上に所定の写真製版処理を施すことにより、電極を形成するためのレジストパターン(図示せず)が形成される。そのレジストパターンをマスクとしてウエットエッチングを施すことにより、領域R1〜R3のそれぞれにおいてソース電極8aとドレイン電極8bが形成される。
ここでは、GOLD構造の薄膜トランジスタをはじめとする種類の異なる薄膜トランジスタを備えた他の液晶表示装置を例に挙げる。まず、その製造方法について説明する。前述した図71に示す工程と同様の工程を経て、図79に示すように、領域R1〜R3において、それぞれ種類の異なる薄膜トランジスタを形成するためのアイランド状の不純物領域4aaが形成される。
Claims (12)
- 半導体層、絶縁膜および電極を有して所定の基板上に形成された半導体素子を含む半導体装置であって、
前記半導体素子は、
前記半導体層に形成され、所定の不純物濃度を有する第1不純物領域と、
前記第1不純物領域と距離を隔てて前記半導体層に形成され、所定の不純物濃度を有する第2不純物領域と、
前記第1不純物領域と前記第2不純物領域との間に位置する前記半導体層の部分に前記第1不純物領域および前記第2不純物領域とそれぞれ距離を隔てて形成され、所定のチャネル長を有するチャネルとなるチャネル領域と、
前記第1不純物領域と前記チャネル領域との間に位置する前記半導体層の部分に前記チャネル領域と接するように形成され、前記第1不純物領域よりも低い不純物濃度を有する第3不純物領域と、
前記第2不純物領域と前記チャネル領域との間に位置する前記半導体層の部分に前記チャネル領域に接するように形成され、前記第2不純物領域よりも低い不純物濃度を有する第4不純物領域と
を有する第1素子を備え、
前記第1素子では、
前記電極は、対向する一方側部および他方側部を有して、前記チャネル領域、前記第3不純物領域の部分および前記第4不純物領域の部分と対向するようにオーバラップして形成され、
前記第1絶縁膜は前記半導体層と前記電極とにそれぞれ接するように前記半導体層と前記電極との間に形成され、
前記一方側部を含む平面が前記半導体層と交わる部分から前記チャネル領域までの、前記電極と前記第3不純物領域とが対向してオーバラップしている部分のチャネル長方向の第1オーバラップ長さよりも、前記他方側部を含む平面が前記半導体層と交わる部分から前記チャネル領域までの、前記電極と前記第4不純物領域とが対向してオーバラップしている部分のチャネル長方向の第2オーバラップ長さが長くなるように形成された、半導体装置。 - 前記第2オーバラップ長の長さは、0.5μm以上2.5μm以下である、請求項1記載の半導体装置。
- 前記第1オーバラップ長の長さは、1.0μm以下である、請求項1または2に記載の半導体装置。
- 前記第1オーバラップ長の長さと前記第2オーバラップ長の長さとの差は0.6μm以上である、請求項1〜3のいずれかに記載の半導体装置。
- 半導体層、絶縁膜および電極を有して所定の基板上に形成された半導体素子を含む半導体装置であって、
前記半導体素子は、
前記半導体層に形成され、所定の不純物濃度を有する第1不純物領域と、
前記第1不純物領域と距離を隔てて前記半導体層に形成され、所定の不純物濃度を有する第2不純物領域と、
前記第1不純物領域と前記第2不純物領域との間に位置する前記半導体層の部分に前記第2不純物領域と距離を隔てて形成され、所定のチャネル長を有するチャネルとなるチャネル領域と、
前記第2不純物領域と前記チャネル領域との間に位置する前記半導体層の部分に前記チャネル領域に接するように形成され、前記第2不純物領域よりも低い不純物濃度を有する第3不純物領域と
を有する第1素子を備え、
前記第1素子では、
前記電極は、対向する一方側部および他方側部を有して、前記チャネル領域および前記第3不純物領域の部分と対向するようにオーバラップして形成され、
前記第1絶縁膜は、前記半導体層と前記電極とにそれぞれ接するように前記半導体層と前記電極との間に形成され、
前記第1不純物領域と前記チャネル領域との接合部および前記一方側部は略同一平面上に位置するとともに、前記他方側部を含む面が前記半導体層と交わる部分までの、前記電極と前記第3不純物領域とが対向してオーバラップしている部分のチャネル長方向の長さが所定の長さを有するように形成された、半導体装置。 - 前記オーバラップ長さは、0.5μm以上2.5μm以下である、請求項5記載の半導体装置。
- 前記基板上に形成された第2絶縁膜を備え、
前記半導体層は前記第2絶縁膜上に形成された、請求項1〜6のいずれかに記載の半導体装置。 - 前記半導体層は、多結晶シリコンおよびアモルファスシリコンのいずれかである、請求項1〜7のいずれかに記載の半導体装置。
- 前記基板はガラス基板を含む、請求項1〜8のいずれかに記載の半導体装置。
- 前記半導体素子は複数形成されて、
前記半導体素子は、
前記半導体層に形成され、所定の不純物濃度を有する第5不純物領域、
前記第5不純物領域と距離を隔てて前記半導体層に形成され、所定の不純物濃度を有する第6不純物領域、
前記第5不純物領域と前記第6不純物領域との間に位置する前記半導体層の部分に前記第5不純物領域および前記第6不純物領域とそれぞれ距離を隔てて形成され、所定のチャネル長を有するチャネル領域となるチャネル領域、
前記第5不純物領域から前記チャネル領域にわたって形成され、前記第5不純物領域よりも低い不純物濃度を有する第7不純物領域および
前記第6不純物領域から前記チャネル領域にわたって形成され、前記第6不純物領域よりも低い不純物濃度を有する第8不純物領域
を有する第2素子と、
前記半導体層に形成され、所定の不純物濃度を有する第9不純物領域、
前記第9不純物領域と距離を隔てて前記半導体層に形成され、所定の不純物濃度を有する第10不純物領域および
前記第9不純物領域と前記第10不純物領域との間に位置する前記半導体層の部分に形成され所定のチャネル長を有するチャネル領域となるチャネル領域
を有する第3素子と
の少なくともいずれかをさらに含み、
前記第2素子では、
前記電極は、対向する一方側部および他方側部を有して、前記チャネル領域の全体と対向するようにオーバラップして形成され、
前記第7不純物領域と前記チャネル領域との接合部および前記一方側部は略同一平面上に位置するとともに、前記第8不純物領域と前記チャネル領域との接合部および前記他方側部は略同一平面上に位置するように形成され、
前記第3素子では、
前記電極は、対向する一方側部および他方側部を有して、前記チャネル領域の全体と対向するようにオーバラップして形成され、
前記第9不純物領域と前記チャネル領域との接合部および前記一方側部は略同一平面上に位置するとともに、前記第10不純物領域と前記チャネル領域との接合部および前記他方側部は略同一平面上に位置するように形成された、請求項1〜9のいずれかに記載の半導体装置。 - 主表面を有する基板上に電極を形成する工程と、
前記基板上に所定の半導体層を形成する工程と、
前記電極を形成する工程と前記半導体層を形成する工程との間に前記基板上に絶縁膜を形成する工程と、
前記半導体層を横切るように第1のマスク材を形成する工程と、
前記第1のマスク材をマスクとして前記半導体層に所定導電型の不純物イオンを導入することにより、前記マスク材の直下に位置する前記半導体層の部分をチャネル領域とし、前記マスク材を挟んで一方と他方とに位置する前記半導体層の部分に所定の不純物濃度を有する1対の第1不純物領域を形成する工程と、
前記チャネル領域の全体および1対の前記第1不純物領域のそれぞれの部分を覆う第2のマスク材を前記半導体層上に形成する工程と、
前記第2のマスク材をマスクとして、前記半導体層に所定導電型の不純物イオンを導入することにより、前記チャネル領域を挟んで一方の側と他方の側とに位置する前記第1不純物領域の部分に所定の前記不純物濃度よりも高い不純物濃度を有する1対の第2不純物領域を形成する工程と
を備え、
前記電極を形成する工程では、前記電極は対向する一方側部と他方側部を有して、前記チャネル領域の全体および1対の前記第1不純物領域のそれぞれの部分と前記電極とがオーバラップして対向するように形成され、
前記電極の前記一方側部を含む平面が1対の前記第1不純物領域の一方の領域と交わる部分から前記チャネル領域までの距離よりも、前記電極の前記他方側部を含む平面が1対の前記第1不純物領域の他方の領域と交わる部分から前記チャネル領域までの距離が長くなるように形成される、半導体装置の製造方法。 - 主表面を有する基板上に電極を形成する工程と、
前記基板上に所定の半導体層を形成する工程と、
前記電極を形成する工程と前記半導体層を形成する工程との間に前記基板上に絶縁膜を形成する工程と、
前記半導体層を横切るように第1のマスク材を形成する工程と、
前記第1のマスク材をマスクとして前記半導体層に所定導電型の不純物イオンを導入することにより、前記マスク材の直下に位置する前記半導体層の部分をチャネル領域とし、前記マスク材を挟んで一方と他方とに位置する前記半導体層の部分に所定の不純物濃度を有する1対の第1不純物領域を形成する工程と、
前記チャネル領域の全体を覆うとともに、1対の前記第1不純物領域のうちの一方の領域を覆わずに他方の領域の部分を覆う第2のマスク材を前記半導体層上に形成する工程と、
前記第2のマスク材をマスクとして、前記半導体層に所定導電型の不純物イオンを導入することにより、前記チャネル領域を挟んで一方の側と他方の側とに位置する前記第1不純物領域の部分に所定の前記不純物濃度よりも高い不純物濃度を有する1対の第2不純物領域を形成する工程と
を備え、
前記電極を形成する工程では、前記電極は対向する一方側部と他方側部を有して、前記チャネル領域の全体と1対の前記第1不純物領域の他方の領域の部分と前記電極とがオーバラップして対向するように形成され、
前記電極の前記一方側部および前記チャネル領域と1対の前記第2不純物領域の一方の領域との接合部が同一平面上に位置し、前記電極の前記他方側部を含む平面が前記第1不純物領域の他の領域と交わる部分から前記チャネル領域まで所定の距離を有するように形成される、半導体装置の製造方法。
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