JPH08222736A - Ｍｏｓ型トランジスタの製造方法 - Google Patents
Ｍｏｓ型トランジスタの製造方法Info
- Publication number
- JPH08222736A JPH08222736A JP4496395A JP4496395A JPH08222736A JP H08222736 A JPH08222736 A JP H08222736A JP 4496395 A JP4496395 A JP 4496395A JP 4496395 A JP4496395 A JP 4496395A JP H08222736 A JPH08222736 A JP H08222736A
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- Japan
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- gate electrode
- manufacturing
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- gate
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Abstract
(57)【要約】
【目的】 作動特性ムラがない、ゲートドレインオーバ
ーラップＬＤＤ構造のＭＯＳ型トランジスタを、工程数
の少ないプロセスにより提供する。 【構成】 シリコン基板１上にゲート酸化膜２とポリシ
リコン３ａを積層した後、リソグラフィー工程およびエ
ッチング工程を経てゲート電極３を形成する。ゲート電
極３をマスクにしてｎ- 領域を形成するための不純物を
イオン注入する〔図１（ａ）〕。選択ＣＶＤ法により、
ゲート電極３の周辺にのみタングステン膜６を形成した
後、ゲート電極３およびタングステン膜６をマスクとし
て、ｎ+領域を形成するための不純物をイオン注入し
〔図１（ｂ）〕、さらに、不純物イオン活性化のための
熱処理を施し、所望のＬＤＤ構造を得る〔図１
（ｃ）〕。
ーラップＬＤＤ構造のＭＯＳ型トランジスタを、工程数
の少ないプロセスにより提供する。 【構成】 シリコン基板１上にゲート酸化膜２とポリシ
リコン３ａを積層した後、リソグラフィー工程およびエ
ッチング工程を経てゲート電極３を形成する。ゲート電
極３をマスクにしてｎ- 領域を形成するための不純物を
イオン注入する〔図１（ａ）〕。選択ＣＶＤ法により、
ゲート電極３の周辺にのみタングステン膜６を形成した
後、ゲート電極３およびタングステン膜６をマスクとし
て、ｎ+領域を形成するための不純物をイオン注入し
〔図１（ｂ）〕、さらに、不純物イオン活性化のための
熱処理を施し、所望のＬＤＤ構造を得る〔図１
（ｃ）〕。
Description
【０００１】
【産業上の利用分野】本発明は、ＭＯＳ型半導体装置の
製造方法に関する。
製造方法に関する。
【０００２】
【従来の技術】従来、ＭＯＳ型トランジスタの構造とし
て、ＬＤＤ構造が多く用いられてきた。ところが、トラ
ンジスタの微細化が進むにつれて、ｎ- 層の直列抵抗の
影響がますます顕著になり、素子性能が大幅に低下した
り、ホットキャリア耐性が低下したりする問題があっ
た。そこで近年、ゲートドレインオーバーラップＬＤＤ
構造が提案されている。
て、ＬＤＤ構造が多く用いられてきた。ところが、トラ
ンジスタの微細化が進むにつれて、ｎ- 層の直列抵抗の
影響がますます顕著になり、素子性能が大幅に低下した
り、ホットキャリア耐性が低下したりする問題があっ
た。そこで近年、ゲートドレインオーバーラップＬＤＤ
構造が提案されている。
【０００３】例えば、Ｉｎｖｅｒｓｅ Ｔ ｇａｔｅ−
ＬＤＤ（以下、ＩＴ−ＬＤＤ）と呼ばれているものの断
面構造は図３に示すとおりで、ソース／ドレイン
（ｎ+ ）層とゲート電極とがオーバーラップした構造を
有している。図３において、１０１はシリコン基板、１
０２はゲート酸化膜、１０３はゲート電極、１０５ａは
サイドウォールスペーサ（側壁スペーサ）である。
ＬＤＤ（以下、ＩＴ−ＬＤＤ）と呼ばれているものの断
面構造は図３に示すとおりで、ソース／ドレイン
（ｎ+ ）層とゲート電極とがオーバーラップした構造を
有している。図３において、１０１はシリコン基板、１
０２はゲート酸化膜、１０３はゲート電極、１０５ａは
サイドウォールスペーサ（側壁スペーサ）である。
【０００４】ＩＴ−ＬＤＤ構造では、逆Ｔ字形のゲート
電極の薄い部分を通してのリン打ち込みによりｎ- 層が
形成される。ｎ+ 層は逆Ｔ字形のゲート電極の側面に形
成したサイドウォールスペーサ１０５ａをマスクとし
て、ヒ素イオン打ち込みにより形成される。そのため、
ＩＴ−ＬＤＤ構造ではｎ- 層が常にゲート電極で覆われ
た形となり、ゲート電圧によってｎ- 層表面の抵抗を減
少させることができるので、従来のＬＤＤ構造で見られ
たようなｎ- 層の直列抵抗による素子性能の低下が避け
られる利点がある。
電極の薄い部分を通してのリン打ち込みによりｎ- 層が
形成される。ｎ+ 層は逆Ｔ字形のゲート電極の側面に形
成したサイドウォールスペーサ１０５ａをマスクとし
て、ヒ素イオン打ち込みにより形成される。そのため、
ＩＴ−ＬＤＤ構造ではｎ- 層が常にゲート電極で覆われ
た形となり、ゲート電圧によってｎ- 層表面の抵抗を減
少させることができるので、従来のＬＤＤ構造で見られ
たようなｎ- 層の直列抵抗による素子性能の低下が避け
られる利点がある。
【０００５】また、ＬＤＤ構造で見られたようなｎ- 層
上のシリコン−酸化膜界面、またはその近傍の酸化膜中
に発生した負電荷による素子特性の劣化も、ＩＴ−ＬＤ
Ｄ構造ではゲート電圧によってｎ- 層表面に誘起された
電子で遮蔽されるため現れにくくなる。さらに、ｎ- 層
上のゲート酸化膜は常にゲート電極で覆われているた
め、サイドウォールスペーサ形成中の損傷も少なくな
り、膜質が低下することもない。そのため、ホットキャ
リア耐性も著しく改善される。このように、ＩＴ−ＬＤ
Ｄ構造は０．５μｍ以下のゲート長をもつＭＯＳ型トラ
ンジスタの構造として非常に有望であり、多くの研究者
によって精力的に研究されている。
上のシリコン−酸化膜界面、またはその近傍の酸化膜中
に発生した負電荷による素子特性の劣化も、ＩＴ−ＬＤ
Ｄ構造ではゲート電圧によってｎ- 層表面に誘起された
電子で遮蔽されるため現れにくくなる。さらに、ｎ- 層
上のゲート酸化膜は常にゲート電極で覆われているた
め、サイドウォールスペーサ形成中の損傷も少なくな
り、膜質が低下することもない。そのため、ホットキャ
リア耐性も著しく改善される。このように、ＩＴ−ＬＤ
Ｄ構造は０．５μｍ以下のゲート長をもつＭＯＳ型トラ
ンジスタの構造として非常に有望であり、多くの研究者
によって精力的に研究されている。
【０００６】ここで、ＩＴ−ＬＤＤ構造の製造プロセス
を、図４（ａ）〜（ｄ）に基づいて説明する。 シリコン基板１０１上に、ゲート酸化膜（ゲート絶縁
膜）１０２およびポリシリコン（ポリシリコン膜）１０
３ａを形成し、リソグラフィー工程によりゲート電極形
成のためのレジスト１０４を形成する〔図４（ａ）〕。 レジスト１０４をマスクにして、ポリシリコン１０３
ａをドライエッチング法によりエッチングし、適当な膜
厚のポリシリコン１０３ａを残してエッチングを終了さ
せる。その後、ｎ- 領域を形成する不純物（例えばリ
ン）をイオン注入する〔図４（ｂ）〕。 サイドウォールスペーサ形成のため、レジスト１０４
を除去した後、ＣＶＤ法によりシリコン酸化膜１０５を
形成する〔図４（ｃ）〕。 ドライエッチング法により、シリコン酸化膜１０５を
エッチバックし、サイドウォールスペーサ（側壁スペー
サ）１０５ａを形成する。また、これをマスクにしてポ
リシリコン１０３ａの残りと、ゲート酸化膜１０２をエ
ッチングし、逆Ｔ字形ゲート電極１０３を形成する。こ
の電極１０３をマスクにしてｎ+ 領域を形成する不純物
（例えばヒ素）をイオン注入する〔図４（ｄ）〕。
を、図４（ａ）〜（ｄ）に基づいて説明する。 シリコン基板１０１上に、ゲート酸化膜（ゲート絶縁
膜）１０２およびポリシリコン（ポリシリコン膜）１０
３ａを形成し、リソグラフィー工程によりゲート電極形
成のためのレジスト１０４を形成する〔図４（ａ）〕。 レジスト１０４をマスクにして、ポリシリコン１０３
ａをドライエッチング法によりエッチングし、適当な膜
厚のポリシリコン１０３ａを残してエッチングを終了さ
せる。その後、ｎ- 領域を形成する不純物（例えばリ
ン）をイオン注入する〔図４（ｂ）〕。 サイドウォールスペーサ形成のため、レジスト１０４
を除去した後、ＣＶＤ法によりシリコン酸化膜１０５を
形成する〔図４（ｃ）〕。 ドライエッチング法により、シリコン酸化膜１０５を
エッチバックし、サイドウォールスペーサ（側壁スペー
サ）１０５ａを形成する。また、これをマスクにしてポ
リシリコン１０３ａの残りと、ゲート酸化膜１０２をエ
ッチングし、逆Ｔ字形ゲート電極１０３を形成する。こ
の電極１０３をマスクにしてｎ+ 領域を形成する不純物
（例えばヒ素）をイオン注入する〔図４（ｄ）〕。
【０００７】なお、ＬＤＤ構造の半導体装置に関する技
術としては、例えば以下の特許公報に開示されたものが
ある。 （１）特開昭６１−２４１９７４号公報：通常のＬＤＤ
構造の半導体装置の製造において、サイドウォールスペ
ーサを高融点金属で形成する。 （２）特開平２−２６０５４０号公報：ゲート電極形成
後、高融点金属を全面デポし、アニールすることによ
り、ゲート電極の上面および側面に高融点金属シリサイ
ド層を形成してサイドウォールとする。なお、未反応部
分は選択除去する。 （３）特開平３−１４７３３４号公報：ゲート電極形成
後、導電膜、絶縁膜を順次デポし、絶縁膜をエッチバッ
クしてサイドウォールを形成し、これをマスクにして導
電膜をエッチングする。 （４）特開平３−２３４０２８号公報：上記（２）と類
似したもの。なお、最初のゲート電極を２層構造とす
る。
術としては、例えば以下の特許公報に開示されたものが
ある。 （１）特開昭６１−２４１９７４号公報：通常のＬＤＤ
構造の半導体装置の製造において、サイドウォールスペ
ーサを高融点金属で形成する。 （２）特開平２−２６０５４０号公報：ゲート電極形成
後、高融点金属を全面デポし、アニールすることによ
り、ゲート電極の上面および側面に高融点金属シリサイ
ド層を形成してサイドウォールとする。なお、未反応部
分は選択除去する。 （３）特開平３−１４７３３４号公報：ゲート電極形成
後、導電膜、絶縁膜を順次デポし、絶縁膜をエッチバッ
クしてサイドウォールを形成し、これをマスクにして導
電膜をエッチングする。 （４）特開平３−２３４０２８号公報：上記（２）と類
似したもの。なお、最初のゲート電極を２層構造とす
る。
【０００８】
【発明が解決しようとする課題】しかしながら、図４の
製造方法では、逆Ｔ字形ゲート電極１０３を形成する工
程のうち、適当な膜厚を残してポリシリコン１０３ａの
エッチングを終了させる〔図４（ｂ）〕ための制御が難
しいという問題があった。このため、残留するポリシリ
コンの膜厚バラツキとエッチングのムラの影響で、ドレ
インとオーバーラップする部分のポリシリコン膜厚にバ
ラツキが発生し、トランジスタ特性のムラが大きくなる
問題があった。また、製造工程が多く、工期が長くなる
という不具合もあった。
製造方法では、逆Ｔ字形ゲート電極１０３を形成する工
程のうち、適当な膜厚を残してポリシリコン１０３ａの
エッチングを終了させる〔図４（ｂ）〕ための制御が難
しいという問題があった。このため、残留するポリシリ
コンの膜厚バラツキとエッチングのムラの影響で、ドレ
インとオーバーラップする部分のポリシリコン膜厚にバ
ラツキが発生し、トランジスタ特性のムラが大きくなる
問題があった。また、製造工程が多く、工期が長くなる
という不具合もあった。
【０００９】したがって、本発明の目的は、このような
バラツキのないゲートドレインオーバーラップＬＤＤ構
造を、工程数を大幅に削減したプロセスにより提供する
ことである。
バラツキのないゲートドレインオーバーラップＬＤＤ構
造を、工程数を大幅に削減したプロセスにより提供する
ことである。
【００１０】
【課題を解決するための手段】請求項１に記載のＭＯＳ
型トランジスタの製造方法は、（Ａ）半導体基板上にゲ
ート絶縁膜を形成し、その上に多結晶半導体膜を形成
し、該多結晶半導体膜をパターニングする工程と、
（Ｂ）導電体上に選択成長が可能な金属膜を、前記多結
晶半導体膜上に選択成長させる工程と、（Ｃ）前記選択
成長させた金属膜と前記多結晶半導体膜をマスクとし
て、高濃度不純物のイオン注入を行う工程とを含むこと
を特徴とする以下の工程を含むことを特徴とする。
型トランジスタの製造方法は、（Ａ）半導体基板上にゲ
ート絶縁膜を形成し、その上に多結晶半導体膜を形成
し、該多結晶半導体膜をパターニングする工程と、
（Ｂ）導電体上に選択成長が可能な金属膜を、前記多結
晶半導体膜上に選択成長させる工程と、（Ｃ）前記選択
成長させた金属膜と前記多結晶半導体膜をマスクとし
て、高濃度不純物のイオン注入を行う工程とを含むこと
を特徴とする以下の工程を含むことを特徴とする。
【００１１】請求項２に記載のＭＯＳ型トランジスタの
製造方法は、請求項１において、前記導電体上に選択成
長が可能な金属として、タングステンを用いることを特
徴とする。
製造方法は、請求項１において、前記導電体上に選択成
長が可能な金属として、タングステンを用いることを特
徴とする。
【００１２】請求項３に記載のＭＯＳ型トランジスタの
製造方法は、請求項１の前記（Ａ）工程と（Ｂ）工程の
間に、低濃度不純物のイオン注入を行う工程を含むこと
を特徴とする。
製造方法は、請求項１の前記（Ａ）工程と（Ｂ）工程の
間に、低濃度不純物のイオン注入を行う工程を含むこと
を特徴とする。
【００１３】請求項４に記載のＭＯＳ型トランジスタの
製造方法は、請求項１の前記（Ａ）工程において、前記
多結晶半導体膜上に絶縁膜を形成し、これら多結晶半導
体膜と絶縁膜を同時にパターニングすることを特徴とす
る。
製造方法は、請求項１の前記（Ａ）工程において、前記
多結晶半導体膜上に絶縁膜を形成し、これら多結晶半導
体膜と絶縁膜を同時にパターニングすることを特徴とす
る。
【００１４】請求項５に記載のＭＯＳ型トランジスタの
製造方法は、請求項４の前記（Ｂ）工程において、前記
金属膜の選択成長後に、前記絶縁膜を除去することを特
徴とする。
製造方法は、請求項４の前記（Ｂ）工程において、前記
金属膜の選択成長後に、前記絶縁膜を除去することを特
徴とする。
【００１５】
【実施例】次に、本発明の実施例を説明する。 実施例１〔図１（ａ）〜（ｃ）を参照〕 従来法と同様に、シリコン基板１上にゲート酸化膜２
を形成し、その上にポリシリコン（ポリシリコン膜）３
ａをデポした後、リソグラフィー工程およびエッチング
工程を経てゲート電極３を形成する。前記ゲート酸化膜
２の膜厚は例えば１０〜１５ｎｍ、ゲート電極３の膜厚
は例えば３００〜５００ｎｍとする。続いて、ゲート電
極３をマスクにしてｎ- 領域を形成するための不純物、
例えばリンを６０〜１００ｋｅＶ、１〜５×１０13ａｔ
ｏｍｓ／ｃｍ2 の条件でイオン注入する〔図１
（ａ）〕。
を形成し、その上にポリシリコン（ポリシリコン膜）３
ａをデポした後、リソグラフィー工程およびエッチング
工程を経てゲート電極３を形成する。前記ゲート酸化膜
２の膜厚は例えば１０〜１５ｎｍ、ゲート電極３の膜厚
は例えば３００〜５００ｎｍとする。続いて、ゲート電
極３をマスクにしてｎ- 領域を形成するための不純物、
例えばリンを６０〜１００ｋｅＶ、１〜５×１０13ａｔ
ｏｍｓ／ｃｍ2 の条件でイオン注入する〔図１
（ａ）〕。
【００１６】選択ＣＶＤ法（ＷＦ6 ガスを用いて、Ｓ
ｉによる還元反応によってＳｉ露出部にのみ、タングス
テンのデポを行う）により、ゲート電極３の周辺にのみ
タングステン膜６を、厚さ１００〜３００ｎｍで形成す
る。続いて、ゲート電極３およびタングステン膜６をマ
スクとして、ｎ+ 領域を形成するための不純物、例えば
ヒ素を３０〜８０ｋｅＶ、１〜８×１０15ａｔｏｍｓ／
ｃｍ2 の条件でイオン注入する〔図１（ｂ）〕。
ｉによる還元反応によってＳｉ露出部にのみ、タングス
テンのデポを行う）により、ゲート電極３の周辺にのみ
タングステン膜６を、厚さ１００〜３００ｎｍで形成す
る。続いて、ゲート電極３およびタングステン膜６をマ
スクとして、ｎ+ 領域を形成するための不純物、例えば
ヒ素を３０〜８０ｋｅＶ、１〜８×１０15ａｔｏｍｓ／
ｃｍ2 の条件でイオン注入する〔図１（ｂ）〕。
【００１７】不純物イオンの活性化のための熱処理
（例えば９００℃・３０分）を施し、所望のＬＤＤ構造
を得る〔図１（ｃ）〕。
（例えば９００℃・３０分）を施し、所望のＬＤＤ構造
を得る〔図１（ｃ）〕。
【００１８】実施例２〔図２（ａ）〜（ｃ）を参照〕 従来法と同様に、シリコン基板１上にゲート酸化膜２
を形成し、その上にポリシリコン３ａをデポした後、こ
のポリシリコン３ａ上に絶縁膜、例えばＣＶＤＳｉＯ2
膜７を１００〜３００ｎｍの厚さで形成し、ＣＶＤＳｉ
Ｏ2 膜７とポリシリコン３ａを同時にパターニングして
積層構造を形成する。この積層構造をマスクにして、ｎ
- 領域形成用の不純物をイオン注入する〔図２
（ａ）〕。 選択ＣＶＤ法によりゲート電極３の側壁にのみ、タン
グステン膜のサイドウォールスペーサ６ａを形成する。
続いて、これをマスクにしてｎ+ 領域を形成するための
不純物をイオン注入する〔図２（ｂ）〕。 ゲート電極（ポリシリコン電極）３上の酸化膜７を選
択エッチングにより除去する〔図１（ｃ）〕。 以上のプロセスにより、図１（ｃ）に示す構造に比べて
ゲート電極の高さが低くなり、後段の配線工程における
絶縁膜被覆特性も向上する。
を形成し、その上にポリシリコン３ａをデポした後、こ
のポリシリコン３ａ上に絶縁膜、例えばＣＶＤＳｉＯ2
膜７を１００〜３００ｎｍの厚さで形成し、ＣＶＤＳｉ
Ｏ2 膜７とポリシリコン３ａを同時にパターニングして
積層構造を形成する。この積層構造をマスクにして、ｎ
- 領域形成用の不純物をイオン注入する〔図２
（ａ）〕。 選択ＣＶＤ法によりゲート電極３の側壁にのみ、タン
グステン膜のサイドウォールスペーサ６ａを形成する。
続いて、これをマスクにしてｎ+ 領域を形成するための
不純物をイオン注入する〔図２（ｂ）〕。 ゲート電極（ポリシリコン電極）３上の酸化膜７を選
択エッチングにより除去する〔図１（ｃ）〕。 以上のプロセスにより、図１（ｃ）に示す構造に比べて
ゲート電極の高さが低くなり、後段の配線工程における
絶縁膜被覆特性も向上する。
【００１９】
【発明の効果】以上の説明で明らかなように、本発明に
よれば以下の効果が得られる。 （１）ドレインにオーバーラップするゲート電極部分
が、選択ＣＶＤ法でデポされたタングステン等による金
属膜で構成されるので、トランジスタ特性のバラツキ発
生の要因は、前記金属膜の膜厚バラツキのみとなる（Ｉ
Ｔ−ＬＤＤ構造におけるバラツキ発生の原因には、ポリ
シリコンの膜厚バラツキとエッチング量のバラツキとが
あった）。すなわち、本発明によれば、ＩＴ−ＬＤＤ構
造に比べてバラツキの少ないトランジスタ特性が得られ
る。 （２）エッチバック工程が不要であるため、工程数が削
減でき、したがって工期が短縮できる。 （３）金属をゲート電極に用いることにより、ゲート電
極の低抵抗化が可能である。
よれば以下の効果が得られる。 （１）ドレインにオーバーラップするゲート電極部分
が、選択ＣＶＤ法でデポされたタングステン等による金
属膜で構成されるので、トランジスタ特性のバラツキ発
生の要因は、前記金属膜の膜厚バラツキのみとなる（Ｉ
Ｔ−ＬＤＤ構造におけるバラツキ発生の原因には、ポリ
シリコンの膜厚バラツキとエッチング量のバラツキとが
あった）。すなわち、本発明によれば、ＩＴ−ＬＤＤ構
造に比べてバラツキの少ないトランジスタ特性が得られ
る。 （２）エッチバック工程が不要であるため、工程数が削
減でき、したがって工期が短縮できる。 （３）金属をゲート電極に用いることにより、ゲート電
極の低抵抗化が可能である。
【図１】本発明の一実施例の工程説明図である。
【図２】別の実施例の工程説明図である。
【図３】ＩＴ−ＬＤＤ構造を示す断面図である。
【図４】図３の構造を作製する工程の説明図である。
１ シリコン基板 ２ ゲート酸化膜（ゲート絶縁膜） ３ ゲート電極（ポリシリコン電極） ３ａ ポリシリコン（ポリシリコン膜） ６ タングステン膜 ６ａ サイドウォールスペーサ ７ ＣＶＤＳｉＯ2 膜 １０１ シリコン基板 １０２ ゲート酸化膜 １０３ ゲート電極 １０３ａ ポリシリコン（ポリシリコン膜） １０４ レジスト １０５ シリコン酸化膜 １０５ａ サイドウォールスペーサ（側壁スペーサ）
Claims (5)
- 【請求項１】 （Ａ）半導体基板上にゲート絶縁膜を形
成し、その上に多結晶半導体膜を形成し、該多結晶半導
体膜をパターニングする工程と、（Ｂ）導電体上に選択
成長が可能な金属膜を、前記多結晶半導体膜上に選択成
長させる工程と、（Ｃ）前記選択成長させた金属膜と前
記多結晶半導体膜をマスクとして、高濃度不純物のイオ
ン注入を行う工程とを含むことを特徴とするＭＯＳ型ト
ランジスタの製造方法。 - 【請求項２】 前記導電体上に選択成長が可能な金属と
して、タングステンを用いることを特徴とする請求項１
に記載のＭＯＳ型トランジスタの製造方法。 - 【請求項３】 前記（Ａ）工程と（Ｂ）工程の間に、低
濃度不純物のイオン注入を行う工程を含むことを特徴と
する請求項１に記載のＭＯＳ型トランジスタの製造方
法。 - 【請求項４】 前記（Ａ）工程において、前記多結晶半
導体膜上に絶縁膜を形成し、これら多結晶半導体膜と絶
縁膜を同時にパターニングすることを特徴とする請求項
１に記載のＭＯＳ型トランジスタの製造方法。 - 【請求項５】 前記（Ｂ）工程において、前記金属膜の
選択成長後に、前記絶縁膜を除去することを特徴とする
請求項４に記載のＭＯＳ型トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4496395A JPH08222736A (ja) | 1995-02-08 | 1995-02-08 | Ｍｏｓ型トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4496395A JPH08222736A (ja) | 1995-02-08 | 1995-02-08 | Ｍｏｓ型トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08222736A true JPH08222736A (ja) | 1996-08-30 |
Family
ID=12706146
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4496395A Pending JPH08222736A (ja) | 1995-02-08 | 1995-02-08 | Ｍｏｓ型トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08222736A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6235558B1 (en) | 1999-04-02 | 2001-05-22 | Sharp Kabushiki Kaisha | Method for fabricating semiconductor device |
| US6784456B2 (en) | 2001-08-01 | 2004-08-31 | Nec Corporation | Field effect transistor as well as liquid crystal display using the same |
| CN100459168C (zh) * | 2004-04-21 | 2009-02-04 | 三菱电机株式会社 | 半导体器件 |
-
1995
- 1995-02-08 JP JP4496395A patent/JPH08222736A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6235558B1 (en) | 1999-04-02 | 2001-05-22 | Sharp Kabushiki Kaisha | Method for fabricating semiconductor device |
| US6784456B2 (en) | 2001-08-01 | 2004-08-31 | Nec Corporation | Field effect transistor as well as liquid crystal display using the same |
| US7015084B2 (en) | 2001-08-01 | 2006-03-21 | Nec Corporation | Method of manufacturing a field effect transistor and a liquid crystal display using the same |
| CN100459168C (zh) * | 2004-04-21 | 2009-02-04 | 三菱电机株式会社 | 半导体器件 |
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