JP3257042B2 - 半導体装置及び半導体装置の製造方法 - Google Patents
半導体装置及び半導体装置の製造方法Info
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
Landscapes
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置に関し、特
に同一半導体基板上に半導体記憶素子及びその駆動素子
を形成する製造方法に関する。
に同一半導体基板上に半導体記憶素子及びその駆動素子
を形成する製造方法に関する。
【０００２】
【従来の技術】従来の半導体記憶装置の製造方法は、図
２（ａ）〜図２（ｅ）にある様であった。この工程を順
に追って説明していく。
２（ａ）〜図２（ｅ）にある様であった。この工程を順
に追って説明していく。
【０００３】まず、図２（ａ）の如く半導体基板２０１
上にシリコン窒化膜を所定形に形成する。そして熱酸化
を行いフィールド絶縁膜２０２を形成する。前記フィー
ルド絶縁膜２０２は６００ｎｍから８００ｎｍ程度形成
する。前記窒化膜を除去し、熱酸化法により前記半導体
基板２０１上に第１絶縁膜２０３を形成する。たとえ
ば、１０００℃の酸素濃度３０％の乾燥雰囲気中で酸化
する。前記第１絶縁膜２０３はＥＰＲＯＭの場合は３０
ｎｍから５０ｎｍ、ＥＥＰＲＯＭの場合は１０ｎｍぐら
いが適当であろう。この前記第１絶縁膜２０３を半導体
記憶素子のゲート絶縁膜として用いる。
上にシリコン窒化膜を所定形に形成する。そして熱酸化
を行いフィールド絶縁膜２０２を形成する。前記フィー
ルド絶縁膜２０２は６００ｎｍから８００ｎｍ程度形成
する。前記窒化膜を除去し、熱酸化法により前記半導体
基板２０１上に第１絶縁膜２０３を形成する。たとえ
ば、１０００℃の酸素濃度３０％の乾燥雰囲気中で酸化
する。前記第１絶縁膜２０３はＥＰＲＯＭの場合は３０
ｎｍから５０ｎｍ、ＥＥＰＲＯＭの場合は１０ｎｍぐら
いが適当であろう。この前記第１絶縁膜２０３を半導体
記憶素子のゲート絶縁膜として用いる。
【０００４】次に、図２（ｂ）の如く、前記フィールド
絶縁膜２０２及び前記第１絶縁膜２０３上にＣＶＤ法に
より第１多結晶シリコン膜２０４を２００ｎｍ程度形成
する。通常モノシランガスを６２０℃前後で熱分解さ
せ、前記第１多結晶シリコン２０４を堆積させる。そし
てこの前記第１多結晶シリコン膜２０４を低抵抗化する
ためにたとえば５族の元素（たとえば燐や砒素など導電
性不純物）をイオン打ち込み法を用いて、１×１０15か
ら１×１０16ａｔｏｍｓ・ｃｍ-2程度注入する。
絶縁膜２０２及び前記第１絶縁膜２０３上にＣＶＤ法に
より第１多結晶シリコン膜２０４を２００ｎｍ程度形成
する。通常モノシランガスを６２０℃前後で熱分解さ
せ、前記第１多結晶シリコン２０４を堆積させる。そし
てこの前記第１多結晶シリコン膜２０４を低抵抗化する
ためにたとえば５族の元素（たとえば燐や砒素など導電
性不純物）をイオン打ち込み法を用いて、１×１０15か
ら１×１０16ａｔｏｍｓ・ｃｍ-2程度注入する。
【０００５】そしてフォトリソグラフィー及びエッチン
グ法により前記第１絶縁膜２０３及び前記第１多結晶シ
リコン膜２０４の不要な部分を取り除く。
グ法により前記第１絶縁膜２０３及び前記第１多結晶シ
リコン膜２０４の不要な部分を取り除く。
【０００６】次に図２（ｃ）の如く、熱酸化法により前
記第１多結晶シリコン２０４上に第２絶縁膜２０５、前
記半導体基板上に第３絶縁膜２０６を形成する。例え
ば、１０００℃の酸素濃度２０％程度の乾燥雰囲気中で
酸化する。
記第１多結晶シリコン２０４上に第２絶縁膜２０５、前
記半導体基板上に第３絶縁膜２０６を形成する。例え
ば、１０００℃の酸素濃度２０％程度の乾燥雰囲気中で
酸化する。
【０００７】次に図２（ｄ）の如く、第２多結晶シリコ
ン膜２０７を前記フィールド絶縁膜２０２及び前記第２
絶縁膜２０５及び前記第３絶縁膜２０６上にＣＶＤ法に
より３００ｎｍ程度形成する。そして導体化する為にイ
オン注入法を用い燐もしくは砒素等の不純物を前記第２
多結晶シリコン膜２０７に注入する。たとえば５族の元
素（たとえば燐元素や砒素など導電性不純物）をイオン
打ち込み法を用いて、１×１０15から１×１０16ａｔｏ
ｍｓ・ｃｍ-2程度注入する。
ン膜２０７を前記フィールド絶縁膜２０２及び前記第２
絶縁膜２０５及び前記第３絶縁膜２０６上にＣＶＤ法に
より３００ｎｍ程度形成する。そして導体化する為にイ
オン注入法を用い燐もしくは砒素等の不純物を前記第２
多結晶シリコン膜２０７に注入する。たとえば５族の元
素（たとえば燐元素や砒素など導電性不純物）をイオン
打ち込み法を用いて、１×１０15から１×１０16ａｔｏ
ｍｓ・ｃｍ-2程度注入する。
【０００８】次に図２（ｅ）の如く、フォトリソグラフ
ィー及びエッチング法により前記第１多結晶シリコン２
０４及び前記第２絶縁膜２０５及び前記第２多結晶シリ
コン２０７の不要な部分を除去する。これが半導体記憶
素子及び周辺回路のトランジスタのゲート電極となる。
ィー及びエッチング法により前記第１多結晶シリコン２
０４及び前記第２絶縁膜２０５及び前記第２多結晶シリ
コン２０７の不要な部分を除去する。これが半導体記憶
素子及び周辺回路のトランジスタのゲート電極となる。
【０００９】最後にイオン打ち込み法を用い、燐や砒素
などの不純物を注入し前記半導体記憶素子のソース２０
８及びドレイン２０９、前記周辺回路のトランジスタの
ゲート電極のソース２１０及びドレイン２１１を形成す
る。
などの不純物を注入し前記半導体記憶素子のソース２０
８及びドレイン２０９、前記周辺回路のトランジスタの
ゲート電極のソース２１０及びドレイン２１１を形成す
る。
【００１０】以上の工程が従来技術の半導体装置の製造
方法である。
方法である。
【００１１】
【発明が解決しようとする課題】しかし、前述の従来の
技術では、前記第２絶縁膜２０５及び前記第３絶縁膜２
０６を熱酸化法を用いて形成する際、前記半導体基板２
０１に比べ、導体層である前記第１多結晶シリコン２０
５の方が酸化レートが速い為、前記第２絶縁膜２０５の
膜厚が前記第３絶縁膜に比べ２倍ほど厚くなってしま
う。前記第２絶縁膜は前記半導体記憶素子の書き込み特
性を良くするためにできるだけ薄く形成したい。したが
って前記半導体記憶素子の書き込み効率が悪くなってし
まうという問題点が生じる。また前記第３絶縁膜２０６
は周辺回路のトランジスタのゲート絶縁膜として用いる
ので酸化時間を短くしたり、酸素濃度を減らすことはで
きない。
技術では、前記第２絶縁膜２０５及び前記第３絶縁膜２
０６を熱酸化法を用いて形成する際、前記半導体基板２
０１に比べ、導体層である前記第１多結晶シリコン２０
５の方が酸化レートが速い為、前記第２絶縁膜２０５の
膜厚が前記第３絶縁膜に比べ２倍ほど厚くなってしま
う。前記第２絶縁膜は前記半導体記憶素子の書き込み特
性を良くするためにできるだけ薄く形成したい。したが
って前記半導体記憶素子の書き込み効率が悪くなってし
まうという問題点が生じる。また前記第３絶縁膜２０６
は周辺回路のトランジスタのゲート絶縁膜として用いる
ので酸化時間を短くしたり、酸素濃度を減らすことはで
きない。
【００１２】そこで本発明はこの様な問題点を解決する
ものでその目的とするところは、フローティングゲート
上の絶縁膜を薄く形成し、且つ周辺回路のトランジスタ
のゲート絶縁膜も同時に形成することが可能であるとこ
ろにある。
ものでその目的とするところは、フローティングゲート
上の絶縁膜を薄く形成し、且つ周辺回路のトランジスタ
のゲート絶縁膜も同時に形成することが可能であるとこ
ろにある。
【００１３】
【課題を解決するための手段】本発明の半導体装置は、
半導体記憶素子を構成する第１トランジスタと、前記半
導体記憶素子の駆動素子を構成する第２トランジスタ
と、を有する半導体装置であって、前記第１トランジス
タは、半導体基板の上方に形成されたフローティングゲ
ートと、前記フローティングゲート上に形成された第１
絶縁膜と、前記第１絶縁膜上に形成されたコントロール
ゲートと、を含み、前記第２トランジスタは、前記半導
体基板の上方に形成された第２絶縁膜と、前記第２絶縁
膜上に形成されたゲート電極と、を含み、前記半導体基
板の前記第２トランジスタを形成する領域に、ドナーも
しくはアクセプタなどのキャリアを発生させない物質を
含み、かつ、前記第１トランジスタのフローティングゲ
ートには、前記ドナーもしくはアクセプタなどのキャリ
アを発生させない物質を含まないことを特徴とする。ま
た、上記半導体装置において、前記第１絶縁膜と前記第
２絶縁膜とは、同一工程で形成され、かつ、互いにほぼ
等しい膜厚を有することを特徴とする。また、上記半導
体装置において、前記ドナーもしくはアクセプタなどの
キャリアを発生させない物質は、シリコンまたはアルゴ
ンであることを特徴とする。
半導体記憶素子を構成する第１トランジスタと、前記半
導体記憶素子の駆動素子を構成する第２トランジスタ
と、を有する半導体装置であって、前記第１トランジス
タは、半導体基板の上方に形成されたフローティングゲ
ートと、前記フローティングゲート上に形成された第１
絶縁膜と、前記第１絶縁膜上に形成されたコントロール
ゲートと、を含み、前記第２トランジスタは、前記半導
体基板の上方に形成された第２絶縁膜と、前記第２絶縁
膜上に形成されたゲート電極と、を含み、前記半導体基
板の前記第２トランジスタを形成する領域に、ドナーも
しくはアクセプタなどのキャリアを発生させない物質を
含み、かつ、前記第１トランジスタのフローティングゲ
ートには、前記ドナーもしくはアクセプタなどのキャリ
アを発生させない物質を含まないことを特徴とする。ま
た、上記半導体装置において、前記第１絶縁膜と前記第
２絶縁膜とは、同一工程で形成され、かつ、互いにほぼ
等しい膜厚を有することを特徴とする。また、上記半導
体装置において、前記ドナーもしくはアクセプタなどの
キャリアを発生させない物質は、シリコンまたはアルゴ
ンであることを特徴とする。
【００１４】また、本発明の半導体装置の製造方法は、
半導体記憶素子を構成する第１トランジスタと、前記半
導体記憶素子の駆動素子を構成する第２トランジスタ
と、を有する半導体装置の製造方法であって、半導体基
板の前記第１トランジスタを形成する領域の上方に、フ
ローティングゲートを形成する工程と、前記第２トラン
ジスタの形成領域が開口するとともに前記フローティン
グゲートが覆われるパターンを有するマスクを形成する
工程と、前記半導体基板にイオン打ち込みをすることに
より、前記第２トランジスタ形成領域にドナーもしくは
アクセプタなどのキャリアを発生させない物質を導入す
る工程と、前記マスクを除去する工程と、前記フローテ
ィングゲート上及び前記半導体基板の前記第２トランジ
スタ形成領域上に絶縁膜を形成する工程と、前記フロー
ティングゲート上の前記絶縁膜上に第１トランジスタの
コントロールゲートを形成するとともに、前記第２トラ
ンジスタ形成領域の前記絶縁膜上に第２トランジスタの
ゲート電極を形成する工程と、をこの順序で有すること
を特徴とする。また、上記半導体装置の製造方法におい
て、前記ドナーもしくはアクセプタなどのキャリアを発
生させない物質は、シリコンまたはアルゴンであること
を特徴とする。また、前記フローティングゲート上の前
記絶縁膜と、前記第２トランジスタ形成領域の前記絶縁
膜とは、ほぼ等しい膜厚を有することを特徴とする。さ
らに、前記フローティングゲート上の前記絶縁膜は、Ｏ
ＮＯ膜もしくはＮＯ膜であることを特徴とする。
半導体記憶素子を構成する第１トランジスタと、前記半
導体記憶素子の駆動素子を構成する第２トランジスタ
と、を有する半導体装置の製造方法であって、半導体基
板の前記第１トランジスタを形成する領域の上方に、フ
ローティングゲートを形成する工程と、前記第２トラン
ジスタの形成領域が開口するとともに前記フローティン
グゲートが覆われるパターンを有するマスクを形成する
工程と、前記半導体基板にイオン打ち込みをすることに
より、前記第２トランジスタ形成領域にドナーもしくは
アクセプタなどのキャリアを発生させない物質を導入す
る工程と、前記マスクを除去する工程と、前記フローテ
ィングゲート上及び前記半導体基板の前記第２トランジ
スタ形成領域上に絶縁膜を形成する工程と、前記フロー
ティングゲート上の前記絶縁膜上に第１トランジスタの
コントロールゲートを形成するとともに、前記第２トラ
ンジスタ形成領域の前記絶縁膜上に第２トランジスタの
ゲート電極を形成する工程と、をこの順序で有すること
を特徴とする。また、上記半導体装置の製造方法におい
て、前記ドナーもしくはアクセプタなどのキャリアを発
生させない物質は、シリコンまたはアルゴンであること
を特徴とする。また、前記フローティングゲート上の前
記絶縁膜と、前記第２トランジスタ形成領域の前記絶縁
膜とは、ほぼ等しい膜厚を有することを特徴とする。さ
らに、前記フローティングゲート上の前記絶縁膜は、Ｏ
ＮＯ膜もしくはＮＯ膜であることを特徴とする。
【００１５】
【実施例】図１（ａ）から図１（ｆ）は、本発明の１実
施例における半導体装置の製造方法の工程毎の主要断面
図である。なお、実施例の全図において、同一の機能を
有するものには、同一の符号を付け、その繰り返しの説
明は省略する。以下、図１（ａ）から図１（ｆ）に従
い、順に説明していく。
施例における半導体装置の製造方法の工程毎の主要断面
図である。なお、実施例の全図において、同一の機能を
有するものには、同一の符号を付け、その繰り返しの説
明は省略する。以下、図１（ａ）から図１（ｆ）に従
い、順に説明していく。
【００１６】まず図１（ａ）の如く、半導体基板１０１
上にシリコン窒化膜を所定形に形成する。そして熱酸化
を行いフィールド絶縁膜１０２を形成する。前記フィー
ルド絶縁膜１０２は６００ｎｍから８００ｎｍ程度形成
する。前記窒化膜を除去し熱酸化法により前記半導体基
板１０１上に第１絶縁膜１０３を形成する。たとえば、
１０００℃の酸素濃度３０％の乾燥雰囲気中で酸化す
る。前記第１絶縁膜１０３はＥＰＲＯＭの場合は３０ｎ
ｍから５０ｎｍ、ＥＥＰＲＯＭの場合は１０ｎｍぐらい
が適当であろう。この前記第１絶縁膜１０３を半導体記
憶素子のゲート絶縁膜として用いる。
上にシリコン窒化膜を所定形に形成する。そして熱酸化
を行いフィールド絶縁膜１０２を形成する。前記フィー
ルド絶縁膜１０２は６００ｎｍから８００ｎｍ程度形成
する。前記窒化膜を除去し熱酸化法により前記半導体基
板１０１上に第１絶縁膜１０３を形成する。たとえば、
１０００℃の酸素濃度３０％の乾燥雰囲気中で酸化す
る。前記第１絶縁膜１０３はＥＰＲＯＭの場合は３０ｎ
ｍから５０ｎｍ、ＥＥＰＲＯＭの場合は１０ｎｍぐらい
が適当であろう。この前記第１絶縁膜１０３を半導体記
憶素子のゲート絶縁膜として用いる。
【００１７】次に図１（ｂ）の如く、前記フィールド絶
縁膜１０２及び前記第１絶縁膜１０３上にＣＶＤ法によ
り第１多結晶シリコン膜１０４を２００ｎｍ程度形成す
る。
縁膜１０２及び前記第１絶縁膜１０３上にＣＶＤ法によ
り第１多結晶シリコン膜１０４を２００ｎｍ程度形成す
る。
【００１８】通常モノシランガスを６２０℃前後で熱分
解させ、前記第１多結晶シリコン１０４を堆積させる。
そしてこの前記第１多結晶シリコン膜１０４を低抵抗化
するためにたとえば５族の元素（たとえば燐や砒素など
導電性不純物）をイオン打ち込み法を用いて、１×１０
15から１×１０16ａｔｏｍｓ・ｃｍ-2程度注入する。
解させ、前記第１多結晶シリコン１０４を堆積させる。
そしてこの前記第１多結晶シリコン膜１０４を低抵抗化
するためにたとえば５族の元素（たとえば燐や砒素など
導電性不純物）をイオン打ち込み法を用いて、１×１０
15から１×１０16ａｔｏｍｓ・ｃｍ-2程度注入する。
【００１９】そしてフォトリソグラフィー及びエッチン
グ法により前記第１絶縁膜１０３及び前記第１多結晶シ
リコン膜１０４の不要な部分を取り除く。このとき、周
辺回路のトランジスタを形成する領域に堆積している前
記第１絶縁膜１０３は除去される。
グ法により前記第１絶縁膜１０３及び前記第１多結晶シ
リコン膜１０４の不要な部分を取り除く。このとき、周
辺回路のトランジスタを形成する領域に堆積している前
記第１絶縁膜１０３は除去される。
【００２０】次に図１（ｃ）の如く、半導体記憶素子を
形成する領域にレジストマスク１０５を形成する。そし
て、前記半導体基板１０１に半導体基板中に存在しても
ドナーもしくはアクセプタなどのキャリアを発生させな
い物質、例えば、シリコン、あるいはアルゴンなどの不
活性物質をイオン打ち込み法１０５により注入する。
形成する領域にレジストマスク１０５を形成する。そし
て、前記半導体基板１０１に半導体基板中に存在しても
ドナーもしくはアクセプタなどのキャリアを発生させな
い物質、例えば、シリコン、あるいはアルゴンなどの不
活性物質をイオン打ち込み法１０５により注入する。
【００２１】シリコンを用いる場合打ち込みエネルギー
５０ｋｅｖ、ドーズ量１×１０16ａｔｏｍｓ・ｃｍ-2程
度が適当であろう。これにより、周辺回路の前記半導体
基板１０１の表面がアモルファス化される。
５０ｋｅｖ、ドーズ量１×１０16ａｔｏｍｓ・ｃｍ-2程
度が適当であろう。これにより、周辺回路の前記半導体
基板１０１の表面がアモルファス化される。
【００２２】次に図１（ｄ）の如く、熱酸化法により前
記第１多結晶シリコン１０４上に第２絶縁膜１０７、前
記半導体基板１０１上に第３絶縁膜１０８を形成する。
たとえば、１０００℃の酸素濃度２０％程度の乾燥雰囲
気中で酸化する。
記第１多結晶シリコン１０４上に第２絶縁膜１０７、前
記半導体基板１０１上に第３絶縁膜１０８を形成する。
たとえば、１０００℃の酸素濃度２０％程度の乾燥雰囲
気中で酸化する。
【００２３】次に図１（ｅ）の如く、第２多結晶シリコ
ン膜１０９を前記フィールド絶縁膜１０２及び前記第２
絶縁膜１０７及び前記第３絶縁膜１０８上にＣＶＤ法に
より３００ｎｍ程度形成する。そして導体化する為にイ
オン注入法を用い燐もしくは砒素等の不純物を前記第２
多結晶シリコン膜１０９に注入する。たとえば５族の元
素（たとえば燐元素や砒素など導電性不純物）をイオン
打ち込み法を用いて、１×１０15から１×１０16ａｔｏ
ｍｓ・ｃｍ-2程度注入する。
ン膜１０９を前記フィールド絶縁膜１０２及び前記第２
絶縁膜１０７及び前記第３絶縁膜１０８上にＣＶＤ法に
より３００ｎｍ程度形成する。そして導体化する為にイ
オン注入法を用い燐もしくは砒素等の不純物を前記第２
多結晶シリコン膜１０９に注入する。たとえば５族の元
素（たとえば燐元素や砒素など導電性不純物）をイオン
打ち込み法を用いて、１×１０15から１×１０16ａｔｏ
ｍｓ・ｃｍ-2程度注入する。
【００２４】次に図１（ｆ）の如く、フォトリソグラフ
ィー及びエッチング法により前記第１多結晶シリコン１
０４及び前記第２絶縁膜１０７及び前記第２多結晶シリ
コン１０９をパターニングする。これにより、フローテ
ィングゲート及びコントロールゲートを有する半導体記
憶素子のゲート電極を形成するのと同時に、周辺回路の
トランジスタのゲート電極を形成する。
ィー及びエッチング法により前記第１多結晶シリコン１
０４及び前記第２絶縁膜１０７及び前記第２多結晶シリ
コン１０９をパターニングする。これにより、フローテ
ィングゲート及びコントロールゲートを有する半導体記
憶素子のゲート電極を形成するのと同時に、周辺回路の
トランジスタのゲート電極を形成する。
【００２５】最後にイオン打ち込み法により、燐や砒素
などの不純物を注入し前記半導体記憶素子のソース１１
０及びドレイン１１１、前記周辺回路のトランジスタの
ゲート電極のソース１１２及びドレイン１１３を形成す
る。
などの不純物を注入し前記半導体記憶素子のソース１１
０及びドレイン１１１、前記周辺回路のトランジスタの
ゲート電極のソース１１２及びドレイン１１３を形成す
る。
【００２６】以上の製造工程が本発明の一実施例の半導
体装置の製造方法である。
体装置の製造方法である。
【００２７】この様に、シリコンまたはアルゴンなどの
不活性不純物をイオン打ち込み法１０５を用いて前記半
導体基板１０１に注入することにより前記半導体基板１
０１の表面がアモルファス化され、前記半導体基板の酸
化レートが速くなる。前記第２絶縁膜１０７及び前記第
３絶縁膜１０８ほぼ同じ厚さに形成することができ、前
記第２絶縁膜１０７の薄膜化が図れる。これにより前記
半導体記憶素子の書き込み効率を良くすることができ
る。
不活性不純物をイオン打ち込み法１０５を用いて前記半
導体基板１０１に注入することにより前記半導体基板１
０１の表面がアモルファス化され、前記半導体基板の酸
化レートが速くなる。前記第２絶縁膜１０７及び前記第
３絶縁膜１０８ほぼ同じ厚さに形成することができ、前
記第２絶縁膜１０７の薄膜化が図れる。これにより前記
半導体記憶素子の書き込み効率を良くすることができ
る。
【００２８】以上本発明者によってなされた発明を、前
記実施例に基づき、具体的に説明したが、本発明は、前
記実施例に限定されるものではなく、その要旨を逸脱し
ない範囲において、変形し得ることは勿論である。例え
ば前記導体層は金属膜でも同様の効果を得ることができ
る。また例えば、前記第２絶縁膜１０７にＯＮＯ膜（Ｓ
ｉＯ2／ＳｉＮ／ＳｉＯ2）もしくはＮＯ膜（ＳｉＮ／Ｓ
ｉＯ2）を用いた場合でも有効である。
記実施例に基づき、具体的に説明したが、本発明は、前
記実施例に限定されるものではなく、その要旨を逸脱し
ない範囲において、変形し得ることは勿論である。例え
ば前記導体層は金属膜でも同様の効果を得ることができ
る。また例えば、前記第２絶縁膜１０７にＯＮＯ膜（Ｓ
ｉＯ2／ＳｉＮ／ＳｉＯ2）もしくはＮＯ膜（ＳｉＮ／Ｓ
ｉＯ2）を用いた場合でも有効である。
【００２９】
【発明の効果】本発明によれば、半導体基板の半導体記
憶素子を形成する以外の領域にシリコンまたはアルゴン
などの不活性不純物をイオン打ち込み法を用いて注入す
ることにより、前記半導体基板の領域の表面がアモルフ
ァス化され、前記半導体基板の領域の熱酸化レートが速
くなる。従って酸化時間や酸素濃度を減少させることが
でき、フローティングゲート上の絶縁膜を薄く形成し、
且つ周辺回路のトランジスタのゲート絶縁膜を同時に形
成することが可能となる。
憶素子を形成する以外の領域にシリコンまたはアルゴン
などの不活性不純物をイオン打ち込み法を用いて注入す
ることにより、前記半導体基板の領域の表面がアモルフ
ァス化され、前記半導体基板の領域の熱酸化レートが速
くなる。従って酸化時間や酸素濃度を減少させることが
でき、フローティングゲート上の絶縁膜を薄く形成し、
且つ周辺回路のトランジスタのゲート絶縁膜を同時に形
成することが可能となる。
【図１】本発明の半導体装置の製造方法の一実施例を工
程順に説明するための主要断面図である。
程順に説明するための主要断面図である。
【図２】従来の半導体装置の製造方法を工程順に説明す
るための主要断面図である。
るための主要断面図である。
１０１ 半導体基板 １０２ フィールド絶縁膜 １０３ 第１絶縁膜 １０４ 第１多結晶シリコン膜 １０５ レジストマスク １０６ 不活性物質イオンビーム １０７ 第２絶縁膜 １０８ 第３絶縁膜 １０９ 第２多結晶シリコン膜 １１０ 半導体記憶装置のソース １１１ 半導体記憶装置のドレイン １１２ 周辺回路トランジスタのソース １１３ 周辺回路トランジスタのドレイン ２０１ 半導体基板 ２０２ フィールド絶縁膜 ２０３ 第１絶縁膜 ２０４ 第１多結晶シリコン膜 ２０５ 第２絶縁膜 ２０６ 第３絶縁膜 ２０７ 第２多結晶シリコン膜 ２０８ 半導体記憶装置のソース ２０９ 半導体記憶装置のドレイン ２１０ 周辺回路トランジスタのソース ２１１ 周辺回路トランジスタのドレイン
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭63−47939（ＪＰ，Ａ) 特開 平３−195059（ＪＰ，Ａ) 特開 平４−154124（ＪＰ，Ａ) 特開 平４−186778（ＪＰ，Ａ) 特開 平２−82581（ＪＰ，Ａ) 特開 平６−29548（ＪＰ，Ａ) 特開 平５−343699（ＪＰ，Ａ) 特開 平５−343698（ＪＰ，Ａ) 特開 平２−191375（ＪＰ，Ａ) 特開 平２−1176（ＪＰ，Ａ) 特開 平１−179369（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8247 H01L 27/115 H01L 29/788 H01L 29/792
Claims (7)
- 【請求項１】 半導体記憶素子を構成する第１トランジ
スタと、前記半導体記憶素子の駆動素子を構成する第２
トランジスタと、を有する半導体装置であって、 前記第１トランジスタは、半導体基板の上方に形成され
たフローティングゲートと、前記フローティングゲート
上に形成された第１絶縁膜と、前記第１絶縁膜上に形成
されたコントロールゲートと、を含み、 前記第２トランジスタは、前記半導体基板の上方に形成
された第２絶縁膜と、前記第２絶縁膜上に形成されたゲ
ート電極と、を含み、 前記半導体基板の前記第２トランジスタを形成する領域
に、ドナーもしくはアクセプタなどのキャリアを発生さ
せない物質を含み、かつ、前記第１トランジスタのフロ
ーティングゲートには、前記ドナーもしくはアクセプタ
などのキャリアを発生させない物質を含まないことを特
徴とする半導体装置。 - 【請求項２】 前記第１絶縁膜と前記第２絶縁膜とは、
同一工程で形成され、かつ、互いにほぼ等しい膜厚を有
することを特徴とする請求項１記載の半導体装置。 - 【請求項３】 前記ドナーもしくはアクセプタなどのキ
ャリアを発生させない物質は、シリコンまたはアルゴン
であることを特徴とする請求項１または２記載の半導体
装置。 - 【請求項４】 半導体記憶素子を構成する第１トランジ
スタと、前記半導体記憶素子の駆動素子を構成する第２
トランジスタと、を有する半導体装置の製造方法であっ
て、 半導体基板の前記第１トランジスタを形成する領域の上
方に、フローティングゲートを形成する工程と、 前記第２トランジスタの形成領域が開口するとともに前
記フローティングゲートが覆われるパターンを有するマ
スクを形成する工程と、 前記半導体基板にイオン打ち込みをすることにより、前
記第２トランジスタ形成領域にドナーもしくはアクセプ
タなどのキャリアを発生させない物質を導入する工程
と、 前記マスクを除去する工程と、 前記フローティングゲート上及び前記半導体基板の前記
第２トランジスタ形成領域上に絶縁膜を形成する工程
と、 前記フローティングゲート上の前記絶縁膜上に第１トラ
ンジスタのコントロールゲートを形成するとともに、前
記第２トランジスタ形成領域の前記絶縁膜上に第２トラ
ンジスタのゲート電極を形成する工程と、をこの順序で
有することを特徴とする半導体装置の製造方法。 - 【請求項５】 前記ドナーもしくはアクセプタなどのキ
ャリアを発生させない物質は、シリコンまたはアルゴン
であることを特徴とする請求項４記載の半導体装置の製
造方法。 - 【請求項６】 前記フローティングゲート上の前記絶縁
膜と、前記第２トランジスタ形成領域の前記絶縁膜と
は、ほぼ等しい膜厚を有することを特徴とする請求項４
または５記載の半導体装置の製造方法。 - 【請求項７】 前記フローティングゲート上の前記絶縁
膜は、ＯＮＯ膜もしくはＮＯ膜であることを特徴とする
請求項４乃至６いずれかに記載の半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18355692A JP3257042B2 (ja) | 1992-07-10 | 1992-07-10 | 半導体装置及び半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18355692A JP3257042B2 (ja) | 1992-07-10 | 1992-07-10 | 半導体装置及び半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0629543A JPH0629543A (ja) | 1994-02-04 |
| JP3257042B2 true JP3257042B2 (ja) | 2002-02-18 |
Family
ID=16137877
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18355692A Expired - Fee Related JP3257042B2 (ja) | 1992-07-10 | 1992-07-10 | 半導体装置及び半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3257042B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100376269B1 (ko) * | 1999-12-29 | 2003-03-17 | 주식회사 하이닉스반도체 | 플래쉬 메모리 소자의 제조방법 |
| KR200265028Y1 (ko) * | 2001-06-14 | 2002-02-25 | 이노캡스(주) | 탄산수 취출용 병뚜껑 조립체 |
-
1992
- 1992-07-10 JP JP18355692A patent/JP3257042B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0629543A (ja) | 1994-02-04 |
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