JP2621686B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Landscapes
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- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はスタティック型随時書き
込み読み出し可能メモリセルを有する半導体装置に関
し、特にこの種半導体装置におけるゲート電極と拡散層
を接続する埋め込みコンタクト部の製造方法に関する。
込み読み出し可能メモリセルを有する半導体装置に関
し、特にこの種半導体装置におけるゲート電極と拡散層
を接続する埋め込みコンタクト部の製造方法に関する。
【０００２】
【従来の技術】従来のスタテックＲＡＭ（Randam Acces
s Memory) を構成するＭＯＳＦＥＴのゲート電極と拡散
層とを電気的に接続する埋込みコンタクト構造の製造工
程を図３に示す。先ず、図３（ａ）に示すように、Ｐ型
半導体基板１の一主面上に約4000Å〜6000Åの素子分離
酸化膜２を形成し、かつ素子領域には約 200Åのゲート
酸化膜３を形成する。次に、フォトレジストをパターニ
ングし、ウェットエッチング等の技術を用いて、図３
（ｂ）に示すようにゲート酸化膜３を選択的に除去し、
埋込コンタクト４を開口する。
s Memory) を構成するＭＯＳＦＥＴのゲート電極と拡散
層とを電気的に接続する埋込みコンタクト構造の製造工
程を図３に示す。先ず、図３（ａ）に示すように、Ｐ型
半導体基板１の一主面上に約4000Å〜6000Åの素子分離
酸化膜２を形成し、かつ素子領域には約 200Åのゲート
酸化膜３を形成する。次に、フォトレジストをパターニ
ングし、ウェットエッチング等の技術を用いて、図３
（ｂ）に示すようにゲート酸化膜３を選択的に除去し、
埋込コンタクト４を開口する。
【０００３】次に、図３（ｃ）に示すように、リン含有
多結晶シリコンを成長し、パターン形成したフォトレジ
ストをマスクにした異方性エッチングにより多結晶シリ
コンを選択的に除去してゲート電極６を形成する。続い
て、このゲート電極６をマスクにして、例えばヒ素をイ
オン注入し、活性化のための熱処理を加える。この熱処
理により、イオン注入したヒ素と、ゲート電極６より半
導体基板１に拡散したリンによりｎ型拡散層８が形成さ
れ、ゲート電極６とｎ型拡散層８の電気的な接続が達成
される。
多結晶シリコンを成長し、パターン形成したフォトレジ
ストをマスクにした異方性エッチングにより多結晶シリ
コンを選択的に除去してゲート電極６を形成する。続い
て、このゲート電極６をマスクにして、例えばヒ素をイ
オン注入し、活性化のための熱処理を加える。この熱処
理により、イオン注入したヒ素と、ゲート電極６より半
導体基板１に拡散したリンによりｎ型拡散層８が形成さ
れ、ゲート電極６とｎ型拡散層８の電気的な接続が達成
される。
【０００４】
【発明が解決しようとする課題】しかしながら、この製
造方法では、埋込コンタクト４を開口した後に、多結晶
シリコンを選択除去してゲート電極６を形成している
が、フォトレジストによる両者の重ね合わせ精度の関係
からゲート電極６が拡散層８に接する領域は埋込コンタ
クト４の全領域の一部に過ぎない。このため、近年にお
ける半導体装置の高集積化に伴ってデバイス寸法が縮少
され、埋込コンタクト４やゲート電極６が微細化される
と、埋込コンタクト４におけるゲート電極６と拡散層８
との接触面積が更に減少され、コンタクト抵抗が増大し
て回路を正常に動作させることが困難になるという問題
がある。本発明の目的は埋込コンタクトにおけるゲート
電極と拡散層との接触面積を増大してコンタクト抵抗の
低減を可能にした半導体装置の製造方法を提供すること
にある。
造方法では、埋込コンタクト４を開口した後に、多結晶
シリコンを選択除去してゲート電極６を形成している
が、フォトレジストによる両者の重ね合わせ精度の関係
からゲート電極６が拡散層８に接する領域は埋込コンタ
クト４の全領域の一部に過ぎない。このため、近年にお
ける半導体装置の高集積化に伴ってデバイス寸法が縮少
され、埋込コンタクト４やゲート電極６が微細化される
と、埋込コンタクト４におけるゲート電極６と拡散層８
との接触面積が更に減少され、コンタクト抵抗が増大し
て回路を正常に動作させることが困難になるという問題
がある。本発明の目的は埋込コンタクトにおけるゲート
電極と拡散層との接触面積を増大してコンタクト抵抗の
低減を可能にした半導体装置の製造方法を提供すること
にある。
【０００５】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、半導体基板のゲート酸化膜に開口した埋込コ
ンタクト内に、タングステン、チタン等の金属或いは多
結晶シリコン、単結晶シリコン等からなる導電膜を選択
的に成長させ、その上で導電膜上にゲート電極を形成
し、かつゲート電極及び導電膜を通して不純物を半導体
基板に導入して拡散層を形成する工程を含んでいる。
又、埋込コンタクトに接触されるゲート電極を形成した
後に、埋込コンタクト内の半導体基板の表面及びゲート
電極の表面に夫々導電膜を選択的に成長させてもよい。
造方法は、半導体基板のゲート酸化膜に開口した埋込コ
ンタクト内に、タングステン、チタン等の金属或いは多
結晶シリコン、単結晶シリコン等からなる導電膜を選択
的に成長させ、その上で導電膜上にゲート電極を形成
し、かつゲート電極及び導電膜を通して不純物を半導体
基板に導入して拡散層を形成する工程を含んでいる。
又、埋込コンタクトに接触されるゲート電極を形成した
後に、埋込コンタクト内の半導体基板の表面及びゲート
電極の表面に夫々導電膜を選択的に成長させてもよい。
【０００６】
【実施例】次に、本発明について図面を参照して説明す
る。図１（ａ）乃至（ｅ）は本発明の第１実施例を製造
工程順に示す縦断面である。先ず、図１（ａ）に示すよ
うに、Ｐ型半導体基板１の一主面上に素子分離酸化膜２
を約6000Åの厚さに形成し、かつ素子領域にゲート酸化
膜３を約 200Åの厚さに形成する。次に、図１（ｂ）に
示すように、パターン形成したフォトレジストをマスク
にしてゲート酸化膜３の一部をエッチング除去し、埋込
コンタクト４を開口し、半導体基板１の表面を露出させ
る。
る。図１（ａ）乃至（ｅ）は本発明の第１実施例を製造
工程順に示す縦断面である。先ず、図１（ａ）に示すよ
うに、Ｐ型半導体基板１の一主面上に素子分離酸化膜２
を約6000Åの厚さに形成し、かつ素子領域にゲート酸化
膜３を約 200Åの厚さに形成する。次に、図１（ｂ）に
示すように、パターン形成したフォトレジストをマスク
にしてゲート酸化膜３の一部をエッチング除去し、埋込
コンタクト４を開口し、半導体基板１の表面を露出させ
る。
【０００７】次に、フォトレジストを除去したのち、図
１（ｃ）に示すように、埋込コンタクト４の半導体基板
１の表面に金属選択成長法によりタングステン５を約 2
00Å程度の厚さに成長させる。次に、図１（ｄ）に示す
ように、リン含有多結晶シリコン膜を約3000Å程度形成
し、かつパターン形成したフォトレジストをマスクにし
てエッチングを行うことでゲート電極６を形成する。続
いて、ゲート電極６をマスクにして例えばリンを加速エ
ネルギー30KeV で１Ｅ13cm-2 のドーズ量で半導体基板
１にイオン注入する。
１（ｃ）に示すように、埋込コンタクト４の半導体基板
１の表面に金属選択成長法によりタングステン５を約 2
00Å程度の厚さに成長させる。次に、図１（ｄ）に示す
ように、リン含有多結晶シリコン膜を約3000Å程度形成
し、かつパターン形成したフォトレジストをマスクにし
てエッチングを行うことでゲート電極６を形成する。続
いて、ゲート電極６をマスクにして例えばリンを加速エ
ネルギー30KeV で１Ｅ13cm-2 のドーズ量で半導体基板
１にイオン注入する。
【０００８】次いで、図１（ｅ）に示すように、ＣＶＤ
法によりシリコン酸化膜を約2000Å形成し、これを異方
性ドライエッチングによりエッチングすることでゲート
電極６の側壁にサイドウォール７を形成する。そして、
ゲート電極６及びサイドウォール７をマスクにして例え
ばヒ素を加速エネルギー50KeV で１Ｅ16cm-2のドーズ量
で半導体基板１にイオン注入し、注入イオン活性化のた
めの熱処理を加える。この熱処理により、図外の素子領
域ではＬＤＤ構造のソース・ドレイン領域が形成され、
かつ埋込コンタクト４ではゲート電極６からリンがタン
グステン５を介して半導体基板１に拡散し、またイオン
注入したリン、ヒ素の横方向拡散によりｎ型拡散層８が
形成され、埋め込みコンタクト４でのゲート電極６とｎ
型拡散層８の電気的接続が達成される。
法によりシリコン酸化膜を約2000Å形成し、これを異方
性ドライエッチングによりエッチングすることでゲート
電極６の側壁にサイドウォール７を形成する。そして、
ゲート電極６及びサイドウォール７をマスクにして例え
ばヒ素を加速エネルギー50KeV で１Ｅ16cm-2のドーズ量
で半導体基板１にイオン注入し、注入イオン活性化のた
めの熱処理を加える。この熱処理により、図外の素子領
域ではＬＤＤ構造のソース・ドレイン領域が形成され、
かつ埋込コンタクト４ではゲート電極６からリンがタン
グステン５を介して半導体基板１に拡散し、またイオン
注入したリン、ヒ素の横方向拡散によりｎ型拡散層８が
形成され、埋め込みコンタクト４でのゲート電極６とｎ
型拡散層８の電気的接続が達成される。
【０００９】したがって、この製造方法によれば、導電
性の高いタングステン５が埋込コンタクト４の全域に選
択成長法によって形成されるため、拡散層８に対してタ
ングステン５が広い面積で接触され、かつこのタングス
テン５にゲート電極６が電気接続されているために、従
来よりもコンタクト抵抗を低減できる。また、注入イオ
ン活性化の為の熱処理により、タングステン５が接する
ゲート電極６と半導体基板１の両方がシリサイド化さ
れ、ゲート電極６と半導体基板１が冶金的に一体化さ
れ、これによってもさらにコンタクト抵抗が低減でき
る。尚、素子がＬＤＤ構造でない場合には、前記したサ
イドウォール７の形成及び２回のイオン注入工程は不要
であり、所要の不純物濃度となるように１回のイオン注
入を行えばよい。
性の高いタングステン５が埋込コンタクト４の全域に選
択成長法によって形成されるため、拡散層８に対してタ
ングステン５が広い面積で接触され、かつこのタングス
テン５にゲート電極６が電気接続されているために、従
来よりもコンタクト抵抗を低減できる。また、注入イオ
ン活性化の為の熱処理により、タングステン５が接する
ゲート電極６と半導体基板１の両方がシリサイド化さ
れ、ゲート電極６と半導体基板１が冶金的に一体化さ
れ、これによってもさらにコンタクト抵抗が低減でき
る。尚、素子がＬＤＤ構造でない場合には、前記したサ
イドウォール７の形成及び２回のイオン注入工程は不要
であり、所要の不純物濃度となるように１回のイオン注
入を行えばよい。
【００１０】図２（ａ）乃至（ｅ）は本発明の第２実施
例の製造工程を示す縦断面図である。先ず、図２（ａ）
に示すように、前記第１実施例と同様に、Ｐ型半導体基
板１の一主面上に素子分離酸化膜２、ゲート酸化膜３、
埋込コンタクト４を順次形成する。次に、図２（ｂ）に
示すように、ここでは先にリン含有多結晶シリコン膜を
形成しかつこれを選択エッチングしてゲート電極６を形
成し、このゲート電極６をマスクにして、例えばリンを
加速エネルギー30KeV で１Ｅ13cm-2のドーズ量で注入す
る。
例の製造工程を示す縦断面図である。先ず、図２（ａ）
に示すように、前記第１実施例と同様に、Ｐ型半導体基
板１の一主面上に素子分離酸化膜２、ゲート酸化膜３、
埋込コンタクト４を順次形成する。次に、図２（ｂ）に
示すように、ここでは先にリン含有多結晶シリコン膜を
形成しかつこれを選択エッチングしてゲート電極６を形
成し、このゲート電極６をマスクにして、例えばリンを
加速エネルギー30KeV で１Ｅ13cm-2のドーズ量で注入す
る。
【００１１】次に、図２（ｃ）に示すように、約2000Å
の厚さのシリコン酸化膜をＣＶＤ法で形成し、異方性エ
ッチングすることでゲート電極６の側壁にサイドウォー
ル７を形成し、次いで例えばヒ素を加速エネルギー50Ke
Vで１Ｅ16cm-2のドーズ量でイオン注入する。その後、
図２（ｄ）に示すように、ＣＶＤ法によりシリコン酸化
膜９を約 200Å成長し、その上にフォトレジスト１０を
埋め込みコンタクト４と同じパターンにパターン形成
し、これをマスクにしてエッチングすることで埋込コン
タクト部のシリコン酸化膜９を除去する。
の厚さのシリコン酸化膜をＣＶＤ法で形成し、異方性エ
ッチングすることでゲート電極６の側壁にサイドウォー
ル７を形成し、次いで例えばヒ素を加速エネルギー50Ke
Vで１Ｅ16cm-2のドーズ量でイオン注入する。その後、
図２（ｄ）に示すように、ＣＶＤ法によりシリコン酸化
膜９を約 200Å成長し、その上にフォトレジスト１０を
埋め込みコンタクト４と同じパターンにパターン形成
し、これをマスクにしてエッチングすることで埋込コン
タクト部のシリコン酸化膜９を除去する。
【００１２】その後、フォトレジスト１０を除去した
後、図２（ｅ）に示すように埋込コンタクト４に露呈さ
れたゲート電極６の表面と半導体基板１の表面に金属選
択成長法によりタングステン５を約 200Åの厚さに選択
成長させ、更にイオン注入した不純物の活性化の為に熱
処理を加える。この熱処理によりゲート電極６から半導
体基板１へリンが拡散してｎ型拡散層８が形成され、埋
込コンタクト４での電気的接続が完了する。この実施例
においても、埋込コンタクト４では選択成長したタング
ステン５によっても電気的接続が行われるため、拡散層
８とゲート電極６との実質的な接触面積を増大させ、従
来よりコンタクト抵抗が低減できる。尚、本発明は前記
各実施例のタングステンに代えて、他の導電性材料、例
えばチタン等の金属或いは多結晶シリコンを使用するこ
とも可能である。
後、図２（ｅ）に示すように埋込コンタクト４に露呈さ
れたゲート電極６の表面と半導体基板１の表面に金属選
択成長法によりタングステン５を約 200Åの厚さに選択
成長させ、更にイオン注入した不純物の活性化の為に熱
処理を加える。この熱処理によりゲート電極６から半導
体基板１へリンが拡散してｎ型拡散層８が形成され、埋
込コンタクト４での電気的接続が完了する。この実施例
においても、埋込コンタクト４では選択成長したタング
ステン５によっても電気的接続が行われるため、拡散層
８とゲート電極６との実質的な接触面積を増大させ、従
来よりコンタクト抵抗が低減できる。尚、本発明は前記
各実施例のタングステンに代えて、他の導電性材料、例
えばチタン等の金属或いは多結晶シリコンを使用するこ
とも可能である。
【００１３】
【発明の効果】以上説明したように本発明は、埋込コン
タクト内に導電膜を選択的に形成する工程、或いはゲー
ト電極及び埋込コンタクトの夫々に導電膜を選択的に形
成する工程を含んでいるので、拡散層とゲート電極は導
電膜によって埋込コンタクトの全域で電気接続されるこ
とになり、両者の実質的な接触面積を増大し、コンタク
ト抵抗を低減することができる効果がある。
タクト内に導電膜を選択的に形成する工程、或いはゲー
ト電極及び埋込コンタクトの夫々に導電膜を選択的に形
成する工程を含んでいるので、拡散層とゲート電極は導
電膜によって埋込コンタクトの全域で電気接続されるこ
とになり、両者の実質的な接触面積を増大し、コンタク
ト抵抗を低減することができる効果がある。
【図１】（ａ）乃至（ｅ）は本発明の第１実施例を製造
工程順に示す断面図である。
工程順に示す断面図である。
【図２】（ａ）乃至（ｅ）は本発明の第２実施例を製造
工程順に示す断面図である。
工程順に示す断面図である。
【図３】（ａ）乃至（ｃ）は従来の製造方法を工程順に
示す断面図である。
示す断面図である。
１ 半導体基板 ２ 素子分離酸化膜 ３ ゲート酸化膜 ４ 埋込コンタクト ５ タングステン ６ ゲート電極
Claims (2)
- 【請求項１】 素子分離領域が形成された半導体基板の
一主面上に、ゲート酸化膜を形成する工程と、このゲー
ト酸化膜を選択的に除去して埋込コンタクトを開口する
工程と、この埋込コンタクト内に露呈された前記半導体
基板の表面にタングステン、チタン等の金属或いは多結
晶シリコン、単結晶シリコン等からなる導電膜を選択的
に成長させる工程と、この導電膜上に多結晶シリコンを
成長しかつこれをパターン形成して少なくともその一部
が前記埋込コンタクト上に位置されるゲート電極を形成
する工程と、このゲート電極及び前記導電膜を通して不
純物を前記半導体基板に導入して熱処理を加え、埋込コ
ンタクトを含む領域に拡散層を形成する工程を含むこと
を特徴とする半導体装置の製造方法。 - 【請求項２】 素子分離領域が形成された半導体基板の
一主面上に、ゲート酸化膜を形成する工程と、このゲー
ト酸化膜を選択的に除去して埋込コンタクトを開口する
工程と、多結晶シリコンを成長しかつこれをパターン形
成して少なくともその一部が前記埋込コンタクトに接触
されるゲート電極を形成する工程と、全面に酸化膜を形
成した後前記埋込コンタクトに相当する領域の該酸化膜
を除去する工程と、前記埋込コンタクト内に露呈された
前記半導体基板の表面及びゲート電極の表面に夫々タン
グステン、チタン等の金属或いは多結晶シリコン、単結
晶シリコン等からなる導電膜を選択的に成長させる工程
と、前記ゲート電極及び前記導電膜を通して不純物を前
記半導体基板に導入して熱処理を加え、埋込コンタクト
を含む領域に拡散層を形成する工程を含むことを特徴と
する半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3126876A JP2621686B2 (ja) | 1991-04-30 | 1991-04-30 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3126876A JP2621686B2 (ja) | 1991-04-30 | 1991-04-30 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04329671A JPH04329671A (ja) | 1992-11-18 |
| JP2621686B2 true JP2621686B2 (ja) | 1997-06-18 |
Family
ID=14946035
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3126876A Expired - Fee Related JP2621686B2 (ja) | 1991-04-30 | 1991-04-30 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2621686B2 (ja) |
-
1991
- 1991-04-30 JP JP3126876A patent/JP2621686B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH04329671A (ja) | 1992-11-18 |
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