JP3623869B2 - 半導体メモリ装置の製造方法 - Google Patents
半導体メモリ装置の製造方法 Download PDFInfo
- Publication number
- JP3623869B2 JP3623869B2 JP33357496A JP33357496A JP3623869B2 JP 3623869 B2 JP3623869 B2 JP 3623869B2 JP 33357496 A JP33357496 A JP 33357496A JP 33357496 A JP33357496 A JP 33357496A JP 3623869 B2 JP3623869 B2 JP 3623869B2
- Authority
- JP
- Japan
- Prior art keywords
- photoresist pattern
- spacer
- conductivity type
- gate electrode
- region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 62
- 238000004519 manufacturing process Methods 0.000 title claims description 37
- 229920002120 photoresistant polymer Polymers 0.000 claims description 79
- 125000006850 spacer group Chemical group 0.000 claims description 62
- 150000002500 ions Chemical class 0.000 claims description 43
- 239000000758 substrate Substances 0.000 claims description 38
- 238000005530 etching Methods 0.000 claims description 33
- 238000000034 method Methods 0.000 claims description 29
- 239000012535 impurity Substances 0.000 claims description 28
- 238000005468 ion implantation Methods 0.000 claims description 24
- 238000000151 deposition Methods 0.000 claims description 14
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 14
- 229920005591 polysilicon Polymers 0.000 claims description 14
- 238000001039 wet etching Methods 0.000 claims description 12
- 230000002093 peripheral effect Effects 0.000 claims description 10
- 238000000059 patterning Methods 0.000 claims description 9
- 238000007796 conventional method Methods 0.000 description 8
- 238000003860 storage Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 239000005380 borophosphosilicate glass Substances 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 238000002513 implantation Methods 0.000 description 2
- 229910021332 silicide Inorganic materials 0.000 description 2
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000009969 flowable effect Effects 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- -1 phosphorus ions Chemical class 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 1
- 229910021342 tungsten silicide Inorganic materials 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/05—Making the transistor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- High Energy & Nuclear Physics (AREA)
- Health & Medical Sciences (AREA)
- Toxicology (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Semiconductor Memories (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は半導体メモリ装置の製造方法に係り、特にリフレッシュタイムを増やすことのできる半導体メモリ装置の製造方法に関する。
【０００２】
【従来の技術】
集積回路の高集積化に伴い、ショートチャンネル効果によりセルアレイの漏れ電流が増えて半導体メモリ素子のリフレッシュタイムが徐々に減少している。
このようなリフレッシュタイムの減少は、（１）フィールド領域にイオンを注入するとき、イオン注入エネルギーを高めるか、イオン注入の濃度を低める方法、（２）ビットラインコンタクトまたは埋め込みコンタクトを形成した後、コンタクトにより露出された半導体基板にプラグイオンを注入してセルトランジスタの漏れ電流を減少する方法により防止することができる。
【０００３】
図１乃至図５を参照して前記（２）の方法による半導体メモリ装置の製造について説明する。
図１に示すように、半導体基板１１の全面にフィールド酸化膜１２とゲート酸化膜（図示せず）を形成する。次いで、ゲート電極を形成するための導電層と絶縁膜を蒸着した後、これらを所定の大きさにパタニングしてセルトランジスタと周辺回路部のＮＭＯＳ及びＰＭＯＳトランジスタのゲート電極１４及びキャッピング絶縁膜１５を形成する。次に、ＬＤＤ構造を形成するためのｎ− イオンを注入して第１不純物領域１７を形成する。
【０００４】
図２に示すように、絶縁膜１９を半導体基板１１の全面に蒸着する。次いで、セルアレイ領域を露出させるフォトレジストパターンＰＲ１を絶縁膜１９上に形成する。その後、前記フォトレジストパターンＰＲ１をマスクとして用いて前記絶縁膜１９を食刻して後続く工程で形成されるストレージ電極と前記第１不純物領域１７を接続するためのコンタクトホール２１を形成する。次いで、コンタクトホール２１の開口時、半導体基板１１に発生する損傷を回復させて漏れ電流を減少させるためのプラグイオンを注入して第２不純物領域２３を形成する。
【０００５】
図３に示すように、前記フォトレジストパターンＰＲ１を取り除き、前記第２不純物領域２３が形成されたコンタクトホール２１にポリシリコンを蒸着してストレージ電極パターン２５を形成する。引き続き、誘電膜２７及びプレート電極２９を順次に形成する。
次に、図４に示すように、周辺回路部のＮＭＯＳトランジスタが形成される領域を露出させるフォトレジストパターンＰＲ２を形成する。その後、前記絶縁膜１９を異方性食刻してＮＭＯＳトランジスタのゲート電極１４の側面にスペーサ３１を形成した後、ｎ＋ イオンを注入して第３不純物領域３３を形成してＮＭＯＳトランジスタを完成する。
【０００６】
図５に示すように、前記フォトレジストパターンＰＲ２を取り除いた後、前記ＮＭＯＳトランジスタを形成する方法と同様に周辺回路部のＰＭＯＳトランジスタが形成される領域を露出させるフォトレジストパターンＰＲ３を形成した後、前記絶縁膜１９を異方性食刻してＰＭＯＳトランジスタのゲート電極１４の側面にスペーサ３５を形成した後、ｐ＋ イオンを注入して第４不純物領域３７を形成してＰＭＯＳトランジスタを完成する。
【０００７】
図６に示すように、フォトレジストパターンＰＲ３を取り除き、キャッピング用の絶縁膜３９を蒸着する。次いで、フロー（ｆｌｏｗ）可能な絶縁膜４１、例えばＢＰＳＧを用いて平坦化工程を行う。次に、ビットラインコンタクトホールを形成するためのフォトレジストパターン（図示せず）を形成した後、これを食刻マスクとして用いて前記ＢＰＳＧ膜４１、キャッピング用の絶縁膜３９及び絶縁膜１９を食刻してビットラインコンタクトホールを形成する。前記ビットラインコンタクトホールを埋め込むように、不純物がドーピングされないポリシリコンを蒸着した後、パタニングしてビットライン４３を形成する。次に、ビットライン４３とセルアクティブ領域との接触抵抗を減少させるため、プラグイオンを注入して第５不純物領域４５を形成する。
【０００８】
上述したように従来の技術によれば、素子のリフレッシュ特性を改善するため、プラグイオンを注入する段階が埋め込みコンタクトホールを形成してビットラインを形成した後、それぞれ分離して行われる。したがって、プラグ領域を形成するため、多段階のマスク作業が必要であり、製造工程も複雑になるという問題点がある。
【０００９】
【発明が解決しようとする課題】
本発明の目的は効率よく簡単な製造方法により半導体メモリ素子のリフレッシュ特性を改善させることのできる半導体メモリ素子の製造方法を提供するにある。
【００１０】
【課題を解決するための手段】
前記目的を達成するために本発明は、半導体基板上にトランジスタのゲート電極を形成する段階と、前段階の結果物上に第１絶縁膜を蒸着する段階と、周辺回路部上の第１導電型のＭＯＳトランジスタが形成される領域を露出させる第１フォトレジストパターンを形成する段階と、前記第１フォトレジストパターンを食刻マスクとして用いて前記第１絶縁膜を食刻して第１導電型のＭＯＳトランジスタのゲート電極の側壁に第１スペーサを形成する段階と、前記第１フォトレジストパターン、ゲート電極及び第１スペーサをイオン注入マスクとして用いて第１導電型のイオンを注入して第１導電型のＭＯＳトランジスタを形成する段階と、前記第１フォトレジストパターンを取り除き、第２導電型のＭＯＳトランジスタが形成される領域を露出させる第２フォトレジストパターンを形成する段階と、前記第２フォトレジストパターンを食刻マスクとして用いて前記第１絶縁膜を食刻して前記第２導電型のＭＯＳトランジスタのゲート電極の側壁に第２スペーサを形成する段階と、前記第２フォトレジストパターン、ゲート電極及び第２スペーサをイオン注入マスクとして用いて第２導電型のイオンを注入して第２導電型のＭＯＳトランジスタを形成する段階と、前記第２フォトレジストパターンを取り除いた後、セルアレイ領域を露出させる第３フォトレジストパターンを形成する段階と、前記第３フォトレジストパターンを食刻マスクとして用いて前記第１絶縁膜を食刻してセルアレイトランジスタのゲート電極の側壁に第３スペーサを形成する段階と、前記第３フォトレジストパターン、ゲート電極及び第３スペーサをイオン注入マスクとして用いて埋め込みコンタクトが形成される領域とビットラインコンタクトが形成される領域にプラグ形成用のイオンを注入する段階とからなることを特徴とする半導体メモリ装置の製造方法を提供する。
【００１１】
本発明において、前記プラグ形成用のイオンはｎ− 型の不純物イオンを４×１０１２〜１×１０１３ドーズ（ｄｏｓｅ）で４０〜６０ＫｅＶのエネルギーで注入することが望ましい。
かつ、前記プラグ形成用のイオンを注入する段階の以後に、前記第３フォトレジストパターンを取り除く段階と、ドーピングされたポリシリコン膜を前段階の結果物の全面に蒸着する段階と、前記ドーピングされたポリシリコン膜をパタニングして埋め込みコンタクト用のパッドとビットラインコンタクト用のパッドを形成する段階とをさらに備えてもよい。
【００１２】
さらに、前記目的を達成するために本発明は、半導体基板上にトランジスタのゲート電極を形成する段階と、前段階の結果物上に第１絶縁膜を蒸着する段階と、周辺回路部上の第１導電型のＭＯＳトランジスタが形成される領域を露出させる第１フォトレジストパターンを形成する段階と、前記第１フォトレジストパターンを食刻マスクとして前記第１絶縁膜を食刻して第１導電型のＭＯＳトランジスタのゲート電極の側壁に第１スペーサを形成する段階と、前記第１フォトレジストパターン、ゲート電極及び第１スペーサをイオン注入マスクとして用いて第１導電型のイオンを注入して第１導電型のＭＯＳトランジスタを形成する段階と、前記第１フォトレジストパターンを取り除き、第２導電型のＭＯＳトランジスタが形成される領域を露出させる第２フォトレジストパターンを形成する段階と、前記第２フォトレジストパターンを食刻マスクとして用いて前記第１絶縁膜を食刻して第２導電型のＭＯＳトランジスタのゲート電極の側壁に第２スペーサを形成する段階と、前記第２フォトレジストパターン、ゲート電極及び第２スペーサをイオン注入マスクとして用いて第２導電型のイオンを注入して第２導電型のＭＯＳトランジスタを形成する段階と、前記第２フォトレジストパターンを取り除いた後、セルアレイ領域を露出させる第３フォトレジストパターンを形成する段階と、前記第３フォトレジストパターンを食刻マスクとして用いて前記第１絶縁膜を食刻してセルアレイトランジスタのゲート電極の側壁に第３スペーサを形成する段階と、前記第３フォトレジストパターンを取り除いた後、湿式食刻工程により前記第３スペーサの幅を縮めて半導体基板の露出領域を拡大させる段階と、前段階の結果物の全面に不純物がドーピングされたポリシリコン膜を蒸着した後、パタニングして埋め込みコンタクト用のパッドとビットラインコンタクト用のパッドを形成することにより、前記パッドの不純物イオンが半導体基板に拡散してセルトランジスタのソース／ドレイン領域を形成する段階とからなることを特徴とする半導体メモリ装置の製造方法を提供する。
【００１３】
本発明において、前記第３スペーサの幅を縮める段階はＨＦを含む溶液を用いる湿式食刻工程により行われることが望ましい。そして、前記湿式食刻により縮められた第３スペーサの幅は５０Åとすることが望ましく、前記パッドの面抵抗は約１２０〜１８０Ω／ｍ 2 であることが望ましい。
さらに、前記目的を達成するために本発明は、半導体基板上にトランジスタのゲート電極を形成する段階と、前段階の結果物上に第１絶縁膜を蒸着する段階と、周辺回路部上の第１導電型のＭＯＳトランジスタが形成される領域を露出させる第１フォトレジストパターンを形成する段階と、前記第１フォトレジストパターンを食刻マスクとして用いて前記第１絶縁膜を食刻して第１導電型のＭＯＳトランジスタのゲート電極の側壁に第１スペーサを形成する段階と、前記第１フォトレジストパターン、ゲート電極及び第１スペーサをイオン注入マスクとして用いて第１導電型のイオンを注入して第１導電型のＭＯＳトランジスタを形成する段階と、前記第１フォトレジストパターンを取り除き、第２導電型のＭＯＳトランジスタが形成される領域を露出させる第２フォトレジストパターンを形成する段階と、前記第２フォトレジストパターンを食刻マスクとして用いて前記第１絶縁膜を食刻して第２導電型のＭＯＳトランジスタのゲート電極の側壁に第２スペーサを形成する段階と、前記第２フォトレジストパターン、ゲート電極及び第２スペーサをイオン注入マスクとして用いて第２導電型のイオンを注入して第２導電型のＭＯＳトランジスタを形成する段階と、前記第２フォトレジストパターンを取り除いた後、セルアレイ領域を露出させる第３フォトレジストパターンを形成する段階と、前記第３フォトレジストパターンを食刻マスクとして用いて前記第１絶縁膜を食刻してセルアレイトランジスタのゲート電極の側壁に第３スペーサを形成する段階と、前記第３フォトレジストパターン、前記ゲート電極及び第３スペーサをイオン注入マスクとして用いて埋め込みコンタクトが形成される領域とビットラインコンタクトが形成される領域にプラグイオンを注入する段階と、前記第３フォトレジストパターンを取り除いた後、湿式食刻工程により前記第３スペーサの幅を縮めて半導体基板の露出領域を拡大させる段階と、前段階の結果物の全面に不純物がドーピングされたポリシリコン膜を蒸着した後、パタニングして埋め込みコンタクト用のパッドとビットラインコンタクト用のパッドを形成することにより、前記パッドの不純物イオンが半導体基板に拡散してセルトランジスタのソース／ドレイン領域を形成する段階とからなることを特徴とする半導体メモリ装置の製造方法を提供する。
【００１４】
【発明の実施の形態】
以下、添付した図面に基づき本発明の実施の形態を詳しく説明する。
〔実施例１〕
図７に示すように、半導体基板１００上にフィールド酸化膜１０２、ゲート酸化膜（図示せず）、ゲート電極用の低抵抗導電層、所定の厚さの酸化膜を順次に蒸着する。次いで、前記低抵抗導電層及び前記酸化膜を所定の大きさにパタニングしてゲート電極１０４及びキャッピング酸化膜１０６を形成する。その後、前段階の結果物上にＬＤＤ構造を形成するｎ− イオンを注入してセルアレイ領域と周辺回路部にｎ− 領域１０８をを形成した後、第１絶縁膜１１０を半導体基板１００の全面に形成する。
【００１５】
この際、前記ゲート電極１０４を構成する低抵抗導電層はポリシリコンと所定の厚さのシリサイドの積層膜で形成することが望ましく、前記シリサイド膜は、例えばタングステンシリサイドを用いることが望ましい。かつ、前記第１絶縁膜１１０はスペーサ形成のためのものであり、その厚さは１５００〜２０００Åで形成することが望ましい。
【００１６】
図８に示すように、第１フォトレジストパターン１１２を形成して周辺回路部のＮＭＯＳトランジスタが形成される領域を露出させる。次いで、前記第１絶縁膜１１０を食刻してＮＭＯＳトランジスタのゲート電極１０４の側壁にスペーサ１１０Ａを形成する。その後、前記ゲート電極１０４、キャッピング酸化膜１０６、スペーサ１１０Ａ及び第１フォトレジストパターン１１２をイオン注入マスクとして用いて半導体基板１００の全面にｎ＋ イオンを注入してｎ＋ ソース／ドレイン領域１１４を形成してＮＭＯＳトランジスタを完成する。
【００１７】
図９に示すように、第２フォトレジストパターン１１６を形成して周辺回路部のＰＭＯＳトランジスタが形成される領域を露出させる。次いで、前記第１絶縁膜１１０を食刻してＰＭＯＳトランジスタのゲート電極１０４の側壁にスペーサ１１０Ｂを形成する。その後、前記ゲート電極１０４、キャッピング酸化膜１０６、スペーサ１１０Ｂ及び第２フォトレジストパターン１１６をイオン注入マスクとして用いて半導体基板１００の全面にｐ＋ イオンを注入してｐ＋ ソース／ドレイン領域１１８を形成してＰＭＯＳトランジスタを完成する。
【００１８】
本実施例においては、ＮＭＯＳトランジスタを形成した後、ＰＭＯＳトランジスタを形成したが、その順序を変えてもよい。
図１０に示すように、セルアレイ領域のみを露出させる第３フォトレジストパターン１２０を形成した後、前記第１絶縁膜１１０を食刻してセルアレイトランジスタのゲート電極１０４の側壁にスペーサ１１０Ｃを形成する。次いで、前記ゲート電極１０４、キャッピング酸化膜１０６、スペーサ１１０Ｃ及び第３フォトレジストパターン１２０をイオン注入マスクとして用いて埋め込みコンタクトが形成される部位とビットラインコンタクトが形成される部位にプラグイオン１２１を注入する。これにより、埋め込みコンタクト用のプラグ１２２とビットラインコンタクト用のプラグ１２３が形成される。
【００１９】
この際、前記プラグイオン１２１はｎ− 型のイオン、例えばリンイオンを用いることが望ましい。そして、前記プラグイオン１２１は４×１０１２〜１×１０１３ドーズで約４０〜６０ｋｅＶのエネルギーで注入する。前記埋め込みコンタクト用のプラグ１２２とビットラインコンタクト用のプラグ１２３はスペーサ１１０Ｃの形成時の半導体基板１００の損傷を回復させると共に、接合界面の濃度勾配を変化させて接合漏れ電流を減少させることができる。
【００２０】
図１１に示すように、前記第３フォトレジストパターン１２０を取り除いた後、不純物がドーピングされたポリシリコンを用いて前記プラグ領域１２２、１２３と接触するパッド１２４、１２６を形成する。前記パッドは埋め込みコンタクトホールに形成されるストレージ電極との接触のためのパッド１２４とビットラインコンタクトホールに形成されるビットラインとの接触のためのパッド１２６である。
【００２１】
すなわち、本発明の第１実施例によれば、一回のプラグイオン１２１の注入工程により埋め込みコンタクト用のプラグ１２２とビットラインコンタクト用のプラグ１２３を同時に形成することができる。したがって、プラグ領域を完成するために四回のフォトレジストパターンを形成する従来の技術に比べてマスク作業が簡単になる。したがって、効率よく簡単な製造方法によりリフレッシュタイムが増えた半導体メモリ装置を製造するようになる。
【００２２】
〔実施例２〕
実施例２は図１２に示すように第２フォトレジストパターン１１６を取り除いた後、第３フォトレジストパターン１２０を形成するまえに第２絶縁膜１１９を形成し、第１絶縁膜１１０と第２絶縁膜１１９を食刻してセルアレイトランジスタのゲート電極１０４の側壁にスペーサ１１０Ｄを形成するという側面においては第１実施例と異なり、その他の製造方法は第１実施例と同様である。
【００２３】
前記第２絶縁膜１１９はパッド（図１１の１２４、１２６参照）を形成する後続く段階時、ＮＭＯＳとＰＭＯＳ領域が食刻により損傷することが防止し、セルゲート電極１０４をパッド１２４、１２６から完全に絶縁させる。前記第２絶縁膜１１９の厚さは１０００〜１５００Åで形成することが望ましい。
〔実施例３〕
第３実施例はプラグイオンを注入することなく、セルパッドとシリコン基板との接触面積のみを増大して接触抵抗の改善を導くという側面において第１実施例と異なる。
【００２４】
セルアレイスペーサを形成する段階までは、第１実施例の図７乃至図１０の製造方法と同様である。図１３に示すように、第１実施例の方法により形成されたスペーサ１１Ｃの幅はＬ１である。次いで、幅Ｌ１のスペーサ１１０Ｃが形成されている基板をＨＦ溶液に浸漬して湿式食刻工程を行う。前記湿式食刻工程により図１４のように幅がＬ２に縮められたスペーサ１１０Ｅが形成される。前記Ｌ２の幅は５０Å以下とすることが望ましい。
【００２５】
このようにスペーサの幅をＬ１からＬ２に縮小することは、パッドと基板との接触面積を増やしてパッドの界面接触抵抗を減少させるためである。
次に、図１５に示すように、Ｎ型の不純物がドーピングされたポリシリコンを蒸着した後、パタニングしてセルのアクティブ領域でストレージ電極との接触のためのパッド１２４とビットラインとの接触のためのパッド１２６を形成する。上述したように、パッド１２４、１２６と半導体基板１００との接触面積を調節することによりパッドの面抵抗を調節する。特に、セルトランジスタの動作が妨げられない範囲を考慮して面抵抗値を約１２０〜１８０Ω／ｍ 2 に調節することが望ましい。
【００２６】
ｎ型の不純物がドーピングされたポリシリコンを用いてパッド１２４、１２６を形成すると、パッドに含まれている不純物イオンがセルトランジスタの活性領域に拡散して基板の損傷を引き起こす恐れのあるイオン注入工程を省略しながら、セルプラグイオン注入の場合と同じ効果を有するセルアレイトランジスタのソース／ドレイン領域１２８を形成することができる。
【００２７】
かつ、パッド内に含まれている不純物の量を調節して基板とパッドとの接触界面の周辺濃度の勾配を調節することによりリフレッシュ特性を改善することができる。
上述したように、本発明の第３実施例は基板に損傷を与える恐れのあるプラグイオン注入を施さない。その代わりにゲート電極の側壁のスペーサの幅を減少して面抵抗を減らし、不純物がドーピングされたポリシリコンでパッドを形成してパッドの不純物イオンをシリコン基板（ｎ-領域）に拡散させる。これにより、工程を単純にすると共に素子のリフレッシュタイム特性を良好に保つことができる。
【００２８】
〔実施例４〕
第４実施例は前記第１実施例と第３実施例を組み込んでメモリ素子のリフレッシュ特性を極大化するものである。
第４実施例を示した図１６乃至図１８にはセルアレイ領域のみを示した。
図１６に示すように、第１実施例の図７乃至図１０と同じ方法でセルアレイスペーサ１１０Ｃを形成する。次いで、前記スペーサ１１０Ｃ、ゲート電極１０４及びキャッピング酸化膜１０６をイオン注入マスクとして用いてビットラインコンタクト及び埋め込みコンタクトに同時にプラグイオンを注入して接合漏れ電流を減少するためのプラグ領域１２２、１２３を形成する。
【００２９】
図１７に示すように、パッドと基板との接触面積を増やしてパッドの接触抵抗を減少させるために幅Ｌ１のスペーサ１１０Ｃが形成されている基板をＨＦを含む溶液に処理して湿式食刻工程を行う。湿式食刻工程により幅がＬ２に縮小されたスペーサ１１０Ｄが形成される。前記Ｌ２の幅は５０Å以下とすることが望ましい。
【００３０】
図１８に示すように、ｎ型の不純物がドーピングされたポリシリコンを蒸着した後、パタニングしてセルのアクティブ領域にストレージ電極との接触のためのパッド１２７とビットラインとの接触のためのパッド１２９を形成する。
この際、上述したパッド１２７、１２９の形成時、パッドのｎ型の不純物イオンが半導体基板１００内に拡散して前記ＬＤＤ領域の下部にｎ− 不純物注入領域１２５が形成される。
【００３１】
第４実施例ではパッドを構成するｎ− 不純物イオンの拡散による方法でセルトランジスタのソース／ドレイン領域を完成する。したがって、フィールド酸化膜１０２の縁部領域で発生する物理的なストレスを減少させ得る。
第４実施例によれば、プラグイオン注入工程と不純物がドーピングされたパッド形成工程を組み込んで行うことにより、メモリ装置の最適のリフレッシュ特性が得られる。
【００３２】
本発明は前記実施例に限るものでなく、本発明の技術的な思想内で多くの変形が当分野における通常の知識を持つ者により実施可能なのは明らかである。
【００３３】
【発明の効果】
上述した本発明によれば、メモリ装置の製造工程を単純にするのみならず、リフレッシュタイムを増大させることができる。
【図面の簡単な説明】
【図１】従来の技術による半導体メモリ装置の製造方法の段階を示す断面図である。
【図２】従来の技術による半導体メモリ装置の製造方法の段階を示す断面図である。
【図３】従来の技術による半導体メモリ装置の製造方法の段階を示す断面図である。
【図４】従来の技術による半導体メモリ装置の製造方法の段階を示す断面図である。
【図５】従来の技術による半導体メモリ装置の製造方法の段階を示す断面図である。
【図６】従来の技術による半導体メモリ装置の製造方法の段階を示す断面図である。
【図７】本発明の第１実施例による半導体メモリ装置の製造方法の段階を示す断面図である。
【図８】本発明の第１実施例による半導体メモリ装置の製造方法の段階を示す断面図である。
【図９】本発明の第１実施例による半導体メモリ装置の製造方法の段階を示す断面図である。
【図１０】本発明の第１実施例による半導体メモリ装置の製造方法の段階を示す断面図である。
【図１１】本発明の第１実施例による半導体メモリ装置の製造方法の段階を示す断面図である。
【図１２】本発明の第２実施例による半導体メモリ装置の製造方法を示す断面図である。
【図１３】本発明の第３実施例による半導体メモリ装置の製造方法の段階を示す断面図である。
【図１４】本発明の第３実施例による半導体メモリ装置の製造方法の段階を示す断面図である。
【図１５】本発明の第３実施例による半導体メモリ装置の製造方法の段階を示す断面図である。
【図１６】本発明の第４実施例による半導体メモリ装置の製造方法の段階を示す断面図である。
【図１７】本発明の第４実施例による半導体メモリ装置の製造方法の段階を示す断面図である。
【図１８】本発明の第４実施例による半導体メモリ装置の製造方法の段階を示す断面図である。
【符号の説明】
１００ 半導体基板
１０２ フィールド酸化膜
１０４ ゲート電極
１０６ キャッピング酸化膜
１０８ ｎ− 領域
１１０ 第１絶縁膜
１１０Ａ スペーサ
１１０Ｂ スペーサ
１１０Ｃ スペーサ
１１０Ｄ スペーサ
１１０Ｅ スペーサ
１１２ 第１フォトレジストパターン
１１４ ｎ＋ ソース／ドレイン領域
１１６ 第２フォトレジストパターン
１１８ ｐ＋ ソース／ドレイン領域
１１９ 第２絶縁膜
１２０ 第３フォトレジストパターン
１２１ プラグイオン（プラグ形成用のイオン）
１２２ プラグ領域（埋め込みコンタクト用のプラグ）
１２３ プラグ領域（ビットラインコンタクト用のプラグ）
１２４ パッド（埋め込みコンタクト用のパッド）
１２５ 不純物注入領域
１２６ パッド（ビットラインコンタクト用のパッド）
１２７ ストレージ電極との接触のためのパッド
１２８ セルアレイトランジスタのソース／ドレイン領域
１２９ ビットラインとの接触のためのパッド
【発明の属する技術分野】
本発明は半導体メモリ装置の製造方法に係り、特にリフレッシュタイムを増やすことのできる半導体メモリ装置の製造方法に関する。
【０００２】
【従来の技術】
集積回路の高集積化に伴い、ショートチャンネル効果によりセルアレイの漏れ電流が増えて半導体メモリ素子のリフレッシュタイムが徐々に減少している。
このようなリフレッシュタイムの減少は、（１）フィールド領域にイオンを注入するとき、イオン注入エネルギーを高めるか、イオン注入の濃度を低める方法、（２）ビットラインコンタクトまたは埋め込みコンタクトを形成した後、コンタクトにより露出された半導体基板にプラグイオンを注入してセルトランジスタの漏れ電流を減少する方法により防止することができる。
【０００３】
図１乃至図５を参照して前記（２）の方法による半導体メモリ装置の製造について説明する。
図１に示すように、半導体基板１１の全面にフィールド酸化膜１２とゲート酸化膜（図示せず）を形成する。次いで、ゲート電極を形成するための導電層と絶縁膜を蒸着した後、これらを所定の大きさにパタニングしてセルトランジスタと周辺回路部のＮＭＯＳ及びＰＭＯＳトランジスタのゲート電極１４及びキャッピング絶縁膜１５を形成する。次に、ＬＤＤ構造を形成するためのｎ− イオンを注入して第１不純物領域１７を形成する。
【０００４】
図２に示すように、絶縁膜１９を半導体基板１１の全面に蒸着する。次いで、セルアレイ領域を露出させるフォトレジストパターンＰＲ１を絶縁膜１９上に形成する。その後、前記フォトレジストパターンＰＲ１をマスクとして用いて前記絶縁膜１９を食刻して後続く工程で形成されるストレージ電極と前記第１不純物領域１７を接続するためのコンタクトホール２１を形成する。次いで、コンタクトホール２１の開口時、半導体基板１１に発生する損傷を回復させて漏れ電流を減少させるためのプラグイオンを注入して第２不純物領域２３を形成する。
【０００５】
図３に示すように、前記フォトレジストパターンＰＲ１を取り除き、前記第２不純物領域２３が形成されたコンタクトホール２１にポリシリコンを蒸着してストレージ電極パターン２５を形成する。引き続き、誘電膜２７及びプレート電極２９を順次に形成する。
次に、図４に示すように、周辺回路部のＮＭＯＳトランジスタが形成される領域を露出させるフォトレジストパターンＰＲ２を形成する。その後、前記絶縁膜１９を異方性食刻してＮＭＯＳトランジスタのゲート電極１４の側面にスペーサ３１を形成した後、ｎ＋ イオンを注入して第３不純物領域３３を形成してＮＭＯＳトランジスタを完成する。
【０００６】
図５に示すように、前記フォトレジストパターンＰＲ２を取り除いた後、前記ＮＭＯＳトランジスタを形成する方法と同様に周辺回路部のＰＭＯＳトランジスタが形成される領域を露出させるフォトレジストパターンＰＲ３を形成した後、前記絶縁膜１９を異方性食刻してＰＭＯＳトランジスタのゲート電極１４の側面にスペーサ３５を形成した後、ｐ＋ イオンを注入して第４不純物領域３７を形成してＰＭＯＳトランジスタを完成する。
【０００７】
図６に示すように、フォトレジストパターンＰＲ３を取り除き、キャッピング用の絶縁膜３９を蒸着する。次いで、フロー（ｆｌｏｗ）可能な絶縁膜４１、例えばＢＰＳＧを用いて平坦化工程を行う。次に、ビットラインコンタクトホールを形成するためのフォトレジストパターン（図示せず）を形成した後、これを食刻マスクとして用いて前記ＢＰＳＧ膜４１、キャッピング用の絶縁膜３９及び絶縁膜１９を食刻してビットラインコンタクトホールを形成する。前記ビットラインコンタクトホールを埋め込むように、不純物がドーピングされないポリシリコンを蒸着した後、パタニングしてビットライン４３を形成する。次に、ビットライン４３とセルアクティブ領域との接触抵抗を減少させるため、プラグイオンを注入して第５不純物領域４５を形成する。
【０００８】
上述したように従来の技術によれば、素子のリフレッシュ特性を改善するため、プラグイオンを注入する段階が埋め込みコンタクトホールを形成してビットラインを形成した後、それぞれ分離して行われる。したがって、プラグ領域を形成するため、多段階のマスク作業が必要であり、製造工程も複雑になるという問題点がある。
【０００９】
【発明が解決しようとする課題】
本発明の目的は効率よく簡単な製造方法により半導体メモリ素子のリフレッシュ特性を改善させることのできる半導体メモリ素子の製造方法を提供するにある。
【００１０】
【課題を解決するための手段】
前記目的を達成するために本発明は、半導体基板上にトランジスタのゲート電極を形成する段階と、前段階の結果物上に第１絶縁膜を蒸着する段階と、周辺回路部上の第１導電型のＭＯＳトランジスタが形成される領域を露出させる第１フォトレジストパターンを形成する段階と、前記第１フォトレジストパターンを食刻マスクとして用いて前記第１絶縁膜を食刻して第１導電型のＭＯＳトランジスタのゲート電極の側壁に第１スペーサを形成する段階と、前記第１フォトレジストパターン、ゲート電極及び第１スペーサをイオン注入マスクとして用いて第１導電型のイオンを注入して第１導電型のＭＯＳトランジスタを形成する段階と、前記第１フォトレジストパターンを取り除き、第２導電型のＭＯＳトランジスタが形成される領域を露出させる第２フォトレジストパターンを形成する段階と、前記第２フォトレジストパターンを食刻マスクとして用いて前記第１絶縁膜を食刻して前記第２導電型のＭＯＳトランジスタのゲート電極の側壁に第２スペーサを形成する段階と、前記第２フォトレジストパターン、ゲート電極及び第２スペーサをイオン注入マスクとして用いて第２導電型のイオンを注入して第２導電型のＭＯＳトランジスタを形成する段階と、前記第２フォトレジストパターンを取り除いた後、セルアレイ領域を露出させる第３フォトレジストパターンを形成する段階と、前記第３フォトレジストパターンを食刻マスクとして用いて前記第１絶縁膜を食刻してセルアレイトランジスタのゲート電極の側壁に第３スペーサを形成する段階と、前記第３フォトレジストパターン、ゲート電極及び第３スペーサをイオン注入マスクとして用いて埋め込みコンタクトが形成される領域とビットラインコンタクトが形成される領域にプラグ形成用のイオンを注入する段階とからなることを特徴とする半導体メモリ装置の製造方法を提供する。
【００１１】
本発明において、前記プラグ形成用のイオンはｎ− 型の不純物イオンを４×１０１２〜１×１０１３ドーズ（ｄｏｓｅ）で４０〜６０ＫｅＶのエネルギーで注入することが望ましい。
かつ、前記プラグ形成用のイオンを注入する段階の以後に、前記第３フォトレジストパターンを取り除く段階と、ドーピングされたポリシリコン膜を前段階の結果物の全面に蒸着する段階と、前記ドーピングされたポリシリコン膜をパタニングして埋め込みコンタクト用のパッドとビットラインコンタクト用のパッドを形成する段階とをさらに備えてもよい。
【００１２】
さらに、前記目的を達成するために本発明は、半導体基板上にトランジスタのゲート電極を形成する段階と、前段階の結果物上に第１絶縁膜を蒸着する段階と、周辺回路部上の第１導電型のＭＯＳトランジスタが形成される領域を露出させる第１フォトレジストパターンを形成する段階と、前記第１フォトレジストパターンを食刻マスクとして前記第１絶縁膜を食刻して第１導電型のＭＯＳトランジスタのゲート電極の側壁に第１スペーサを形成する段階と、前記第１フォトレジストパターン、ゲート電極及び第１スペーサをイオン注入マスクとして用いて第１導電型のイオンを注入して第１導電型のＭＯＳトランジスタを形成する段階と、前記第１フォトレジストパターンを取り除き、第２導電型のＭＯＳトランジスタが形成される領域を露出させる第２フォトレジストパターンを形成する段階と、前記第２フォトレジストパターンを食刻マスクとして用いて前記第１絶縁膜を食刻して第２導電型のＭＯＳトランジスタのゲート電極の側壁に第２スペーサを形成する段階と、前記第２フォトレジストパターン、ゲート電極及び第２スペーサをイオン注入マスクとして用いて第２導電型のイオンを注入して第２導電型のＭＯＳトランジスタを形成する段階と、前記第２フォトレジストパターンを取り除いた後、セルアレイ領域を露出させる第３フォトレジストパターンを形成する段階と、前記第３フォトレジストパターンを食刻マスクとして用いて前記第１絶縁膜を食刻してセルアレイトランジスタのゲート電極の側壁に第３スペーサを形成する段階と、前記第３フォトレジストパターンを取り除いた後、湿式食刻工程により前記第３スペーサの幅を縮めて半導体基板の露出領域を拡大させる段階と、前段階の結果物の全面に不純物がドーピングされたポリシリコン膜を蒸着した後、パタニングして埋め込みコンタクト用のパッドとビットラインコンタクト用のパッドを形成することにより、前記パッドの不純物イオンが半導体基板に拡散してセルトランジスタのソース／ドレイン領域を形成する段階とからなることを特徴とする半導体メモリ装置の製造方法を提供する。
【００１３】
本発明において、前記第３スペーサの幅を縮める段階はＨＦを含む溶液を用いる湿式食刻工程により行われることが望ましい。そして、前記湿式食刻により縮められた第３スペーサの幅は５０Åとすることが望ましく、前記パッドの面抵抗は約１２０〜１８０Ω／ｍ 2 であることが望ましい。
さらに、前記目的を達成するために本発明は、半導体基板上にトランジスタのゲート電極を形成する段階と、前段階の結果物上に第１絶縁膜を蒸着する段階と、周辺回路部上の第１導電型のＭＯＳトランジスタが形成される領域を露出させる第１フォトレジストパターンを形成する段階と、前記第１フォトレジストパターンを食刻マスクとして用いて前記第１絶縁膜を食刻して第１導電型のＭＯＳトランジスタのゲート電極の側壁に第１スペーサを形成する段階と、前記第１フォトレジストパターン、ゲート電極及び第１スペーサをイオン注入マスクとして用いて第１導電型のイオンを注入して第１導電型のＭＯＳトランジスタを形成する段階と、前記第１フォトレジストパターンを取り除き、第２導電型のＭＯＳトランジスタが形成される領域を露出させる第２フォトレジストパターンを形成する段階と、前記第２フォトレジストパターンを食刻マスクとして用いて前記第１絶縁膜を食刻して第２導電型のＭＯＳトランジスタのゲート電極の側壁に第２スペーサを形成する段階と、前記第２フォトレジストパターン、ゲート電極及び第２スペーサをイオン注入マスクとして用いて第２導電型のイオンを注入して第２導電型のＭＯＳトランジスタを形成する段階と、前記第２フォトレジストパターンを取り除いた後、セルアレイ領域を露出させる第３フォトレジストパターンを形成する段階と、前記第３フォトレジストパターンを食刻マスクとして用いて前記第１絶縁膜を食刻してセルアレイトランジスタのゲート電極の側壁に第３スペーサを形成する段階と、前記第３フォトレジストパターン、前記ゲート電極及び第３スペーサをイオン注入マスクとして用いて埋め込みコンタクトが形成される領域とビットラインコンタクトが形成される領域にプラグイオンを注入する段階と、前記第３フォトレジストパターンを取り除いた後、湿式食刻工程により前記第３スペーサの幅を縮めて半導体基板の露出領域を拡大させる段階と、前段階の結果物の全面に不純物がドーピングされたポリシリコン膜を蒸着した後、パタニングして埋め込みコンタクト用のパッドとビットラインコンタクト用のパッドを形成することにより、前記パッドの不純物イオンが半導体基板に拡散してセルトランジスタのソース／ドレイン領域を形成する段階とからなることを特徴とする半導体メモリ装置の製造方法を提供する。
【００１４】
【発明の実施の形態】
以下、添付した図面に基づき本発明の実施の形態を詳しく説明する。
〔実施例１〕
図７に示すように、半導体基板１００上にフィールド酸化膜１０２、ゲート酸化膜（図示せず）、ゲート電極用の低抵抗導電層、所定の厚さの酸化膜を順次に蒸着する。次いで、前記低抵抗導電層及び前記酸化膜を所定の大きさにパタニングしてゲート電極１０４及びキャッピング酸化膜１０６を形成する。その後、前段階の結果物上にＬＤＤ構造を形成するｎ− イオンを注入してセルアレイ領域と周辺回路部にｎ− 領域１０８をを形成した後、第１絶縁膜１１０を半導体基板１００の全面に形成する。
【００１５】
この際、前記ゲート電極１０４を構成する低抵抗導電層はポリシリコンと所定の厚さのシリサイドの積層膜で形成することが望ましく、前記シリサイド膜は、例えばタングステンシリサイドを用いることが望ましい。かつ、前記第１絶縁膜１１０はスペーサ形成のためのものであり、その厚さは１５００〜２０００Åで形成することが望ましい。
【００１６】
図８に示すように、第１フォトレジストパターン１１２を形成して周辺回路部のＮＭＯＳトランジスタが形成される領域を露出させる。次いで、前記第１絶縁膜１１０を食刻してＮＭＯＳトランジスタのゲート電極１０４の側壁にスペーサ１１０Ａを形成する。その後、前記ゲート電極１０４、キャッピング酸化膜１０６、スペーサ１１０Ａ及び第１フォトレジストパターン１１２をイオン注入マスクとして用いて半導体基板１００の全面にｎ＋ イオンを注入してｎ＋ ソース／ドレイン領域１１４を形成してＮＭＯＳトランジスタを完成する。
【００１７】
図９に示すように、第２フォトレジストパターン１１６を形成して周辺回路部のＰＭＯＳトランジスタが形成される領域を露出させる。次いで、前記第１絶縁膜１１０を食刻してＰＭＯＳトランジスタのゲート電極１０４の側壁にスペーサ１１０Ｂを形成する。その後、前記ゲート電極１０４、キャッピング酸化膜１０６、スペーサ１１０Ｂ及び第２フォトレジストパターン１１６をイオン注入マスクとして用いて半導体基板１００の全面にｐ＋ イオンを注入してｐ＋ ソース／ドレイン領域１１８を形成してＰＭＯＳトランジスタを完成する。
【００１８】
本実施例においては、ＮＭＯＳトランジスタを形成した後、ＰＭＯＳトランジスタを形成したが、その順序を変えてもよい。
図１０に示すように、セルアレイ領域のみを露出させる第３フォトレジストパターン１２０を形成した後、前記第１絶縁膜１１０を食刻してセルアレイトランジスタのゲート電極１０４の側壁にスペーサ１１０Ｃを形成する。次いで、前記ゲート電極１０４、キャッピング酸化膜１０６、スペーサ１１０Ｃ及び第３フォトレジストパターン１２０をイオン注入マスクとして用いて埋め込みコンタクトが形成される部位とビットラインコンタクトが形成される部位にプラグイオン１２１を注入する。これにより、埋め込みコンタクト用のプラグ１２２とビットラインコンタクト用のプラグ１２３が形成される。
【００１９】
この際、前記プラグイオン１２１はｎ− 型のイオン、例えばリンイオンを用いることが望ましい。そして、前記プラグイオン１２１は４×１０１２〜１×１０１３ドーズで約４０〜６０ｋｅＶのエネルギーで注入する。前記埋め込みコンタクト用のプラグ１２２とビットラインコンタクト用のプラグ１２３はスペーサ１１０Ｃの形成時の半導体基板１００の損傷を回復させると共に、接合界面の濃度勾配を変化させて接合漏れ電流を減少させることができる。
【００２０】
図１１に示すように、前記第３フォトレジストパターン１２０を取り除いた後、不純物がドーピングされたポリシリコンを用いて前記プラグ領域１２２、１２３と接触するパッド１２４、１２６を形成する。前記パッドは埋め込みコンタクトホールに形成されるストレージ電極との接触のためのパッド１２４とビットラインコンタクトホールに形成されるビットラインとの接触のためのパッド１２６である。
【００２１】
すなわち、本発明の第１実施例によれば、一回のプラグイオン１２１の注入工程により埋め込みコンタクト用のプラグ１２２とビットラインコンタクト用のプラグ１２３を同時に形成することができる。したがって、プラグ領域を完成するために四回のフォトレジストパターンを形成する従来の技術に比べてマスク作業が簡単になる。したがって、効率よく簡単な製造方法によりリフレッシュタイムが増えた半導体メモリ装置を製造するようになる。
【００２２】
〔実施例２〕
実施例２は図１２に示すように第２フォトレジストパターン１１６を取り除いた後、第３フォトレジストパターン１２０を形成するまえに第２絶縁膜１１９を形成し、第１絶縁膜１１０と第２絶縁膜１１９を食刻してセルアレイトランジスタのゲート電極１０４の側壁にスペーサ１１０Ｄを形成するという側面においては第１実施例と異なり、その他の製造方法は第１実施例と同様である。
【００２３】
前記第２絶縁膜１１９はパッド（図１１の１２４、１２６参照）を形成する後続く段階時、ＮＭＯＳとＰＭＯＳ領域が食刻により損傷することが防止し、セルゲート電極１０４をパッド１２４、１２６から完全に絶縁させる。前記第２絶縁膜１１９の厚さは１０００〜１５００Åで形成することが望ましい。
〔実施例３〕
第３実施例はプラグイオンを注入することなく、セルパッドとシリコン基板との接触面積のみを増大して接触抵抗の改善を導くという側面において第１実施例と異なる。
【００２４】
セルアレイスペーサを形成する段階までは、第１実施例の図７乃至図１０の製造方法と同様である。図１３に示すように、第１実施例の方法により形成されたスペーサ１１Ｃの幅はＬ１である。次いで、幅Ｌ１のスペーサ１１０Ｃが形成されている基板をＨＦ溶液に浸漬して湿式食刻工程を行う。前記湿式食刻工程により図１４のように幅がＬ２に縮められたスペーサ１１０Ｅが形成される。前記Ｌ２の幅は５０Å以下とすることが望ましい。
【００２５】
このようにスペーサの幅をＬ１からＬ２に縮小することは、パッドと基板との接触面積を増やしてパッドの界面接触抵抗を減少させるためである。
次に、図１５に示すように、Ｎ型の不純物がドーピングされたポリシリコンを蒸着した後、パタニングしてセルのアクティブ領域でストレージ電極との接触のためのパッド１２４とビットラインとの接触のためのパッド１２６を形成する。上述したように、パッド１２４、１２６と半導体基板１００との接触面積を調節することによりパッドの面抵抗を調節する。特に、セルトランジスタの動作が妨げられない範囲を考慮して面抵抗値を約１２０〜１８０Ω／ｍ 2 に調節することが望ましい。
【００２６】
ｎ型の不純物がドーピングされたポリシリコンを用いてパッド１２４、１２６を形成すると、パッドに含まれている不純物イオンがセルトランジスタの活性領域に拡散して基板の損傷を引き起こす恐れのあるイオン注入工程を省略しながら、セルプラグイオン注入の場合と同じ効果を有するセルアレイトランジスタのソース／ドレイン領域１２８を形成することができる。
【００２７】
かつ、パッド内に含まれている不純物の量を調節して基板とパッドとの接触界面の周辺濃度の勾配を調節することによりリフレッシュ特性を改善することができる。
上述したように、本発明の第３実施例は基板に損傷を与える恐れのあるプラグイオン注入を施さない。その代わりにゲート電極の側壁のスペーサの幅を減少して面抵抗を減らし、不純物がドーピングされたポリシリコンでパッドを形成してパッドの不純物イオンをシリコン基板（ｎ-領域）に拡散させる。これにより、工程を単純にすると共に素子のリフレッシュタイム特性を良好に保つことができる。
【００２８】
〔実施例４〕
第４実施例は前記第１実施例と第３実施例を組み込んでメモリ素子のリフレッシュ特性を極大化するものである。
第４実施例を示した図１６乃至図１８にはセルアレイ領域のみを示した。
図１６に示すように、第１実施例の図７乃至図１０と同じ方法でセルアレイスペーサ１１０Ｃを形成する。次いで、前記スペーサ１１０Ｃ、ゲート電極１０４及びキャッピング酸化膜１０６をイオン注入マスクとして用いてビットラインコンタクト及び埋め込みコンタクトに同時にプラグイオンを注入して接合漏れ電流を減少するためのプラグ領域１２２、１２３を形成する。
【００２９】
図１７に示すように、パッドと基板との接触面積を増やしてパッドの接触抵抗を減少させるために幅Ｌ１のスペーサ１１０Ｃが形成されている基板をＨＦを含む溶液に処理して湿式食刻工程を行う。湿式食刻工程により幅がＬ２に縮小されたスペーサ１１０Ｄが形成される。前記Ｌ２の幅は５０Å以下とすることが望ましい。
【００３０】
図１８に示すように、ｎ型の不純物がドーピングされたポリシリコンを蒸着した後、パタニングしてセルのアクティブ領域にストレージ電極との接触のためのパッド１２７とビットラインとの接触のためのパッド１２９を形成する。
この際、上述したパッド１２７、１２９の形成時、パッドのｎ型の不純物イオンが半導体基板１００内に拡散して前記ＬＤＤ領域の下部にｎ− 不純物注入領域１２５が形成される。
【００３１】
第４実施例ではパッドを構成するｎ− 不純物イオンの拡散による方法でセルトランジスタのソース／ドレイン領域を完成する。したがって、フィールド酸化膜１０２の縁部領域で発生する物理的なストレスを減少させ得る。
第４実施例によれば、プラグイオン注入工程と不純物がドーピングされたパッド形成工程を組み込んで行うことにより、メモリ装置の最適のリフレッシュ特性が得られる。
【００３２】
本発明は前記実施例に限るものでなく、本発明の技術的な思想内で多くの変形が当分野における通常の知識を持つ者により実施可能なのは明らかである。
【００３３】
【発明の効果】
上述した本発明によれば、メモリ装置の製造工程を単純にするのみならず、リフレッシュタイムを増大させることができる。
【図面の簡単な説明】
【図１】従来の技術による半導体メモリ装置の製造方法の段階を示す断面図である。
【図２】従来の技術による半導体メモリ装置の製造方法の段階を示す断面図である。
【図３】従来の技術による半導体メモリ装置の製造方法の段階を示す断面図である。
【図４】従来の技術による半導体メモリ装置の製造方法の段階を示す断面図である。
【図５】従来の技術による半導体メモリ装置の製造方法の段階を示す断面図である。
【図６】従来の技術による半導体メモリ装置の製造方法の段階を示す断面図である。
【図７】本発明の第１実施例による半導体メモリ装置の製造方法の段階を示す断面図である。
【図８】本発明の第１実施例による半導体メモリ装置の製造方法の段階を示す断面図である。
【図９】本発明の第１実施例による半導体メモリ装置の製造方法の段階を示す断面図である。
【図１０】本発明の第１実施例による半導体メモリ装置の製造方法の段階を示す断面図である。
【図１１】本発明の第１実施例による半導体メモリ装置の製造方法の段階を示す断面図である。
【図１２】本発明の第２実施例による半導体メモリ装置の製造方法を示す断面図である。
【図１３】本発明の第３実施例による半導体メモリ装置の製造方法の段階を示す断面図である。
【図１４】本発明の第３実施例による半導体メモリ装置の製造方法の段階を示す断面図である。
【図１５】本発明の第３実施例による半導体メモリ装置の製造方法の段階を示す断面図である。
【図１６】本発明の第４実施例による半導体メモリ装置の製造方法の段階を示す断面図である。
【図１７】本発明の第４実施例による半導体メモリ装置の製造方法の段階を示す断面図である。
【図１８】本発明の第４実施例による半導体メモリ装置の製造方法の段階を示す断面図である。
【符号の説明】
１００ 半導体基板
１０２ フィールド酸化膜
１０４ ゲート電極
１０６ キャッピング酸化膜
１０８ ｎ− 領域
１１０ 第１絶縁膜
１１０Ａ スペーサ
１１０Ｂ スペーサ
１１０Ｃ スペーサ
１１０Ｄ スペーサ
１１０Ｅ スペーサ
１１２ 第１フォトレジストパターン
１１４ ｎ＋ ソース／ドレイン領域
１１６ 第２フォトレジストパターン
１１８ ｐ＋ ソース／ドレイン領域
１１９ 第２絶縁膜
１２０ 第３フォトレジストパターン
１２１ プラグイオン（プラグ形成用のイオン）
１２２ プラグ領域（埋め込みコンタクト用のプラグ）
１２３ プラグ領域（ビットラインコンタクト用のプラグ）
１２４ パッド（埋め込みコンタクト用のパッド）
１２５ 不純物注入領域
１２６ パッド（ビットラインコンタクト用のパッド）
１２７ ストレージ電極との接触のためのパッド
１２８ セルアレイトランジスタのソース／ドレイン領域
１２９ ビットラインとの接触のためのパッド
Claims (8)
- 半導体基板上にトランジスタのゲート電極を形成する段階と、
前記ゲート電極を形成した半導体基板上に第１絶縁膜を蒸着する段階と、
周辺回路部上の第１導電型のＭＯＳトランジスタが形成される領域を露出させる第１フォトレジストパターンを形成する段階と、
前記第１フォトレジストパターンを食刻マスクとして前記第１絶縁膜を食刻して第１導電型のＭＯＳトランジスタのゲート電極の側壁に第１スペーサを形成する段階と、
前記第１フォトレジストパターン、ゲート電極及び第１スペーサをイオン注入マスクとして用いて第１導電型のイオンを注入して第１導電型のＭＯＳトランジスタを形成する段階と、
前記第１フォトレジストパターンを取り除き、第２導電型のＭＯＳトランジスタが形成される領域を露出させる第２フォトレジストパターンを形成する段階と、
前記第２フォトレジストパターンを食刻マスクとして用いて前記第１絶縁膜を食刻して第２導電型のＭＯＳトランジスタのゲート電極の側壁に第２スペーサを形成する段階と、
前記第２フォトレジストパターン、ゲート電極及び第２スペーサをイオン注入マスクとして用いて第２導電型のイオンを注入して第２導電型のＭＯＳトランジスタを形成する段階と、
前記第２フォトレジストパターンを取り除いた後、セルアレイ領域を露出させる第３フォトレジストパターンを形成する段階と、
前記第３フォトレジストパターンを食刻マスクとして用いて前記第１絶縁膜を食刻してセルアレイトランジスタのゲート電極の側壁に第３スペーサを形成する段階と、
前記第３フォトレジストパターンを取り除いた後、湿式食刻工程により前記第３スペーサの幅を縮めて半導体基板の露出領域を拡大させる段階と、
前記露出領域が拡大された半導体基板の全面に不純物がドーピングされたポリシリコン膜を蒸着した後、パタニングして埋め込みコンタクト用のパッドとビットラインコンタクト用のパッドを形成することにより、前記パッドの不純物イオンが半導体基板に拡散してセルトランジスタのソース／ドレイン領域を形成する段階とからなることを特徴とする半導体メモリ装置の製造方法。 - 前記第３スペーサの幅を縮める段階はＨＦを含む溶液を用いる湿式食刻工程により行われることを特徴とする請求項１に記載の半導体メモリ装置の製造方法。
- 前記湿式食刻により縮められた第３スペーサの幅は５０Å以下であることを特徴とする請求項２に記載の半導体メモリ装置の製造方法。
- 前記パッドの面抵抗は約１２０〜１８０Ω／ｍ 2 であることを特徴とする請求項１に記載の半導体メモリ装置の製造方法。
- 前記第１導電型はｎ型、第２導電型はＰ型であることを特徴とする請求項１に記載の半導体メモリ装置の製造方法。
- 前記第１導電型はＰ型、第２導電型はｎ型であることを特徴とする請求項１に記載の半導体メモリ装置の製造方法。
- 前記第１絶縁膜を形成する段階の以前に、ゲート電極をイオン注入マスクとして用いてｎ-イオンを注入する段階をさらに備えることを特徴とする請求項１に記載の半導体メモリ装置の製造方法。
- 半導体基板上にトランジスタのゲート電極を形成する段階と、
前記ゲート電極を形成した半導体基板上に第１絶縁膜を蒸着する段階と、
周辺回路部上の第１導電型のＭＯＳトランジスタが形成される領域を露出させる第１フォトレジストパターンを形成する段階と、
前記第１フォトレジストパターンを食刻マスクとして用いて前記第１絶縁膜を食刻して第１導電型のＭＯＳトランジスタのゲート電極の側壁に第１スペーサを形成する段階と、
前記第１フォトレジストパターン、ゲート電極及び第１スペーサをイオン注入マスクとして用いて第１導電型のイオンを注入して第１導電型のＭＯＳトランジスタを形成する段階と、
前記第１フォトレジストパターンを取り除き、第２導電型のＭＯＳトランジスタが形成される領域を露出させる第２フォトレジストパターンを形成する段階と、
前記第２フォトレジストパターンを食刻マスクとして用いて前記第１絶縁膜を食刻して第２導電型のＭＯＳトランジスタのゲート電極の側壁に第２スペーサを形成する段階と、
前記第２フォトレジストパターン、ゲート電極及び第２スペーサをイオン注入マスクとして用いて第２導電型のイオンを注入して第２導電型のＭＯＳトランジスタを形成する段階と、
前記第２フォトレジストパターンを取り除いた後、セルアレイ領域を露出させる第３フォトレジストパターンを形成する段階と、
前記第３フォトレジストパターンを食刻マスクとして用いて前記第１絶縁膜を食刻してセルアレイトランジスタのゲート電極の側壁に第３スペーサを形成する段階と、
前記第３フォトレジストパターン、前記ゲート電極及び第３スペーサをイオン注入マスクとして用いて埋め込みコンタクトが形成される領域とビットラインコンタクトが形成される領域にプラグイオンを注入する段階と、
前記第３フォトレジストパターンを取り除いた後、湿式食刻工程により前記第３スペーサの幅を縮めて半導体基板の露出領域を拡大させる段階と、
前記露出領域が拡大された半導体基板の全面に不純物がドーピングされたポリシリコン膜を蒸着した後、パタニングして埋め込みコンタクト用のパッドとビットラインコンタクト用のパッドを形成することにより、前記パッドの不純物イオンが半導体基板に拡散してセルトランジスタのソース／ドレイン領域を形成する段階とからなることを特徴とする半導体メモリ装置の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950050683A KR0161474B1 (ko) | 1995-12-15 | 1995-12-15 | 셀 플러그 이온주입을 이용한 반도체 메모리장치의 제조방법 |
| KR1995P50683 | 1995-12-15 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09181277A JPH09181277A (ja) | 1997-07-11 |
| JP3623869B2 true JP3623869B2 (ja) | 2005-02-23 |
Family
ID=19440585
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33357496A Expired - Fee Related JP3623869B2 (ja) | 1995-12-15 | 1996-12-13 | 半導体メモリ装置の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6080613A (ja) |
| JP (1) | JP3623869B2 (ja) |
| KR (1) | KR0161474B1 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10144886A (ja) * | 1996-09-11 | 1998-05-29 | Toshiba Corp | 半導体装置及びその製造方法 |
| KR100505453B1 (ko) * | 1998-12-24 | 2005-11-01 | 주식회사 하이닉스반도체 | 고집적 반도체 소자의 제조방법 |
| KR100317196B1 (ko) * | 1999-06-22 | 2001-12-24 | 김영환 | 반도체장치의 플러그 형성방법 |
| JP4657480B2 (ja) * | 2001-03-27 | 2011-03-23 | 富士通セミコンダクター株式会社 | 半導体装置及びその製造方法 |
| DE10228571A1 (de) * | 2002-06-26 | 2004-01-22 | Infineon Technologies Ag | Herstellungsverfahren für eine Halbleiterstruktur mit einer Mehrzahl von Gatestapeln auf einem Halbleitersubstrat und entsprechende Halbleiterstruktur |
| US20070037345A1 (en) * | 2005-08-15 | 2007-02-15 | Dirk Manger | Memory cell array and memory cell |
| DE102006031049A1 (de) * | 2006-07-05 | 2008-01-10 | Qimonda Ag | Verfahren zum Bilden einer Halbleiterstruktur und Halbleiterstruktur |
| KR100771518B1 (ko) | 2006-10-20 | 2007-10-30 | 삼성전자주식회사 | 감소된 접촉 저항을 갖는 반도체 장치의 제조 방법 |
| DE102008030856B4 (de) * | 2008-06-30 | 2015-12-03 | Advanced Micro Devices, Inc. | Verfahren zur Schwellwerteinstellung für MOS-Bauelemente |
| KR20120000339A (ko) * | 2010-06-25 | 2012-01-02 | 삼성전자주식회사 | 반도체 소자의 제조 방법 |
Family Cites Families (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4277882A (en) * | 1978-12-04 | 1981-07-14 | Fairchild Camera And Instrument Corporation | Method of producing a metal-semiconductor field-effect transistor |
| US5276346A (en) * | 1983-12-26 | 1994-01-04 | Hitachi, Ltd. | Semiconductor integrated circuit device having protective/output elements and internal circuits |
| US4716126A (en) * | 1986-06-05 | 1987-12-29 | Siliconix Incorporated | Fabrication of double diffused metal oxide semiconductor transistor |
| JP2675572B2 (ja) * | 1988-03-31 | 1997-11-12 | 株式会社東芝 | 半導体集積回路の製造方法 |
| JP2681285B2 (ja) * | 1988-09-19 | 1997-11-26 | 富士通株式会社 | 半導体記憶装置 |
| US5196365A (en) * | 1989-07-05 | 1993-03-23 | Fujitsu Limited | Method of making semiconductor memory device having stacked capacitor |
| FR2658951B1 (fr) * | 1990-02-23 | 1992-05-07 | Bonis Maurice | Procede de fabrication d'un circuit integre pour filiere analogique rapide utilisant des lignes d'interconnexions locales en siliciure. |
| US5250832A (en) * | 1990-10-05 | 1993-10-05 | Nippon Steel Corporation | MOS type semiconductor memory device |
| KR100249268B1 (ko) * | 1990-11-30 | 2000-03-15 | 가나이 쓰도무 | 반도체 기억회로장치와 그 제조방법 |
| KR930009132B1 (ko) * | 1991-04-24 | 1993-09-23 | 삼성전자 주식회사 | 초고집적 반도체 메모리장치의 제조방법 |
| US5100826A (en) * | 1991-05-03 | 1992-03-31 | Micron Technology, Inc. | Process for manufacturing ultra-dense dynamic random access memories using partially-disposable dielectric filler strips between wordlines |
| KR930010081B1 (ko) * | 1991-05-24 | 1993-10-14 | 현대전자산업 주식회사 | 2중 적층캐패시터 구조를 갖는 반도체 기억장치 및 그 제조방법 |
| US5198386A (en) * | 1992-06-08 | 1993-03-30 | Micron Technology, Inc. | Method of making stacked capacitors for DRAM cell |
| DE69409274T2 (de) * | 1993-01-12 | 1998-11-05 | Sony Corp | Ausgangsschaltung für Ladungsübertragungselement |
| US5395784A (en) * | 1993-04-14 | 1995-03-07 | Industrial Technology Research Institute | Method of manufacturing low leakage and long retention time DRAM |
| US5801065A (en) * | 1994-02-03 | 1998-09-01 | Universal Semiconductor, Inc. | Structure and fabrication of semiconductor device having merged resistive/capacitive plate and/or surface layer that provides ESD protection |
| KR100190522B1 (ko) * | 1995-06-09 | 1999-06-01 | 김영환 | 반도체 메모리 집적회로 및 그 제조방법 |
| US5629546A (en) * | 1995-06-21 | 1997-05-13 | Micron Technology, Inc. | Static memory cell and method of manufacturing a static memory cell |
| US5624863A (en) * | 1995-07-17 | 1997-04-29 | Micron Technology, Inc. | Semiconductor processing method of forming complementary N-type doped and P-type doped active regions within a semiconductor substrate |
| US5783470A (en) * | 1995-12-14 | 1998-07-21 | Lsi Logic Corporation | Method of making CMOS dynamic random-access memory structures and the like |
| US5926707A (en) * | 1995-12-15 | 1999-07-20 | Samsung Electronics Co., Ltd. | Methods for forming integrated circuit memory devices having deep storage electrode contact regions therein for improving refresh characteristics |
| KR100195233B1 (ko) * | 1996-08-21 | 1999-06-15 | 윤종용 | 반도체 장치의 제조방법 |
-
1995
- 1995-12-15 KR KR1019950050683A patent/KR0161474B1/ko not_active IP Right Cessation
-
1996
- 1996-12-13 US US08/764,202 patent/US6080613A/en not_active Expired - Lifetime
- 1996-12-13 JP JP33357496A patent/JP3623869B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| KR0161474B1 (ko) | 1999-02-01 |
| KR970052131A (ko) | 1997-07-29 |
| US6080613A (en) | 2000-06-27 |
| JPH09181277A (ja) | 1997-07-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US20020068423A1 (en) | Contact forming method for semiconductor device | |
| US6066534A (en) | Method of manufacturing a field effect transistor | |
| JP3902831B2 (ja) | 半導体メモリ装置及びその製造方法 | |
| JPH07326717A (ja) | 半導体記憶装置及び製造方法 | |
| US6770555B2 (en) | Process for fabricating semiconductor integrated circuit device having polycide line and impurity region respectively exposed to contact holes different in depth | |
| KR930009016B1 (ko) | 반도체장치의 배선접촉구조 및 그 제조방법 | |
| JP3623869B2 (ja) | 半導体メモリ装置の製造方法 | |
| JPH04328864A (ja) | 超高集積半導体メモリ装置の製造方法 | |
| US5907779A (en) | Selective landing pad fabricating methods for integrated circuits | |
| US6391704B1 (en) | Method for manufacturing an MDL semiconductor device including a DRAM device having self-aligned contact hole and a logic device having dual gate structure | |
| JP2643907B2 (ja) | 半導体装置の製造方法 | |
| JPH06275635A (ja) | 半導体装置の製造方法 | |
| JPH11312741A (ja) | 半導体装置及びその製造方法 | |
| JPH1098186A (ja) | 半導体装置及びその製造方法 | |
| KR100412143B1 (ko) | 삼중 게이트 산화막을 적용한 반도체 소자의 제조방법 | |
| KR0161191B1 (ko) | 반도체 소자의 제조방법 | |
| KR100224757B1 (ko) | 반도체 장치 및 그 제조방법 | |
| JP2621686B2 (ja) | 半導体装置の製造方法 | |
| KR100687849B1 (ko) | 반도체 메모리 소자의 제조방법 | |
| KR0147667B1 (ko) | 상이한 스페이서 길이를 이용한 반도체 소자의 제조 방법 | |
| KR0147466B1 (ko) | 반도체장치의 제조방법 | |
| JPH10242460A (ja) | 半導体集積回路装置およびその製造方法 | |
| KR100317196B1 (ko) | 반도체장치의 플러그 형성방법 | |
| KR100621451B1 (ko) | 반도체 소자의 제조 방법 | |
| JPH10163490A (ja) | トランジスタの製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040610 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040617 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040917 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20041028 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20041126 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071203 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081203 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091203 Year of fee payment: 5 |
|
| LAPS | Cancellation because of no payment of annual fees |