KR100224757B1 - 반도체 장치 및 그 제조방법 - Google Patents
반도체 장치 및 그 제조방법 Download PDFInfo
- Publication number
- KR100224757B1 KR100224757B1 KR1019960032645A KR19960032645A KR100224757B1 KR 100224757 B1 KR100224757 B1 KR 100224757B1 KR 1019960032645 A KR1019960032645 A KR 1019960032645A KR 19960032645 A KR19960032645 A KR 19960032645A KR 100224757 B1 KR100224757 B1 KR 100224757B1
- Authority
- KR
- South Korea
- Prior art keywords
- conductivity type
- buried
- region
- bipolar transistor
- well
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 32
- 238000000034 method Methods 0.000 title claims description 54
- 239000012535 impurity Substances 0.000 claims abstract description 41
- 229910052751 metal Inorganic materials 0.000 claims abstract description 17
- 239000002184 metal Substances 0.000 claims abstract description 17
- 239000000758 substrate Substances 0.000 claims abstract description 14
- 230000003247 decreasing effect Effects 0.000 claims abstract description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 31
- 229920005591 polysilicon Polymers 0.000 claims description 30
- 229920002120 photoresistant polymer Polymers 0.000 claims description 14
- 229910021332 silicide Inorganic materials 0.000 claims description 14
- 238000005468 ion implantation Methods 0.000 claims description 11
- 238000004519 manufacturing process Methods 0.000 claims description 11
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 11
- 239000004020 conductor Substances 0.000 claims description 8
- 230000015572 biosynthetic process Effects 0.000 claims description 6
- 230000001681 protective effect Effects 0.000 claims description 4
- 238000005530 etching Methods 0.000 claims description 3
- 229910052710 silicon Inorganic materials 0.000 claims description 2
- 239000010703 silicon Substances 0.000 claims description 2
- 230000002265 prevention Effects 0.000 claims 2
- 229910021417 amorphous silicon Inorganic materials 0.000 claims 1
- 238000003860 storage Methods 0.000 claims 1
- 239000010410 layer Substances 0.000 description 54
- 238000000206 photolithography Methods 0.000 description 11
- 238000005516 engineering process Methods 0.000 description 9
- -1 Phosphorus ions Chemical class 0.000 description 7
- 150000002500 ions Chemical class 0.000 description 6
- 229910052698 phosphorus Inorganic materials 0.000 description 6
- 239000011574 phosphorus Substances 0.000 description 6
- 238000009792 diffusion process Methods 0.000 description 4
- 238000001312 dry etching Methods 0.000 description 4
- 150000004767 nitrides Chemical class 0.000 description 4
- WEVYAHXRMPXWCK-UHFFFAOYSA-N Acetonitrile Chemical compound CC#N WEVYAHXRMPXWCK-UHFFFAOYSA-N 0.000 description 3
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 3
- 125000006850 spacer group Chemical group 0.000 description 3
- 229910052796 boron Inorganic materials 0.000 description 2
- 239000005380 borophosphosilicate glass Substances 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 238000002161 passivation Methods 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000010292 electrical insulation Methods 0.000 description 1
- 230000004907 flux Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000009830 intercalation Methods 0.000 description 1
- 230000002687 intercalation Effects 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000007493 shaping process Methods 0.000 description 1
- 239000005368 silicate glass Substances 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 1
- 229910021342 tungsten silicide Inorganic materials 0.000 description 1
- 239000011800 void material Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0821—Collector regions of bipolar transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41708—Emitter or collector electrodes for bipolar transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/73—Bipolar junction transistors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
Abstract
콜렉터저항을 감소시킬 수 있으며 고성능의 바이폴라 트랜지스터를 제공하기 위해 개시된 반도체 장치는, 제1전도형의 기판상에 형성되는 반도체층; 상기 반도체층의 표면의 소정 개소에 형성되며, 상기 표면으로부터 수직하방으로 불순물농도가 작아지는 제2전도형의 웰영역; 상기 웰영역과 상기 기판사이에 인접하여 형성되며, 상기 웰영역의 인접부보다 높은 불순물농도를 가지는 제2전도형의 매입영역; 상기 매입영역의 소정개소를 노출시키기 위하여 상기 반도체층에 형성되는 개구; 상기 개구내에서는 상기 매입영역의 노출된 영역과 콘택되며 상기 개구를 포함하여 상기 개구주변부의 소정부분까지 연장되어 형성되며, 균일한 두께를 가지는 도전패드; 및 상기 도전패드의 연장부와 콘택되는 금속전극을 구비하는 것을 특징으로 한다.
Description
본 발명은 반도체장치 및 그 제조방법에 관한 것으로서, 특히 바이폴라 트랜지스터 및 그 제조방법에 관한 것이다.
최근, 고집적 및 저소비전력의 장점을 가진 CMOS기술과 고속동작의 장점을 가진 바이폴라기술을 합친 BiCMOS기술이 활발하게 연구되고 있다. BiCMOS기술은 CMOS기술을 기초로 하여 최소의 추가공정으로 최고의 고성능 바이폴라기술을 동시에 구현하는 것을 어떻게 달성하느냐가 주 문제점으로 제기되고 있다.
한편, 고용량성부하를 구동하는 BiCMOS게이트회로에 있어서는 바이폴라 트랜지스터의 콜렉터저항이 게이트지연에 크게 영향을 미친다. 따라서 고성능 BiCMOS회로를 구현하기 위해서는 콜렉터저항을 최소화시키지 않으면 안된다. 콜렉터저항을 감소시키기 위해 종래에는 도 1에 도시한 바와 같이 깊은 N+콜렉터 콘택기술이 개시되었다. 그러나, 깊은 N+콜렉터 콘택기술은 깊은 N+ 영역형성시 불순물의 측방향 확산으로 인한 콜렉터-베이스 항복전압의 열화를 방지하기 위해서 비교적 큰 콜렉터베이스 간격을 유지하지 않으면 안된다. 이와 같은 간격유지는 바이폴라 트랜지스터의 설계치수의 축소를 제한하기 때문에 고집적화를 방해한다. 이와 같은 문제를 해결하기 위해서 종래에는 도 2에 도시한 깊은 N+폴리실리콘 플러그 콘택기술이 제시되었다. 이는, Diegest of Technical Papers, 1988 International Electron Devices Meeting. pp.756-759. December 1988. and IEDM 90. pp.493-496에 개시되어 있다. 이와 같은 깊은 N+폴리 실리콘플러그 콘택기술은 측벽유전체막에 의해 N+불순물의 측방향확산을 억제하고 트랜지스터의 설계치수를 감소시킬 수 있는 이점이 있다. 그러나, 깊은 N+폴리실리콘플러그 콘택기술은 콜렉터트랜치 에칭공정, 측방 확산방지용 측벽스페이서 형성공정, 폴리실리콘 트렌치매몰공정이 CMOS공정과 관계없이, 다만 바이폴라트렌지스터의 콜렉터콘택을위핸 추가되므로 공정이 복잡해지는 문제점이 있었다. 또한, 폴리실리콘으로 트렌치를 매몰할때 보이드가 생성될 우려가 있었다. 이러한 보이드 생성은 콜렉터 저항을 증가시킨다.
본 발명의 목적은 이와 같은 종래기술의 문제점을 해결하기 위하여, 콜렉터저항을 감소시킬 수 있으며 고성능의 바이폴라 트랜지스터를 제공할 수 있는 반도체장치 및 그 제조방법을 제공하는데 있다.
본 발명의 다른 목적은 CMOS공정을 근간으로 하는 SRAM반도체장치 및 그 제조공정에 최소한의 공정을 추가함으로서 고성능의 BiCMOS SRAM반도체장치 및 그 제조방법을 제공하는데 있다.
본 발명의 목적을 달성하기 위하여 본 발명의 반도체장치는, 제1전도형의 반도체 기판상에 형성되는 소정 전도형의 반도체층; 상기 반도체층의 표면의 소정 개소에 형성되며, 상기 표면으로부터 수직하방으로 불순물농도가 작아지는 제2전도형의 웰영역; 상기 웰영역과 상기 반도체기판사이에 인접하여 형성되며, 상기 웰영역의 인접부보다 높은 불순물농도를 가지는 제2전도형의 매입영역; 상기 매입영역의 소정개소를 노출시키기 위하여 상기 반도체층에 형성되는 개구; 상기 개구내에서는 상기 매입영역의 노출된 영역과 콘택되며 상기 개구를 포함하여 상기 개구주변부의 소정부분까지 연장되어 형성되며, 균일한 두께를 가지는 도전패드; 및 상기 도전패드의 연장부와 콘택되는 콜렉터 금속전극을 구비하는 것을 특징으로 한다.
본 발명의 제조방법은 동일 웨이퍼상에 CMOS트랜지스터와 바이폴라 트랜지스터를 구비한 BiCMOS반도체장치의 제조방법에 있어서, 제1전도형의 반도체기판의 표면에 제1전도형의 제1매입층과 제2전도형의 제2매입층을 형성하는 공정; 상기 제1 및 제2매입층상의 제2전도형의 제2웰의 표면에 에피텍셜층을 성장하는 공정; 상기 에피텍셜층에 제1전도형의 제1웰과 제2전도형의 제2웰을 형성하는 공정; 상기 제2전도형의 제2매입층상의 제2전도형의 제2웰의 표면근방에는 각각 PMOS트랜지스터 또는 바이폴라 트랜지스터를 형성하고, 상기 제1전도형의 제1매입층상의 제1전도형의 제1웰의 표면근방에는 NMOS트랜지스터를 형성하는 공정; 상기 트랜지스터를 형성한 후에 상기 바이폴라 트랜지스터가 형성된 제2웰에 제2매입층콘택을 위한 개구를 형성하는 공정; 상기 개구형성후 전면에 도전물질을 침적하고 침적된 도전물질을 패터닝하여 인터코넥션 및 도전패드를 동시에 구비한 것을 특징으로 한다.
도 1은 종래의 불순물 도프드된 매입층을 가진 깊은 불순물 콘택형 NPN바이폴라트랜지스터의 수직 단면도.
도 2는 종래의 불순물 도프드된 매입층을 가진 폴리실리콘 플러그 콘택형 NPN 바이폴라 트랜지스터의 수직 단면도.
도 3은 본 발명의 일실시예에 따른 불순물 도프드된 매입층을 가진 도전패드콘택형 바이폴라 트랜지스터의 수직 단면도.
도 4 내지 도 19는 도 4의 반도체 장치의 제조공정순서를 나타낸 도면들.
이하 도면을 참조하여 본 발명의 일 실시예를 보다 상세히 설명하고자 한다.
도 3은 본 발명에 의한 도전패드 콜렉터 콘택기술을 사용한 바이폴라 트랜지스터의 단면구조를 나타낸다. 도 3에서 10은 P형 반도체기판, 12는 N+매입층, 16은 N웰, 18은 P웰, 22는 P베이스 또는 내부베이스, 24는 P+베이스 또는 외부베이스, 26은 N+에미터, 52는 에미터 폴리실리콘, 54는 에미터금속 실리사이드, 30은 베이스전극, 32는 에미터전극, 34는 콜렉터 전극, 36은 개구, 44는 N++도프드된 폴리실리콘, 46은 금속실리사이드, 48은 연장부, 50은 도전패드이다. 제3에서 도시한 바와 같이 본 발명에서는 바이폴라 트랜지스터의 N+매입층(12)과 콜렉터전극(34)의 사이에 도전패드(50)로 콘택을 형성함으로써, 종래의 N+도프드된 폴리실리콘플러그 콘택기술에 비해 간단한 공정으로 콜랙터콘택저항을 감소시킬 수 있다. 특히 도전패드(50)를 N+도프드된 폴리실리콘(44)과 저저항금속실리사이드(46), 예컨데 W, Ti, Ta, Mo등의 고융점 금속실리사이드의 적층구조인 폴리사이드구조로 형성함으로써 보이드 등의 발생우려가 있는 플러그콘택기술에 비하여 더욱 저항을 감소시킬수 있다. 또한, 본 발명의 도전패드 콘택기술은 종래의 플러그콘택기술에서 사용하는 측방확산방지용 스페이서유전체막을 개구(36)의 내측벽에 형성하지 않아도 된다. 왜냐하면, 종래방식은 베이스를 형성하기 전에 미리 플러그를 형성하기 때문에 후속열처리공정에 의해 N+도프드된 폴리실리콘 플러그로부터 불순물이 측방으로 확산되어 베이스콜렉터간 간격이 좁아지는 것을 방지하기 위해 사전에 충분한 간격을 유지하던지 하였다. 그러나 본 발명에서는 베이스를 형성한 후에 도전패드(50)를 에미터용 폴리실리콘(52) 및 에미터용 금속실리사이드(54)와 함께 형성함으로써 후속열공정의 영향을 배제시킬수 있을 뿐만 아니라 공정의 단순화를 기할 수 있다. 상기 에미터용 폴리실리콘(52) 및 에미터용 금속실리사이드(54)는 SRAM반도체 장치의 제조에 있어서 소자간의 전기적 연결을 위한 인터코넥션(Interconnection)용 배선과 SRAM셀 형성을 위하여 사용되므로 다층 폴리실리콘막질을 사용하는 SRAM반도체장치의 제조공정에서는 따로이 추가되는 공정이 없이 도전패드를 형성할 수 있으므로 BiCMOS공정을 단순화 시킬 수 있게된다.
본 발명의 내용을 보다 구체적으로 살펴보기 위하여 도 4 내지 도 19에서 도시한 실시예를 참조하여 자세히 설명하고자 한다.
도 4를 참조하면, 저농도의 P형기판(100)상에 패드산화막(1a)과 질화막(1b)를 차례로 형성하고, 통상의 사진식각공정에 위해 패드산화막(1a)과 질화막(1b)의 적층구조를 패터닝해서 P매입영역을 오픈한 후에, 보론과 같은 P형불순물을 주입한다.
도 5를 참조하면, P형 불순물을 주입한 후에 열산화막공정을 진행하면, 질화막(1b)이 없는 P매입영역의 기판표면에만 두꺼운 산화막(3)이 형성됨과 동시에 상기 P형불순물이 확산되어 P형불순물층(102, 102a, 102b)가 형성된다. 이어서 질화막(3)을 제거하고 상기 산화막(3)을 매스크로 하여 아세닉과 같은 N형불순물을 고농도로 이온주입한다. 이어서 고온, 장시간의 열공정을 진행하고 산화막(3)을 전면 제거하면, 도 6에서 도시한 것과 같이 P형불순물층(102, 102a, 102b) 및 N+형불순물층(104, 104a, 104b)이 형성된다.
도 7을 참조하면, 상기 불순물층들이 형성된 기판표면에 1.5??m정도의 에피택셜층(5)(이하 에피층이라 칭함)을 성장시킨다. 기판(100)과 에피층(5)의 사이에 있는 P형불순물층(102, 102a, 102b)과 N+형불순물층(104, 104a, 104b)은 각각 P형매입층, N+매입층이 된다.
도 8은 통상의 LOCOS공정을 사용하여, N형불순물층(106, 106a, 106b) 및 P형불순물층(108, 108a, 108b)을 형성한 것을 도시하고 있다. 상기 N형불순물층(106, 106a, 106b)은 상기 N+매몰층(104, 104a, 104b)상에 형성되고 상기 P형불순물층(108, 108a, 108b)은 상기 P형매몰층(102, 102a, 102b)상에 형성되며, 상기 N형불순물층은 N웰로서 PMOS트랜지스터(106a영역)와 바이폴라트랜지스터(106영역)가 형성될 영역이고 상기 P형불순물층은 P웰로서 NMOS트랜지스터(108a영역)와 에스램 기억소자(108b)가 형성될 영역이다.
도 9는 N웰(106, 106a, 106b)과 P웰(108, 108a, 108b)이 형성된 상기 에피층의 일부 영역에 소자간의 전기적 절연을 위한 필드산화막(110)을 형성하고 MOS트랜지스터의 게이트산화막(112)를 형성한 것을 도시한 것이다.
도 10을 참조하면, 상기 결과물에 폴리실리콘(114, 118, 122)을 전면 도포하고 다시 그위에 금속실리사이드(116, 120, 124)를 전면에 도포한다. 다음으로 통상의 사진삭각공정을 사용하여 상기 폴리실리콘(114, 118, 122)과 금속실리사이드(116, 120, 124)를 특정한 모양으로 패터닝한다. 이때 일부 폴리실리콘과 금속실리사이드(114, 116)(이하 '폴리사이드'로 칭함)는 게이트산화막(112)과 함께 MOS트랜지스터의 MOS구조를 위한 게이트로서 사용되고, 다른 일부의 폴리사이드(122, 124)는 소자간의 전기적 연결을 위한 도전층으로 사용되고, 또 다른 일부의 폴리사이드(118, 120)는 바이폴라트랜지스터의 활성영역을 보호하기 위한 보호막으로서 사용된다.
도 11을 참조하면, 상기 결과물의 전면에 사진공정을 사용함이 없이 인(Phosphorus)이온을 예컨대, 도즈량 3.0E13#/cm2과 이온주입에너지 40KeV로 이온주입하여 N형 LDD를 형성한다. 이때 상기 바이폴라 트랜지스터의 보호막(118, 120)은 상기 Phosphorus이온이 바이폴라 트랜지스터의 활성영역에 주입되는 것을 방지하는 매스크 역할을 한다. 이후 통상의 사진식각공정을 사용하여 PMOS트랜지스터의 활성영역을 제외한 모든 영역이 포토레지스터막으로 도포되게 한 후 BF2이온을 예컨대, 도즈량 4.4E13#/cm2과 이온주입에너지 40KeV로 이온주입하여 P형 LDD(126)을 형성한다. 이때 상기 N형 LDD(128)를 형성하기 위한 Phosphorus이온의 도즈량보다 P형 LDD(126)를 형성하기 위한 BF2이온의 도즈량이 많기 때문에 NMOS트랜지스터에는 N형 LDD(128)가 형성되고 PMOS트랜지스터에는 P형 LDD(126)가 형성된다.
도 12를 참조하면, 산화막을 약 3000Å의 두께로 도포한 후 이방성 건식식각공정을 진행하면, 상기의 폴리사이드막(114, 116, 118, 120, 122, 124)의 측벽에 스페이서가 형성되며, 이는 MOS트랜지스터의 LDD구조를 형성하기 위한 것이다. 이때 상기 바이폴라 트랜지스터의 폴리사이드보호막(118, 120)은 상기 이방성 건식식각공정의 진행시 바이폴라트랜지스터의 활성영역이 손상받는 것을 방지한다.
도 13을 참조하면, 상기 도 12의 폴리사이드보호막(118, 120)과 바이폴라트랜지스터의 콜렉터전원접속을 위한 제1차 접속창(132a)이 충분히 드러나도록 통상의 사진식각공정을 사용하여 포토레지스터막(7)을 형성한 후 건식식각공정을 진행하면 상기 폴리사이드막(118, 120)이 제거됨과 동시에 제1차 콜렉터전원접속창(132a)영역의 단결정실리콘도 함께 식각되며, 이것이 본 발명의 핵심공정중의 하나이다.
도 14를 참조하면, 상기 식각공정을 진행한 직후 포토레지스터막(7)을 제거하지 않은체로 보론이온을 예컨대, 도즈량 2. 0E13#/cm2과 이온주입 에너지 50KeV로 주입하여 P형 내부베이스를 위한 P형 불순물층(134)을 형성한다. 이때 상기 P형 불순물층(134)은 바이폴라트랜지스터의 제1차 콜렉터전원접속창(132a)영역에 형성되어도 무방하다. 왜냐하면 후속공정이 진행됨에 따라 상기 제1차 콜렉터전원접속창(132a)영역에 있는 P형 불순물층이 제거됨은 물론 고농도의 N형 불순물 주입에 의해 충분히 상쇄되기 때문이다.
도 15를 참조하면, 상기의 결과물에서 포토레지스트막(7)을 제거한후 NMOS트랜지스터 영역이 노출되도록 통상의 사진공정을 사용하여 포토레지스터막을 결과물상에 형성한 후 아세닉이온을 예컨대, 도즈량 5.0E15#15/cm2과 이온주입에너지 40KeV로 이온주입하여 NMOS트랜지스터의 소오스 및 드레인(136)과 에스램기억소자용 NMOS트랜지스터의 소오스 및 드레인(138)을 형성한다. 다시 포토레지스트막을 제거한 후 바이폴라트랜지스터의 제1차 콜렉터전원접속창(132a)영역이 노출되도록 통상의 사진공정을 사용하여 포토레지스터막을 형성한 후 Phosphorus이온을 예컨대, 도즈량 5.0E15#/cm2과 이온주입에너지 80KeV로 주입하여 깊은 N+형 불순물층(140a)을 형성한다. 이 깊은 N+형 불순물층(140a)는 N+매몰층(104b)와 수직방향으로 인접하게되고 바이폴라트랜지스터의 콜렉터저항을 줄이는데 영향을 준다. 또한 상기 깊은 N+형 불순물층(140a)은 ESD(Electro Static Discharge)방지용 NMOS트랜지스터에도 형성된다(도시되지 않음). 다시 포토레지스트막을 제거한 후 PMOS트랜지스터영역과 바이폴라트랜지스터의 베이스영역중의 일부(144)가 노출되도록 통상의 사진 공정을 사용하여 포토레지스터막을 형성한 후 BF2이온을 예컨대, 도즈량 5.0E15#/cm2과 이온주입에너지 30KeV로 이온주입하여 PMOS트랜지스터의 소오스 및 드레인 영역과 바이폴라트랜지스터의 외부베이스영역(144)을 형성한다.
도 16을 참조하면, 충간 절연을 위하여 결과물 전면에 산화막(146)을 약 1000Å정도의 두께로 도포한 후 통상의 사진식각공정을 사용하여 바이폴라트랜지스터의 제1차 콜렉터전원 접속창(132b)영역과 저항형 에스램기억소자용 폴리로드저항과 접속창(148a)영역이 노출되도록 포토레지스터막을 형성한 상기 노출된 영역의 산화막을 제거한다. 이때 접속창(148a)는 소자간의 전기적 연결을 위한 도전층으로 사용된 폴리사이드(122, 124)와 에스램기억소자용 NMOS트랜지스터의 드레인영역을 동시에 노출시키며, 바이폴라 트랜지스터의 제1차 콜렉터전원접속창(132b)영역의 산화막(146)을 제거하여 단결정실리콘이 드러나게 한다.
도 17을 참조하면, 다결정실리콘(150)을 약 500Å정도의 얇은 두께로 도포하고 상기 다결정실리콘(150)을 소정의 모양으로 형상화하기 위하여 통상의 사진공정을 사용하여 특정한 형상의 모양으로 포토레지스터막을 형성한 다음 건식식각공정을 진행하면 상기 다결정실리콘과 제1차 콜렉터전원접2속창(제16도 132b)영역의 단결정실리콘도 동시에 식각되어 도 17에서 보는 바와같은 제1차 콜렉터전원접속창(132c)이 형성되며 이것 또한 본 발명의 핵심공정중의 하나이다. 상기 다결정실리콘(150)은 폴리저항형 에스램기억소자의 로드저항, 전원공급배선, 그리고 회로에서 사용되는 저항으로 사용되는 것으로서, 접속창(148b), 전원공급배선, 저항이 될 영역이 노출되도록 포토레지스터막을 형성하고 Phosphorus이온을 예컨대, 도즈량 4.0E15#/cm2과 이온주입에너지 30KeV로 주입하여 접속창(148b)의 접속을 가능하게 하고 전원공급배선, 저항을 형성한다. 한편 이온주입이되지 않은 영역의 다결정폴리실리콘(150)은 에스램기억소자의 로드저항이 된다.
도 18은 저항형 SRAM기억소자의 전기적접지전원 단자와 접지배선, 바이폴라트랜지스터의 에미터와 콜렉터의 전원접속을 위한 도전패드를 형성하는 공정을 도시한 것으로서 층간절연을 위한 산화막(146b)을 약 2000Å의 두께로 도포한 후 바이폴라트랜지스터의 에미터가 형성될 영역(152a), 바이폴라트랜지스터의 제1차 콜렉터전원접속창(132d)영역, 그리고 에스램기억소자의 접지전원영역(154a)이 노출되도록 포토레지스터막을 형성하고 노출된 영역의 산화막(146, 146a, 146b)을 제거한 후 결과물의 전면에 다결정실리콘(156, 160, 164)을 1000Å의 두께로 도포하고 전면에 As이온을 예컨대, 도즈량 7.0E15#/cm2과 이온주입에너지 100KeV로 주입하고 결과물 전면에 금속실리사이드 예컨대, 텅스텔실리사이드(158, 162, 166)를 1500Å의 두께로 도포하고, 통상의 사진식각공정을 사용하여 상기 적층구조의 폴리실리콘(156, 160, 164) 및 금속실리사이드(158, 162, 166)을 소정의 모양으로 형상화한다.
상기 다결정실리콘(156, 160, 164)에 이온주입된 As은 후속공정에서 열공정이 진행되면서 실리콘으로 확산되어 바이폴라트랜지스터의 이미터를 형성하고, 제17도의 깊은 N+형 불순물층(140c)의 농도를 더 높게하여 바이폴라트랜지스터의 콜렉터저항을 줄이는데 도움을 준다. 따라서 일부 폴리실리콘과 금속실리사드(156, 158)(이하 '폴리사이드'로 칭함)는 바아폴라트랜지스터의 폴리에미터 구조를 형성하고 다른 일부의 폴리사이드(160, 162)는 바이폴라트랜지스터의 콜렉터전원전극을 위한 도전패드로 사용되고, 또 다른 일부의 폴리사이드(164, 166)는 저항형 SRAM기억소자의 전기적 접지전원 단자와 접지배선으로 사용된다.
도 19는 MOS트랜지스터 및 바이폴라트랜지스터의 각 전극들을 형성하는 공정을 도시한 것으로서, 상기 결과물에 HTO(Hot Temperature Oxide)를 적층하고 다시 BPSG(Boro-Phosphorus Silicate Glass)를 적층한 후 평탄화공정을 진행한 다음 각 전극들이 형성될 영역(172, 174, 176, 178, 180, 181)상의 상기 HTO 및 BPSG막을 통상의 사진식각공정을 사용하여 제거함으로써 접속창을 형성하고, 상기 BPSG전면에 상기 창을 완전히 채우도록 도전물질(182, 184, 186, 188, 190, 192)을 증착한 후 패터닝하여 상기 각 전극들을 완성한다.
본 발명은 상술한 실시예에 국한되는 것이 아니라 후술되는 청구범위에 기재된 본 발명의 기술적 사상 및 범주내에서 당업자에 의해 용이하게 변형이 가능하다.
이상과 같이 본 발명에서는 바이폴라 트랜지스터의 N+매입층(104b)의 콜렉터콘택을 깊은 N+도핑층구조나 폴리실콘 플러그구조를 사용하지 않고서도 콘택 패드구조를 사용함으로써 콜렉터저항을 감소시킬수 있으며 공정을 단순화 시킬 수 있는 효과가 있다.
Claims (6)
- 제1전도형의 반도체 기판상에 형성되는 소정 전도형의 반도체층; 상기 반도체층의 표면의 소정 개소에 형성되며, 상기 표면으로부터 수직하방으로 불순물농도가 작아지는 제2전도형의 웰영역; 상기 웰영역과 상기 반도체기판사이에 인접하여 형성되며, 상기 웰영역의 인접부보다 높은 불순물농도를 가지는 제2전도형의 매입영역; 상기 매입영역의 소정개소를 노출시키기 위하여 상기 반도체층에 형성되는 개구; 콘택저항의 감소 및 공정단계의 간소화를 위하여 상기 개구내에서는 상기 매입영역의 노출된 영역과 콘택되며 상기 개구를 포함하여 상기 개구주변부의 소정부분까지 연장형성되며, 대체로 균일한 두께를 가지는 도전패드; 및 상기 도전패드의 연장부와 콘택되는 콜렉터 금속전극을 구비하는 것을 특징으로 하는 불순물 도프드된 매입영역을 가지는 반도체장치.
- 제1항에 있어서, 상기 매입영역은 바이폴라 트랜지스터의 고농도 콜렉터인 것을 특징으로 하는 불순물 도프드된 매입영역을 가지는 반도체장치.
- 제1항에 있어서, 상기 도전패드는 불순물 도프드된 다결정실리콘, 불순물도프드된 비정질실리콘 또는 이들의 적층구조중의 어느 하나인 것을 특징으로 하는 불순물 도프드된 매입영역을 가지는 반도체장치.
- 제1항에 있어서, 상기 도전패드는 불순물 도프드된 다결정실리콘과 금속실리사이드의 적층구조로 된 것을 특징으로 하는 불순물 도프드된 매입영역을 가지는 반도체장치.
- 동일웨이퍼상에 CMOS트랜지스터와 바이폴라 트랜지스터를 구비한 BiCMOS반도체장치의 제조방법에 있어서: 제1전도형의 반도체기판의 표면에 제1전도형의 제1매입층과 제2전도형의 제2매입층을 형성하는 공정; 상기 제1 및 제2매입층이 형성된 반도체기판의 표면에 에피텍셜층을 성장시키는 공정; 상기 에피텍셜층에 제1전도형의 제1웰과 제2전도형의 제2웰을 형성하는 공정; 상기 제1전도형의 제1웰의 표면 및 제2전도형의 제2웰의 표면근방에 제1도전물질을 침적하고 침적된 제1도전물질을 패터닝함으로써, 제1전도형의 제1매입층상의 제1도전형의 제1웰의 표면근방에는 각각 NMOS트랜지스터 또는 부하저항형 SRAM기억소자용 NMOS트랜지스터를 형성하고 제2도전형의 제2매입층상의 제2도전형의 제2웰의 표면근방에는 PMOS트랜지스터의 게이트와 NPN 바이폴라 트랜지스터의 베이스가 형성될 영역에 보호막을 형성하는 공정; 상기 바이폴라 트랜지스터가 형성될 영역전체가 노출되도록 식각방지 및 이온주입방지를 위한 감광막을 형성하고, 상기 보호막을 제거함과 동시에 제2매입층 콘택을 위한 개구를 함께 형성하고, 상기 NPN_바이폴라 트랜지스터의 베이스형성을 위한 이온주입을 하고 상기 감광막을 제거하는 공정; 상기 개구형성후 전면에 다결정실리콘을 침적하고 침적된 다결정실리콘을 패터닝하여 부하저항형 SRAM기억소자의 부하저항, 부하저항형 SRAM기억소자의 전원공급배선, 및 저항을 형성함과 동시에 상기 개구영역의 실리콘을 함께 식각하여 상기 개구를 더욱 깊게하는 공정; 상기 개구를 형성한후 전면에 제2도전물질을 침적하고 침적된 제2도전물질을 패터닝해서 상기 부하저항형 SRAM기억소자의 접지전원공급배선, 인터코넥션 및 상기 제2매입층콘택을 위한 도전패드를 동시에 형성하는 공정을 구비하는 것을 특징으로 하는 제조방법.
- 제5항에 있어서, 상기 제1 및 제2도전물질은 불순물도프된 폴리실리콘 및 금속실리사이드로된 폴리사이드인 것을 특징으로 하는 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960032645A KR100224757B1 (ko) | 1996-08-05 | 1996-08-05 | 반도체 장치 및 그 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960032645A KR100224757B1 (ko) | 1996-08-05 | 1996-08-05 | 반도체 장치 및 그 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19980013925A KR19980013925A (ko) | 1998-05-15 |
| KR100224757B1 true KR100224757B1 (ko) | 1999-10-15 |
Family
ID=19468849
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019960032645A KR100224757B1 (ko) | 1996-08-05 | 1996-08-05 | 반도체 장치 및 그 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100224757B1 (ko) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102232585B1 (ko) | 2020-07-30 | 2021-03-26 | (주)세양메카트로닉스 | 공기압축기용 수분필터장치 |
| KR102232584B1 (ko) | 2020-07-30 | 2021-03-26 | (주)세양메카트로닉스 | 공기압축기용 수분필터장치 |
-
1996
- 1996-08-05 KR KR1019960032645A patent/KR100224757B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR19980013925A (ko) | 1998-05-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6022781A (en) | Method for fabricating a MOSFET with raised STI isolation self-aligned to the gate stack | |
| US4819052A (en) | Merged bipolar/CMOS technology using electrically active trench | |
| US5538913A (en) | Process for fabricating MOS transistors having full-overlap lightly-doped drain structure | |
| US6448618B1 (en) | Semiconductor device and method for manufacturing the same | |
| US6388296B1 (en) | CMOS self-aligned strapped interconnection | |
| US6303414B1 (en) | Method of forming PID protection diode for SOI wafer | |
| US20020068395A1 (en) | Double LDD devices for improved DRAM refresh | |
| JP2001148472A (ja) | 半導体装置及びその製造方法 | |
| US5753957A (en) | Semiconductor device and method of manufacturing the same | |
| US5607881A (en) | Method of reducing buried contact resistance in SRAM | |
| US5554554A (en) | Process for fabricating two loads having different resistance levels in a common layer of polysilicon | |
| JP3307489B2 (ja) | 半導体装置およびその製造方法 | |
| KR100196483B1 (ko) | 고 성능 bicmos 회로를 제조하는 방법 | |
| US5278084A (en) | Method of manufacturing a semiconductor device | |
| KR0161474B1 (ko) | 셀 플러그 이온주입을 이용한 반도체 메모리장치의 제조방법 | |
| KR100224757B1 (ko) | 반도체 장치 및 그 제조방법 | |
| KR100341182B1 (ko) | 반도체소자의 모스 트랜지스터 형성방법 | |
| US20030062589A1 (en) | Method for manufacturing and structure of semiconductor device with shallow trench collector contact region | |
| KR100200080B1 (ko) | 반도체 장치 및 그 제조방법 | |
| KR100260688B1 (ko) | 융기된 분리 구조체를 구비하는 모스 전계 효과 트랜지스터 및그 형성방법 | |
| JP3190370B2 (ja) | 密接して離隔したコンタクトを有するＢｉＣＭＯＳ装置及びその製造方法 | |
| JPH10189771A (ja) | 半導体装置及びその製造方法 | |
| US6225180B1 (en) | Semiconductor device and method of manufacturing the same | |
| KR100546124B1 (ko) | 반도체소자의 트랜지스터 형성방법 | |
| KR960003863B1 (ko) | 불순물이 도프된 매입영역을 가진 반도체장치 및 그 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20070612 Year of fee payment: 9 |
|
| LAPS | Lapse due to unpaid annual fee |