KR960003863B1 - 불순물이 도프된 매입영역을 가진 반도체장치 및 그 제조방법 - Google Patents

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Description

불순물이 도프된 매입영역을 가진 반도체장치 및 그 제조방법

제 1 도는 종래의 불순물이 도프된 매입영역을 가진 깊은 불순물콘택형 바이폴라트랜지스터의 단면도.

제 2 도는 종래의 불순물이 도프된 매입영역을 가진 폴리실리콘 플러그콘택형 바이폴라트랜지스터의 단면도.

제 3 도는 본 발명에 의한 불순물이 도프된 매입영역을 가진 도전패드콘택형 바이폴라트랜지스터의 단면도.

제 4 도는 본 발명에 의한 바람직한 일실시예에 BiCMOS 반도체장치의 단면도.

제 5 도 내지 제 16 도는 제 4 도의 반도체장치의 제조공정순서를 나타낸 도면들.

제 17 도는 본 발명에 의한 다른 실시예의 BiCMOS SRAM 반도체장치의 단면도.

본 발명은 반도체장치 및 그 제조방법에 관한 것으로서, 특히 바이폴라트랜지스터 및 그 제조 방법에 관한 것이다.

최근, 고집적 및 저소비전력의 장점을 가진 CMOS 기술과 고속동작의 장점을 가진 바이폴라기술을 합친 BiCMOS 기술이 활발하게 연구되고 있다. BiCMOS 기술은 CMOS 기술을 기초로 하여 최소의 추가공정으로 최고의 고성능 바이폴라기술을 동시에 구현하는 것을 어떻게 달성하느냐가 주문제점으로 제기되고 있다.

한편, 고용량성부하를 구동하는 BiCMOS 게이트회로에 있어서는 바이폴라트랜지스터의 콜렉터저항이 게이트지연에 크게 영향을 미친다. 따라서 고성능 BiCMOS 회로를 구현하기 위해서는 콜렉터저항을 최소화시키지 않으면 안된다. 콜렉터저항을 감소시키기 위해 종래에는 제 1 도에 도시한 바와 같이 깊은 N⁺콜렉터콘택기술이 제시되었다. 그러나 깊은 N⁺콜렉터콘택기술은 깊은 N⁺영역형성시 불순물의 측방향 확산으로 인한 콜렉터베이스 항복전압의 열하를 방지하기 위해 비교적 큰 콜렉터베이스 간격을 유지하지 않으면 안된다.

이와 같은 간격유지는 바이폴라트랜지스터의 설계치수의 축소를 제한하기 때문에 고집적화를 방해한다.

이와 같은 문제를 해결하기 위하여 종래에는 제 2 도에 도시한 깊은 N⁺폴리실리콘 플러그콘택기술이 제시되었다(Diegest of Technical Papers, 1988 International Electron Devices Meeting, pp.756-759, December 1988, and IEDM 90, pp.493-496). 이와 같은 깊은 N⁺폴리실리콘 플러그콘택기술은 측벽유전체막에 의해 N⁺불순물의 측방향확산을 억제하고 트랜지스터의 설계치수를 감소시킬 수 있는 이점이 있다. 그러나 깊은 N⁺폴리실리콘 플러그콘택기술은 콜렉터트렌치 에칭공정, 측방 확산방지용 측벽스페이서 형성공정, 폴리실리콘트렌치 매몰공정이 CMOS 공정과 관계없이 다만 바이폴라트랜지스터의 콜렉터콘택을 위해 추가되므로 공정이 복잡해지는 문제점이 있다. 또한, 폴리실리콘으로 트렌치를 매몰할 때 보이드가 생성될 우려가 있었다. 이러한 보이드생성은 콜렉터저항을 증가시킨다.

본 발명의 목적은 이와 같은 종래 기술의 문제점을 해결하기 위하여 콜렉터저항을 감소시킬 수 있으며 고성능의 바이폴라트랜지스터를 제공할 수 있는 반도체장치 및 그 제조방법을 제공하는데 있다.

본 발명의 다른 목적은 고성능의 BiCMOS SRAM 반도체장치 및 그 제조방법을 제공하는데 있다.

상기 목적을 달성하기 위하여 본 발명의 반도체장치는 제 1 전도형의 반도체기판상에 형성되는 제 2 도전형의 불순물 매입영역, 상기 매입영역상에 형성되되 상기 매입영역 불순물의 농도보다 낮은 농도를 가지는 제 2 도전형의 웰영역, 상기 웰영역 상부의 소정부분에 형성되며 상기 불순물 매입영역의 소정부분을 노출시키는 개구부를 구비하는 필드산화막, 상기 개구부의 내면을 포함하여 상기 개구부의 주변부까지 연장되어 형성된 도전패드 ; 및 상기 도전패드의 연장부와 콘택되는 금속전극을 구비하는 것을 특징으로 한다.

본 발명의 제조방법은 동일웨이퍼상에 COMS 트랜지스터와 바이폴라트랜지스터를 구비한 BiCMOS 반도체장치의 제조방법에 있어서, 제 1 전도형의 반도체기판의 표면에 제 1 전도형의 제 1 매입영역과 제 2 전도형의 제 2 매입영역을 형성하는 공정 ; 상기 제 1 및 제 2 매입영역이 형성된 반도체기판의 표면에 에피텍셜층을 성장하는 공정 ; 상기 에피텍셜층에 제 1 전도형의 제 1 웰과 제 2 전도형의 제 2 웰을 형성하는 공정 ; 상기 제 2 전도형의 제 2 매입영역상의 제 2 전도형의 제 2 웰의 표면근방에는 각각 PMOS 트랜지스터 또는 바이폴라트랜지스터를 형성하고, 상기 제 1 전도형의 제 1 매입영역상의 제 1 전도형의 제 1 웰의 표면근방에는 NMOS 트랜지스터를 형성하는 공정 ; 상기 트랜지스터를 형성한 후에 상기 바이폴라트랜지스터가 형성된 제 2 웰에 제 2 매입영역콘택을 위핸 개구부를 형성하는 공정 ; 상기 개구부형성후 전면에 도전물질을 침적하고 침적된 도전물질을 패터닝해서 인터코넥션을 위한 도전층 및 상기 개구부의 내면을 포함하고 상기 개구부의 주변부까지 연장된 도전패드를 동시에 형성하는 공정을 구비한 것을 특징으로 한다.

이하 도면을 참조하여 본 발명을 보다 상세히 설명하고자 한다.

제 2 도는 본 발명에 의한 도전패드 콜렉터콘택기술을 사용한 바이폴라트랜지스터의 단면구조를 나타낸다.

제 3 도에서는 10은 p형 반도체기판, 12는 N⁺매입영역, 14는 P 매입영역, 16은 N웰, 18은 P웰, 22는 P 베이스 또는 내부베이스, 24는 P⁺베이스 또는 외부베이스, 26은 N⁺에미터, 28은 에미터폴리실리콘, 30은 베이스전극, 32는 에미터전극, 34는 콜렉터전극, 36은 개구부, 44는 N^{+ +}도프된 폴리실리콘, 46은 금속실리사이드, 48은 연장부, 50은 도전패드이다. 제 3 도에 도시한 바와 같이 본 발명에서는 바이폴라트랜지스터의 N⁺매입영역(12)과 콜렉터전극(34)의 사이에 도전패드(50)로 콘택을 형성함으로써, 종래의 N⁺도프된 폴리실리콘 플러그콘택기술에 비해 설계치수의 증가없이 콜렉터콘택저항을 더욱 감소시킬 수 있다. 특히 도전패드(50)를 N⁺도프된 폴리실리콘(44)과 저저항금속실리사이드(46), 예컨대, W, Ti, Ta, Mo 등의 고융점 금속실리사이드의 적층구조인 폴리사이드구조로 형성함으로써 보이드 등의 발생우려가 있는 플러그콘택기술에 비해 더욱 저항을 감소시킬 수 있다. 또한, 본 발명의 도전패드콘택기술은 종래의 플러그콘택기술에서 사용하는 측방확산방지용 스페이서유전체막을 개구부(36)의 내측벽에 형성하지 않아도 된다. 왜냐하면, 종래방식은 베이스를 형성하기 전에 미리 플러그콘택을 형성하기 때문에 후속 열처리공정에 의해 N⁺도프된 폴리실리콘은 플러그로부터 불순물이 측방으로 확산되어 베이스콜렉터간 간격이 좁아지는 것을 방지하기 위해 사전에 충분한 간격을 유지하던지 아니면 개구내부에 스페이서 유전체막을 형성하던지 하였다. 그러나 본 발명에서는 베이스 및 에미터를 형성한 후에 인터코넥션(interconnection) 공정 또는 PMOS TFT 트랜지스터 형성 공정시 도전패드를 함께 형성함으로써 후속공정의 영향을 비교적 많이 배제시킬 수 있으므로 측방향확산의 고려를 용이하게 하며, BiCMOS 공정을 단순화시킬 수 있다.

본 발명의 실시예를 통해서 보다 구체적으로 살펴 보면 다음과 같다.

[제 1 실시예]

제 4 도는 BiCMOS 반도체장치에 있어서 인터코넥션공정시 바이폴라트랜지스터의 콜렉터콘택을 위한 도전패드를 동시에 형성하는 제 1 실시예를 나타내는 단면도이다.

제 1 실시예의 제조공정을 제 5 도 내지 제 16 도를 참조하여 설명한다.

제 5 도를 참조하면, 저농도(~10Ω㎝)의 P형 기판(100)상에 패드산화막(5a)과 질화막(5b)을 차례로 형성하고, 통상의 사진식각공정에 의해 패드산화막(5a)과 질화막(5b)의 적층구조를 패터닝해서 N⁺매입영역을 오픈한 후에, 안티몬과 같은 N형 불순물을 주입한다.

제 6 도를 참조하면, N형 불순물 주입후에 열처리하면 N형 불순물이 표면으로부터 측하방으로 확산되어 N⁺불순물영역(6b)이 형성되며 N⁺매입영역의 기판표면에는 두꺼운 산화막(6a)이 성장된다. 이어서 질화막(5b)을 제거하고 P형 불순물을 주입한다. P형 불순물은 두꺼운 산화막(6a)의 블로킹마스크작용으로 N⁺불순물영역(6b)에 셀프얼라인 되게 반도체기판(100)의 표면에 주입된다.

제 7 도를 참조하면, 기판표면에 있는 산화막(5a, 6a)을 제거하고, 표면결함제거공정을 수행한 다음에, 1∼1.5㎛ 두께의 N형 에피택셜층(7a)(이하 에피층이라 칭함)를 성장시킨다. 기판(100)과 에피층(7a)사이에는 N⁺매입영역(102)과 P매입영역(104)이 형성된다.

제 8 도를 참조하면, 에피층(7a)의 표면에 패드산화막(8a)과 질화막(8b)을 차례로 적층하고, 통상의 사진식각공정에 의해 적층구조를 패터닝해서 N웰영역을 오픈한 후에 인(Phosphrus)과 같은 N형 불순물을 주입한다.

제 9 도를 참조하면, 상기 제 6 도 설명과 유사한 방법으로 P웰영역에 붕소(Boron)와 같은 P형 불순물을 N웰(106)에 셀프얼라인되게 주입한다.

제 10 도를 참조하면, 웰드라이브공정을 수행하여 N웰(106)과 P웰(108)을 형성하고, 에피층의 표면에 패드산화막(10a)과 질화막 (10b)을 차례로 적층하고 사진식각공정에 의해 적층구조를 패터닝해서 소자분리영역을 오픈한다. 이어서 오픈된 소자분리영역에 채널스톱용 P형 불순물을 주입한다.

제 11 도를 참조하면, 채널스톱용 P형 불순물 주입후 오픈된 영역을 열산화시켜 필드산화막(110)을 소자분리영역에 형성한다. 이어서 기판전면에 포토레지스트(11a)를 덮고 사진공정에 의해 베이스영역을 오픈한 후 베이스영역의 표면에만 두꺼운 베이스산화막(111)을 통상의 성장 또는 침적공정에 의해 형성한다. 이어서, 베이스영역에 P형 불순물을 주입해서 P 베이스(122)를 형성한다.

제 12 도를 참조하면, 포토레지스트(11a)를 제거하고 통상의 사진식각공정에 의해 베이스산화막(111)에 에미터윈도우(12a)을 형성한 후 폴리실리콘을 침적한다. 침적된 폴리실리콘에 인(Phosphorus)을 주입한 후에 통상의 사진식각공정에 의해 폴리실리콘을 패터닝해서 CMOS 게이트(152,154)와 폴리실리콘 에미터영역(128)을 형성한다. 이어서 P웰(108)의 NMOS 영역에는 인을 주입해서 저농도의 얕은 소스/드레인(12b,12c)을 형성한다.

제 13 도를 참조하면, 산화막을 전면에 침적한 후, 전면이방성 식각에 의해 게이트(152,154)와 에미터영역(128)의 측벽에 스페이서(150)를 형성한다. 이어서 사진공정을 통해 NMOS 영역에 As를 주입해서 고농도의 깊은 소스/드레인을 형성해서 NMOS의 LDD형 소스/드레인(112,114)을 형성한다. 이어서 사진공정을 통해 포토레지스트패턴(13a)을 형성하고 PMOS 영역과 외부베이스영역에 보론을 주입해서 PMOS 소스/드레인(116,118)과 P⁺베이스(124)를 각각 형성한다. 이어서 열처리공정에 의해 확산에미터(126), P⁺베이스(124) 및 CMOS 소스/드레인(112,114,116,118)을 동시에 형성한다.

제 14 도를 참조하면, 포토레지스트패턴(14a)을 형성한 후 이방성식각공정에 의해 노출된 필드산화막(110)과 N웰(106)을 식각해서 N⁺매입영역(102)의 표면이 노출되도록 개구부(136)를 형성한다. 개구부를 통해 노출된 N⁺매입영역(102)의 노출표면에 고농도의 N⁺⁺불순물을 주입한다.

제 15 도를 참조하면, 포토레지스트패턴(14a)을 제거한 후 도프된 폴리실리콘을 침적한다. 침적된 폴리실리콘을 통상의 사진식각공정에 의해 패터닝해서 인터코넥션폴리실리콘(145)과 도전패드폴리실리콘(144)을 동시에 형성한다. 이어서 통상의 텅스텐실리사이드공정에 의해 노출된 실리콘표면에 텅스텐실리사이드를 형성한다. 따라서, 폴리사이드로된 인터코넥션(149)과 도전패드(148)을 동시에 형성할 수 있다.

제 16 도를 참조하면, 전표면에 표면이 평탄하게 절연막(162)을 침적하고 절연막(162)에 콘택홀을 형성한 후 통상의 금속퇴적고정에 의해 A1과 같은 금속을 퇴적한 후 패터닝해서 소스/드레인전극(156,158,160), 베이스전극(130), 에미터전극(132), 콜렉터전극(134)을 형성한다. 콜렉터전극(134)은 도전패드(148)의 연장부(149)상에서 콘택된다.

상술한 바와 같이 본 발명의 일실시예에서는 바이폴라트랜지스터의 N⁺매몰층(102)의 콘택을 BiCMOS 공정중 인터코넥션공정시 동시에 추가공정없이 저저항 도전패트(148)을 형성함으로써 바이폴라트랜지스터의 콜렉터저항을 감소시킬 수 있다. 또한, 도전패드연장부(149)상에서 금속콘택이 이루어지므로 스텝커버리지가 개선되는 효과가 있다.

[제 2 실시예]

제 17 도는 본 발명에 의한 바람직한 다른 실시예의 반도체장치의 단면도를 나타낸다. 다른 실시예에서는 BiCMOS SARM 의 PMOS TFT 부하트랜지스터와 바이폴라트랜지스터의 도전패드를 동시에 형성한다. 제 17 도에서 좌측은 주변회로부의 바이폴라트랜지스터 구조를 나타내며, 우측은 셀어레이부의 셀구조를 나타낸다. 바이폴라트랜지스터구조는 도전패드(250)만 제외한 나머지부분은 제 3 도와 동일구성이다. 도전패드(250)는 폴리실리콘(244)과 금속실리사이드(246)로 구성된다. 셀어레이부의 AT는 억세스트렌지스터, DT는 구동트랜지스터, LT는 PMOS TFT 부하트랜지스터이다. 262는 워드라인과 접속되는 엑세스트랜지스터(AT)의 게이트이고, 264는 드라이브 트랜지스터(DT)의 게이트 및 인터코넥션으로, 262, 264는 주변회로부의 에미터영역(228)과 동일한 1차폴리실리콘으로 형성된다. 266은 접지라인폴리실리콘이고, 268, 270은 TFT 부하트랜지스터(LT)의 소스드레인으로써 박막의 비정질실리콘으로 형성된다. 272는 TFT 부하트랜지스터(LT)의 게이트로써 폴리사이드로 형성된다. 274는 전원라인전극이다.

본 발명은 다른 실시예는 N⁺매입영역(202)의 콘택공정없이 통상의 BiCMOS SRAM 제조공정에 따라 바이폴라트랜지스터와 MOS 트랜지스터 등의 벌크트랜지스터를 에피층의 표면근방내에 형성한 후에 PMOS TFT 부하트랜지스터(LT)의 게이트를 형성하기 전에 주변회로부의 바이폴라트랜지스터 N⁺매입영역(202)의 콜렉터콘택을 위한 개구부(236)을 형성한다. 개구부(236)를 형성한 후에 전면에 폴리실리콘을 침적하고 패터닝해서 패드폴리실리콘(244)가 TFT 게이트 폴리실리콘(272)를 형성한다. 이어서 측벽스페이서(273)를 형성한 후에 패드폴리실리콘(244)에는 As와 같은 N형 불순물을 도핑하고 TFT 게이트폴리실리콘(272)에는 BF₂와 같은 P형 불순물을 도핑한다. 도핑후에 폴리실리콘표면을 금속실리사이드화시켜서 금속실리사이드(246)을 형성한다. 이후에 표면이 평탄한 절연막을 침적하고 절연막에 콘택홀을 형성한 후에 통상의 금속공정에 의해 금속전극을 형성한다.

이상과 같이 본 발명에서는 바이폴라트랜지스터의 N⁺매입영역(202)의 콜렉터콘택을 깊은 N⁺도핑층구조나 폴리실리콘 플러그구조를 사용하지 않고 콘택패드구조를 사용함으로써 콜렉터저항을 감소시킬 수 있으며 공정을 단순화시킬 수 있다.

본 발명은 상술한 실시예에 국한하는 것이 아니라 후술되는 청구범위에 기재된 본 발명의 기술적 사상 및 범주내에서 당업자에 의해 용이하게 변형이 가능하다. 예컨대 TFT 상부게이트방식이 아니라 하부게이트방식일 경우에 하부게이트형성시 도전패드를 동시에 형성할 수 있으며, 셀어레이의 접지라인형성시에 동시에 형성할 수도 있다.

Claims (7)

1. 제 1 전도형의 반도체기판상에 형성되는 제 2 도전형의 불순물 매입영역, 상기 매입영역상에 형성되되 상기 매입영역의 불순물의 농도보다 낮은 온도를 가지는 제 2 도전형의 웰영역, 상기 웰영역 상부의 소정부분에 형성되며 상기 불순물 매입영역의 소정부분을 노출시키는 개구부를 구비하는 필드산화막, 상기 개구부의 내면을 포함하며 상기 개구부의 주변부까지 연장되어 형성된 도전패드, 및 상기 도전패드의 연장부와 콘택되는 금속전극을 구비하는 것을 특징으로 하는 불순물이 도프된 매입영역을 가진 반도체장치.
2. 제 1 항에 있어서, 상기 도전패드는 불순물이 도프된 다결정실리콘 및 불순물이 도프된 비정질실리콘중의 어느 하나로 구성된 단층구조이거나, 상기 불순물이 도프된 다결정실리콘과 비정질실리콘을 구성된 적측구조임을 특징으로 하는 불순물이 도프된 매입영역을 가진 반도체장치.
3. 제 1 항에 있어서, 상기 도전패드는 불순물이 도프된 다결정실리콘과 금속실리사이드로 구성된 적층구조로 된 것을 특징으로 하는 불순물이 도프된 매입영역을 가진 반도체장치.
4. 동일 웨이퍼상에 CMOS 트랜지스터와 바이폴라트랜지스터를 구비한 BiCMOS 반도체장치의 제조방법에 있어서, 제 1 전도형의 반도체기판의 표면에 제 1 전도형의 제 1 매입영역과 제 2 전도형의 제 2 매입영역을 형성하는 공정 ; 상기 제 1 및 제 2 매입영역이 형성된 반도체기판의 표면에 에피텍셜층을 성장하는 공정 ; 상기 에피텍셜층에 제 1 전도형의 제 1 웰과 제 2 전도형의 제 2 웰을 형성하는 공정 ; 상기 제 2 전도형의 제 2 매입영역상의 제 2 전도형의 제 2 웰의 표면근방에는 각각 PMOS 트랜지스터 또는 바이폴라트랜지스터를 형성하고, 상기 제 1 전도형의 제 1 매입영역상의 제 1 전도형의 제 1 웰의 표면근방에는 NMOS 트랜지스터를 형성하는 공정 ; 상기 트랜지스터를 형성한 후에 상기 바이폴라트랜지스터가 형성된 제 2 웰에 제 2 매입영역콘택을 위한 개구부를 형성하는 공정 ; 상기 개구부 형성후 전면에 도전물질을 침적하고 침적된 도전물질을 패터닝해서 인터코넥션을 위한 도전층 및 상기 개구부의 내면을 포함하고 상기 개구부의 주변부까지 연장된 도전패드를 동시에 형성하는 공정을 구비한 것을 특징으로 하는 BiCMOS 반도체장치의 제조방법.
5. 제 4 항에 있어서, 상기 도전물질은 불순물이 도프된 폴리실리콘 및 금속실리사이드로 구성된 폴리사이드인 것을 특징으로 하는 BiCMOS 반도체장치의 제조방법.
6. 동일웨이퍼상의 주변회로부는 BiCMOS 회로로 구성하고 셀어레이부는 PMOS-TFT로 부하트랜지스터를 구성하는 BiCMOS SRAM 반도체장치에 있어서, 제 1 전도형의 반도체기판상에 성장된 에피택셜층의 표면근방에 벌크트랜지스터를 형성하는 공정 ; 상기 셀어레이부의 다층폴리실리콘형성 공정중 적어도 어느 하나의 폴리실리콘형성 공정전에 주변회로부의 바이폴라트랜지스터의 매입영역콘택용 개구부를 형성하는 공정 ; 상기 개구부형성후 전면에 폴리실리콘을 침적하고 침적된 폴리실리콘을 패터닝해서 상기 개구부의 내면을 포함하고 상기 개구부의 주변부까지 연장된 도전패드 및 셀어레이부의 폴리실리콘패턴을 동시에 형성하는 공정 ; 및 상기 도전패드에는 매입영역과 동일한 형의 불순물을 도핑하는 공정을 구비하는 것을 특징으로 하는 BiCMOS SRAM 반도체장치의 제조방법.
7. 제 6 항에 있어서, 상기 도핑공정후 도전패드의 표면위에 금속실리사이드를 형성하여 폴리사이드화하는 공정을 더 구비하는 것을 특징으로 하는 BiCMOS SRAM 제조방법.