JPH05198804A

JPH05198804A - 半導体装置及びその製造方法

Info

Publication number: JPH05198804A
Application number: JP18087192A
Authority: JP
Inventors: Atsushi Hori; 敦堀; Mizuki Segawa; 瑞樹瀬川; Hiroshi Shimomura; 浩下村; Shuichi Kameyama; 周一亀山
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1991-07-25
Filing date: 1992-07-08
Publication date: 1993-08-06

Abstract

(57)【要約】【目的】ソース、ドレインの容量を増大させることな
く、高耐圧と高駆動力を両立し、反転電圧を容易に制御
できる半導体装置及びその製造方法を提供する。【構成】ゲート電極４の側壁に残置された絶縁膜５
ａ,５ｂを除去しセルフアラインでソース、ドレインの
端部にのみ注入することにより、Ｐ＋型半導体層１０
ａ，１０ｂはソース、ドレイン６ａ，６ｂのチャネル側
にのみ選択的に注入される。Ｐ＋型半導体層１０ａ，１
０ｂによりソース、ドレインのパンチスルーを抑え、反
転電圧を制御するのでＰ型基板１の濃度を低く設定で
き、ドレイン容量を増大させることなく素子の微細化を
計ることができる。また、チャネル領域の不純物濃度が
不均一になるのでトランジスタの駆動力が上がる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は超高密度の電界効果型半
導体装置及び微細化及び高速化に適した電界効果型半導
体装置の製造方法に関するものである。

【０００２】

【従来の技術】近年、高密度の半導体装置いわゆるＬＳ
Ｉにおいて、素子の微細化が進むにつれ、トランジスタ
の耐圧の低下や反転電圧のバラツキが問題になってい
る。

【０００３】以下図面を参照しながら、従来の電界効果
型（ＭＯＳ）トランジスタの製造方法の一例について説
明する。図１０は従来のＮチャンネル型ＭＯＳトランジ
スタの製造方法の１例を示すものである。

【０００４】図１０(a)に示すように、ｐ型半導体基板
１にホウ素イオンを注入しｐ＋型半導体領域１０を形成
した後、半導体基板表面を酸化し８−１２ｎｍのゲート
絶縁膜３を形成する。

【０００５】図１０(b)に示すように、全面に２００−
３００ｎｍのポリシリコン膜を堆積した後、通常のフォ
ト、エッチング工程を経てゲート電極４を形成する。次
に、ゲート電極をマスクとして用いるイオン注入により
リンイオンを注入しソース及びドレインとなるｎ−型の
半導体領域６ａ，６ｂを形成する。

【０００６】図１０(c)に示すように、全面にシリコン
酸化膜を堆積した後、異方性のドライエッチングにより
ゲート電極４の側壁にサイドウオール５ａ，５ｂを残置
させる。次に、ゲート電極４とその側壁サイドウオール
５ａ，５ｂをマスクとして用いるイオン注入によりヒ素
イオンを注入し、ソース及びドレインの一部となるｎ＋
型の半導体領域７ａ,７ｂを形成する。次にｎ＋型の半
導体領域７ａ,７ｂ中のヒ素イオンを活性化し結晶欠陥
を回復させるため９００℃、３０分の熱処理を導入す
る。

【０００７】図１０(d)に示すように通常の方法により
層間絶縁膜１１を堆積し、コンタクト部分をエッチング
し、金属電極１２ａ，１２ｂを形成する。

【０００８】以上のように構成されたＮチャンネル型Ｍ
ＯＳトランジスタについて、以下その動作について説明
する。ｐ＋型半導体領域１０はトランジスタのドレイン
空乏層が伸び耐圧が低下するパンチスルーを抑え、反転
電圧を制御するために導入される。ｎ−型半導体領域６
ａ，６ｂはドレイン近傍の電界を低下させホットキャリ
ア注入によるトランジスタの劣化を防止する。

【０００９】また、図１０においてＰ＋型半導体領域１
０を導入する代わりに、Ｐ型半導体基板１の濃度を高く
する、あるいは濃度の高いＰ型ウエルを使用してもほぼ
同様の結果が得られる。

【００１０】

【発明が解決しようとする課題】しかしながら上記のよ
うな構成では、トランジスタを微細化し、同時に高速化
を実現する際に、障壁となる課題がある。まず、従来の
ＭＯＳトランジスタではｐ＋型半導体領域１０を導入す
ることにより、反転電圧を制御しパンチスルー耐圧を増
大させているが、以下のような問題点を有する。

【００１１】１．ソース、ドレインの接合付近の基板濃
度（Ｐ＋）が高いので接合容量が大きく回路の高速化が
困難である。

【００１２】２．パンチスルーを抑えるためＰ＋型半導
体領域１０の濃度を上げると、反転電圧が上がり、駆動
力が低下する。つまり、耐圧と反転電圧、駆動力のすべ
てを満足することは困難である。

【００１３】３．Ｐ＋型半導体領域１０を導入すること
により、基板の電位によりトランジスタの特性が変動す
る、いわゆる基板バイアス効果が増大する。

【００１４】４. ｎ＋ソース、ドレイン形成後不純物の
活性化のため高温（９００℃以上）の熱処理を行うとｎ
ーＬＤＤ領域が拡散しトランジスタの実効チャネル長が
小さくなるので短チャンネル効果が大きくなる。

【００１５】本発明は上記問題点に鑑み、ソース、ドレ
インの容量を増大させることなく、高耐圧と高駆動力を
両立し、反転電圧を容易に制御できる半導体装置及びそ
の製造方法を提供するものである。

【００１６】

【課題を解決するための手段】上記問題点を解決するた
めに本発明の請求項１記載の半導体装置は、第１導電型
の半導体基板上に形成されたゲート絶縁膜と、前記ゲー
ト絶縁膜上に形成されたゲート電極と、前記半導体基板
に形成された第２導電型のソース、及びドレイン領域
と、前記ソース領域とドレイン領域の間の前記ゲート電
極直下に形成されたチャネル領域と、前記ソース、及び
ドレイン領域に隣接し、前記チャネル領域の一部に形成
された第１導電型のパンチスルーストッパ領域とを備え
たものである。

【００１７】また本発明の請求項２記載の半導体装置で
は、上述の第１導電型の半導体基板は高濃度半導体領域
と低濃度半導体領域からなり、前記低濃度半導体領域中
にソース、及びドレイン領域とチャネル領域とパンチス
ルーストッパ領域が形成されてなる。

【００１８】また本発明の請求項３記載の半導体装置の
製造方法は、第１導電型の半導体基板上にゲート絶縁膜
となる第１の絶縁膜を形成する工程と、前記第１の絶縁
膜上に配線形状のゲート電極となる第１の導電膜を形成
する工程と、前記第１の導電膜をマスクとして用いる第
１のイオン注入により第２導電型の不純物を前記半導体
基板中に注入し、ソース、及びドレインとなる第２導電
型の第１の半導体領域を形成する工程と、前記第１の導
電膜の側壁に第２の絶縁膜を選択的に残置させ、半導体
基板上の第１の絶縁膜を除去し半導体基板を露出させる
工程と、全面に金属を堆積する工程と、熱処理により金
属と半導体基板及び第１の導電膜を反応させ金属化合物
を形成し、前記第２の絶縁膜上の未反応の金属を選択的
に除去する工程と、前記第２の絶縁膜を選択的に除去す
る工程と、前記金属化合物と前記第１の導電膜をマスク
として用いる第２のイオン注入により第１導電型の不純
物を注入し、前記半導体基板中に第１導電型の第２の半
導体領域を形成する工程とを備え、この第２の半導体領
域により反転電圧を制御しパンチスルーを抑えることを
特徴とする。

【００１９】また本発明の請求項６記載の半導体装置の
製造方法は、第１導電型の半導体基板上にゲート絶縁膜
となる第１の絶縁膜を形成する工程と、前記第１の絶縁
膜上に配線形状のゲート電極となる第１の導電膜を形成
する工程と、前記第１の導電膜をマスクとして用いる第
１のイオン注入により第２導電型の不純物を前記半導体
基板中に注入し、ソース、及びドレインとなる第２導電
型の第１の半導体領域を形成する工程と、前記第１の導
電膜の側壁に第２の絶縁膜を選択的に残置させ、半導体
基板上の第１の絶縁膜を除去し半導体基板を露出させる
工程と、露出された半導体基板上に選択的に第２の導電
膜を形成する工程と、前記第２の絶縁膜を選択的に除去
する工程と、前記第１の導電膜と第２の導電膜をマスク
として用いる第２のイオン注入により第１導電型の不純
物を注入し、前記半導体基板中に第１導電型の第２の半
導体領域を形成する工程とを備え、この第２の半導体領
域により反転電圧を制御しパンチスルーを抑えることを
特徴とする。

【００２０】また本発明の請求項７記載の半導体装置の
製造方法は、第１導電型の半導体基板上にゲート絶縁膜
となる第１の絶縁膜を形成する工程と、前記第１の絶縁
膜上に配線形状のゲート電極となる第１の導電膜を形成
する工程と、前記第１の導電膜の側壁に第２の絶縁膜を
選択的に残置させる工程と、前記第１の導電膜及び第２
の絶縁膜をマスクとして用いる第１のイオン注入により
半導体基板中にソース及びドレインの一部となる第２導
電型の第１の半導体領域を形成する工程と、前記第１の
絶縁膜を除去し半導体基板を露出させる工程と、全面に
金属を堆積する工程と、熱処理により金属と半導体基板
及び第１の導電膜を反応させ金属化合物を形成し、前記
第２の絶縁膜上の未反応の金属を選択的に除去する工程
と、前記第２の絶縁膜を選択的に除去する工程と、前記
金属化合物と前記第１の導電膜をマスクとして用いる第
２のイオン注入により第１導電型の不純物を注入し、前
記半導体基板中に第１導電型の第２の半導体領域を形成
する工程と、前記金属化合物と前記第１の導電膜をマス
クとして用いる第３のイオン注入により第２導電型の不
純物を注入し、前記半導体基板中にソース及びドレイン
の一部となる第２導電型の第３の半導体領域を形成する
工程とを備え、前記第２の半導体領域により反転電圧を
制御しパンチスルーを抑え、第１の半導体領域が第３の
半導体領域より不純物濃度が高いことを特徴とする。

【００２１】また本発明の請求項８記載の半導体装置の
製造方法は、第１導電型の半導体基板上にゲート絶縁膜
となる第１の絶縁膜を形成する工程と、前記第１の絶縁
膜上に配線形状のゲート電極となる第１の導電膜を形成
する工程と、前記第１の導電膜をマスクとして用いる大
傾角イオン注入を用いた第１のイオン注入により前記半
導体基板中に第１導電型の不純物を注入し、第１導電型
の第１の半導体領域を形成する工程と、前記第１の導電
膜をマスクとして用いる第２のイオン注入により前記半
導体基板中に第２導電型の不純物を注入し、ソース、及
びドレインとなる第２導電型の第２の半導体領域を形成
する工程と、前記第１の導電膜の側壁に第２の絶縁膜を
選択的に残置させる工程と、前記第２の導電膜及び前記
第２の絶縁膜をマスクとして用いる第３のイオン注入に
より前記半導体基板中に第２導電型の不純物を注入し、
ソース、及びドレインの一部となる第２導電型の第３の
半導体領域を形成する工程とを備え、前記第１の半導体
領域が第２及び第３の半導体領域より浅く、かつ前記第
１の半導体領域が第２の半導体領域の側面に形成される
ことを特徴とする。

【００２２】

【作用】本発明の請求項１記載の構成では、パンチスル
ーストッパ領域をソース、及びドレイン領域に隣接し、
チャネル領域の一部に設けることによってチャネルの中
央部分の不純物濃度が薄くなり、トランジスタの駆動力
が向上する。またドレインの下部にはパンチスルースト
ッパ領域が形成されていないので、ソース、ドレインの
ジャンクション付近の不純物濃度が薄くなりドレイン容
量が低下し、回路の動作速度が向上する。

【００２３】また請求項２記載の構成では、第１導電型
の半導体基板は高濃度半導体領域と低濃度半導体領域か
らなり、前記低濃度半導体領域中にソース、及びドレイ
ン領域とチャネル領域とパンチスルーストッパ領域が形
成されているため、高濃度半導体領域で基板の抵抗を充
分下げられラッチアップなどの寄生効果が完全に抑えら
れ、またトランジスタの基板濃度（低濃度半導体領域の
濃度）は極めて小さくできるのでドレインジャンクショ
ンの寄生容量を大幅に減少させることができる。

【００２４】また請求項３,６,７記載の構成では、ゲー
ト電極となる第１の導電膜の側壁に残置された第２の絶
縁膜を除去しセルフアラインでソース、ドレインの端部
にのみ注入することにより、ＭＯＳトランジスタのパン
チスルーを抑制し、反転電圧を制御する半導体領域を形
成する。特性上の改善点としては、まず第１に上記の注
入をゲート電極をマスクとして行うので、チャネルの中
央部分の不純物濃度が薄くなり、トランジスタの駆動力
が向上する。第２に上記の注入をソース、ドレイン電極
をマスクとして行うためソース、ドレインのジャンクシ
ョン付近の不純物濃度が薄くなりドレイン容量が低下
し、回路の動作速度が向上する。第３に本発明の方法で
はＬＤＤｎー、ｐー層の注入をｎ＋、ｐ＋ソース、ド
レイン形成より後に行うことができるため、ｎ＋、ｐ＋
層活性化のための熱処理にｎー、ｐー層が影響されな
い。このため短チャンネル効果をさらに抑えることがで
きる。

【００２５】また請求項８記載の構成では、第１の導電
膜をマスクとして用いる大傾角イオン注入を用いた第１
のイオン注入により半導体基板中に第１導電型の不純物
を注入し、第１導電型の第１の半導体領域を形成する。
第１の導電膜をマスクとして用いる第２のイオン注入に
より半導体基板中に第２導電型の不純物を注入し、ソー
ス、及びドレインとなる第２導電型の第２の半導体領域
を形成する。その後第１の導電膜の側壁に第２の絶縁膜
を選択的に残置させ、第２の導電膜及び第２の絶縁膜を
マスクとして用いる第３のイオン注入により半導体基板
中に第２導電型の不純物を注入し、ソース、及びドレイ
ンの一部となる第２導電型の第３の半導体領域を形成す
る。その結果、第１の半導体領域が第２及び第３の半導
体領域より浅く、かつ第１の半導体領域が第２の半導体
領域の側面に形成された半導体装置を容易に製造でき
る。

【００２６】

【実施例】（実施例１）以下本発明による電界効果型半
導体装置の製造方法の第１の実施例について、図１を参
照しながら説明する。

【００２７】図１(a)に示すように、Ｐ型の単結晶シリ
コン半導体基板１上に、素子分離用の絶縁膜となる約４
００ナノ・メータのシリコン酸化膜２を形成し、ゲート
絶縁膜となる８−１２ナノ・メータのシリコン酸化膜３
を形成する。次に、２５０−３００ナノ・メータの多結
晶シリコンを堆積し、通常のフォト、エッチング工程に
よりゲート電極４を形成する。次に、このゲート電極４
をマスクとしてリンイオンを４０ＫｅＶで１−４Ｘ１０
¹³ｃｍ^-2注入し、ｎ−型のソース、ドレイン領域６ａ、
６ｂを形成する。次に、全面に２５０−１５０ナノ・メ
ータのシリコン窒化膜を堆積し、通常のエッチバックに
よりサイドウオールスペーサ５ａ，５ｂを形成すると共
に、シリコン基板上のシリコン酸化膜３を除去してシリ
コン基板を露出させる。次に、ゲート電極とそのサイド
ウオールスペーサをマスクとしてヒ素イオンを４０Ｋｅ
Ｖで４−６Ｘ１０¹⁴ｃｍ^-2注入しｎ＋型のソース、ドレ
イン領域７ａ，７ｂを形成する。

【００２８】図１(b)に示すように、全面に４０−６０
ナノ・メータのチタンを堆積した後、６００−８５０度
の熱処理によりチタンとシリコン基板及び多結晶シリコ
ン電極を反応させ、６０ー１００ナノ・メータのチタン
シリサイド８ａ，８ｂ，８ｃを形成する。この時、チタ
ンとシリコン窒化膜は反応しないので、サイドウオール
スペーサ上のチタンは未反応のままである。次に、硫酸
のウエットエッチングにより未反応のチタンを選択的に
除去する。

【００２９】図１(c)に示すように、ドライエッチ（ガ
スはＣＨ₂Ｆ₂やＮＦ₃など）によりシリコン窒化膜のサ
イドウオールスペーサ５ａ，５ｂを選択的にエッチング
し除去する。次に、２０−６０度の大傾角、望ましくは
２５−４５度の大傾角を用いた回転叉はステップイオン
注入により、ゲート電極４とソース、ドレイン上のチタ
ンシリサイド８ａ、８ｂをマスクとしてホウ素イオンを
３０−５０ＫｅＶで２−１０Ｘ１０¹²ｃｍ^-2注入しパン
チスルーストッパ領域となるｐ＋型の半導体領域１０
ａ,１０ｂを形成する。チタンシリサイドのイオン阻止
能はシリコンの約１.５倍であるので、ホウ素イオンを
ソース、ドレインのジャンクション付近に透過させず、
ｐ＋型の半導体領域をチャネル部分にのみ形成すること
は容易である。

【００３０】Ｐ＋型の半導体領域１０ａ,１０ｂを形成
するイオン注入条件はウエル濃度、反転電圧の設定値、
最小ゲート長、ドレイン構造など多くの要因によって変
わり、注入量や注入角度も広い範囲から選択可能であり
ホウ素イオン以外にもフッ化ホウ素やインジュウムが適
している。図２a〜cにドレイン構造の断面拡大図を示
す。図２aはＰ型半導体領域１０ａ,１０ｂがｎーＬＤＤ
領域を完全に覆っている。図２bはＰ型半導体領域１０
ａ,１０ｂがｎーＬＤＤ領域の内側（チャネル側）に位
置している。図２cはＰ型半導体領域１０ａ,１０ｂがＬ
ＤＤ領域の下部に位置しｎ＋ドレインの空乏層を抑えて
いる。前述したようにこのいずれの構造もドレインの下
部にはＰ型半導体領域が形成されないので寄生ジャンク
ション容量が小さく、かつチャネル領域の中央部の不純
物濃度が小さい高速デバイスを得ることができる。

【００３１】図１(d)に示すように、通常の方法により
層間絶縁膜１１を堆積し、コンタクト孔を形成した後、
アルミニウム電極１２ａ，１２ｂを形成する。なお、以
上の製造方法で導伝型を逆にすればＰｃｈ型ＭＯＳトラ
ンジスタも同様の方法で作成できることはいうまでもな
い。

【００３２】次に、本実施例によるトランジスタの基板
及びドレインの構造について図を用いて詳しく説明す
る。図３はＮｃｈ型トランジスタのドレイン近傍の２次
元不純物プロファイル結果でホウ素イオンのプロファイ
ルである。ＴｉＳｉ₂層の代わりに仮想的なＳｉＯ₂のマ
スクをシミュレーション上に導入している。図３からは
ホウ素イオンはドレインのチャネル側にのみ選択的に打
ち込まれ、ドレインのジャンクション付近の濃度にはあ
まり影響を与えていないことがわかる。図４は表面チャ
ネル型Ｐｃｈトランジスタのシミュレーション結果で、
リンイオンのプロファイルである。図３と同様にリンイ
オンはドレインのチャネル側エッジ部に選択的に注入さ
れている。

【００３３】次に、本実施例の方法により試作されたＣ
ＭＯＳトランジスタの電気特性について説明する。試作
されたサンプルはＰｃｈトランジスタのゲート電極にＰ
＋型ポリシリコンを用い表面チャネル型にしたもので、
Ｎｃｈにはゲート電極として従来通りＮ＋型ポリシリコ
ンを用いているのでデユアルゲートと呼ばれている。

【００３４】図５はＮｃｈ型トランジスタの短チャンネ
ル効果を、図６はＰｃｈトランジスタの短チャンネル効
果を示した特性図である。従来法によるものはゲート長
Ｌｇが約0.5ミクロンから反転電圧が低下しているが、
本実施例によるものはＮｃｈ，Ｐｃｈ共Ｌｇが0.2ミク
ロンまで全く反転電圧の低下が見られない。これはＮｃ
ｈではホウ素イオンの注入によるＰ＋型半導体領域が、
Ｐｃｈではリンイオン注入によるＮ＋型半導体領域がド
レイン空乏層の伸びを抑えているためである。また、Ｌ
ｇが小さくなるとチャネル両側のＰ＋あるいはＮ＋半導
体領域が近づいて実効的にチャネルの不純物濃度が高く
なる。図５と図６でＬｇが0.4ミクロン以下になると反
転電圧がわずかに上昇しているのはこのためである。

【００３５】図７と図８はドレイン飽和電流のＬｇ依存
性を示した特性図である。従来法によるものより本実施
例の方が電流値が８ー２０％大きいのがわかる。これは
本実施例の方法ではチャネル中央部の不純物濃度が小さ
くキャリアの移動度が大きいためである。

【００３６】図９はＣＭＯＳリングオシレータの１ゲー
ト当りの遅延時間の電源電圧依存性を示した特性図であ
る。本実施例の方が従来のものより約２０％高速であ
る。これはドレイン容量が本実施例の方が小さく、また
ドレイン電流が大きいためである。本実施例によるＮｃ
ｈトランジスタのドレイン容量は0.88ｆＦ／μｍ²、従
来法によるＮｃｈトランジスタのドレイン容量は1.26ｆ
Ｆ／μｍ²（計算値）である。

【００３７】以上のように、図１dに示すように本実施
例の半導体装置の構造によれば、Ｐ型のパンチスルース
トッパ１０ａ,１０ｂはチャネル層からｎ−ＬＤＤ層６
ａ，６ｂの下部にかけて形成されており、チャネルの横
方向は不純物濃度が不均一になる。また反転電圧はソー
ス端でほぼ決定されるため、チャネル層の中央部の不純
物濃度は薄く設定でき、キャリアの走行速度が速くなる
ためトランジスタの駆動力が大きい。Ｐ型のパンチスル
ーストッパ１０ａ,１０ｂの濃度は反転電圧の設定値、
ウエル濃度、ゲート長などによって最適化する必要があ
る。またＰ型のパンチスルーストッパ１０ａ,１０ｂの
縦方向の深さはｎ＋ソース、ドレイン７ａ,７ｂの深さ
Ｘｊより深くソース、ドレイン間のパンチスルーを抑え
るのに有効である。さらにＰ型のパンチスルーストッパ
１０ａ,１０ｂはｎ＋ソース、ドレインの下部には形成
されないため接合の寄生容量が小さく回路動作が速い。

【００３８】また本実施例の半導体装置の製造方法によ
れば、Ｐ型半導体基板１（あるいはＰウエル）の不純物
濃度を低く設定でき、Ｐ＋型半導体領域を選択的に形成
するのでドレイン容量を増加させることなく、短チャン
ネル効果を抑制できる。しかもチャネルの中央部の不純
物濃度が小さいため、ドレイン電流の大きいＭＯＳトラ
ンジスタを製造することができる。

【００３９】なお、チタンの代わりにコバルト、タング
ステンなど他の高融点金属を用いてもほぼ同様の製造プ
ロセスで電極を形成できる。さらに、サイドウオールは
金属シリサイドやシリコン酸化膜とのエッチングの選択
比が高いものであれば使用可能であり、窒化シリコンの
他にも窒化チタンなどが適当である。

【００４０】尚、ゲート電極の幅、つまりＭＯＳトラン
ジスタのゲート長Ｌｇが約０．３ミクロン以上の領域で
はｐ＋型半導体領域１０ａ,１０ｂを分離して形成する
ことは比較的容易である。しかし、Ｌｇが０.３ミクロ
ン以下のいわゆる１／４ミクロン領域ではｐ＋型半導体
領域１０ａと１０ｂが接することがある。しかし、この
場合もチャネル下の不純物プロファイルは均一にはなら
ず、図１４で示した従来法によるトランジスタとはかな
り異なったものになる。つまり、従来法より駆動力が大
きく、またドレイン容量が小さいというメリットはＬｇ
が大きい領域と同じである。

【００４１】以上はソース、ドレインを形成してからシ
リサイド化する場合について説明したが、ソース、ドレ
インの注入をシリサイド化の後に行ってもよい。この場
合シリサイドを介して不純物を注入するので加速エネル
ギーは高くする必要があり、Ｎｃｈではヒ素の８０Ｋｅ
Ｖが適当である。注入量はシリサイド前の注入と同じで
よい。

【００４２】（実施例２）以下本発明による第２の実施
例について図１０を参照しながら説明する。図１０に示
すように、Ｐ型の単結晶シリコン基板１中にＰ型の半導
体領域１３を形成した後、半導体基板全面にＰ型単結晶
シリコン１４をエピタキシャル成長させる。次に実施例
１と同様にＰ型の半導体領域上にＮｃｈ型トランジスタ
を形成する。

【００４３】不純物濃度の小さいウエルを使用する場合
はｎｐｎ型寄生バイポーラトランジスタが動作する、い
わゆるラッチアップ現象が発生する可能性が大きい。Ｃ
ＭＯＳデバイスのＮｃｈとＰｃｈの距離が小さくなると
寄生バイポーラトランジスタの駆動力が大きくなるので
ラッチアップは微細化を妨げる大きな要因の１つとなっ
ている。一般にはウエル濃度を大きくしてウエルの抵抗
を下げラッチアップを抑えているが、前述したようにこ
れはジャンクションの容量を増大させ回路動作を劣化さ
せる。

【００４４】そこで本実施例ではＰ型半導体領域１３で
ウエルの抵抗を充分下げているためラッチアップなどの
寄生効果が完全に抑えられ、トランジスタの基板濃度
（Ｐ型単結晶シリコン１４の濃度）は極めて小さくでき
るのでドレインジャンクションの寄生容量を大幅に減少
させることができる。またトランジスタのチャネル中央
部も不純物濃度が極めて小さいため駆動力を増大させる
ことができる。

【００４５】（実施例３）以下本発明による電界効果型
半導体装置の製造方法の第３の実施例について、図１１
を参照しながら説明する。

【００４６】図１１(a)に示すように、Ｐ型の単結晶シ
リコン半導体基板１上に、素子分離用の絶縁膜となる約
４００ナノ・メータのシリコン酸化膜２を形成し、ゲー
ト絶縁膜となる８−１２ナノ・メータのシリコン酸化膜
３を形成する。次に、２５０−３００ナノ・メータの多
結晶シリコンを堆積し、通常のフォト、エッチング工程
によりゲート電極４を形成する。次に、このゲート電極
４をマスクとしてリンイオンを４０ＫｅＶで１−４Ｘ１
０¹³ｃｍ^-2注入し、ｎ−型のソース、ドレイン領域６
ａ、６ｂを形成する。次に、全面に２５０−１５０ナノ
・メータのシリコン窒化膜を堆積し、通常のエッチバッ
クによりサイドウオールスペーサ５ａ，５ｂを形成す
る。次に、ゲート電極とそのサイドウオールスペーサを
マスクとしてヒ素イオンを８０ＫｅＶで４−６Ｘ１０¹⁴
ｃｍ^-2注入しｎ＋型のソース、ドレイン領域７ａ，７ｂ
を形成する。

【００４７】図１１(b)に示すように、シリコン基板１
上の酸化膜３を除去した後、シリコン基板１と多結晶シ
リコン電極４の表面に３０−５０ナノ・メータのタング
ステン膜９ａ，９ｂ，９ｃを選択的に堆積する。

【００４８】図１１(c)に示すように、ドライエッチに
よりシリコン窒化膜のサイドウオールスペーサ５ａ，５
ｂを選択的にエッチングし除去する。次に、２０−２５
度の大傾角イオン注入により、ゲート電極４とソース、
ドレイン上のタングステン９ａ，９ｂをマスクとしてホ
ウ素イオンを２０−３０ＫｅＶで２−８Ｘ１０¹²ｃｍ ^-2
注入しパンチスルーストッパ領域となるｐ＋型の半導体
領域１０ａ，１０ｂを形成する。

【００４９】図１１(d)に示すように、通常の方法によ
り層間絶縁膜１１を堆積し、コンタクト孔を形成した
後、アルミニウム電極１２ａ，１２ｂを形成する。

【００５０】このように、本実施例の方法によれば、Ｐ
＋型半導体領域１０ａ，１０ｂを選択的に形成するので
ドレイン容量を増加させることなく、短チャンネル効果
を抑制できる。しかもチャネルの中央部の濃度が薄くな
るのでドレイン電流の大きいＭＯＳトランジスタを製造
することができる。

【００５１】また、タングステンの代わりにコバルトな
ど他の高融点金属、あるいは単結晶シリコン、多結晶シ
リコンなどを用いてもほぼ同様の製造プロセスで電極を
形成できる。

【００５２】なお、本実施例で導電型を反対にすればＰ
ｃｈ型ＭＯＳトランジスタにも容易に適用でき、効果も
Ｎｃｈと同様であることはいうまでもない。

【００５３】（実施例４）以下本発明による電界効果型
半導体装置の製造方法の第４の実施例について、図１２
を参照しながら説明する。

【００５４】図１２aに示すように、Ｐ型の単結晶シリ
コン半導体基板１上に、素子分離用の絶縁膜となる約４
００ナノ・メータのシリコン酸化膜２を形成し、ゲート
絶縁膜となる８−１２ナノ・メータのシリコン酸化膜３
を形成する。次に、２５０−３００ナノ・メータの多結
晶シリコンを堆積し、通常のフォト、エッチング工程に
よりゲート電極４を形成する。次に、全面に２５０−１
５０ナノ・メータのシリコン窒化膜を堆積し、通常のエ
ッチバックによりサイドウオールスペーサ５ａ，５ｂを
形成すると共に、シリコン基板上のシリコン酸化膜３を
除去してシリコン基板を露出させる。次に、ゲート電極
とそのサイドウオールスペーサをマスクとしてヒ素イオ
ンを４０ＫｅＶで４−６Ｘ１０¹⁴ｃｍ^-2注入しｎ＋型の
ソース、ドレイン領域７ａ，７ｂを形成する。次に９０
０℃、３０分の熱処理により不純物を活性化し結晶欠陥
を回復する。

【００５５】図１２bに示すように、全面に４０−６０
ナノ・メータのチタンを堆積した後、６００−８５０度
の熱処理によりチタンとシリコン基板及び多結晶シリコ
ン電極を反応させ、６０ー１００ナノ・メータのチタン
シリサイド８ａ，８ｂ，８ｃを形成する。この時、チタ
ンとシリコン窒化膜は反応しないので、サイドウオール
スペーサ上のチタンは未反応のままである。次に、硫酸
のウエットエッチングにより未反応のチタンを選択的に
除去する。

【００５６】図１２cに示すように、ドライエッチ（ガ
スはＣＨ₂Ｆ₂やＮＦ₃など）によりシリコン窒化膜のサ
イドウオールスペーサ５ａ，５ｂを選択的にエッチング
し除去する。次に、２５−４５度の大傾角イオン注入に
より、ゲート電極４とソース、ドレイン上のチタンシリ
サイド８ａ、８ｂをマスクとしてホウ素イオンを３０−
４０ＫｅＶで４−８Ｘ１０¹²ｃｍ^-2注入しパンチスルー
ストッパ領域となるｐ＋型の半導体領域１０ａ，１０ｂ
を形成する。チタンシリサイドのイオン阻止能はシリコ
ンの約１．５倍であるので、ホウ素イオンをソース、ド
レインのジャンクション付近に透過させず、ｐ＋型の半
導体領域をチャネル部分にのみ形成することは容易であ
る。次に、このゲート電極４をマスクとしてリンイオン
を４０ＫｅＶで１−４Ｘ１０¹³ｃｍ^-2注入し、ｎ−型の
ソース、ドレイン領域６ａ、６ｂを形成する。

【００５７】図１２dに示すように、通常の方法により
層間絶縁膜１１を堆積し、コンタクト孔を形成した後、
アルミニウム電極１２ａ，１２ｂを形成する。

【００５８】なお、以上の製造方法で導伝型を逆にすれ
ばＰｃｈ型ＭＯＳトランジスタも同様の方法で作成でき
ることはいうまでもなく、Ｐｃｈ型トランジスタの場合
はｐ−型ＬＤＤ領域が拡散係数の大きいボロンイオンで
形成されているためより大きな短チャンネル効果の改善
が期待できる。

【００５９】（実施例５）以下本発明による電界効果型
半導体装置の製造方法の第５の実施例について、図１３
を参照しながら説明する。

【００６０】図１３aに示すように、Ｐ型の単結晶シリ
コン半導体基板１上に、素子分離用の絶縁膜となる約４
００ナノ・メータのシリコン酸化膜２を形成し、ゲート
絶縁膜となる８−１２ナノ・メータのシリコン酸化膜３
を形成する。次に、２５０−３００ナノ・メータの多結
晶シリコンを堆積し、通常のフォト、エッチング工程に
よりゲート電極４を形成する。次にゲート電極４をマス
クとして用いるイオン注入によりホウ素イオンを２０ー
６０゜の大傾角注入により１５ー３０ＫｅＶで２ー１０
ｘ１０¹²ｃｍ^-2注入しパンチスルーストッパ領域となる
ｐ型の半導体領域１０ａ，１０ｂを形成する。

【００６１】次に図１３bに示すように、ゲート電極４
をマスクとして用いるイオン注入によりリンイオンを３
０ー４０ＫｅＶで２ー６ｘ１０¹³ｃｍ^-2注入しｎ−型の
半導体領域６ａ,６ｂを形成する。

【００６２】次に図１３cに示すように、全面に２５０
−１５０ナノ・メータのシリコン酸化膜を堆積し、通常
のエッチバックによりサイドウオールスペーサ５ａ，５
ｂを形成する。次に、ゲート電極４とそのサイドウオー
ルスペーサ５ａ,５ｂをマスクとしてヒ素イオンを４０
ＫｅＶで４−６Ｘ１０¹⁴ｃｍ^-2注入しｎ＋型のソース、
ドレイン領域７ａ，７ｂを形成する。

【００６３】図１３dに示すように、通常の方法により
層間絶縁膜１１を堆積し、コンタクト孔を形成した後、
アルミニウム電極１２ａ，１２ｂを形成する。尚、Ｐ＋
型半導体領域１０ａ,１０ｂを形成するイオン注入はソ
ース、ドレインの下部に達しないよう加速エネルギーや
角度を調節すればよい。これらの条件はドレイン構造、
反転電圧の設定値、最小ゲート長など多くの要因から決
定する。

【００６４】本方法により作成されたＭＯＳトランジス
タはＰ＋型半導体領域１０ａ，１０ｂがｎ＋ドレイン７
ａ，７ｂのチャネル側にのみ形成されるためドレイン容
量を増大させることなく微細化できる。さらにＰ＋型半
導体領域１０ａ，１０ｂはチャネル層にも達しておりチ
ャネル層の不純物濃度が不均一になりチャネル層中央部
の不純物濃度を薄く設定できる。このためキャリアの走
行速度が速くなり駆動力の大きなトランジスタが得られ
る。

【００６５】なお、以上の製造方法で導電型を逆にすれ
ばＰｃｈ型ＭＯＳトランジスタも同様の方法で作成でき
ることはいうまでもなく、Ｐｃｈ型トランジスタの場合
はｐ−型ＬＤＤ領域が拡散係数の大きいボロンイオンで
形成されているためより大きな短チャンネル効果の改善
が期待できる。

【００６６】

【発明の効果】以上のように本発明の請求項１記載の構
成では、パンチスルーストッパ領域をソース、及びドレ
イン領域に隣接し、チャネル領域の一部に設けることに
よってチャネルの中央部分の不純物濃度が薄くなり、ト
ランジスタの駆動力が向上する。またドレインの下部に
はパンチスルーストッパ領域が形成されていないので、
ソース、ドレインのジャンクション付近の不純物濃度が
薄くなりドレイン容量が低下し、回路の動作速度が向上
する。

【００６７】また請求項２記載の構成では、第１導電型
の半導体基板は高濃度半導体領域と低濃度半導体領域か
らなり、前記低濃度半導体領域中にソース、及びドレイ
ン領域とチャネル領域とパンチスルーストッパ領域が形
成されているため、高濃度半導体領域で基板の抵抗を充
分下げられラッチアップなどの寄生効果が完全に抑えら
れ、またトランジスタの基板濃度（低濃度半導体領域の
濃度）は極めて小さくできるのでドレインジャンクショ
ンの寄生容量を大幅に減少させることができる。

【００６８】また請求項３,６,７記載の構成では、ゲー
ト電極となる第１の導電膜の側壁に残置された第２の絶
縁膜を除去しセルフアラインでソース、ドレインの端部
にのみ注入することにより、ＭＯＳトランジスタのパン
チスルーを抑制し、反転電圧を制御する半導体領域を形
成する。特性上の改善点としては、まず第１に上記の注
入をゲート電極をマスクとして行うので、チャネルの中
央部分の不純物濃度が薄くなり、トランジスタの駆動力
が向上する。第２に上記の注入をソース、ドレイン電極
をマスクとして行うためソース、ドレインのジャンクシ
ョン付近の不純物濃度が薄くなりドレイン容量が低下
し、回路の動作速度が向上する。第３に本発明の方法で
はＬＤＤｎー、ｐー層の注入をｎ＋、ｐ＋ソース、ド
レイン形成より後に行うことができるため、ｎ＋、ｐ＋
層活性化のための熱処理にｎー、ｐー層が影響されな
い。このため短チャンネル効果をさらに抑えることがで
きる。

【００６９】また請求項８記載の構成では、第１の導電
膜をマスクとして用いる大傾角イオン注入を用いた第１
のイオン注入により半導体基板中に第１導電型の不純物
を注入し、第１導電型の第１の半導体領域を形成する。
第１の導電膜をマスクとして用いる第２のイオン注入に
より半導体基板中に第２導電型の不純物を注入し、ソー
ス、及びドレインとなる第２導電型の第２の半導体領域
を形成する。その後第１の導電膜の側壁に第２の絶縁膜
を選択的に残置させ、第２の導電膜及び第２の絶縁膜を
マスクとして用いる第３のイオン注入により半導体基板
中に第２導電型の不純物を注入し、ソース、及びドレイ
ンの一部となる第２導電型の第３の半導体領域を形成す
る。その結果、第１の半導体領域が第２及び第３の半導
体領域より浅く、かつ第１の半導体領域が第２の半導体
領域の側面に形成された半導体装置を容易に製造でき
る。

【図面の簡単な説明】

【図１】本発明の第１の実施例におけるＭＯＳトランジ
スタの工程断面図

【図２】同実施例におけるＭＯＳトランジスタのドレイ
ン構造の断面拡大図

【図３】同実施例におけるＮｃｈＭＯＳトランジスタの
ドレイン付近の２次元プロファイル図

【図４】同実施例におけるＰｃｈＭＯＳトランジスタの
ドレイン付近の２次元プロファイル図

【図５】同実施例におけるＮｃｈＭＯＳトランジスタの
短チャンネル効果を示す特性図

【図６】同実施例におけるＰｃｈＭＯＳトランジスタの
短チャンネル効果を示す特性図

【図７】同実施例におけるＮｃｈＭＯＳトランジスタの
ドレイン電流のゲート長依存性を示す特性図

【図８】同実施例におけるＰｃｈＭＯＳトランジスタの
ドレイン電流のゲート長依存性を示す特性図

【図９】同実施例におけるＣＭＯＳリングオシレータの
遅延時間の電源電圧依存性性を示す特性図

【図１０】本発明の第２の実施例におけるＭＯＳトラン
ジスタの断面図

【図１１】本発明の第３の実施例におけるＭＯＳトラン
ジスタの工程断面図

【図１２】本発明の第４の実施例におけるＭＯＳトラン
ジスタの工程断面図

【図１３】本発明の第４の実施例におけるＭＯＳトラン
ジスタの工程断面図

【図１４】従来のＭＯＳトランジスタの工程断面図

【符号の説明】

１単結晶シリコン基板２素子分離用シリコン酸化膜３ゲート絶縁膜４ポリシリコンゲート電極５ａ，５ｂ側壁サイドウオール６ａ，６ｂｎ−型半導体領域７ａ，７ｂｎ＋型半導体領域８ａ，８ｂ，８ｃチタンシリサイド９ａ、９ｂ，９ｃタングステン１０ａ，１０ｂｐ＋型半導体領域１１層間絶縁膜１２ａ，１２ｂアルミ電極１３ｐ＋型埋め込み層１４単結晶エピタキシャルシリコン膜

───────────────────────────────────────────────────── フロントページの続き (72)発明者亀山周一大阪府門真市大字門真1006番地松下電器産業株式会社内

Claims

【特許請求の範囲】

【請求項１】第１導電型の半導体基板上に形成されたゲ
ート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート
電極と、前記半導体基板に形成された第２導電型のソー
ス、及びドレイン領域と、前記ソース領域とドレイン領
域の間の前記ゲート電極直下に形成されたチャネル領域
と、前記ソース、及びドレイン領域に隣接し、前記チャ
ネル領域の一部に形成された第１導電型のパンチスルー
ストッパ領域とを備えた半導体装置。
【請求項２】請求項１記載の第１導電型の半導体基板は
高濃度半導体領域と低濃度半導体領域からなり、前記低
濃度半導体領域中にソース、及びドレイン領域とチャネ
ル領域とパンチスルーストッパ領域が形成されてなる半
導体装置。
【請求項３】第１導電型の半導体基板上にゲート絶縁膜
となる第１の絶縁膜を形成する工程と、前記第１の絶縁
膜上に配線形状のゲート電極となる第１の導電膜を形成
する工程と、前記第１の導電膜をマスクとして用いる第
１のイオン注入により第２導電型の不純物を前記半導体
基板中に注入し、ソース、及びドレインとなる第２導電
型の第１の半導体領域を形成する工程と、前記第１の導
電膜の側壁に第２の絶縁膜を選択的に残置させ、半導体
基板上の第１の絶縁膜を除去し半導体基板を露出させる
工程と、全面に金属を堆積する工程と、熱処理により金
属と半導体基板及び第１の導電膜を反応させ金属化合物
を形成し、前記第２の絶縁膜上の未反応の金属を選択的
に除去する工程と、前記第２の絶縁膜を選択的に除去す
る工程と、前記金属化合物と前記第１の導電膜をマスク
として用いる第２のイオン注入により第１導電型の不純
物を注入し、前記半導体基板中に第１導電型の第２の半
導体領域を形成する工程とを備え、この第２の半導体領
域により反転電圧を制御しパンチスルーを抑えることを
特徴とする半導体装置の製造方法。
【請求項４】請求項３記載の金属と半導体基板及び第１
の導電膜を反応させ金属化合物を形成し、第２の絶縁膜
上の未反応の金属を除去した後、第１の導電膜をマスク
とするイオン注入により金属化合物を介して半導体基板
中に第２導電型の不純物を注入しソース、ドレインとな
る第１の半導体領域を形成することを特徴とする半導体
装置の製造方法。
【請求項５】請求項３記載の第１の絶縁膜を形成する工
程の前に、第１導電型の半導体基板中に第１導電型の第
３の半導体領域を形成する工程と、前記半導体基板上に
半導体膜を成長させる工程とを有し、前記第３の半導体
領域上の前記半導体膜に第２導電型の第１の半導体領域
を形成することを特徴とする半導体装置の製造方法。
【請求項６】第１導電型の半導体基板上にゲート絶縁膜
となる第１の絶縁膜を形成する工程と、前記第１の絶縁
膜上に配線形状のゲート電極となる第１の導電膜を形成
する工程と、前記第１の導電膜をマスクとして用いる第
１のイオン注入により第２導電型の不純物を前記半導体
基板中に注入し、ソース、及びドレインとなる第２導電
型の第１の半導体領域を形成する工程と、前記第１の導
電膜の側壁に第２の絶縁膜を選択的に残置させ、半導体
基板上の第１の絶縁膜を除去し半導体基板を露出させる
工程と、露出された半導体基板上に選択的に第２の導電
膜を形成する工程と、前記第２の絶縁膜を選択的に除去
する工程と、前記第１の導電膜と第２の導電膜をマスク
として用いる第２のイオン注入により第１導電型の不純
物を注入し、前記半導体基板中に第１導電型の第２の半
導体領域を形成する工程とを備え、この第２の半導体領
域により反転電圧を制御しパンチスルーを抑えることを
特徴とする半導体装置の製造方法。
【請求項７】第１導電型の半導体基板上にゲート絶縁膜
となる第１の絶縁膜を形成する工程と、前記第１の絶縁
膜上に配線形状のゲート電極となる第１の導電膜を形成
する工程と、前記第１の導電膜の側壁に第２の絶縁膜を
選択的に残置させる工程と、前記第１の導電膜及び第２
の絶縁膜をマスクとして用いる第１のイオン注入により
半導体基板中にソース及びドレインの一部となる第２導
電型の第１の半導体領域を形成する工程と、前記第１の
絶縁膜を除去し半導体基板を露出させる工程と、全面に
金属を堆積する工程と、熱処理により金属と半導体基板
及び第１の導電膜を反応させ金属化合物を形成し、前記
第２の絶縁膜上の未反応の金属を選択的に除去する工程
と、前記第２の絶縁膜を選択的に除去する工程と、前記
金属化合物と前記第１の導電膜をマスクとして用いる第
２のイオン注入により第１導電型の不純物を注入し、前
記半導体基板中に第１導電型の第２の半導体領域を形成
する工程と、前記金属化合物と前記第１の導電膜をマス
クとして用いる第３のイオン注入により第２導電型の不
純物を注入し、前記半導体基板中にソース及びドレイン
の一部となる第２導電型の第３の半導体領域を形成する
工程とを備え、前記第２の半導体領域により反転電圧を
制御しパンチスルーを抑え、第１の半導体領域が第３の
半導体領域より不純物濃度が高いことを特徴とする半導
体装置の製造方法。
【請求項８】第１導電型の半導体基板上にゲート絶縁膜
となる第１の絶縁膜を形成する工程と、前記第１の絶縁
膜上に配線形状のゲート電極となる第１の導電膜を形成
する工程と、前記第１の導電膜をマスクとして用いる大
傾角イオン注入を用いた第１のイオン注入により前記半
導体基板中に第１導電型の不純物を注入し、第１導電型
の第１の半導体領域を形成する工程と、前記第１の導電
膜をマスクとして用いる第２のイオン注入により前記半
導体基板中に第２導電型の不純物を注入し、ソース、及
びドレインとなる第２導電型の第２の半導体領域を形成
する工程と、前記第１の導電膜の側壁に第２の絶縁膜を
選択的に残置させる工程と、前記第２の導電膜及び前記
第２の絶縁膜をマスクとして用いる第３のイオン注入に
より前記半導体基板中に第２導電型の不純物を注入し、
ソース、及びドレインの一部となる第２導電型の第３の
半導体領域を形成する工程とを備え、前記第１の半導体
領域が第２及び第３の半導体領域より浅く、かつ前記第
１の半導体領域が第２の半導体領域の側面に形成される
ことを特徴とする半導体装置の製造方法。