JP2003031798A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
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Abstract
(57)【要約】
【課題】 短チャネル効果を抑制し、低消費電力及び高
速作動が可能な半導体装置の製造方法を提供する。 【解決手段】 ＭＯＳＦＥＴのソース・ドレイン拡散層
を形成するにあたって、まず側壁を有するゲート電極１
３を形成し、これをマスクとし且つ基板１１の配向面と
整合した方向からＩｎ又はＡｓイオン注入を行って、基
板深さ方向に濃度勾配が小さなチャネリングテールを有
するディープＳＤ領域２４を形成し、次いで、Ｂ又はＡ
ｓの通常のイオン注入によってソース・ドレイン領域２
５を形成する。サイドウオールを除去してＳＤエクステ
ンション領域２６及びポケット領域２７形成のためのイ
オン注入を行い、再び側壁２８を形成する。チャネリン
グイオン注入によって深いチャネリングテールを形成
し、低い基板濃度の採用を可能にする。この低い基板濃
度により、ＭＯＳＦＥＴにおける接合容量の低減及び接
合リーク電流の低減を図る。
速作動が可能な半導体装置の製造方法を提供する。 【解決手段】 ＭＯＳＦＥＴのソース・ドレイン拡散層
を形成するにあたって、まず側壁を有するゲート電極１
３を形成し、これをマスクとし且つ基板１１の配向面と
整合した方向からＩｎ又はＡｓイオン注入を行って、基
板深さ方向に濃度勾配が小さなチャネリングテールを有
するディープＳＤ領域２４を形成し、次いで、Ｂ又はＡ
ｓの通常のイオン注入によってソース・ドレイン領域２
５を形成する。サイドウオールを除去してＳＤエクステ
ンション領域２６及びポケット領域２７形成のためのイ
オン注入を行い、再び側壁２８を形成する。チャネリン
グイオン注入によって深いチャネリングテールを形成
し、低い基板濃度の採用を可能にする。この低い基板濃
度により、ＭＯＳＦＥＴにおける接合容量の低減及び接
合リーク電流の低減を図る。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、更に詳しくは、短チャネル効果を抑制し且
つ低消費電力及び高速作動が可能なＭＯＳＦＥＴを備え
る半導体装置の製造方法に関する。
方法に関し、更に詳しくは、短チャネル効果を抑制し且
つ低消費電力及び高速作動が可能なＭＯＳＦＥＴを備え
る半導体装置の製造方法に関する。
【０００２】
【従来の技術】半導体装置の高集積化、高速作動及び低
消費電力化の要請に伴い、ＭＯＳＦＥＴの構造及びその
作製方法について様々な提案が成されている。
消費電力化の要請に伴い、ＭＯＳＦＥＴの構造及びその
作製方法について様々な提案が成されている。
【０００３】図４（ａ）〜（ｃ）並びに図５（ｄ）〜
（ｆ）は、特開２００１−１５７４５号に記載された従
来の半導体装置の製造方法を順次に示している。まず、
シリコン基板の表面に、ウエル、素子分離領域、及び、
チャネル領域（図示せず）を形成した後に、図４（ａ）
に示すように、ゲート酸化膜１２、ゲート電極１３及び
ゲート側壁（サイドウオール）１４を含むゲート電極構
造をシリコン基板１１の表面の所定位置に形成する。
（ｆ）は、特開２００１−１５７４５号に記載された従
来の半導体装置の製造方法を順次に示している。まず、
シリコン基板の表面に、ウエル、素子分離領域、及び、
チャネル領域（図示せず）を形成した後に、図４（ａ）
に示すように、ゲート酸化膜１２、ゲート電極１３及び
ゲート側壁（サイドウオール）１４を含むゲート電極構
造をシリコン基板１１の表面の所定位置に形成する。
【０００４】次いで、図４（ｂ）に示すように、注入角
度が０度のイオン注入工程及び熱処理（ＲＴＡ）工程に
よって、シリコン基板１１の表面部分にソース・ドレイ
ン（ＳＤ）エクステンション領域１５を形成する。引き
続き、同図（ｃ）に示すように、選択的なエピタキシャ
ル成長によって、ＳＤエクステンション領域１５上にエ
レベーテッドＳＤ領域１６を形成する。このとき、エレ
ベーテッドＳＤ領域１６には、基板面と図示の角度（５
４．７度）を成すファセット１７が形成され、ゲート側
壁１４とファセット１７との間に隙間１８が作られる。
度が０度のイオン注入工程及び熱処理（ＲＴＡ）工程に
よって、シリコン基板１１の表面部分にソース・ドレイ
ン（ＳＤ）エクステンション領域１５を形成する。引き
続き、同図（ｃ）に示すように、選択的なエピタキシャ
ル成長によって、ＳＤエクステンション領域１５上にエ
レベーテッドＳＤ領域１６を形成する。このとき、エレ
ベーテッドＳＤ領域１６には、基板面と図示の角度（５
４．７度）を成すファセット１７が形成され、ゲート側
壁１４とファセット１７との間に隙間１８が作られる。
【０００５】次いで、図５（ｄ）に示すように、隙間１
８から斜め方向に、ｎＭＯＳＦＥＴの場合にはＩｎイオ
ン（ｐ型不純物）を、また、ｐＭＯＳＦＥＴの場合には
Ｓｂイオン（ｎ型不純物）を夫々注入するハローイオン
注入（ポケットイオン注入）を行い、ＳＤエクステンシ
ョン領域１５の側面に、ハロー領域（ポケット領域）１
９を形成する。イオン注入の方向として、ファセット１
７の角度よりも浅い図示の角度αが採用される。このイ
オン注入によって形成されたハロー領域１９は、ゲート
電極１３の下部に回り込んだＳＤエクステンション領域
１５の拡がりをキャンセルしている。
８から斜め方向に、ｎＭＯＳＦＥＴの場合にはＩｎイオ
ン（ｐ型不純物）を、また、ｐＭＯＳＦＥＴの場合には
Ｓｂイオン（ｎ型不純物）を夫々注入するハローイオン
注入（ポケットイオン注入）を行い、ＳＤエクステンシ
ョン領域１５の側面に、ハロー領域（ポケット領域）１
９を形成する。イオン注入の方向として、ファセット１
７の角度よりも浅い図示の角度αが採用される。このイ
オン注入によって形成されたハロー領域１９は、ゲート
電極１３の下部に回り込んだＳＤエクステンション領域
１５の拡がりをキャンセルしている。
【０００６】次いで、図５（ｅ）に示すように、シリコ
ン窒化膜の全面堆積、及び、ＲＩＥ等を利用したシリコ
ン窒化膜の選択的エッチングによって、ゲート側壁１４
の側面を覆うゲート側壁２０を形成する。引き続き、ゲ
ート側壁２０を含むゲート電極構造と自己整合的にイオ
ン注入を行い、更に、そのイオンの活性化熱処理を行っ
て、通常のソース・ドレイン領域よりも深いソース・ド
レイン領域（ディープＳＤ領域）２１を形成する。更
に、全面にＴｉやＣｏ等の金属膜を堆積し、熱処理によ
ってエレベーテッドＳＤ領域のシリコンと金属膜とを反
応させて金属シリサイド層２９を形成し、同図（ｆ）に
示す構造を得る。
ン窒化膜の全面堆積、及び、ＲＩＥ等を利用したシリコ
ン窒化膜の選択的エッチングによって、ゲート側壁１４
の側面を覆うゲート側壁２０を形成する。引き続き、ゲ
ート側壁２０を含むゲート電極構造と自己整合的にイオ
ン注入を行い、更に、そのイオンの活性化熱処理を行っ
て、通常のソース・ドレイン領域よりも深いソース・ド
レイン領域（ディープＳＤ領域）２１を形成する。更
に、全面にＴｉやＣｏ等の金属膜を堆積し、熱処理によ
ってエレベーテッドＳＤ領域のシリコンと金属膜とを反
応させて金属シリサイド層２９を形成し、同図（ｆ）に
示す構造を得る。
【０００７】図６及び図７は夫々、基板濃度（atoms／c
m3）とソース・ドレイン拡散層の接合容量（Farad）及
び接合リーク電流（Ａ／μｍ2）との関係を示すグラフ
である。なお、接合容量は印加電圧が２ボルトの場合を
例示している。これらの図に示されるように、一般にＭ
ＯＳＦＥＴの動作速度の高速化の妨げとなる接合容量、
及び、ＭＯＳＦＥＴの消費電流を増大させ、或いは、短
チャネル効果を引き起こすＭＯＳＦＥＴの接合リーク電
流は、基板濃度が増加するに従って夫々増加することが
知られている。このため、基板濃度を下げること、特に
ソース・ドレイン拡散層の近傍の基板濃度を下げること
が、ＭＯＳＦＥＴの特性の向上に不可欠である。この基
板濃度を下げるために前記ディープＳＤ領域２１が形成
される。
m3）とソース・ドレイン拡散層の接合容量（Farad）及
び接合リーク電流（Ａ／μｍ2）との関係を示すグラフ
である。なお、接合容量は印加電圧が２ボルトの場合を
例示している。これらの図に示されるように、一般にＭ
ＯＳＦＥＴの動作速度の高速化の妨げとなる接合容量、
及び、ＭＯＳＦＥＴの消費電流を増大させ、或いは、短
チャネル効果を引き起こすＭＯＳＦＥＴの接合リーク電
流は、基板濃度が増加するに従って夫々増加することが
知られている。このため、基板濃度を下げること、特に
ソース・ドレイン拡散層の近傍の基板濃度を下げること
が、ＭＯＳＦＥＴの特性の向上に不可欠である。この基
板濃度を下げるために前記ディープＳＤ領域２１が形成
される。
【０００８】図８は、上記従来の半導体装置の製造方法
において採用される各イオン注入によるイオン濃度プロ
ファイルを例示している。図中グラフはＡｓのポケッ
トイオン注入によるイオン濃度プロファイルを示し、グ
ラフ〜は、加速エネルギーを０．５ｋｅＶ〜４ｋｅ
Ｖと様々に変えて行うディープＳＤ領域形成のためのＢ
イオン注入によるイオン濃度プロファイルを示してい
る。また、直線でＳＤエクステンション領域の深さ位
置を示した。ポケットイオン注入は、ＳＤエクステンシ
ョン領域の拡がりをキャンセルするために、導電型が異
なる不純物イオンであるＡｓイオンの注入として行わ
れ、イオンの加速エネルギーとしては、ＳＤエクステン
ション領域の深さ位置でイオン濃度が最大になるような
加速エネルギーが選定される。このＡｓイオンは、ＳＤ
エクステンション領域よりも深い基板位置で図示したよ
うな右下がりの濃度プロファイルを有する。同図におい
て、Ａｓの濃度分布を示すグラフと、Ｂの濃度分布を
示す各グラフ〜とが交差する位置で、双方のイオン
注入による導電度がキャンセルされる。つまり、基板の
この交点以下の深さ部分では、ポケットイオン注入によ
って基板濃度が上昇する。同図に示されるように、高い
加速エネルギーを利用して、より深いディープＳＤ領域
を形成することで、ポケットイオン注入による基板濃度
の上昇が回避できる。
において採用される各イオン注入によるイオン濃度プロ
ファイルを例示している。図中グラフはＡｓのポケッ
トイオン注入によるイオン濃度プロファイルを示し、グ
ラフ〜は、加速エネルギーを０．５ｋｅＶ〜４ｋｅ
Ｖと様々に変えて行うディープＳＤ領域形成のためのＢ
イオン注入によるイオン濃度プロファイルを示してい
る。また、直線でＳＤエクステンション領域の深さ位
置を示した。ポケットイオン注入は、ＳＤエクステンシ
ョン領域の拡がりをキャンセルするために、導電型が異
なる不純物イオンであるＡｓイオンの注入として行わ
れ、イオンの加速エネルギーとしては、ＳＤエクステン
ション領域の深さ位置でイオン濃度が最大になるような
加速エネルギーが選定される。このＡｓイオンは、ＳＤ
エクステンション領域よりも深い基板位置で図示したよ
うな右下がりの濃度プロファイルを有する。同図におい
て、Ａｓの濃度分布を示すグラフと、Ｂの濃度分布を
示す各グラフ〜とが交差する位置で、双方のイオン
注入による導電度がキャンセルされる。つまり、基板の
この交点以下の深さ部分では、ポケットイオン注入によ
って基板濃度が上昇する。同図に示されるように、高い
加速エネルギーを利用して、より深いディープＳＤ領域
を形成することで、ポケットイオン注入による基板濃度
の上昇が回避できる。
【０００９】
【発明が解決しようとする課題】上記のように、ＭＯＳ
ＦＥＴ近傍の基板濃度を下げて接合容量及び接合リーク
電流を低減するためには、ディープＳＤ領域２１を形成
するためのイオン注入における加速エネルギーを出来る
だけ高くして、基板内におけるディープＳＤ領域２１の
深さ位置をより深くすることが有効である。
ＦＥＴ近傍の基板濃度を下げて接合容量及び接合リーク
電流を低減するためには、ディープＳＤ領域２１を形成
するためのイオン注入における加速エネルギーを出来る
だけ高くして、基板内におけるディープＳＤ領域２１の
深さ位置をより深くすることが有効である。
【００１０】しかし、単にディープＳＤ領域２１形成の
ためのイオン注入における加速エネルギーを高めること
は、ディープＳＤ領域２１内において１Ｅ１９ｃｍ-2以
上の不純物濃度を有する部分の深さ位置が深くなること
に加え、大きな加速エネルギーによってシリコン基板内
の結晶欠陥を増加させるという問題がある。
ためのイオン注入における加速エネルギーを高めること
は、ディープＳＤ領域２１内において１Ｅ１９ｃｍ-2以
上の不純物濃度を有する部分の深さ位置が深くなること
に加え、大きな加速エネルギーによってシリコン基板内
の結晶欠陥を増加させるという問題がある。
【００１１】また、上記従来の半導体装置の製造方法で
は、ディープＳＤ領域２１の形成後に行う活性化熱処理
によって、ＳＤエクステンション領域１５の不純物が活
性化してゲート電極１３下に迄拡がるという問題があ
る。ここで、ＳＤエクステンション領域１５の拡がりを
抑えるために、ディープＳＤ領域２１の活性化熱処理を
短時間で終了させると、ディープＳＤ領域２１について
充分な深さが得られない。この場合には、金属シリサイ
ド層からの供給電流がディープＳＤ領域２１の底面を突
き抜けるスパイク現象が発生するという新たな問題が発
生する。つまり、この活性化熱処理では、ＳＤエクステ
ンション領域１５の拡がりの抑制と、ディープＳＤ領域
２１のための充分な深さの確保とが、いわゆるトレード
オフの関係にある。
は、ディープＳＤ領域２１の形成後に行う活性化熱処理
によって、ＳＤエクステンション領域１５の不純物が活
性化してゲート電極１３下に迄拡がるという問題があ
る。ここで、ＳＤエクステンション領域１５の拡がりを
抑えるために、ディープＳＤ領域２１の活性化熱処理を
短時間で終了させると、ディープＳＤ領域２１について
充分な深さが得られない。この場合には、金属シリサイ
ド層からの供給電流がディープＳＤ領域２１の底面を突
き抜けるスパイク現象が発生するという新たな問題が発
生する。つまり、この活性化熱処理では、ＳＤエクステ
ンション領域１５の拡がりの抑制と、ディープＳＤ領域
２１のための充分な深さの確保とが、いわゆるトレード
オフの関係にある。
【００１２】本発明は、上記に鑑み、ＳＤエクステンシ
ョン領域の拡がりの抑制と、ディープＳＤ領域の充分な
深さの確保とを両立させること、及び、ＭＯＳＦＥＴの
近傍における半導体基板の不純物濃度を低減することに
よって接合容量及び接合リーク電流が低減できる半導体
装置の製造方法を提供し、もって、短チャネル効果が抑
制され、且つ、高速作動が可能なＭＯＳＦＥＴを有する
半導体装置の製造方法を提供することを目的とする。
ョン領域の拡がりの抑制と、ディープＳＤ領域の充分な
深さの確保とを両立させること、及び、ＭＯＳＦＥＴの
近傍における半導体基板の不純物濃度を低減することに
よって接合容量及び接合リーク電流が低減できる半導体
装置の製造方法を提供し、もって、短チャネル効果が抑
制され、且つ、高速作動が可能なＭＯＳＦＥＴを有する
半導体装置の製造方法を提供することを目的とする。
【００１３】
【課題を解決するための手段】上記目的を達成するため
に、本発明に係る半導体装置の製造方法は、ＭＯＳＦＥ
Ｔを有する半導体装置の製造方法において、ゲート側壁
を有するゲート電極を形成する第１の工程と、前記ゲー
ト電極をマスクとしてイオン注入し、ディープソース・
ドレイン領域（ディープＳＤ領域）を形成する第２の工
程と、前記ゲート電極をマスクとしてイオン注入し、前
記ディープＳＤ領域よりも浅いソース・ドレイン領域
（ＳＤ領域）を形成する第３の工程と、前記ゲート電極
のゲート側壁を除去する第４の工程と、前記ゲート側壁
を除去したゲート電極をマスクとしてイオン注入し、前
記ＳＤ領域よりも浅いソース・ドレインエクステンショ
ン領域（ＳＤエクステンション領域）を形成する第５の
工程と、前記ＳＤエクステンション領域の端部にイオン
注入し、ポケット領域を形成する第６の工程と、前記ゲ
ート側壁を除去したゲート電極に再びゲート側壁を形成
する第７の工程とを順次に備えることを特徴とする。
に、本発明に係る半導体装置の製造方法は、ＭＯＳＦＥ
Ｔを有する半導体装置の製造方法において、ゲート側壁
を有するゲート電極を形成する第１の工程と、前記ゲー
ト電極をマスクとしてイオン注入し、ディープソース・
ドレイン領域（ディープＳＤ領域）を形成する第２の工
程と、前記ゲート電極をマスクとしてイオン注入し、前
記ディープＳＤ領域よりも浅いソース・ドレイン領域
（ＳＤ領域）を形成する第３の工程と、前記ゲート電極
のゲート側壁を除去する第４の工程と、前記ゲート側壁
を除去したゲート電極をマスクとしてイオン注入し、前
記ＳＤ領域よりも浅いソース・ドレインエクステンショ
ン領域（ＳＤエクステンション領域）を形成する第５の
工程と、前記ＳＤエクステンション領域の端部にイオン
注入し、ポケット領域を形成する第６の工程と、前記ゲ
ート側壁を除去したゲート電極に再びゲート側壁を形成
する第７の工程とを順次に備えることを特徴とする。
【００１４】本発明に係る半導体装置の製造方法による
と、ディープＳＤ領域形成のためのイオン注入を、ＳＤ
領域や、エクステンションＳＤ領域、ポケット領域形成
のためのイオン注入に先立って行うことにより、ディー
プＳＤ領域形成のためのイオン注入における注入エネル
ギーを高くしなくとも、より深い位置へのイオン注入が
可能となるため、ＳＤエクステンション領域の拡がりの
抑制と、ディープＳＤ領域の充分な深さの確保とを両立
させることが容易になる。また、ＭＯＳＦＥＴの近傍に
おける半導体基板の不純物濃度を低減することが可能に
なり、接合容量及び接合リーク電流が低減できる。
と、ディープＳＤ領域形成のためのイオン注入を、ＳＤ
領域や、エクステンションＳＤ領域、ポケット領域形成
のためのイオン注入に先立って行うことにより、ディー
プＳＤ領域形成のためのイオン注入における注入エネル
ギーを高くしなくとも、より深い位置へのイオン注入が
可能となるため、ＳＤエクステンション領域の拡がりの
抑制と、ディープＳＤ領域の充分な深さの確保とを両立
させることが容易になる。また、ＭＯＳＦＥＴの近傍に
おける半導体基板の不純物濃度を低減することが可能に
なり、接合容量及び接合リーク電流が低減できる。
【００１５】本発明に係る半導体装置の製造方法の好ま
しい態様では、前記第ディープＳＤ領域を形成するイオ
ン注入工程におけるイオン注入角度を、前記半導体基板
の配向面の方位と整合させ、これによりチャネリングを
発生させて前記ディープＳＤ領域を形成する。掛かる構
成と、ＳＤ領域や、エクステンションＳＤ領域、ポケッ
ト領域形成のためのイオン注入に先立ってディープＳＤ
領域形成のためのイオン注入を行う構成とを併せて採用
することによって、ディープＳＤ領域形成のためのチャ
ネリングイオン注入において特に深い位置へのイオン注
入が可能となり、良好なテール形状が得られる。つま
り、ディープＳＤ領域の底部付近において、基板の深さ
方向に見てなだらかな勾配を有する不純物濃度プロファ
イルが得られる。また、イオン注入に起因する基板の結
晶欠陥も低減できる。チャネリングイオン注入では、Ｉ
ｎ及びＡｓイオンの採用が、特に深い位置へのイオン注
入のために有効である。
しい態様では、前記第ディープＳＤ領域を形成するイオ
ン注入工程におけるイオン注入角度を、前記半導体基板
の配向面の方位と整合させ、これによりチャネリングを
発生させて前記ディープＳＤ領域を形成する。掛かる構
成と、ＳＤ領域や、エクステンションＳＤ領域、ポケッ
ト領域形成のためのイオン注入に先立ってディープＳＤ
領域形成のためのイオン注入を行う構成とを併せて採用
することによって、ディープＳＤ領域形成のためのチャ
ネリングイオン注入において特に深い位置へのイオン注
入が可能となり、良好なテール形状が得られる。つま
り、ディープＳＤ領域の底部付近において、基板の深さ
方向に見てなだらかな勾配を有する不純物濃度プロファ
イルが得られる。また、イオン注入に起因する基板の結
晶欠陥も低減できる。チャネリングイオン注入では、Ｉ
ｎ及びＡｓイオンの採用が、特に深い位置へのイオン注
入のために有効である。
【００１６】前記第ディープＳＤ領域を形成するイオン
注入工程は、注入される基板位置に酸化膜等の絶縁膜が
形成されていない状態、注入される基板位置に対してま
だ高濃度のイオン注入が成されていない状態、及び、基
板がアモルファス化していない状態で行うことが好まし
い。この場合、注入されるイオンについて、横方向の拡
がりが抑えられると共に、加速エネルギーをさほど高く
することなく大きな注入深度が得られる。ここで、「最
初の高濃度のイオン注入」とは、ウエル形成のため等の
薄い濃度のイオン注入を除けば最初のイオン注入である
ことをいう。
注入工程は、注入される基板位置に酸化膜等の絶縁膜が
形成されていない状態、注入される基板位置に対してま
だ高濃度のイオン注入が成されていない状態、及び、基
板がアモルファス化していない状態で行うことが好まし
い。この場合、注入されるイオンについて、横方向の拡
がりが抑えられると共に、加速エネルギーをさほど高く
することなく大きな注入深度が得られる。ここで、「最
初の高濃度のイオン注入」とは、ウエル形成のため等の
薄い濃度のイオン注入を除けば最初のイオン注入である
ことをいう。
【００１７】また、前記第ディープＳＤ領域を形成する
イオン注入工程が基板をアモルファス化するおそれがあ
る場合には、該イオン注入は基板温度を零下１００℃以
下にして行うことが好ましい。このようにすると、基板
のアモルファス化に伴って導入される欠陥が抑制でき
る。
イオン注入工程が基板をアモルファス化するおそれがあ
る場合には、該イオン注入は基板温度を零下１００℃以
下にして行うことが好ましい。このようにすると、基板
のアモルファス化に伴って導入される欠陥が抑制でき
る。
【００１８】本発明は、更に、ＭＯＳＦＥＴを有する半
導体装置において、半導体基板上に選択的に形成された
単一絶縁膜から成るゲート側壁を有するゲート電極と、
前記半導体基板の前記ゲート電極の両側に形成されたソ
ース・ドレインとを有し、前記ソース・ドレインは、ソ
ース・ドレイン領域と、該ソース・ドレイン領域から基
板面と平行な方向に延長され且つ該ソース・ドレイン領
域よりも浅いエクステンションソース・ドレイン領域
と、該エクステンションソース・ドレイン領域の側面に
形成されたポケット領域と、前記ソース・ドレイン領域
よりも深いディープソース・ドレイン領域とを有し、前
記ディープソース・ドレイン領域は、基板面と平行な方
向に前記ゲート側壁から離れた位置に配設されることを
特徴とする半導体装置を提供する。
導体装置において、半導体基板上に選択的に形成された
単一絶縁膜から成るゲート側壁を有するゲート電極と、
前記半導体基板の前記ゲート電極の両側に形成されたソ
ース・ドレインとを有し、前記ソース・ドレインは、ソ
ース・ドレイン領域と、該ソース・ドレイン領域から基
板面と平行な方向に延長され且つ該ソース・ドレイン領
域よりも浅いエクステンションソース・ドレイン領域
と、該エクステンションソース・ドレイン領域の側面に
形成されたポケット領域と、前記ソース・ドレイン領域
よりも深いディープソース・ドレイン領域とを有し、前
記ディープソース・ドレイン領域は、基板面と平行な方
向に前記ゲート側壁から離れた位置に配設されることを
特徴とする半導体装置を提供する。
【００１９】本発明の半導体装置は、上記本発明の半導
体装置の製造方法によって製造でき、ゲート電極が単一
絶縁膜から成るゲート側壁を有する構成により、このゲ
ート電極と自己整合的に形成されるソース・ドレインの
各領域についてより高い寸法精度による形成が可能とな
る。
体装置の製造方法によって製造でき、ゲート電極が単一
絶縁膜から成るゲート側壁を有する構成により、このゲ
ート電極と自己整合的に形成されるソース・ドレインの
各領域についてより高い寸法精度による形成が可能とな
る。
【００２０】
【発明の実施の形態】以下、図面を参照し本発明の好適
な実施形態例に基づいて本発明を更に詳細に説明する。
図１（ａ）〜（ｃ）並びに図２（ｄ）及び（ｅ）は、本
発明の一実施形態例に係る半導体装置の製造工程を順次
に示す半導体装置の断面図である。なお、これらの図で
は、ｐＭＯＳＦＥＴの形成領域を例として示している。
また、その工程を図３にフローチャートとして示してい
る。
な実施形態例に基づいて本発明を更に詳細に説明する。
図１（ａ）〜（ｃ）並びに図２（ｄ）及び（ｅ）は、本
発明の一実施形態例に係る半導体装置の製造工程を順次
に示す半導体装置の断面図である。なお、これらの図で
は、ｐＭＯＳＦＥＴの形成領域を例として示している。
また、その工程を図３にフローチャートとして示してい
る。
【００２１】まず、図１（ａ）に示すように、シリコン
基板上に形成した素子分離溝内に酸化膜を埋め込み、素
子分離領域２２を形成し（図３：ステップＳ１）、この
素子分離領域２２によって、シリコン基板１１を多数の
ＭＯＳ形成領域に区画する。これら各ＭＯＳ形成領域に
夫々、ｐ型不純物イオン及びｎ型不純物イオンを注入
し、ｐ−ウエル（図示せず）及びｎ−ウエル２３を形成
する（ステップＳ２）。ｎ型不純物は、Ｐ（燐）を使用
し、加速エネルギーとして１００〜１５０ｋｅＶ、ドー
ズ量として２Ｅ１３ｃｍ-2程度を採用する。、また、ｐ
型不純物は、Ｂ（ボロン）を使用し、加速エネルギーと
して１００〜１５０ｋｅＶ、ドーズ量として２Ｅ１３ｃ
ｍ-2程度を採用する。
基板上に形成した素子分離溝内に酸化膜を埋め込み、素
子分離領域２２を形成し（図３：ステップＳ１）、この
素子分離領域２２によって、シリコン基板１１を多数の
ＭＯＳ形成領域に区画する。これら各ＭＯＳ形成領域に
夫々、ｐ型不純物イオン及びｎ型不純物イオンを注入
し、ｐ−ウエル（図示せず）及びｎ−ウエル２３を形成
する（ステップＳ２）。ｎ型不純物は、Ｐ（燐）を使用
し、加速エネルギーとして１００〜１５０ｋｅＶ、ドー
ズ量として２Ｅ１３ｃｍ-2程度を採用する。、また、ｐ
型不純物は、Ｂ（ボロン）を使用し、加速エネルギーと
して１００〜１５０ｋｅＶ、ドーズ量として２Ｅ１３ｃ
ｍ-2程度を採用する。
【００２２】各ＭＯＳ形成領域に、ＣＶＤ法及びフォト
リソグラフィ法を利用して２０Åの膜厚のゲート酸化膜
１２を形成する（ステップＳ３）。引き続き、ＣＶＤ法
によって、１０００Å〜２０００Åの膜厚のポリシリコ
ン層を全面に堆積し、これを０．１μｍルールの微細パ
ターニングによってパターニングして、ゲート長が０．
１μｍ程度のゲート電極１３を形成する（ステップＳ
４）。更に、ＣＶＤ法によって８００Åの膜厚のシリコ
ン酸化膜を堆積し、これをエッチバックしゲート電極１
３のための側壁（サイドウオール）１４とする（ステッ
プＳ５）。これによって、図１（ａ）に示す構造を得
る。上記工程は、従来から知られている公知の工程であ
る。
リソグラフィ法を利用して２０Åの膜厚のゲート酸化膜
１２を形成する（ステップＳ３）。引き続き、ＣＶＤ法
によって、１０００Å〜２０００Åの膜厚のポリシリコ
ン層を全面に堆積し、これを０．１μｍルールの微細パ
ターニングによってパターニングして、ゲート長が０．
１μｍ程度のゲート電極１３を形成する（ステップＳ
４）。更に、ＣＶＤ法によって８００Åの膜厚のシリコ
ン酸化膜を堆積し、これをエッチバックしゲート電極１
３のための側壁（サイドウオール）１４とする（ステッ
プＳ５）。これによって、図１（ａ）に示す構造を得
る。上記工程は、従来から知られている公知の工程であ
る。
【００２３】引き続き、図１（ｂ）に示すように、ディ
ープＳＤ領域２４形成のためのイオン注入を行う（ステ
ップＳ６）。このイオン注入では、側壁１４を含むゲー
ト電極構造をマスクとして自己整合的にイオンを注入
し、また、基板１１の配向面（１１０）と整合した角度
（０°）±０．５°の角度での注入を行う。本明細書で
は、基板の配向面と整合したイオン注入をチャネリング
注入と呼び、これによって形成されるディープＳＤ領域
２４の底部をチャネリングテールと呼ぶ。このチャネリ
ング注入では、ｐＭＯＳＦＥＴではＩｎイオンを、ｎＭ
ＯＳＦＥＴではＡｓ又はＳｂイオンを注入する。加速エ
ネルギーは、ｐＭＯＳＦＥＴの場合はＩｎで１５０ｋｅ
Ｖ、ｎＭＯＳＦＥＴの場合はＳｂで１３０ｋｅＶ、Ａｓ
で８０ｋｅＶである。ドーズ量は、いずれの場合も２．
５Ｅ１３cm-2である。チャネリング注入に際して、ｐＭ
ＯＳＦＥＴ形成領域への注入時には、ｎＭＯＳＦＥＴ形
成領域をレジスト膜によってマスクし、また、ｎＭＯＳ
ＦＥＴ形成領域への注入時には、ｐＭＯＳＦＥＴ形成領
域をレジスト膜によってマスクして行う。このチャネリ
ング注入によって、ディープＳＤ領域２４のピーク濃度
は、１００ｎｍの深さ位置にあり、その濃度は約１Ｅ１
７atoms/cm3である。
ープＳＤ領域２４形成のためのイオン注入を行う（ステ
ップＳ６）。このイオン注入では、側壁１４を含むゲー
ト電極構造をマスクとして自己整合的にイオンを注入
し、また、基板１１の配向面（１１０）と整合した角度
（０°）±０．５°の角度での注入を行う。本明細書で
は、基板の配向面と整合したイオン注入をチャネリング
注入と呼び、これによって形成されるディープＳＤ領域
２４の底部をチャネリングテールと呼ぶ。このチャネリ
ング注入では、ｐＭＯＳＦＥＴではＩｎイオンを、ｎＭ
ＯＳＦＥＴではＡｓ又はＳｂイオンを注入する。加速エ
ネルギーは、ｐＭＯＳＦＥＴの場合はＩｎで１５０ｋｅ
Ｖ、ｎＭＯＳＦＥＴの場合はＳｂで１３０ｋｅＶ、Ａｓ
で８０ｋｅＶである。ドーズ量は、いずれの場合も２．
５Ｅ１３cm-2である。チャネリング注入に際して、ｐＭ
ＯＳＦＥＴ形成領域への注入時には、ｎＭＯＳＦＥＴ形
成領域をレジスト膜によってマスクし、また、ｎＭＯＳ
ＦＥＴ形成領域への注入時には、ｐＭＯＳＦＥＴ形成領
域をレジスト膜によってマスクして行う。このチャネリ
ング注入によって、ディープＳＤ領域２４のピーク濃度
は、１００ｎｍの深さ位置にあり、その濃度は約１Ｅ１
７atoms/cm3である。
【００２４】本実施形態例におけるチャネリング注入で
は、シリコン基板１１の配向面とイオン注入角度とを正
確に整合させることの他に、シリコン基板１１内には高
濃度のイオン注入が既に成されていないこと、注入する
基板部分の表面に酸化膜が形成されていないこと、及
び、シリコン基板１１がアモルファス化していないこと
が好ましい。このような注入方法を採用すると、縦方向
に特に選択的なイオン注入が行われるため、得られるデ
ィープＳＤ領域２４において良好なチャネリングテール
が形成される。つまり、ディープＳＤ領域２４の底部付
近に形成される不純物イオン濃度のプロファイルについ
て、よりなだらかな勾配の濃度分布が得られる。このた
め、その部分における電界強度が小さく、且つ、導入に
よる結晶欠陥が小さなチャネリングテールが得られる。
なお、このときのチャネリング注入によって、シリコン
基板１１がアモルファス化するおそれがあるときには、
基板温度を零下１００℃以下にして行う。これによっ
て、アモルファス化に伴って導入される欠陥が抑制でき
る。
は、シリコン基板１１の配向面とイオン注入角度とを正
確に整合させることの他に、シリコン基板１１内には高
濃度のイオン注入が既に成されていないこと、注入する
基板部分の表面に酸化膜が形成されていないこと、及
び、シリコン基板１１がアモルファス化していないこと
が好ましい。このような注入方法を採用すると、縦方向
に特に選択的なイオン注入が行われるため、得られるデ
ィープＳＤ領域２４において良好なチャネリングテール
が形成される。つまり、ディープＳＤ領域２４の底部付
近に形成される不純物イオン濃度のプロファイルについ
て、よりなだらかな勾配の濃度分布が得られる。このた
め、その部分における電界強度が小さく、且つ、導入に
よる結晶欠陥が小さなチャネリングテールが得られる。
なお、このときのチャネリング注入によって、シリコン
基板１１がアモルファス化するおそれがあるときには、
基板温度を零下１００℃以下にして行う。これによっ
て、アモルファス化に伴って導入される欠陥が抑制でき
る。
【００２５】次いで、図１（ｃ）に示すように、同様に
電極構造をマスクとする通常のイオン注入により、ｐＭ
ＯＳＦＥＴではＢ又はＢＦ2イオンを注入し、ｎＭＯＳ
ＦＥＴではＡｓ又はＳｂイオンを注入して、通常のソー
ス・ドレイン領域２５を形成する（ステップＳ７）。注
入角度は０°である。ソース・ドレイン領域２５は、側
壁１４の下部に若干イオンが回り込むことによって、デ
ィープＳＤ領域２４よりもゲート電極１３側に延びて形
成され、また、ディープＳＤ領域２４よりも浅い位置に
形成される。注入エネルギーは、ｐＭＯＳＦＥＴの場合
には、Ｂで２〜３ｋｅＶ、ＢＦ2で１０〜１５ｋｅＶで
あり、ｎＭＯＳＦＥＴの場合には、Ａｓは２０〜４０ｋ
ｅＶ、Ｐで１０〜２０ｋｅＶである。いずれの場合に
も、ドーズ量は、１Ｅ１５〜５Ｅ１５cm-2である。ＳＤ
領域の不純物濃度は、ピーク値で約１Ｅ２１〜５Ｅ２１
atoms/cm3であり、また、１００ｎｍの深さ位置で約１
Ｅ１７atoms/cm3である。
電極構造をマスクとする通常のイオン注入により、ｐＭ
ＯＳＦＥＴではＢ又はＢＦ2イオンを注入し、ｎＭＯＳ
ＦＥＴではＡｓ又はＳｂイオンを注入して、通常のソー
ス・ドレイン領域２５を形成する（ステップＳ７）。注
入角度は０°である。ソース・ドレイン領域２５は、側
壁１４の下部に若干イオンが回り込むことによって、デ
ィープＳＤ領域２４よりもゲート電極１３側に延びて形
成され、また、ディープＳＤ領域２４よりも浅い位置に
形成される。注入エネルギーは、ｐＭＯＳＦＥＴの場合
には、Ｂで２〜３ｋｅＶ、ＢＦ2で１０〜１５ｋｅＶで
あり、ｎＭＯＳＦＥＴの場合には、Ａｓは２０〜４０ｋ
ｅＶ、Ｐで１０〜２０ｋｅＶである。いずれの場合に
も、ドーズ量は、１Ｅ１５〜５Ｅ１５cm-2である。ＳＤ
領域の不純物濃度は、ピーク値で約１Ｅ２１〜５Ｅ２１
atoms/cm3であり、また、１００ｎｍの深さ位置で約１
Ｅ１７atoms/cm3である。
【００２６】次に、選択的エッチングを利用して、図２
（ｄ）に示すように、ゲート電極１３の側壁の側壁１４
を除去する（ステップＳ８）。更に、このゲート電極１
３をマスクとして自己整合的にイオン注入を行って、Ｓ
Ｄエクステンション領域２６を形成する（ステップＳ
９）。注入角度は０°である。ＳＤエクステンション領
域２６は、ソース・ドレイン領域２５よりも浅く且つ広
い領域を有する。ＳＤエクステンション領域２６形成の
ための注入エネルギーは、ｐＭＯＳＦＥＴの場合は、Ｂ
では０．２〜１ｋｅＶ、ＢＦ2では２〜５ｋｅＶであ
り、ｎＭＯＳＦＥＴの場合は、Ａｓで１〜４ｋｅＶであ
る。いずれの場合も、ドーズ量は５Ｅ１４〜１Ｅ１５で
ある。
（ｄ）に示すように、ゲート電極１３の側壁の側壁１４
を除去する（ステップＳ８）。更に、このゲート電極１
３をマスクとして自己整合的にイオン注入を行って、Ｓ
Ｄエクステンション領域２６を形成する（ステップＳ
９）。注入角度は０°である。ＳＤエクステンション領
域２６は、ソース・ドレイン領域２５よりも浅く且つ広
い領域を有する。ＳＤエクステンション領域２６形成の
ための注入エネルギーは、ｐＭＯＳＦＥＴの場合は、Ｂ
では０．２〜１ｋｅＶ、ＢＦ2では２〜５ｋｅＶであ
り、ｎＭＯＳＦＥＴの場合は、Ａｓで１〜４ｋｅＶであ
る。いずれの場合も、ドーズ量は５Ｅ１４〜１Ｅ１５で
ある。
【００２７】更に、図２（ｅ）に示すように、ｐＭＯＳ
ＦＥＴ形成領域にはｎ型不純物を、ｎＭＯＳＦＥＴ形成
領域にはｐ型不純物を注入するポケットイオン注入を行
って、ＳＤエクステンション領域２６の周囲にポケット
領域２７を形成する（ステップＳ１０）。注入エネルギ
ーは、ｐＭＯＳＦＥＴへのＡｓイオンの注入では４０〜
６０ｋｅＶを、ｎＭＯＳＦＥＴへのＢイオンの注入では
１０ｋｅＶを採用する。ドーズ量は、いずれの場合も１
〜２Ｅ１３である。なお、ｐＭＯＳＦＥＴでは、Ａｓに
代えてＳｂを注入してもよく、また、ｎＭＯＳＦＥＴで
は、Ｂに代えてＩｎ又はＢＦ2を採用してもよい。引き
続き、ソース・ドレイン領域２５及びディープＳＤ領域
２４を活性化するための熱処理を行う（ステップＳ１
１）。
ＦＥＴ形成領域にはｎ型不純物を、ｎＭＯＳＦＥＴ形成
領域にはｐ型不純物を注入するポケットイオン注入を行
って、ＳＤエクステンション領域２６の周囲にポケット
領域２７を形成する（ステップＳ１０）。注入エネルギ
ーは、ｐＭＯＳＦＥＴへのＡｓイオンの注入では４０〜
６０ｋｅＶを、ｎＭＯＳＦＥＴへのＢイオンの注入では
１０ｋｅＶを採用する。ドーズ量は、いずれの場合も１
〜２Ｅ１３である。なお、ｐＭＯＳＦＥＴでは、Ａｓに
代えてＳｂを注入してもよく、また、ｎＭＯＳＦＥＴで
は、Ｂに代えてＩｎ又はＢＦ2を採用してもよい。引き
続き、ソース・ドレイン領域２５及びディープＳＤ領域
２４を活性化するための熱処理を行う（ステップＳ１
１）。
【００２８】ポケット領域２７の不純物濃度は、１００
ｎｍの深さ位置で５Ｅ１６atoms/cm 3である。ポケット
領域２７は、ＳＤエクステンション領域２６の拡大をキ
ャンセルすることで、短チャネル効果を抑制する。ま
た、ディープＳＤ領域２４のチャネリングテール２おけ
る不純物濃度プロファイルの濃度勾配を緩和する。その
後、再び、ゲート電極１３の側壁に第２のサイドウオー
ル２８を形成し（ステップＳ１２）、図２（ｅ）に示し
た構造を得る。
ｎｍの深さ位置で５Ｅ１６atoms/cm 3である。ポケット
領域２７は、ＳＤエクステンション領域２６の拡大をキ
ャンセルすることで、短チャネル効果を抑制する。ま
た、ディープＳＤ領域２４のチャネリングテール２おけ
る不純物濃度プロファイルの濃度勾配を緩和する。その
後、再び、ゲート電極１３の側壁に第２のサイドウオー
ル２８を形成し（ステップＳ１２）、図２（ｅ）に示し
た構造を得る。
【００２９】その後は、従来技術と同様な工程により、
シリサイド層の形成、複数の層間絶縁層及び配線層の形
成、及び、パッシベーション層の形成等により、ＭＯＳ
デバイスとして構成される半導体装置が形成される。な
お、例えば図２（ｅ）において、各領域２３，２４，２
５，２６，２７は、実際にはこのように明確な境界線を
持つものではないが、それぞれのピーク濃度で比較する
と図示したような深さ関係で表されるものである。
シリサイド層の形成、複数の層間絶縁層及び配線層の形
成、及び、パッシベーション層の形成等により、ＭＯＳ
デバイスとして構成される半導体装置が形成される。な
お、例えば図２（ｅ）において、各領域２３，２４，２
５，２６，２７は、実際にはこのように明確な境界線を
持つものではないが、それぞれのピーク濃度で比較する
と図示したような深さ関係で表されるものである。
【００３０】上記ディープＳＤ領域２４のチャネリング
テールにおけるなだらかな濃度勾配は、基板濃度の高濃
度化、及び、ソース・ドレイン領域２５の接合深さの縮
小に起因する接合部の電界強度の増加を抑制するのに特
に有効である。このようななだらかな濃度勾配は、特に
Ｉｎ及びＡｓのチャネリング注入で顕著である。チャネ
リングテールは、横方向に比して縦方向に特に選択的な
注入が可能であり、不純物が横方向に拡散して生ずる不
具合が解消できる。
テールにおけるなだらかな濃度勾配は、基板濃度の高濃
度化、及び、ソース・ドレイン領域２５の接合深さの縮
小に起因する接合部の電界強度の増加を抑制するのに特
に有効である。このようななだらかな濃度勾配は、特に
Ｉｎ及びＡｓのチャネリング注入で顕著である。チャネ
リングテールは、横方向に比して縦方向に特に選択的な
注入が可能であり、不純物が横方向に拡散して生ずる不
具合が解消できる。
【００３１】以上、本発明をその好適な実施形態例に基
づいて説明したが、本発明の半導体装置の製造方法は、
上記実施形態例の構成にのみ限定されるものではなく、
上記実施形態例の構成から種々の修正及び変更を施した
ものも、本発明の範囲に含まれる。
づいて説明したが、本発明の半導体装置の製造方法は、
上記実施形態例の構成にのみ限定されるものではなく、
上記実施形態例の構成から種々の修正及び変更を施した
ものも、本発明の範囲に含まれる。
【００３２】
【発明の効果】以上、説明したように、本発明の半導体
装置の製造方法によると、ＳＤエクステンション領域の
形成前にディープＳＤ領域を形成したことにより、ＳＤ
エクステンションの拡張を伴うことなく、ディープＳＤ
領域の活性化熱処理を行うことが出来るので、短チャネ
ル効果が有効に抑制され且つ高速作動が可能なＭＯＳＦ
ＥＴの形成が可能である。
装置の製造方法によると、ＳＤエクステンション領域の
形成前にディープＳＤ領域を形成したことにより、ＳＤ
エクステンションの拡張を伴うことなく、ディープＳＤ
領域の活性化熱処理を行うことが出来るので、短チャネ
ル効果が有効に抑制され且つ高速作動が可能なＭＯＳＦ
ＥＴの形成が可能である。
【図１】本発明の一実施形態例に係る半導体装置の製造
方法を順次に示す半導体装置の断面図。
方法を順次に示す半導体装置の断面図。
【図２】図１に続く工程を示す半導体装置の断面図。
【図３】一実施形態例の製造方法の工程を示すフローチ
ャート。
ャート。
【図４】従来の半導体装置の製造方法を順次に示す半導
体装置の断面図。
体装置の断面図。
【図５】図４に続く工程を示す半導体装置の断面図。
【図６】基板濃度と接合容量の関係を示すグラフ。
【図７】基板濃度と接合リーク電流の関係を示すグラ
フ。
フ。
【図８】イオン注入の際の加速エネルギーに依存するイ
オン濃度プロファイル。
オン濃度プロファイル。
１１：シリコン基板
１２：ゲート絶縁膜
１３：ゲート電極
１４：サイドウオール
１５：ＳＤエクステンション領域
１６：エレベーテッドＳＤ領域
１７：ファセット
１８：隙間
１９：ポケット領域
２０：ゲート側壁
２１：ディープＳＤ領域
２２：素子分離領域
２３：ｎ―ウエル
２４：ディープＳＤ領域
２５：ソース・ドレイン領域
２６：ＳＤエクステンション領域
２７：ポケット領域
２８：サイドウオール
２９：金属シリサイド層
─────────────────────────────────────────────────────
フロントページの続き
Ｆターム(参考） 5F140 AA01 AA12 AA21 AB03 BA01
BE10 BF01 BF04 BG08 BG12
BG28 BG52 BG53 BG54 BH13
BH14 BH21 BH35 BH49 BK03
BK13 BK14 BK21 BK22 BK38
CB04 CB08
Claims (7)
- 【請求項１】 ＭＯＳＦＥＴを有する半導体装置の製造
方法において、 ゲート側壁を有するゲート電極を形成する第１の工程
と、 前記ゲート電極をマスクとしてイオン注入し、ディープ
ソース・ドレイン領域（ディープＳＤ領域）を形成する
第２の工程と、 前記ゲート電極をマスクとしてイオン注入し、前記ディ
ープＳＤ領域よりも浅いソース・ドレイン領域（ＳＤ領
域）を形成する第３の工程と、 前記ゲート電極のゲート側壁を除去する第４の工程と、 前記ゲート側壁を除去したゲート電極をマスクとしてイ
オン注入し、前記ＳＤ領域よりも浅いソース・ドレイン
エクステンション領域（ＳＤエクステンション領域）を
形成する第５の工程と、 前記ＳＤエクステンション領域の端部にイオン注入し、
ポケット領域を形成する第６の工程と、 前記ゲート側壁を除去したゲート電極に再びゲート側壁
を形成する第７の工程とを順次に備えることを特徴とす
る半導体装置の製造方法。 - 【請求項２】 前記第ディープＳＤ領域を形成するイオ
ン注入工程におけるイオン注入角度を、前記半導体基板
の配向面の方位と整合させ、これによりチャネリングを
発生させて前記ディープＳＤ領域を形成する、請求項１
に記載の半導体装置の製造方法。 - 【請求項３】 前記ディープＳＤ領域のイオン注入に、
Ｉｎ又はＡｓイオンを注入する、請求項２に記載の半導
体装置の製造方法。 - 【請求項４】 前記第ディープＳＤ領域を形成するイオ
ン注入工程は、注入される基板位置に絶縁膜が形成され
ていない状態で行う、請求項１〜３の何れかに記載の半
導体装置の製造方法。 - 【請求項５】 前記第ディープＳＤ領域を形成するイオ
ン注入工程は、注入される基板位置に対する最初の高濃
度のイオン注入工程である、請求項１〜４の何れかに記
載の半導体装置の製造方法。 - 【請求項６】 前記ディープＳＤ領域を形成するイオン
注入工程は、基板温度を零下１００℃以下にして行う、
請求項１〜５の何れかに記載の半導体装置の製造方法。 - 【請求項７】 ＭＯＳＦＥＴを有する半導体装置におい
て、 半導体基板上に選択的に形成された単一絶縁膜から成る
ゲート側壁を有するゲート電極と、前記半導体基板の前
記ゲート電極の両側に形成されたソース・ドレインとを
有し、 前記ソース・ドレインは、ソース・ドレイン領域と、該
ソース・ドレイン領域から基板面と平行な方向に延長さ
れ且つ該ソース・ドレイン領域よりも浅いエクステンシ
ョンソース・ドレイン領域と、該エクステンションソー
ス・ドレイン領域の側面に形成されたポケット領域と、
前記ソース・ドレイン領域よりも深いディープソース・
ドレイン領域とを有し、 前記ディープソース・ドレイン領域は、基板面と平行な
方向に前記ゲート側壁から離れた位置に配設されること
を特徴とする半導体装置。
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