KR20010025030A - 반도체 디바이스 제조 방법 - Google Patents

반도체 디바이스 제조 방법 Download PDF

Info

Publication number
KR20010025030A
KR20010025030A KR1020007012848A KR20007012848A KR20010025030A KR 20010025030 A KR20010025030 A KR 20010025030A KR 1020007012848 A KR1020007012848 A KR 1020007012848A KR 20007012848 A KR20007012848 A KR 20007012848A KR 20010025030 A KR20010025030 A KR 20010025030A
Authority
KR
South Korea
Prior art keywords
layer
gate
region
semiconductor body
dielectric
Prior art date
Application number
KR1020007012848A
Other languages
English (en)
Inventor
몬트레안드레아스에이치
쉬미츠쥬리안
보에레피에르에이치
Original Assignee
롤페스 요하네스 게라투스 알베르투스
코닌클리즈케 필립스 일렉트로닉스 엔.브이.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 롤페스 요하네스 게라투스 알베르투스, 코닌클리즈케 필립스 일렉트로닉스 엔.브이. filed Critical 롤페스 요하네스 게라투스 알베르투스
Publication of KR20010025030A publication Critical patent/KR20010025030A/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66492—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a pocket or a lightly doped drain selectively formed at the side of the gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26586—Bombardment with radiation with high-energy radiation producing ion implantation characterised by the angle between the ion beam and the crystal planes or the main crystal surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H01L29/1041—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with a non-uniform doping structure in the channel region surface
    • H01L29/1045—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with a non-uniform doping structure in the channel region surface the doping structure being parallel to the channel length, e.g. DMOS like
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
    • H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66537—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a self aligned punch through stopper or threshold implant under the gate region

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명은 MISFET를 포함하는 반도체 디바이스 제조 방법에 관한 것으로, 제 1 도전형 타입의 활성 영역(4)이 반도체 바디(1)의 표면에서 규정되며, 상기 활성 영역(4)상에 패터닝층(6,7)이 형성되는데, 상기 패터닝층은 후속 공정 단계에서 제공될 MISFET 게이트(19,21)의 영역을 규정하고 반도체 바디(1)내의 제 2 도전형 타입의 소스 영역(11) 및 드레인 영역(12)의 형성동안에 마스크(mask)로 동작하는 더미 게이트(a dummy gate)이다. 다음 단계에서, 유전층(14)은 패터닝층을 피복할 만큼 충분히 두껍게 제공되며, 상기 유전층(14)은 게이트의 영역에 패터닝층(14)이 형성될 때까지 CMP와 같은 재료 제거 처리(a material removing treatment)에 의해 두께의 일부에 대해 제거되고, 불순물은 리세스(15)를 통하여 유전층을 마스크로서 이용하여 반도체 바디(1)의 채널 영역(13)내로 유입되며, 절연층(18)이 도포되어 절연층상에 게이트 유전체(19)를 형성하고 도전층(20)이 도포됨으로써 리세스를 충진하며, 도전층은 트랜지스터의 게이트 도전체(21)를 형성한다.

Description

반도체 디바이스 제조 방법{METHOD OF MANUFACTURING A MIS FIELD-EFFECT TRANSISTOR}
본 발명은 게이트 유전체에 의해 반도체 바디의 표면의 채널 영역으로부터 절연된 게이트를 가지는 트랜지스터가 표면에 제공된 반도체 바디 포함하는 반도체 디바이스의 제조 방법에 관한 것으로, 상기 게이트는 영역을 가지며, 상기 상기 방법에 의해서 표면에 인접하는 제 1 도전형 타입의 활성 영역(a active region)은 반도체 바디 내에 규정되며, 패터닝층이 도포되어 후속 공정 단계에서 제공될 계획된 게이트(planned gate)의 영역을 규정하고, 이후 유전층이 도포되고, 상기 유전층에는 상기 패터닝층을 제거함으로써 계획된 게이트의 영역에 리세스가 제공되며, 이후 불순물이 상기 리세스를 통해 자기 기록 방식(self-registered way)으로 유전층을 마스크로 이용함으로써 상기 반도체 바디의 상기 채널 영역내로 유입되고, 상기 트랜지스터의 상기 게이트 유전체를 형성하는 절연층이 도포되고, 상기 절연층상에 도전층이 도포됨으로써 상기 리세스를 충진하며, 상기 도전층은 상기 트랜지스터의 게이트를 형성한다.
도입부에서 기술된 종류의 반도체 디바이스 제조 방법은 US-A-5,773,348로부터 공지되어진다. 공지된 방법에서, 스택형 패드 산화물/질화물 층은 반도체 바디의 표면상에 형성되고, 스택형 패드 산화물/질화물 층상에, 패터닝된 포토레지스트 층이 도포되어 계획된 게이트 영역(planned gate region)을 형성하는데, 이는 이후 또한 계획된 게이트 영역으로 지칭된다. 산화물층은 스택형 패드 산화물/질화물 층상에 선택적으로 증착되고, 이후 패터닝된 포토레지스트 층이 제거된다. 후속적인 주입 공정 단계에서, 불순물이 계획된 게이트 영역을 통해 산화물층을 이온 주입 마스크로서 이용함으로써 반도체 바디내로 유입되고, 이로인해 반도체 바디에 안티-펀치스루 불순물 영역(anti-punchthrough impurity region)이 제공된다. 이후에, 질화물 스페이서가 산화물 층의 측벽의 계획된 게이트 영역내에 형성되고 스택형 패드 산화물/질화물 층은 동일한 영역내에서 제거된다. 후속적으로, 계획된 게이트 영역을 충진하는 비정질 실리콘 층의 증착 이후, 게이트 산화물 층이 계획된 게이트 영역내에 도포되고, 비정질 실리콘 층은 트랜지스터의 게이트를 형성할 것이다. 최종적으로, 산화물 층 및 하부에서 스택형 패드 산화물/질화물 층이 제거되고, 750 내지 900℃의 온도에서 두 단계의 어닐링 처리를 포함하는 실리사이드 공정이 자기 정렬된 컨택트 및 얕은 정션 소스 및 드레인 영역을 형성하기 위해 수행된다.
불순물이 반도체 바디의 표면에 제공된 화학적 소스로부터의 확산 및 주입에 의해 유입될지라도, 이 두 경우 모두 대략 900℃의 고온의 어닐링 처리가 수행될 필요가 있다.
공지된 방법의 단점으로는 게이트의 형성 및 계획된 게이트 영역을 통한 반도체 바디로의 불순물의 유입은 소스 영역 및 드레인 영역을 형성하기 전에, 이로 인해 고온의 두단계의 어닐링 처리전에 발생한다. 게이트에 대해 고온의 두단계의 어닐링 처리가 행해지기 때문에, 게이트를 위한 공정 적합 재료(process compatible material)의 선택에 있어 심각한 제약이 뒤따른다. 게다가, 고온 어닐링 처리는 또한 펀치스루 억제를 위해 반도체 바디내로 국부적으로 유입되어지는 불순물을 또한 역으로 재분배할 수 있다.
본 발명의 목적은 도입부에서 전술된 종류의 반도체 디바이스를 제조하는 방법을 제공하여, 통상적인 CMOS 공정 흐름에서 게이트에 대한 공정 적합 재료의 주입에 관해서 유연성을 증가시키고, 후속 공정 단계에서 유입된 불순물의 역 재분배(adverse redistribution) 없이 계획된 게이트 영역을 통한 반도체 바디내로의 불순물의 국부적 주입을 가능하게 하는데 있다.
본 발명에 따르면, 이 목적은 내화성 재료로 구성되는 패터닝층이 도포되고, 패터닝층은 반도체 바디의 제 1 도전형 타입의 소스 영역 및 드레인 영역의 형성 동안 마스크로서의 역할을 수행하고, 이후 유전층이 패터닝층을 피복할 정도의 충분한 두께로 도포되며, 유전층은 패터닝 층이 노출될 때까지 재료 제거 처리(material removing treatment)에 의해 그 두께의 일부로 제거되고, 이후 패터닝층이 제거된다.
본 발명에 따른 전술된 수단내에서, 트랜지스터의 소스 영역 및 드레인 영역의 형성과 연관된 고온의 어닐링 처리에 노출된 후, 게이트 및 불순물은 계획된 게이트 영역내의 리세스 통해 반도체 바디내로 국부적으로 유입된다. 이러한 방식으로, 게이트에 대한 공정 적합 재료의 사용에 관한 유연성이 실질적으로 증가하고 국부적으로 유입된 불순물의 재분배를 상쇄시킨다.
계획된 게이트 영역은 패터닝층을 증착시킴으로서 규정되는데, 상기 패터닝층은 내화성 재료로 구성되어 트랜지스터의 소스 영역 및 드레인 영역의 후속 형성과 연관된 고온의 어닐링 처리를 잘 견뎌낸다. 패터닝 층을 제거하기 전에, 비교적 두꺼운 유전층이 패터닝층을 피복할 수 있는 두께로 도포된다. 후속적으로, 패터닝층이 노출될 때까지 유전층은 예를 들면, 화학-기계적 연마에 의해 그 두께의 일부가 제거되며, 패터닝층은 선택적 에칭에 의해 제거되어 유전층에 계획된 게이트 영역의 리세스를 제공한다. 패터닝 층을 제거한 후에, 오염에 대해서 반도체 바디를 보호하기 위해 반도체 바디의표면에 바람직하게 도포됐을 수 있는 예를 들면 실리콘 산화물로 구성되는 표면층을 제거하기 위해 딥-에칭(dip-etch)이 수행될 수 있다. 이후에, 불순물은 유전층을 마스크로서 이용하는 자기 기록 방식으로 리세스를 통하여 반도체 바디의 채널 영역내로 유입된다. 이후에 도전층을 도포하고 리세스를 충진하여 트랜지스터의 게이트를 형성한다.
불순물은 통상적으로 두개의 단계를 포함하는 확산 프로세스에 의해서 반도체 바디의 채널 영역내로 유입될 수 있다. 먼저, 불순물은 기상 증착(gasous deposition) 단계에 의해서, 또는 표면을 원하는 불순물을 포함하는 층으로 피복함으로써 반도체 바디의 표면상에 또는 표면 근처에 배치된다. 이것은 확산에 의해서 반도체 바디내로 불순물을 더 주입하기 위하여 어닐링 처리후에 이루어진다. 확산 프로세스 대신에, 이온 주입이 이용될 수도 있다. 원하는 불순물은 먼저 이온화 된후 전기장 또는 자기장에 의해서 통상적으로 1 내지 500 keV의 범위의 고에너지로 가속된다. 가속된 고에너지 이온의 빔(beam)은 반도체 바디의 표면에 충돌하여 노출된 영역을 침투한다. 통상적으로 침투는 표면아래로 1 ㎛ 이하로 행해지며, 주입동안 결정 격자에 상당한 손상을 입힌다. 결과적으로, 결정 격자에 발생된 손상을 회복하고 주입된 불순물을 활성화시키기 위하여 어널링 처리가 필요로 하게된다.
반도체 바디내로 유입된 불순물의 수를 정확하게 제어할 수 있는 능력 때문에, 확산보다는 이온 주입이 바람직하다. 더우기, 이온 주입은 확산에 비해 훨씬 적은 측면 분포(lateral distribution)를 가지고서 반도체 바디내로 불순물의 유입이 가능하게 하며, 훨씬 작은 치수를 가진 디바이스의 제조를 가능케한다.
채널 길이가 대략 2 ㎛미만인 MOS 디바이스에 대하여, 쇼트 채널 효과(short channel effect)는 디바이스의 작동에 대하여 중요한 역할을 수행하기 시작한다. 이러한 측면에서, 특히 펀치스루 및 쇼트-채널 문턱 전압 변이(short-channel threshold-voltage shift)로서 알려진 쇼트 채널 효과가 지배적이게 된다.
펀치스루는 소스 영역 및 드레인 영역의 공핍 영역의 융합(merge)과 관계된 현상이다. 즉, 채널 길이가 감소할 때에 채널 영역 도핑이 일정하게 유지된다고 가정한다면 공핍 영역의 에지(edge)간의 공간이 보다 작아진다. 채널 길이가 소스 영역 및 드레인 영역의 공핍 영역의 폭의 합과 대략 같아질 때, 펀치스루는 발생한다.
실험적으로, 채널 길이가 대략 2 ㎛이하로 감소함에 따라 문턱 전압은 롱 채널(long-channel) 값 아래로 쉬프트됨이 관찰되는데, 이는 쇼트 채널 문턱 전압 쉬프트라고 불린다. 소스 영역 및 드레인 영역에 의해 유도되는 게이트아래의 채널 영역내의 공핍 전하의 비율은 롱-채널 트랜지스터에 비해 미미하지만 쇼트-채널 트랜지스터에 대해서는 상당히 크며, 이들 채널 길이는 소스 영역 및 드레인 영역의 공핍 영역의 폭의 합에 근접한다. 결과적으로, 반전(inversion)을 일으키는데 보다 작은 전하가 필요하게 되어 문턱 전압이 감소된다.
전술한 이유에서, 문턱 전압 보정 및/또는 펀치스루 억제를 위한 불순물 영역을 갖는 쇼트-채널 트랜지스터의 채널 영역을 제공하는 것이 바람직하다. 이 효과를 달성하기 위해, 게이트아래의 채널 영역내의 반도체 바디의 도핑은 일반적으로 증가되어져야 한다. 문턱 전압 보정 및/또는 펀치스루 억제를 위한 불순물은 실질적으로 반도체 바디의 표면에 수직으로 채널 영역내로 주입될 수 있다. 그러나, 결정 방향 및 결정면에 따라 불순물의 채널링을 상쇄하기 위해, 주입 전에 반도체 바디를 기울임으로써, 반도체 바디(1)의 표면(2)에 대한 수직 방향에 대해 약간의 각, 에컨대 7도의 각을 두고서 주입을 수행하는 것이 바람직하다. 일반적으로 펀치스루 억제를 위한 주입은 또한 문턱 전압의 증가를 또한 초래시킨다는 것에 유의하여야 한다.
통상적으로, 반도체 바디의 표면에 인접하는 활성 영역의 정의 후에 그리고 반도체 바디의 전체 표면을 피복하는 게이트 산화물 층의 도포 후에 문턱 전압 보정 및/또는 펀치스루 억제를 위한 불순물이 주입된다. 이러한 방식으로, 주입된 불순물은 전체 활성 영역위에 측방향으로 분포되며, 역도핑(counter-doping)은 반도체 바디의 표면에 인접하는 영역에서 후속하는 소스 및 드레인 영역의 형성을 위해 요구된다. 소스 영역 및 드레인 영역의 형성을 위한 역도핑의 필요성은 전술된 불순물을 리세스를 통하여 오직 트랜지스터의 채널 영역내로 국부적으로 주입함으로써 본 발명의 방법에 의해 상쇄되어진다. 문턱 전압 보정 및/또는 펀치스루 억제를 위한 불순물이 리세스를 통하여 실질적으로 표면에 대해 수직이거나 또는 반도체 바디(1)의 표면(2)의 수직 방향에 대하여 작은 크기의 각으로 주입되면, 채널 영역은 실제로 이 전체 길이에 걸쳐 주입되고, 이로 인해 채널 길이의 전체 범위에 걸쳐 문턱전압이 증가된다. 결과적으로, 롱-채널 및 쇼트-채널 트랜지스터를 둘다 포함하는 반도체 디바이스를 위한 공정 흐름이 쇼트-채널 트랜지스터가 공칭 문턱전압에서 작동할 수 있는 방식으로 최적화될 때, 롱-채널 트랜지스터는 또한 필연적으로 더 높은 문턱전압을 획득한다. 채널 영역에 오직 부분적으로만, 즉 에지에만 불순물을 제공하기 위해 그리고 이로 인해, 롱-채널 트랜지스터의 문턱 전압이 증가하는 것을 억제하기 위해, 반도체 바디(1)의 표면의 수직에 대해 예각(θ)으로 불순물을 주입하는 것이 바람직하다. 명백히, 불순물이 채널 영역내로 주입될 수 있는 최대각은 유전층에서의 리세스의 종횡비에 따라 다르다. 계획된 게이트 영역을 규정하고 내화성 재료로 구성되는 패터닝층은 예를 들면, 실리콘 질화물 또는 알루미늄 산화물을 포함할 수 있다. 그러나, 공정 흐름을 통상적인 CMOS 공정과 일치시키기 위해, 도포된 패터닝 층은 바람직하게 실리콘을 포함한다. 이러한 측면에서, 다결정 실리콘 또는 가능하다면 비정질 실리콘 또는 GexSi(1-x)가 도포될 수 있다 - x는 0 과 1 사이의 범위에 놓여있는 게르마늄의 비율임 - .
도 1 내지 도 9는 본 발명에 따른 방법의 제 1 실시예를 이용한, 트랜지스터를 포함하는 반도체 디바이스의 제조의 연속하는 단계를 도식적인 단면도로 도시한다.
도 10 및 11는 본 발명에 따른 방법의 제 2 실시예를 이용한, 트랜지스터를 포함하는 반도체 디바이스의 제조에 있어서의 두 단계를 도식적인 단면도로 도시한다.
본 발명이 여기에서 단일 트랜지스터에 기초하여 기술될지라도, 본 발명이 CMOS 및 BICMOS 집적 회로의 제조에 바람직하게 적용될 수 있다는 것은 당업자에게는 자명할 것이다.
도 1 내지 9는 본 발명에 따른 방법의 제 1 실시예를 이용한, 트래지스터를 포함하는 반도체 디바이스의 제조에 있어서 연속하는 단계의 도식적인 단면도를 도시한다.
도 1을 참조하면, 제 1 도전형 타입의 반도체 바디(1) - 본 실시예에서는 예를 들면 p-타입 도전형(p-type conductivity)의 실리콘 바디 - 에는 표면(2)에 비교적 두꺼운 산화물 필드 절연 영역(3)이 제공되는데, 이는 반도체 바디(1)내에서 적어도 부분적으로 리세스되며, NMOS-타입의 본 실시예에서 트랜지스터가 제조될 활성 영역(4)을 규정한다. 두꺼운 산화물 절연 영역(3)은 LOCOS(LOCal Oxidation of Silicon) 또는 STI(Shallow Trench Isolation)에 의하여 통상적인 방법으로 형성된다. 후속적으로, 반도체 바디(1)의 표면에는, 예를 들면 실리콘 산화물로 구성되는 층(5)이 제공되며, 후속 프로세스 단계에서 제공될 계획된 게이트의 영역을 규정하는 패터닝 층(patterned layer:8)에 의해서 피복되며, 이 영역은 이하 계획된 게이트 영역(planned gate area)이라고 불려진다. 본 실시예에서, 패턴닝 층(8)은, 예를 들면 인 또는 가능하면 붕소와 같은 도펀트로 도핑될 수 있는 다결정 실리콘의 제 1 서브-층(6) 및 그 상부에, 예를 들면 실리콘 질화물로 구성되는 제 2 서브층(7)을 포함하는 이중층을 증착시키고, 예를 들면 통상적인 포토리소그래픽 방식으로 이중층을 패터닝함으로써 획득된다. 실리콘 질화물을 대신하여, 예를 들면 알루미늄 산화물 또는 물질의 화합물과 같은 임의의 다른 적당한 물질이 이용될 수 있다. 다결정 실리콘 대신에, 비정질 실리콘 또는 GexSi1-x가 이용될 수 있다 - x는 0과 1사이의 범위내에 놓여지는 게르마늄의 비율을 나타낸다 -. 또한, 패턴닝 층은 다결정 실리콘, 비정질 실리콘 또는 GexSi1-x또는 예를 들면 실리콘 질화물 또는 알루미늄 산화물과 같은 다른 적당한 내화성 물질로 구성된 단일층일 수도 있음에 유의해야 한다. 더우기, 오염으로부터 반도체 바디를 보호하기 위해 바람직하게 적용될 수 있는 층(5)의 존재가 반드시 필수적인 것은 아니다. 패터닝 층(8)을 도포한 후에, 본 실시예에서 n-타입의 제 2 반대 도전형 타입의 소스/드레인 연장부(9)는 예를 들면 마스크로서 산화물 필드 절연 영역(3)과 함께 패터닝 층(8)을 이용하여 비교적 미량의 인 또는 비소의 자기 정렬 주입법에 의해 패터닝 층(8)의 대향측면(opposite sides)상에 형성된다.
후속적으로, 패터닝 층(8)에는 측벽 스페이서(10)가, 예를 들면 실리콘 산화물 층의 증착 및 이방성 에칭 백(anisotropic etch-back)과 같은 공지된 방법으로 제공된다(도 2). 측벽 스페이서(10)의 형성 후에, 제 2 도전형 타입 - 본 실시예에서는 n 타입임- 의 강도핑된 소스 영역(11) 및 드레인 영역(12)은 패터닝 층(8) 및 측벽 스페이서(10)와 함께 산화물 필드 절연 영역(3)을 마스크로 이용하는 예를 들면 보다 많은 양의 인 또는 비소의 자기 정렬 주입법에 의해 측벽 스페이서(10)의 대향 측면상에 형성된다. 채널 영역(13)은 연장된 소스 영역(11,9) 및 연장된 드레인 영역(12,9)으로 둘러싸여 진다는 것에 유의해야 한다.
도 3을 참조하면, 실리콘 산화물로 구성된 본 실시예에서, 비교적 두꺼운 유전층(14)은 패터닝 층(8)을 피복하기에 충분히 두꺼운 두께로 도포된다. 명백히, PSG(phosphosilicate glass) 또는 BPSG(borophosphosilicate glass)와 같은 다른 적당한 전기적 절연 물질이 또한 이용될 수 있다.
후속적으로, 유전층(14)은 패터닝 층(8)이 노출될 때까지 그 두께의 일부위 까지 제거된다(도 4). 이것은, 예를 들면 상업적으로 이용가능한 슬러리(slurry)를 이용한 화학 기계적 연마(CMP)에 의해서 수행될 수 있다. 물질 제거 처리동안, 본 실시예에서 실리콘 질화물로 구성된 제 2 서브층(7)은 정지층(stop layer)으로서의 역할을 수행할 것이다.
다음 단계에서(도 5), 본 실시예에서 실리콘 질화물로 구성된 제 2 서브층(7)은 본 실시예에서 양자 모두 실리콘 산화물로 구성된 유전층(14) 및 측벽 스페이서(10)에 대해서 예를 들면 핫 인산 및 황산 혼합물을 이용하는 습식 에칭에 의해 선택적으로 제거된다. 이러한 방식으로 유전층(14)에는 리세스(15)가 제공된다.
도 6을 참조하면, 제 1 서브층(6) 및 층(5)은 2개의 분리된 에칭 단계에서 제거된다. 본 실시예에서 다결정 실리콘으로 구성된 제 1 서브층(6)은, 예를 들면 핫 KOH 용액을 이용한 습식 에칭에 의해서, 또는 예를 들면 HBr/Cl2혼합물을 이용한 플라즈마 에칭에 의해서 선택적으로 제거될 수 있다. 본 실시예에서 실리콘 산화물로 구성된 층(5)은 HF를 이용하는 습식 에칭에 의해서 제거될 수 있다. 다음 단계에서, 반도체 바디(1)의 채널 영역(13)에는 예를 들면 붕소(B)와 같은 p-타입 불순물을 자기 기록(self-registered) 방식으로 유전층(14)을 마스크로서 이용하여 리세스(15)를 통하여 채널 영역(13)내로 유입함으로써 본 실시예에서는 p 타입인 제 1 도전형 타입의 불순물 영역(16)이 제공된다. 불순물 영역(16)은 예를 들면 얕은 영역으로 도포되어 NMOS 트랜지스터의 문턱 전압(threshold voltage)을 보정하거나/또는 보다 깊은 영역으로 도포되어 연장된 소스 영역(11,9) 및 연장된 드레인 영역(12,9)사이의 펀치스루(punchthrough)를 억제할 수 있다. p-타입 불순물의 반도체 바디내로의 유입은 반도체 바디(1)의 표면(2)에서 제공된 화학적 소스(chemical source)로부터의 확산에 의해서 수행될 수 있다. 그러나, 이전에 주어진 이유로 인하여, p-타입 불순물은 화살표(17)로 도시된 이온 주입법에 의해서 보다 바람직하게 유입된다. 이러한 관점에서, 대략 20 내지 60 keV의 범위내에 존재하는 에너지에서 대략 2.1013 atoms/cm2의 양의 붕소가 주입될 수 있다. 이와 유사한 이유로 인(P) 이온 또는 비소(As) 이온이 PMOS 트랜지스터에서 주입될 수 있음을 당업자는 유의하여야 한다. 예를 들면, 인은대략 100 내지 130 keV의 범위의 에너지에서 대략 2.1013atoms/cm2의 양으로 주입될 수 있는 반면에 비소는 대략 180 내지 240 keV의 범위의 에너지에서 약 2.1013 atoms/cm2의 양으로 주입될 수 있다. 주입은 반도체 바디(1)의 표면(2)에 실질적으로 수직하게 수행될 수 있다. 그러나, 결정 방향 및 결정면에 따라 불순물의 채널링(channeling)을 상쇄하기 위하여, 주입 전에 반도체 바디를 기울임으로써 반도체 바디(1)의 표면(2)에 대해 수직 방향에 대하여 약간의 각, 예를 들면 7도의 각을 두고서 주입을 수행하는 것이 바람직하다. 문턱 전압 보정을 위한 얕은 영역 및 펀치스루의 억제를 위한 보다 깊은 영역은 상이한 에너지에서 수행된 2 개의 주입 단계에서, 또는 동일한 에너지에서 수행되는 하나의 주입 단계에서 동시에 형성될 수 있음을 유의하여야 한다.
도 7에 도시된 바와 같이, 제 1 절연층(18)은 모든 노출된 표면상에 도포되어 트랜지스터의 게이트 유전체(19)를 형성한다. 제 1 절연층(18)은 실리콘 산화물로 구성될 수 있지만, 탄탈륨 산화물, 알루미늄 산화물 또는 실리콘 질화물과 같은 실리콘 산화물의 유전 상수보다 높은 유전 상수를 가지는 유전 물질이 보다 바람직할 것이다. 게이트 유전체(19)에 실리콘 산화물이 도포되면, 이것은 예를 들면 화학 기상 증착법 또는 실리콘의 열적 산화(thermal oxidation)에 의해 획득될 것이다. 탄탈륨 산화물, 알루미늄 산화물 및 실리콘 질화물과 같은 높은 유전 상수 물질은, 예를 들면 화학 기상 증착법(CVD)에 의해서 도포될 수 있다.
펀치스루 억제 및/또는 문턱 전압 보정을 위한 상기 언급된 이온 주입은 절연층(18)의 도포 후에 수행되어질 수 있음에 또한 유의해야 한다. 반도체 바디의 표면에 존재하는, 예를 들면 실리콘 산화물로 구성되는 얇은 층은 이온 주입 특성을 향상시킬 수 있음은 공지되어 왔다. 그러나, 제 1 절연층(18)이 높은 유전 상수를 가진 유전 물질로 구성되는 경우, 이온 주입과 결합한 대략 900℃의 고온 어닐링은 도포된 물질의 유전 특성을 저하시킨다.
도 8을 참조하면, 도전층(20)은 통상적인 방식으로 절연층(18)상에 도포되어, 이로 인해 계획된 게이트 영역에서 리세스(15)를 충진한다. 다결정 실리콘 또는 가능하면 비정질 실리콘 또는 GexSi1-x가 이용될 수 있지만, 도전층(20)은 바람직하게 알루미늄, 텅스텐, 구리 또는 몰리브덴과 같은 금속 또는 금속의 혼합물을 포함한다. 도전층(20)은 또한 접착층 및/또는 장벽층으로 동작하는 층의 상부에 알루미늄, 텅스텐, 구리 또는 몰리브덴과 같은 금속 또는 금속의 혼합물을 포함하는 층으로 구성되는 이중층으로 도포될 수 있다는 것에 유의하여야 한다. 이러한 관점에서, Ti는 접착층으로, 그리고 TiN 또는 TiW는 장벽층으로 도포될 수 있다.
다음 단계에서(도 9), 도전층(20)은 트랜지스터의 게이트(21)를 만든다. 이것은 예를 들면 오버사이즈 마스크(oversized mask)를 이용하여 에칭함으로써 수행된다. 이 경우에, 게이트(21)의 도전 재료는, 절연층(18)으로 코팅된 유전층(14)위에서 도 7의 리세스(15) 너머로까지 연장된다. 그러나, 절연층(18)이 노출되어, 유전층(14)에서 리세스되는 게이트(21)를 형성할 때까지는 비마스크(maskless) 공정에서 도전층(20)을 제거하는 것이 바람직하다. 절연층(18)의 부가적인 비마스크 제거(이 결과는 도 9에 도시됨)가 요구되는 것은 아니지만, 절연층(18)이 고 유전 상수 재료를 포함하는 경우에는 유익할 수가 있다. 도전층(20) 또는 도전층(20) 및 절연층(18) 모두의 비마스크 제거는 예를 들면, 화학-기계적 연마(CMP)에 의해, 예를 들면 상업적으로 이용가능한 슬러리를 이용하여 수행될 수 있다.
최종적으로, 반도체 디바이스는 산화물 증착(oxide deposition), 컨택트 정의(contact definition) 및 하나 이상의 금속층에 의한 금속화 공정에 대한 통상적인 CMOS 공정 흐름 단계(도시되지 않음)에 의해서 완성될 수 있다.
도 10 및 도 11은 본 발명에 따른 방법의 제 2 실시예를 이용한, 트랜지스터를 포함하는 반도체 디바이스의 제조에 있어서의 두 단계의 도식적인 단면도를 도시한다.
도 10은 화살표(22)로 도시된 바와 같이 반도체 바디(1)의 표면의 수직에 대해 예각(θ)으로 발생하는 이온 주입을 제외하고는 도 6과 동일한 상황을 도시한다. 반도체 바디의 채널 영역(13)에는, 예를 들면 붕소(B) 이온과 같은 p-타입 불순물을 대략 15°내지 75°의 범위내의 각에서 리세스(15)를 통하여 채널 영역(13)으로 유전층(14)을 마스크로 이용하여 주입함으로써, 주어진 실시예에서는 p-타입의 제 1 도전형 타입의 불순물 영역(29)이 제공된다. 명백히, 불순물이 채널 영역(13)으로 주입될 수 있는 최대각(θ)은 유전층(14)내의 리세스(15)의 종횡비(aspect ration)에 따라 다르다. 이온 주입은 두 개의 단계로 수행되는데, 반도체 바디(1)는 두개의 단계사이에서 180°회전한다. 당연히, 다른 게이트에 대하여 직각으로 향하는 회로 구조는 4 개의 별도의 주입을 필요로 한다. 불순물 영역(29)은, 예를 들면 포켓 NMOS 트랜지스터의 문턱 전압을 보정하기 위한 얕은 영역 및/또는 NMOS 트랜지스터의 연장된 소스 영역(11,9) 및 연장된 드레인 영역(12,9)사이의 펀치스루를 억제하기 위한 비교적 깊은 영역으로 도포될 수 있다. 이 관점에서, 붕소는 대략 20 내지 60 keV의 범위내에 존재하는 에너지에서 대략 6.1012내지 4.1013atoms/cm2의 양으로 주입될 수 있다. 인(P) 이온 또는 비소(As) 이온은 유사한 이유로 PMOS 트랜지스터에서 주입될 수 있음을 당업자는 유의하여야 한다. 예를 들면, 인은 대략 60 내지 90 keV의 범위의 에너지에서 대략 6.1012내지 4.1013atoms/cm2의 양으로 주입될 수 있는 반면에 비소는 대략 80 내지 140 keV의 범위의 에너지에서 약 6.1012내지 4.1013atoms/cm2의 양으로 주입될 수 있다.
연장된 드레인 영역(12,9) 또는 연장된 소스 영역(11,9)에 참조 번호 (23)에 의해 나타내진 불순물 타입의 영역이 제공된다.
불순물 영역(23)의 주입 후에, 도 7 내지 도 9를 참조하여 기술된 바와 유사한 단계가 수행되고, 이 결과는 도 11에 도시된다.
최종적으로, 반도체 디바이스는 산화물 증착(oxide deposition), 컨택트 정의(contact definition) 및 하나 이상의 금속층에 의한 금속화 공정에 대한 통상적인 CMOS 프로세스 흐름 단계(도시되지 않음)에 의해서 완성될 수 있다.
본 발명은 전술된 실시예에 한정되지 않지만, 당업자라면 다양한 변경이 본 발명의 범주내에서 가능하다는 사실은 명백할 것이다. 예를 들면, 트랜지스터의 소스 영역 및 드레인 영역 연장 없이 선택사양적으로 주입될 수 있다. 명백히, 본 발명의 방법은 또한 상이한 불순물 타입 및 반도체 바디의 표면의 직각에 대한 상이한 각(θ)과 관련하여 복수의 주입을 수행함으로서 트랜지스터의 채널 영역에 상호 발산하는 불순물 영역을 제공하는데 이용될 수 있다. 더우기 소스 영역 및 드레인 영역의 기생 저항(parasitic resistance)을 감소시키기 위해, 소스 영역 및 드레인 영역은 Ti 또는 Co를 이용한 실리사이드 처리를 맞이할 수 있으며, 이에 의해 소스 영역 및 드레인 영역상에 Ti(TiSi2) 또는 Co(CoSi2) 제각각의 자기 정렬된 실리사이드를 형성한다. 전술된 실시예에 있어서, 활성 영역은 원 반도체 바디(original semiconductor body)의 표면 영역에 의해 제공된다. 이와 달리, 활성 영역은 통상적인 p 또는 n 웰을 나타낼 수 있으며, 이는 n-채널 또는 p-채널 트랜지스터를 제공하는데 적절한 도핑 농도와 함께 그것의 표면에 인접하는 영역의 원 반도체 바디를 국부적 도핑함으로써 획득된다.
실험적으로, 패터닝층이 실리콘으로 구성되는 경우에는 유전층의 화학 기계적 연마(CMP)을 중지시키는 때가 다소 엄격히 적용되어져야 한다는 것이 관찰된다. CMP 프로세스가 너무 일찍 정지하는 경우에는 산화물 잔류물은 패터닝층에 남게되어 후속하는 패터닝층의 제거를 방해한다. CMP 프로세스가 너무 오래동안 수행되면, 계획된 게이트의 높이를 규정하는 것에 나쁜 영향을 미친다. 프로세스의 높이 규정을 향상시키기 위하여, 실리콘을 포함하는 제 1 서브층과 그 상부에 물질 제거 처리에 있어서 실리콘보다 큰 저항을 가진 물질로 구성되는 제 2 서브층으로 구성되며, 유전층에 따라 선택적으로 에칭 가능한 이중층으로 패터닝층을 도포하는 것은 바람직하다. 따라서, 제 2 서브층은 유전층의 제거동안에 에칭 차단층으로 작동할 것이다. 이러한 관점에서, 제 2 서브층으로는 실리콘 질화물을, 유전층으로는 실리콘 산화물을 도포하는 것이 바람직하다. 이와 달리, 실리콘 질화물을 대신하여 알루미늄 산화물이/또는 실리콘 산화물을 대신하여 BPSG(보로포스포실리케이트 유리)가 이용될 수 있다. 제 2 서브층은 제 1 서브층으로부터 선택적으로 제거되며, 이후 제 1 서브층이 선택적으로 제거된다. 리세스를 통해 반도체 바디의 채널 영역내로의 불순물 주입 및 게이트 유전체를 형성하는 절연층의 도포 이후, 도전층이 도포함으로써 리세스를 충진한다. 트랜지스터의 밀집형 게이트 구조를 획득하기 위해, 도전층은 바람직하게 절연층 또는 유전층이 노출될 때까지 상기층을 마스크없이 제거함으로써 게이트를 형성한다. 전술된 마스크없이 도전층을 제거하는 것은 화학 기계적 연마(CMP)에 의해 보다 바람직하게 수행될 수 있다. 후속하는 마스크없이 절연층을 제거하는 것이 요구되는 것은 아니지만 절연층이 고 유전 상수 재료를 포함하는 경우에는 이점이 될 수 있다. 다결정 실리콘과는 대조적으로, 금속은 원래 비교적 낮은 저항을 가지며, 불리한 공핍 효과를 받지 않는다. 이러한 관점에서, 알루미늄, 텅스텐, 구리 또는 몰리브덴과 같은 저저항 금속이 바람직하게 도포될 수 있다. 금속이 이용되는 경우에, 도전층은 금속을 포함하는 층 및 그 상부상에 점착층 및/또는 장벽층으로의 역할을 수행하는 층을 포함하는 이중층으로 바람직하게 도포될 수 있다. 이러한 관점에서, 티타늄(Ti)은 접착층으로, 티타늄 질화물(TiN) 또는 티타늄 텅스텐(TiW)은 장벽층으로 이용될 수 있다. 종래 기술 방법에서 금속 게이트의 도포는 알루미늄 게이트의 경우에서 용융을 발생시킬 수 있거나 또는 트랜지스터의 소스 영역 및 드레인 영역의 형성과 연관된 고온의 어닐링 처리에 노출됨에 따라 금속 게이트 및 게이트 유전체간의 해로운 상호작용을 유발할 수 있다. 본 발명의 방법에 있어서, 일단 형성된 게이트는 후속 공정 흐름 단계에서 고온에 노출되지 않는다.
트랜지스터의 성능을 향상시키기 위하여, 실리콘 산화물(ε~4)의 유전 상수보다 높은 유전 상수를 가지는 유전 물질을 게이트간 유전체로서 그리고 이후 후자가 형성되는 절연층으로서 도포하는 것이 바람직할 수 있다. 이러한 관점에서, 탄탈륨 산화물(Ta2O5;ε~20-25), 알루미늄 산화물(Al2O3;ε~10) 또는 실리콘 질화물(Si3N4;ε~7)이 바람직하게 도포될 수 있는데, 이는 이러한 물질들은 화학 기상 증착법(CVD)에 의해 부합적 그리고 재현 가능한(reproducible) 방식으로 증착되기 때문이다. 종래 기술 방법에서 고 유전 상수 재료로 구성된 게이트 유전체의 도포는 트랜지스터의 소스 영역 및 드레인 영역의 형성과 연관된 고온의 어닐링 처리에 노출됨으로 인해 유전 재료의 특성의 열화(degradation)를 초래할 수 있음에 유의하여야 한다. 본 발명의 방법에 있어서, 일단 형성된 게이트 유전체는 후속 공정 흐름 단계에서 이러한 고온에 노출되지 않는다.
본 발명의 이러한 여러 양태는 이후에 기술되며 도면으로 도시되는 실시예를 참조하여 명백해질 것이다.

Claims (12)

  1. 게이트 유전체에 의해 반도체 바디의 표면의 채널 영역으로부터 절연된 게이트를 가지는 트랜지스터가 표면에 제공된 반도체 바디 포함하는 반도체 디바이스의 제조 방법으로서, 상기 게이트는 영역을 가지며, 상기 상기 방법에 의해서 상기 표면에 인접하는 제 1 도전형 타입의 활성 영역(a active region)은 상기 반도체 바디 내에 규정되며, 패터닝층(a patterned layer)이 도포되어 후속 공정 단계에서 제공될 계획된 게이트(planned gate)의 영역을 규정하고, 이후 유전층이 도포되고, 상기 유전층에는 상기 패터닝층을 제거함으로써 상기 계획된 게이트의 영역에 리세스를 제공하며, 이후 불순물이 자기 기록 방식(self-registered way)으로 상기 유전층을 마스크로 이용함으로써 상기 리세스를 통해 상기 반도체 바디의 상기 채널 영역내로 유입되고, 상기 트랜지스터의 상기 게이트 유전체를 형성하는 상기 절연층이 도포되고, 상기 절연층상에 도전층이 도포됨으로써 상기 리세스를 충진하며, 상기 도전층은 상기 트랜지스터의 상기 게이트를 형성하는 반도체 디바이스 제조 방법에 있어서,
    내화성 재료로 구성되는 상기 패터닝층은 상기 반도체 바디의 제 2 도전형 타입의 소스 영역 및 드레인 영역의 형성 동안 마스크로서의 역할을 수행하며, 이후 상기 유전층은 상기 패터닝층을 피복할 정도로 충분히 큰 두께로 도포되고, 상기 유전층은 상기 패터닝층이 노출될 때까지 재료 제거 처리(a material removing treatment)에 의해 그 두께의 일부가 제거되며, 이후 상기 패터닝층이 제거되는 반도체 디바이스 제조 방법.
  2. 제 1 항에 있어서,
    상기 불순물은 이온 주입(ion implantation)에 의해 상기 반도체 바디의 상기 채널 영역내로 유입되는 반도체 디바이스 제조 방법.
  3. 제 2 항에 있어서,
    상기 불순물은 상기 반도체 바디(1)의 상기 표면의 수직 방향에 대해 예각(θ)으로 상기 채널 영역내로 주입되는 반도체 디바이스 제조 방법.
  4. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 채널 영역에 불순물 영역이 제공되어 펀치스루 억제(punchthrough suppression), 문턱전압 보정(threshold voltage correction) 및, 펀치스루 억제 및 문턱전압 보정으로부터 선택된 효과를 획득하는 반도체 디바이스 제조 방법.
  5. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 패터닝층은 실리콘을 포함하는 층을 증착시키고 패터닝함으로써 도포되는 반도체 디바이스 제조 방법.
  6. 제 5 항에 있어서,
    실리콘을 포함하는 상기층은 상기 실리콘을 포함하는 제 1 서브층과 그 상부상에 물질 제거 처리에 있어서 실리콘보다 큰 저항을 가지는 재료로 구성된 제 2 서브층을 포함하고 상기 유전층에 대해 선택적으로 에칭가능한 이중층으로서 도포되는 반도체 디바이스 제조 방법.
  7. 제 6 항에 있어서,
    실리콘 산화물은 상기 유전층으로서 도포되고 상기 제 2 서브층은 실리콘 질화물을 포함하는 층을 증착시킴으로서 도포되는 반도체 디바이스 제조 방법.
  8. 제 1 항 내지 제 7 항 중 어느 한 항에 있어서,
    상기 리세스를 충진하는 상기 도전층을 도포한 후, 상기 절연층 또는 상기 유전층이 노출될 때까지 상기 도전층을 비마스크(maskless) 제거함으로써 게이트를 형성하는 반도체 디바이스 제조 방법.
  9. 제 8 항에 있어서,
    상기 도전층은 화학 기계적 연마에 의해 제거되는 반도체 디바이스 제조 방법.
  10. 제 1 항 내지 제 9 항 중 어느 한 항에 있어서,
    상기 게이트를 제공하는 상기 도전층은 금속을 포함하는 층을 증착시킴으로서 도포되는 반도체 디바이스 제조 방법.
  11. 제 10 항에 있어서,
    상기 도전층은 점착층 및/또는 장벽층으로서의 역할을 수행하는 층의 상부상에 금속을 포함하는 층을 포함하는 또 다른 이중층으로서 도포되는 반도체 디바이스 제조 방법.
  12. 제 10 항 또는 제 11 항에 있어서,
    알루미늄, 텅스텐, 구리 및 몰리브덴을 포함하는 그룹 중 한 요소가 금속으로서 도포되는 반도체 디바이스 제조 방법.
KR1020007012848A 1999-03-17 2000-02-24 반도체 디바이스 제조 방법 KR20010025030A (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
EP99200812 1999-03-17
EP99200812.8 1999-03-17
PCT/EP2000/001522 WO2000055897A1 (en) 1999-03-17 2000-02-24 Method of manufacturing a mis field-effect transistor

Publications (1)

Publication Number Publication Date
KR20010025030A true KR20010025030A (ko) 2001-03-26

Family

ID=8239996

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020007012848A KR20010025030A (ko) 1999-03-17 2000-02-24 반도체 디바이스 제조 방법

Country Status (6)

Country Link
US (1) US6403426B1 (ko)
EP (1) EP1082759A1 (ko)
JP (1) JP2002539638A (ko)
KR (1) KR20010025030A (ko)
TW (1) TW479280B (ko)
WO (1) WO2000055897A1 (ko)

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6251763B1 (en) * 1997-06-30 2001-06-26 Kabushiki Kaisha Toshiba Semiconductor device and method for manufacturing same
KR100372641B1 (ko) * 2000-06-29 2003-02-17 주식회사 하이닉스반도체 다마신 공정을 이용한 반도체 소자의 제조방법
US6392280B1 (en) * 2000-10-19 2002-05-21 Advanced Micro Devices, Inc. Metal gate with PVD amorphous silicon layer for CMOS devices and method of making with a replacement gate process
US6635573B2 (en) * 2001-10-29 2003-10-21 Applied Materials, Inc Method of detecting an endpoint during etching of a material within a recess
US6844585B1 (en) 2002-06-17 2005-01-18 National Semiconductor Corporation Circuit and method of forming the circuit having subsurface conductors
US8858495B2 (en) 2004-12-28 2014-10-14 St. Jude Medical, Atrial Fibrillation Division, Inc. Five degree of freedom ultrasound catheter and catheter control handle
US20060154428A1 (en) * 2005-01-12 2006-07-13 International Business Machines Corporation Increasing doping of well compensating dopant region according to increasing gate length
JP2007005489A (ja) * 2005-06-22 2007-01-11 Seiko Instruments Inc 半導体装置の製造方法
US7585716B2 (en) * 2007-06-27 2009-09-08 International Business Machines Corporation High-k/metal gate MOSFET with reduced parasitic capacitance
US9320565B2 (en) * 2008-12-31 2016-04-26 St. Jude Medical, Atrial Fibrillation Division, Inc. Ablation devices, systems and method for measuring cooling effect of fluid flow
CN102110613A (zh) * 2009-12-29 2011-06-29 中国科学院微电子研究所 调整半导体器件阈值电压的方法
CN102142373B (zh) * 2010-02-02 2012-12-19 中国科学院微电子研究所 一种半导体器件的制造方法
CN102420136B (zh) * 2010-09-25 2013-08-14 中芯国际集成电路制造(上海)有限公司 Mos晶体管的形成方法
KR102292813B1 (ko) 2015-10-14 2021-08-23 삼성전자주식회사 반도체 장치 및 이의 제조 방법
US9972540B2 (en) * 2016-08-07 2018-05-15 International Business Machines Corporation Semiconductor device having multiple thickness oxides

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0321151A (ja) 1989-03-16 1991-01-29 Toshiba Corp 電子交換システム
JPH04155838A (ja) * 1990-10-19 1992-05-28 Oki Electric Ind Co Ltd 半導体装置の製造方法
JP2870485B2 (ja) * 1996-06-03 1999-03-17 日本電気株式会社 半導体装置の製造方法
FR2757312B1 (fr) * 1996-12-16 1999-01-08 Commissariat Energie Atomique Transistor mis a grille metallique auto-alignee et son procede de fabrication
US5773348A (en) 1997-05-21 1998-06-30 Powerchip Semiconductor Corp. Method of fabricating a short-channel MOS device
EP0905761A3 (en) * 1997-08-29 2005-01-26 Texas Instruments Inc. Method of manufacturing a field effect transistor
US5856225A (en) * 1997-11-24 1999-01-05 Chartered Semiconductor Manufacturing Ltd Creation of a self-aligned, ion implanted channel region, after source and drain formation
US6159782A (en) * 1999-08-05 2000-12-12 Advanced Micro Devices, Inc. Fabrication of field effect transistors having dual gates with gate dielectrics of high dielectric constant
US6271094B1 (en) * 2000-02-14 2001-08-07 International Business Machines Corporation Method of making MOSFET with high dielectric constant gate insulator and minimum overlap capacitance

Also Published As

Publication number Publication date
US6403426B1 (en) 2002-06-11
TW479280B (en) 2002-03-11
EP1082759A1 (en) 2001-03-14
JP2002539638A (ja) 2002-11-19
WO2000055897A1 (en) 2000-09-21

Similar Documents

Publication Publication Date Title
US6368915B1 (en) Method of manufacturing a semiconductor device
US6518623B1 (en) Semiconductor device having a buried-channel MOS structure
US6255152B1 (en) Method of fabricating CMOS using Si-B layer to form source/drain extension junction
US7534707B2 (en) MOS Transistors having inverted T-shaped gate electrodes and fabrication methods thereof
JP2848439B2 (ja) 半導体装置の製造方法
US6451704B1 (en) Method for forming PLDD structure with minimized lateral dopant diffusion
KR20080114608A (ko) 반도체 장치 및 반도체 장치의 제조 방법
US5994179A (en) Method of fabricating a MOSFET featuring an effective suppression of reverse short-channel effect
US7009258B2 (en) Method of building a CMOS structure on thin SOI with source/drain electrodes formed by in situ doped selective amorphous silicon
US6403426B1 (en) Method of manufacturing a semiconductor device
JP2000332237A (ja) 半導体装置の製造方法
US6566208B2 (en) Method to form elevated source/drain using poly spacer
KR100697894B1 (ko) 반도체 디바이스 제조 방법
US5973370A (en) Preventing boron penetration through thin gate oxide of P-channel devices in advanced CMOS technology
KR20010072403A (ko) 반도체 디바이스 제조 방법
US6008100A (en) Metal-oxide semiconductor field effect transistor device fabrication process
JP5060002B2 (ja) 半導体装置の製造方法
US6110788A (en) Surface channel MOS transistors, methods for making the same, and semiconductor devices containing the same
JP2845186B2 (ja) 半導体装置とその製造方法
KR100597462B1 (ko) 반도체 소자의 트랜지스터 제조방법
KR100995332B1 (ko) 반도체 소자의 제조 방법
KR100247816B1 (ko) 반도체장치의 제조방법
JP2982762B2 (ja) 半導体装置の製造方法
JP2002094053A (ja) 半導体装置の製造方法
KR970005147B1 (ko) 반도체 장치의 얕은 접합 형성 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E601 Decision to refuse application