KR100372641B1 - 다마신 공정을 이용한 반도체 소자의 제조방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 구체적으로는, 다마신 공정을 이용한 반도체 소자의 제조방법을 개시한다.
개시된 본 발명은 반도체 소자의 다마신 게이트 구조룰 형성하는데 있어서, 소자 분리막을 구비한 반도체 기판상에 더미 게이트 절연막 및 더미 게이트용 실리콘막을 증착하여 더미 게이트 전극을 형성하는 단계; LDD 구조를 갖는 소오스/드레인 영역을 형성하는 단계; 각 소자를 절연시키기 위해 층간 절연막을 형성하고, 상기 더미 게이트 전극이 노출될 때까지 화학연마기계 공정을 수행하여 평탄화하는 단계; 건식 식각 공정을 이용하여 반도체 기판이 노출되도록 더미 게이트 전극을 식각하는 단계; 상기 건식식각에 의해 노출된 반도체 기판상에 낮은 에너지로 이온주입을 수행하여 델타 도핑층을 형성하는 단계; 상기 이온 주입된 불순물이 균질화 되도록 반도체 기판을 열처리하는 단계; 상기 노출된 반도체 기판 상부에 선택적 에피 공정에 의해 실리콘을 성장시키는 단계; 및 상기 홈 내부에 게이트 절연막과 게이트 금속막을 증착하여 게이트 전극을 형성하는 것을 특징으로 한다.

Description

다마신 공정을 이용한 반도체 소자의 제조방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DIVICE USING DAMASCENE PROCESS}
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 구체적으로는, 다마신 공정을 이용한 반도체 소자의 제조방법에 관한 것이다.
다마신(Damascence) 공정을 이용한 반도체 집적 기술은 반도체 소자의 고집적화가 진행됨에 따라, 그 이용이 더욱 증가되고 있다. 한 예로, 게이트 전극용 물질로서 금속막을 이용하는 반도체 제조 공정에서, 상기 다마신 공정을 이용하게 되면, 게이트 패터닝과 소오스/드레인 영역이 모두 형성된 후에 실질적인 게이트가 형성되므로, 열적 예산과 플라즈마에 기인한 손실을 감소시킬수 있고, 후속 산화공정이 없어지므로 산화 공정에 기인된 게이트 전극의 결함을 방지할 수 있는 잇점이 있다.
도 1a 내지 도 1e는 다마신 공정을 이용한 종래 기술에 따른 게이트 전극 형성방법을 설명하기 위한 각 공정별 단면도이다.
도 1a를 참조하면, 소자 분리막을 구비한 반도체 기판(1)의 전면 상에 더미 게이트 절연막(2)과 더미 게이트용 막(3)을 차례로 증착하고, 게이트 전극 영역상에 감광막 패턴(4)을 형성한다.
그 다음으로 도 1b를 참조하면, 상기 감광막 패턴(4)을 식각 장벽으로 하여 상기 더미 게이트용 막(3)과 더미 게이트 절연막(2)을 차례로 식각하여 더미 게이트 전극(5)을 형성한다. 그리고나서, 상기 결과물 전면상에 이온주입, 예컨대, 저농도 N타입 물질을 이온주입하여 LDD(6)를 형성하고, 상기 감광막 패턴(4)을 제거한다. 이어서, 상기 더미 게이트 전극(5) 양측벽에 공지의 방식에 의해 스페이서(7)를 형성한 후, 소오스/드레인 영역상에 고농도의 N타입 물질을 이온주입하고, 후속 열공정에 의하여 상기 이온 주입된 물질을 활성화시켜 소오스/드레인 영역(8)을 형성한다. 그런다음, 상기 결과물 전면상에 각 소자를 절연시키기 위해 층간 절연막(9)을 증착한다.
그 다음으로 도 1c를 참조하면, 상기 더미 게이트 전극(5)이 노출되도록, 상기 층간 절연막(9)을 화학적기계연마(Chemical Mechanical Polishing : 이하, CMP) 공정으로 연마한다. 그런다음, 상기 노출된 더미 게이트 전극(5)을 건식 식각 공정을 통해 제거하여, 게이트 전극이 형성될 영역을 한정하는 홈(10)을 형성한다.
도 1d를 참조하면, 상기 홈(10)이 난 부분에 열산화막을 성장시키거나, High-k 절연막을 증착시켜 게이트 절연막(11)을 형성하고, 그런다음, 상기 게이트 절연막 상부에 홈(10)이 완전히 매립될 정도의 두께로 도핑된 폴리 실리콘막 또는 금속막을 증착한다.
그 다음으로 도 1e를 참조하면, 상기 결과물을 상기 층간 절연막(9)이 노출되도록 CMP 공정을 수행하여 평탄화시켜 실질적인 게이트 전극(12)을 형성한다.
그러나, 상기 종래의 다마신 공정을 이용한 반도체 소자의 제조방법은 다음과 같은 문제점이 있다.
상기 더미 게이트 전극을 식각하여 홈 형성시 건식 식각 공정을 수행하게 되는데, 상기 건식 식각 공정은 반도체 기판의 손실 및 플라즈마에 의한 손상을 가져오게되어 게이트 전극의 공정을 그대로 진행하게 되면, GOI(Gate Oxide Integrity) 특성이 크게 열화된다. 또한 이를 방지하기 위해 상기 더미 게이트 전극 제거후, 희생 산화막을 형성하여 플라즈마에 대한 손상을 제거할 수 있지만, 반도체 기판의 손실은 더욱 크게 되어, 결과적으로 채널이 형성되는 부분이 상기 소오스/드레인 영역에 비해 상대적으로 낮아져 소자의 전류 구동력 및 Vt의 변화가 부위별로 매우 커지게 된다.
이에따라, 본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로, 상기 더미 게이트 전극을 건식 식각 이후, 노출된 반도체 기판 상부에 델타 도프트 채널을 형성하고, 그 상부에 선택적 에피공정을 수행하여 낮은 Vt에서 향상된 쇼트 채녈을 갖는 반도체 소자를 제공함에 그 목적이 있다.
도 1a 내지 도 1e는 종래의 다마신 공정을 이용한 반도체 소자의 제조방법을 설명하기 위한 단면도.
도 2a 내지 도 2g는 본 발명의 다마신 공정을 이용한 반도체 소자의 제조방법을 설명하기 위한 단면도.
* 도면의 주요 부분에 대한 부호 설명 *
20 : 반도체 기판 21 : 더미 게이트 절여막
22 : 더미 게이트용 실리콘막 23 : 감광막 패턴
24 : LDD 영역 25 : 스페이서
26 : 소오스/드레인 영역 27 : 층간 절연막
28 : 델타 도핑층 29 : 선택적 에피 성장을 이용한 실리콘막
30 : 게이트 절연막 31 : 게이트용 금속막
상기와 같은 문제점을 해결하기 위하여, 본 발명은 반도체 소자의 다마신 게이트 구조를 형성하는데 있어서, 소자 분리막을 구비한 반도체 기판상에 더미 게이트 절연막 및 더미 게이트용 실리콘막을 증착하여 더미 게이트 전극을 형성하는 단계; LDD 구조를 갖는 소오스/드레인 영역을 형성하는 단계; 각 소자를 절연시키기 위해 층간 절연막을 형성하고, 상기 더미 게이트 전극이 노출될 때까지 화학연마기계 공정을 수행하여 평탄화하는 단계; 건식 식각 공정을 이용하여 반도체 기판이 노출되도록 더미 게이트 전극을 식각하는 단계; 상기 건식식각에 의해 노출된 반도체 기판상에 낮은 에너지로 이온주입을 수행하여 델타 도핑층을 형성하는 단계; 상기 이온 주입된 불순물이 균질화 되도록 반도체 기판을 열처리하는 단계; 상기 노출된 반도체 기판 상부에 선택적 에피 공정에 의해 실리콘을 성장시키는 단계; 및 상기 홈 내부에 게이트 절연막과 게이트 금속막을 증착하여 게이트 전극을 형성하는 것을 특징으로 한다.
상기 더미 게이트용 실리콘막은 약 700 ~ 1500Å 정도의 두께로 증착하고, 상기 스페이서의 두께는 200 ~ 500Å 정도로 형성한다.
상기 건식식각 공정에서 반도체 기판의 손실에 의해 노출되는 두께가 100 ~ 300Å 정도로 최적화한다.
상기 이온 주입은 낮은 에너지로 주입하는데, nMOS의 경우 붕소는 1 - 5KeV의 에너지, 이불화 붕소는 3 ~ 15 KeV의 에너지로 5E12 ~ 1E14 의 농도로 이온주입한다.
그런다음, 상기 열처리는 퍼니스에서 500 ~ 700℃의 범위에서 2시간 이내로 열처리를 수행한다.
상기 선택적 에피택셜 성장은 도핑되지 않은 실리콘막으로 형성할 수 있고, 이동도의 추가적인 상승을 위해 약 20% 이내의 Ge을 함유한 SiGe막으로 형성한다. 이 때 상기 성장된 실리콘막의 두께는 100 ~ 600Å 정도이고, SiGe막의 경우 실리콘으로 50Å의 두께로 캡핑시켜 형성한다.
상기 선택적 에피택셜 성장은 저압화학기상증착법 또는 고진공화학증착법으로 반도체 기판이 노출된 부분에만 선택적으로 형성한다.
상기 저압화학기상증착법으로 실리콘막을 형성할 때, 실리콘막 형성전, 약 1 ~ 5분동안 800 ~ 900℃의 온도에서 하이드로겐 베이크를 수행한다. 이어서, 인-시튜로 DCS와 HCl의 혼합가스 내에서 증착압력은 10 ~ 100 torr, 온도는 750 ~ 950℃범위 및 증착시간은 3 ~ 10min 정도에서 진행한다. 이 때, 상기 DCS는 약 30 ~ 300 sccm, HCl은 약 30 ~ 200sccm 유량의 가스를 주입하여 실리콘막을 형성한다.
또한, 상기 고진공화학증착법으로 실리콘막을 형성할 때, 증착가스는 실린이나 디실린을 사용하고, 압력은 1torr미만으로, 증착온도는 600 ~ 700℃ 범위내에서 진행한다.
(실시예)
이하, 첨부된 도면으로 본 발명의 다마신 공정을 이용한 반도체 소자의 제조방법에 관해 상세한 설명을 한다.
도 2a를 참조하면, 소자 분리막을 구비한 반도체 기판(20)의 전면 상에 더미 게이트 산화막(21)과 더미 게이트용 실리콘막(22)을 차례로 증착하고, 게이트 전극 영역상에 감광막 패턴(23)을 형성한다. 상기 더미 게이트용 실리콘막(22)은 도핑되거나 도핑되지 않은 폴리 실리콘막으로 구성되며, 그 두께는 700 ~ 1500Å 정도로 증착한다.
그 다음으로 도 2b를 참조하면, 상기 감광막 패턴(23)을 식각 장벽으로 하여 상기 더미 게이트용 실리콘막(22)과 더미 게이트 산화막(21)을 차례로 식각하여 더미 게이트 전극을 형성한다. 그런다음 상기 감광막 패턴(23)을 제거한다.
그 다음으로 도 2c를 참조하면, 소오스/드레인 형성 영역에 저농도 이온주입을 수행하여 LDD 영역(24)을 형성하고, 상기 더미 게이트 전극 양측벽에 스페이서(25)를 형성한다. 상기 스페이서(25)의 두께는 약 200 ~ 500Å정도로 형성한다. 그런다음, 소오스/드레인 영역을 형성하기 위해 고농도 이온 주입을 수행하고, 상기 결과물을 열처리하여 상기 주입된 이온을 활성화함으로써 소오스/드레인 영역(26)을 형성한다. 그리고나서, 각 소자를 절연시키기 위해 상기 결과물 전면상에 층간 절연막(27)을 형성한다.
도 2d를 참조하면, 상기 더미 게이트 전극(24)이 노출될 때까지 더미 게이트 전극(24) 상부의 층간절연막(27)을 화학연마기계 공정을 수행하여 평탄화한다. 그런다음, 실질적인 게이트 전극을 형성하기 위해, 상기 더미 게이트 전극(24)을 반도체 기판(20)이 노출되도록 식각을 수행한다. 여기서, 상기 식각은 건식식각 공정으로 수행하는데, 도시된 바와같이, 반도체 기판(20)의 소정부분이 손실되어 노출된다. 이 때, 상기 반도체 기판(20)의 손실에 의해 노출되는 두께는 100 ~ 300Å 정도로 최적화한다.
그 다음으로 도 2e를 참조하면, 상기 노출된 반도체 기판(20) 상부에 낮은 에너지로 이온주입을 수행한다. 상기 반도체 기판(20)이 예컨대, nMOS로 제조되는 경우, 제 3족 원소인 붕소는 1 - 5KeV의 에너지, 이불화 붕소는 3 ~ 15 KeV의 에너지로 5E12 ~ 1E14 의 농도로 이온주입하여 델타 도핑층(28)을 형성한다. 그런다음, 상기 주입된 이온을 균질화 되도록 열처리를 수행하며, 퍼니스에서 500 ~ 700℃의 범위에서 2시간 이내로 열처리를 수행한다.
그 다음으로 도 2f를 참조하면, 상기 노출된 반도체 기판(20) 상부에 선택적 에피 공정에 의해 실리콘(29)을 형성한다. 상기 선택적 에피택셜 성장은 도핑되지 않은 실리콘막 또는, 이동도의 추가적인 상승을 위해 약 20% 이내의 Ge을 함유한 SiGe막으로 형성한다. 이 때 상기 성장된 실리콘막의 두께는 100 ~ 600Å 정도이고, SiGe막의 경우 실리콘으로 50Å의 두께로 캡핑시켜 형성한다. 상기 선택적 에피택셜 성장은 저압화학기상증착법 또는 고진공화학증착법으로 반도체 기판이 노출된 부분에만 선택적으로 형성한다. 상기 저압화학기상증착법으로 실리콘막을 형성할 때, 실리콘막 형성전, 약 1 ~ 5분동안 800 ~ 900℃의 온도에서 하이드로겐 베이크를 수행한다. 이어서, 인-시튜로 DCS와 HCl의 혼합가스 내에서 증착압력은 10 ~ 100 torr, 온도는 750 ~ 950℃범위 및 증착시간은 3 ~ 10min 정도에서 진행한다. 이 때, 상기 DCS는 약 30 ~ 300 sccm, HCl은 약 30 ~ 200sccm 유량의 가스를 주입하여 실리콘막을 형성한다.또한, 상기 고진공화학증착법으로 실리콘막을 형성할 때, 증착가스는 실린이나 디실린을 사용하고, 압력은 1torr미만으로, 증착온도는 600 ~ 700℃ 범위내에서 진행한다. 그리고나서, 상기 결과물 상부에 게이트 절연막(30)과 게이트용 금속막(31)을 차례로 증착한다.
도 2g를 참조하면, 상기 게이트용 금속막(31)과 게이트 절연막(30)을 상기 층간절연막(27)이 노출되도록 식각하여 게이트 전극을 형성한다.
이상에서 자세히 설명한 바와같이, 본 발명은 반도체 기판이 0.1um에서 적용이 예상되는 다마신 공정을 이용한 게이트 전극 형성에 있어서, 상기 더미 게이트 전극을 건식 식각으로 제거할 경우, 반도체 기판이 손상되어 소자의 채널 영역으로 사용되는 부분의 손상을 억제하기 위하여, 상기 건식 식각 공정후, 낮은 에너지로 이온 주입을 수행햐여 델타 도핑층을 형성하고, 그런다음 선택적 에피성장에 의해 실리콘을 얇게 형성한다.
이에따라, SSR(Super Steep Retrograde)에 의한 하이 도핑된 채널 구조를 갖게 되어 낮은 문턱전압에서도 좋은 쇼트 채널 이펙트를 갖을수 있고, 또한 건식 식각에 의한 기판 손실의 높이를 보상함과 동시에 건식 식각시 발생한 플라즈마 손상을 제거해 주게 되는 효과가 있다.
따라서, 보다 안정된 공정 진행과 소자의 전기적 특성을 향상시킴과 동시에 공정 마진을 넓게하여 수율을 향상시킬수 있다.

Claims (11)

  1. 반도체 소자의 다마신 게이트 구조를 형성하는데 있어서, 소자 분리막을 구비한 반도체 기판상에 더미 게이트 절연막 및 더미 게이트용 실리콘막을 증착하여 더미 게이트 전극을 형성하는 단계;
    LDD 구조를 갖는 소오스/드레인 영역을 형성하는 단계;
    각 소자를 절연시키기 위해 층간 절연막을 형성하고, 상기 더미 게이트 전극이 노출될 때까지 화학연마기계 공정을 수행하여 평탄화하는 단계;
    건식 식각 공정을 이용하여 반도체 기판이 노출되도록 더미 게이트 전극을 식각하는 단계;
    상기 건식식각에 의해 노출된 반도체 기판상에 낮은 에너지로 이온주입을 수행하여 델타 도핑층을 형성하는 단계;
    상기 이온 주입된 불순물이 균질화 되도록 반도체 기판을 열처리하는 단계;
    상기 노출된 반도체 기판 상부에 선택적 에피 공정에 의해 도핑되지 않은 실리콘을 성장시키는 단계; 및
    상기 홈 내부에 게이트 절연막과 게이트 금속막을 증착하여 게이트 전극을 형성하는 것을 특징으로 하는 다마신 공정을 이용한 반도체 소자의 제조방법.
  2. 제 1항에 있어서, 상기 더미 게이트용 실리콘막은 약 700 ~ 1500Å 정도의 두께로 증착하는 것을 특징으로 하는 다마신 공정을 이용한 반도체 소자의 제조방법.
  3. 제 1항에 있어서, 상기 소오스/드레인 영역을 형성한 후 층간절연막 형성전에, 상기 더미게이트 전극 양측벽에 200 ~ 500Å 두께의 스페이서를 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 다마신 공정을 이용한 반도체 소자의 제조방법.
  4. 제 1항에 있어서, 상기 건식식각 공정에서 반도체 기판의 손실에 의해 노출되는 두께가 100 ~ 300Å 정도로 최적화하는 것을 특징으로 하는 다마신 공정을 이용한 반도체 소자의 제조방법.
  5. 제 1항에 있어서, 상기 이온 주입은 낮은 에너지로 주입하는데, nMOS의 경우 붕소는 1 - 5KeV의 에너지, 이불화 붕소는 3 ~ 15 KeV의 에너지로 5E12 ~ 1E14 의 농도로 이온주입하는 것을 특징으로 하는 다마신 공정을 이용한 반도체 소자의 제조방법.
  6. 제 1항에 있어서, 상기 열처리는 퍼니스에서 500 ~ 700℃의 범위에서 2시간 이내로 열처리를 수행하는 것을 특징으로 하는 다마신 공정을 이용한 반도체 소자의 제조방법.
  7. 삭제
  8. 제 1항에 있어서, 상기 성장된 실리콘막의 두께는 100 ~ 600Å 정도이고, SiGe막의 경우 실리콘으로 50Å의 두께로 캡핑시켜 형성하는 것을 특징으로 하는 다마신 공정을 이용한 반도체 소자의 제조방법.
  9. 제 1항에 있어서, 상기 선택적 에피택셜 성장은 저압화학기상증착법 또는 고진공화학증착법으로 반도체 기판이 노출된 부분에만 선택적으로 형성하는 것을 특징으로 하는 다마신 공정을 이용한 반도체 소자의 제조방법.
  10. 제 9항에 있어서, 상기 저압화학기상증착법으로 실리콘막을 형성할 때, 실리콘막 형성전, 약 1 ~ 5분동안 800 ~ 900℃의 온도에서 하이드로겐 베이크를 수행하고, 이어서, 인-시튜로 DCS와 HCl의 혼합가스 내에서 증착압력은 10 ~ 100 torr, 온도는 750 ~ 950℃범위 및 증착시간은 3 ~ 10min 정도에서 진행하며, 상기 DCS는 약 30 ~ 300 sccm, HCl은 약 30 ~ 200sccm의 유량을 주입하여 실리콘막을 형성하는 것을 특징으로 하는 다마신 공정을 이용한 반도체 소자의 제조방법.
  11. 제 9항에 있어서, 상기 고진공화학증착법에 의한 실리콘막 형성시, 증착가스는 실린이나 디실린을 사용하고, 압력은 1torr미만으로, 증착온도는 600 ~ 700℃ 범위내에서 진행하는 것을 특징으로 하는 다마신 공정을 이용한 반도체 소자의 제조방법.
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