CN102142373B - 一种半导体器件的制造方法 - Google Patents
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Abstract
一种半导体器件的制造方法，所述方法在栅极替代工艺(Replacementgate或Gate last)制备CMOS晶体管过程中，在去除伪栅堆叠后，在去除伪栅堆叠形成的第一开口内形成L形侧墙以及其上的第二侧墙或L形侧墙，来重新定义替代栅的尺寸，起到调节替代栅堆叠与源/漏区域以及源/漏延伸区重叠电容的作用；而后通过在替代栅堆叠中的栅电极的侧壁形成替代侧墙，进一步减小侧墙与源/漏区域以及源/漏延伸区的重叠电容，进而减小器件整体的重叠电容，此外，以较易实现的工艺方法得到更小器件尺寸的器件。
Description
技术领域
本发明通常涉及半导体器件制造方法，具体来说，涉及一种基于栅极替代工艺/后栅工艺的更小器件尺寸并具有小的重叠电容的半导体器件制造方法。
背景技术
随着半导体技术的发展，具有更高性能和更强功能的集成电路要求更大的元件密度，而且各个部件、元件之间或各个元件自身的尺寸、大小和空间也需要进一步缩小。在45纳米及以下工艺集成中，前栅工艺和栅极替代工艺/后栅工艺都有广泛的应用。对于栅极替代工艺，典型的工艺包括形成伪栅，接着形成源/漏延伸区、侧墙和源/漏极区，而后去除器件的伪栅以形成开口，然后在开口中形成替代栅堆叠，这种工艺的优点在于，其替代栅堆叠的形成在源、漏极生成之后，此工艺中替代栅堆叠中的栅介质层和栅电极不需要承受很高的退火温度，避免了高的热预算造成器件可能的功函数转移，但此工艺很难精确的控制侧墙和栅电极与源/漏极区以及源/漏延伸区的重叠电容，而且随着栅极尺寸的不断减小，图形化栅极将越来越困难。
因此，需要提出一种基于栅极替代工艺的适合更小器件尺寸并能有效减小重叠电容的半导体器件的制造方法。
发明内容
本发明提供了一种制造半导体器件的方法，所述方法包括：提供半导体衬底；在所述半导体衬底上形成伪栅堆叠，以及在所述伪栅堆叠侧壁形成伪侧墙，以及在所述半导体衬底内形成源/漏延伸区和/或halo区以及源极区和漏极区，并覆盖所述源极区和漏极区形成内层介电层，其中所述伪栅堆叠包括伪栅介质层和伪栅极；在所述伪侧墙的内壁间形成第一开口；在所述第一开口内分别沉积两种不同的介质材料，并去除所述第一开口内的部分介质材料以暴露衬底，分别形成L形侧墙和在其上的第二侧墙，从而形成开口宽度小于第一开口的第二开口；在所述第二开口内形成替代栅堆叠，所述替代栅堆叠包括栅介质层和栅电极；去除所述伪侧墙、L形侧墙、第二侧墙以及在所述替代栅堆叠中侧壁部分的栅介质层；在所述栅电极侧壁形成替代侧墙。
本发明还提供了一种制造半导体器件的方法，所述方法包括：提供半导体衬底；在所述半导体衬底上形成伪栅堆叠，以及在所述伪栅堆叠侧壁形成伪侧墙，以及在所述半导体衬底内形成源/漏延伸区和/或halo区以及源极区和漏极区，并覆盖所述源极区和漏极区形成内层介电层，其中所述伪栅堆叠包括伪栅介质层和伪栅极；在所述伪侧墙的内壁间形成第一开口；在所述第一开口内分别沉积两种不同的介质材料，并去除所述第一开口内的部分介质材料以暴露衬底，以分别形成L形侧墙和其上的第二侧墙；去除所述第二侧墙，从而形成开口宽度小于第一开口的第二开口；在所述第二开口内形成替代栅堆叠，所述替代栅堆叠包括栅介质层和栅电极；去除所述伪侧墙、L形侧墙以及在所述替代栅堆叠中侧壁部分的栅介质层；在所述栅电极侧壁形成替代侧墙。
通过采用本发明所述的方法，可以得到更小器件尺寸的器件，而且有效减小了器件的重叠电容。
附图说明
图1示出了根据本发明的第一实施例的半导体器件的制造方法的流程图；
图2-8示出了根据本发明的第一实施例的半导体器件各个制造阶段的示意图；
图9示出了根据本发明的第二实施例的半导体器件的制造方法的流程图；
图10-13示出了根据本发明的第二实施例的半导体器件各个制造阶段的示意图。
具体实施方式
本发明通常涉及制造半导体器件的方法。下文的公开提供了许多不同的实施例或例子用来实现本发明的不同结构。为了简化本发明的公开，下文中对特定例子的部件和设置进行描述。当然，它们仅仅为示例，并且目的不在于限制本发明。此外，本发明可以在不同例子中重复参考数字和/或字母。这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施例和/或设置之间的关系。此外，本发明提供了的各种特定的工艺和材料的例子，但是本领域普通技术人员可以意识到其他工艺的可应用于性和/或其他材料的使用。另外，以下描述的第一特征在第二特征之“上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。
第一实施例
根据本发明的第一实施例，参考图1，图1示出了根据本发明的实施例的半导体器件的制造方法的流程图。在步骤S101，提供半导体衬底，参考图2。在本实施例中，衬底200包括位于晶体结构中的硅衬底(例如晶片)，还可以包括其他基本半导体或化合物半导体，例如Ge、GeSi、GaAs、InP、SiC或金刚石等。根据现有技术公知的设计要求(例如p型衬底或者n型衬底)，衬底200可以包括各种掺杂配置。此外，衬底200可以可选地包括外延层，可以被应力改变以增强性能，以及可以包括绝缘体上硅(SOI)结构。
在步骤S102，在所述半导体衬底200上形成伪栅堆叠300，以及在所述伪栅堆叠300侧壁形成伪侧墙206，以及在所述半导体衬底200内形成源/漏延伸区和/或halo区208以及源极区和漏极区210，并覆盖所述源极区和漏极区210形成内层介电层214，其中所述伪栅堆叠300包括伪栅介质层202和伪栅极204，如图2所示。图2所示的器件结构为形成本发明器件结构的中间结构，可以通过常规工艺步骤、材料以及设备来形成，其对本领域的技术人员来说是显而易见的。
所述伪栅堆叠300可以通过在所述半导体衬底200上依次沉积伪栅介质层202和伪栅极204，而后利用干法或湿法蚀刻技术将所述伪栅介质层202和伪栅极204图形化来形成，所述伪栅介质层202可以为热氧化层，包括氧化硅、氮化硅，例如二氧化硅，所述伪栅极204可以为非晶硅或多晶硅，例如多晶硅。
所述伪侧墙206可以由氮化硅、氧化硅、氮氧化硅、碳化硅、氟化物掺杂硅玻璃、低k电介质材料及其组合，和/或其他合适的材料形成。伪侧墙206可以具有多层结构。伪侧墙206可以通过包括原子沉积方法、等离子增强化学气象沉积或其他方法沉积合适的电介质材料的方法形成。
所述源/漏延伸区和/或halo区208以及源极区和漏极区210，可以通过根据期望的晶体管结构，注入p型或n型掺杂物或杂质到所述衬底200中而形成，可以由包括光刻、离子注入、扩散和/或其他合适工艺的方法形成。
所述内层介电层214可以通过先在所述器件上沉积内层介电层(ILD)214，而后对所述内层介电层214平坦化处理以暴露伪栅极204的上表面来形成，所述内层介电层214可以是但不限于例如未掺杂的氧化硅(SiO2)、掺杂的氧化硅(如硼硅玻璃、硼磷硅玻璃等)和氮化硅(Si3N4)。
特别地，在形成伪侧墙206以后，还可以在所述源极区和漏极区210的半导体衬底200上形成金属硅化物层212。所述金属硅化物层212的形成可以为自对准形成金属硅化物，先在所述器件上沉积金属材料，例如Co、Ni、Mo、Pt和W等，而后进行退火，金属和所述源极区和漏极区210所在的硅衬底的表面反应生成金属硅化物，然后去除未反应的金属，形成自对准的金属硅化物层212。
在步骤S103，在所述伪侧墙206的内壁间形成第一开口216，如图3所示。所述第一开口216可以通过去除伪栅极层204来形成。伪栅极层204可以通过湿法或干法蚀刻来去除，在一个优选的实施例中，可以通过湿法刻蚀工艺，湿蚀刻工艺包括四甲基氢氧化铵(TMAH)KOH或者其他合适蚀刻剂溶液。可选择的，可以进一步去除伪栅介质层202来形成第一开口216。当伪栅介质层202包括二氧化硅时，可以利用对二氧化硅有选择性的蚀刻工艺将其去除，蚀刻工艺包括HF或者其他合适的蚀刻剂溶液。
在步骤S 104，在所述第一开口216内分别沉积两种不同的介质材料，并去除所述第一开口216内的部分介质材料以暴露衬底200，分别形成L形侧墙218和在其上的第二侧墙220，从而形成开口宽度小于第一开口216的第二开口222。首先，在所述器件上分别沉积具有两种不同介质材料的L形侧墙218和第二侧墙220，如图4所示，所述L形侧墙218和第二侧墙220采用不同的介质材料，可以是氮化物介质材料，也可以是氧化物介质材料，介质材料的沉积可以采用常规沉积工艺形成，例如溅射、PLD、MOCVD、ALD、PEALD或其他合适的方法。这仅仅是作为示例，不局限于此。而后对所述L形侧墙218和第二侧墙220进行平坦化处理，以暴露内层介电层214，如图5所示，例如可以通过化学机械抛光(CMP)方法来去除内层介电层214之上的L形侧墙218，以第二侧墙220的上表面为停止层，接着通过化学机械抛光(CMP)方法来去除内层介电层214之上的第二侧墙220，以内层介电层214的上表面为停止层，从而暴露内层介电层214。而后，去除所述第一开口216内的L形侧墙218和第二侧墙220，以暴露衬底200，例如可以通过RIE的方法，分别以L形侧墙218和衬底200为停止层，分别去除第一开口216内衬底上的第二侧墙220和L形侧墙218，从而形成L形侧墙218和第二侧墙220，以及开口宽度小于第一开口216的第二开口222，如图5所示。通过形成图5中所示的L形侧墙218及其上的第二侧墙220结构，重新定义了替代栅的尺寸，起到了调节替代栅与源/漏区域以及源/漏延伸区的重叠电容的作用。
在步骤S105，在所述第二开口222内形成替代栅堆叠400，所述替代栅堆叠400包括栅介质层224和栅电极226，如图6所示。在所述器件上沉积栅介质层224和栅电极226，所述栅介质层可以为高k介质材料，(例如，和氧化硅相比，具有高介电常数的材料)，高k介质材料的例子包括例如铪基材料，如氧化铪(HfO2)，氧化铪硅(HfSiO)，氮氧化铪硅(HfSiON)，氧化铪钽(HfTaO)，氧化铪钛(HfTiO)，氧化铪锆(HfZrO)，其组合和/或者其它适当的材料。所述栅电极226可以是一层或多层结构，可以从包含下列元素的组中选择一种或多种元素进行沉积：TaN、Ta2C、HfN、HfC、TiC、TiN、MoN、MoC、TaTbN、TaErN、TaYbN、TaSiN、TaAlN、TiAlN、TaHfN、TiHfN、HfSiN、MoSiN、MoAlN、Mo、Ru、RuO2、RuTax、NiTax、多晶硅和金属硅化物，及其它们的组合。栅介质层224和栅电极226的沉积可以采用常规沉积工艺形成，例如溅射、PLD、MOCVD、ALD、PEALD或其他合适的方法。而后，可以通过化学机械抛光(CMP)方法，以栅介质层224和内层介电层214以及第二侧墙220为停止层，来去除内层介电层214、伪侧墙206以及L形侧墙218和衬底200之上的栅介质层224和栅电极226，以形成替代栅堆叠400，如图6所示。
在步骤S106，去除所述伪侧墙206、L形侧墙218、第二侧墙220以及在所述替代栅堆叠400中侧壁部分的栅介质层224，如图7所示。可以通过RIE的方法将所述伪侧墙206、L形侧墙218、第二侧墙220以及在所述替代栅堆叠400中侧壁部分的栅介质层224去除。
最后，在步骤S107，在所述栅电极226的侧壁形成替代侧墙228，如图8所示。所述替代侧墙228可以采用SiO2、有应力的Si3N4或者低介电常数的介质材料来形成，所述低介电常数的介质材料的相对介电常数在1.1至2.9之间，例如可以是有空气泡的SiO2、SiOF、HSQ和MSQ等。所述替代侧墙228可以采用常规沉积工艺形成，例如溅射、PLD、MOCVD、ALD、PEALD或其他合适的方法，而后进行平坦化处理暴露内层介电层214以及栅电极226，形成如图8所示的器件结构。
以上对通过形成L形侧墙以及其上的第二侧墙而调节替代栅堆叠与源/漏区域重叠电容的器件制造方法进行了描述，根据本发明的第一实施例，在栅极替代工艺(Replacement gate或Gate last)制备CMOS晶体管过程中，通过在伪栅堆叠去除后形成的第一开口内形成L形侧墙以及其上的第二侧墙，来重新定义替代栅堆叠的尺寸，起到调节替代栅堆叠与源/漏区域重叠电容的作用，而后去除伪侧墙206、L形侧墙218、第二侧墙220以及在所述替代栅堆叠400中侧壁部分的栅介质层224，并在替代栅堆叠中的栅电极的侧壁形成替代侧墙，进一步减小侧墙与源/漏区域以及源/漏延伸区的重叠电容，进而减小器件整体的重叠电容，此外，以较易实现的工艺方法得到更小器件尺寸的器件。
第二实施例
下面将仅就第二实施例区别于第一实施例的方面进行阐述。未描述的部分应当认为与第一实施例采用了相同的步骤、方法或者工艺来进行，因此在此不再赘述。
参考图9，图9示出了根据本发明的第二实施例的制造半导体器件的方法的流程图，根据本发明的第二实施例的步骤S201至步骤S204，同第一实施例中的步骤S101至步骤S104相同，视为与第一实施例采用了相同的步骤、方法或者工艺来进行，在此不再赘述。
在步骤S205，去除所述第二侧墙220。可以通过RIE的方法，以L形侧墙218为停止层，去除所述第二侧墙220，从而形成开口宽度小于第一开口216的第二开口222，如图10所示。通过形成图12中所示的L形侧墙218结构，重新定义了替代栅堆叠的尺寸，起到了调节替代栅与源/漏区域以及源/漏延伸区的重叠电容的作用。
在步骤S206，在所述第二开口222内形成替代栅堆叠400，所述替代栅堆叠400包括栅介质层224和栅电极226，如图11所示。在所述器件上沉积栅介质层224和栅电极226，所述栅介质层可以为高k介质材料，(例如，和氧化硅相比，具有高介电常数的材料)，高k介质材料的例子包括例如铪基材料，如氧化铪(HfO2)，氧化铪硅(HfSiO)，氮氧化铪硅(HfSiON)，氧化铪钽(HfTaO)，氧化铪钛(HfTiO)，氧化铪锆(HfZrO)，其组合和/或者其它适当的材料。所述栅电极226可以是一层或多层结构，可以从包含下列元素的组中选择一种或多种元素进行沉积：TaN、Ta2C、HfN、HfC、TiC、TiN、MoN、MoC、TaTbN、TaErN、TaYbN、TaSiN、TaAlN、TiAlN、TaHfN、TiHfN、HfSiN、MoSiN、MoAlN、Mo、Ru、RuO2、RuTax、NiTax、多晶硅和金属硅化物，及其它们的组合。栅介质层224和栅电极226的沉积可以采用常规沉积工艺形成，例如溅射、PLD、MOCVD、ALD、PEALD或其他合适的方法。而后，可以通过化学机械抛光(CMP)方法，以栅介质层224和内层介电层214以及L形侧墙为停止层，来去除内层介电层214、伪侧墙206以及L形侧墙218之上的栅介质层224和栅电极226，以形成替代栅堆叠400，如图11所示。
在步骤S207，去除所述伪侧墙206、L形侧墙218以及在所述替代栅堆叠400中侧壁部分的栅介质层224，如图12所示。可以通过RIE的方法将所述伪侧墙206、L形侧墙218以及在所述替代栅堆叠400中侧壁部分的栅介质层224去除。
最后，在步骤S208，在所述栅电极226的侧壁形成替代侧墙228，如图13所示。所述替代侧墙228可以采用SiO2、有应力的Si3N4或者低介电常数的介质材料来形成，所述低介电常数的介质材料的相对介电常数在1.1至2.9之间，例如可以是有空气泡的SiO2、SiOF、HSQ和MSQ等。所述替代侧墙228可以采用常规沉积工艺形成，例如溅射、PLD、MOCVD、ALD、PEALD或其他合适的方法，而后进行平坦化处理暴露内层介电层214以及栅电极226，形成如图13所示的器件结构。
同本发明所述实施例一相比，所述实施例二进一步将所述第二侧墙220去除，这使而后形成的替代栅堆叠为倒凸形，这种结构的栅堆叠增加了器件的应力作用，有利于提高器件的迁移率。
本发明对通过形成L形侧墙而调节替代栅堆叠与源/漏区域重叠电容的器件制造方法进行了描述，根据本发明，在栅极替代工艺(Replacement gate或Gate last)制备CMOS晶体管过程中，通过在伪栅堆叠去除后形成的第一开口内形成L形侧墙以及其上的第二侧墙或L形侧墙，来重新定义替代栅的尺寸，起到调节替代栅堆叠与源/漏区域以及源/漏延伸区的重叠电容的作用，而后通过在替代栅中的栅电极的侧壁形成替代侧墙，进一步减小侧墙与源/漏区域以及源/漏延伸区的重叠电容，进而减小器件整体的重叠电容，此外，以较易实现的工艺方法得到更小器件尺寸的器件。
虽然关于示例实施例及其优点已经详细说明，应当理解在不脱离本发明的精神和所附权利要求限定的保护范围的情况下，可以对这些实施例进行各种变化、替换和修改。对于其他例子，本领域的普通技术人员应当容易理解在保持本发明保护范围内的同时，工艺步骤的次序可以变化。
此外，本发明的应用范围不局限于说明书中描述的特定实施例的工艺、机构、制造、物质组成、手段、方法及步骤。从本发明的公开内容，作为本领域的普通技术人员将容易地理解，对于目前已存在或者以后即将开发出的工艺、机构、制造、物质组成、手段、方法或步骤，其中它们执行与本发明描述的对应实施例大体相同的功能或者获得大体相同的结果，依照本发明可以对它们进行应用。因此，本发明所附权利要求旨在将这些工艺、机构、制造、物质组成、手段、方法或步骤包含在其保护范围内。
Claims (10)
1.一种半导体器件的制造方法，所述方法包括：
A.提供半导体衬底；
B.在所述半导体衬底上形成伪栅堆叠，以及在所述伪栅堆叠侧壁形成伪侧墙，以及在所述半导体衬底内形成源/漏延伸区和/或halo区以及源极区和漏极区，并覆盖所述源极区和漏极区形成内层介电层，其中所述伪栅堆叠包括伪栅介质层和伪栅极；
C.在所述伪侧墙的内壁间形成第一开口；
D.在所述第一开口内分别沉积两种不同的介质材料，并去除所述第一开口内的部分介质材料以暴露衬底，分别形成L形侧墙和位于所述L形侧墙上的第二侧墙，从而形成开口宽度小于第一开口的第二开口；
E.在所述第二开口内形成替代栅堆叠，所述替代栅堆叠包括栅介质层和栅电极；
F.去除所述伪侧墙、L形侧墙、第二侧墙以及在所述替代栅堆叠中侧壁部分的栅介质层；
G.在所述栅电极侧壁形成替代侧墙。
2.根据权利要求1所述的方法，其中步骤B还包括在所述源极区和漏极区上形成金属硅化物层。
3.根据权利要求1所述的方法，其中步骤C中形成所述第一开口的步骤包括：去除所述伪栅极和伪栅介质层。
4.根据权利要求1所述的方法，其中步骤C中形成所述第一开口的步骤包括：去除伪栅极。
5.根据权利要求1所述的方法，其中步骤D中所述的介质材料为氧化物介质材料和氮化物介质材料。
6.一种半导体器件的制造方法，所述方法包括：
A.提供半导体衬底；
B.在所述半导体衬底上形成伪栅堆叠，以及在所述伪栅堆叠侧壁形成伪侧墙，以及在所述半导体衬底内形成源/漏延伸区和/或halo区以及源极区和漏极区，并覆盖所述源极区和漏极区形成内层介电层，其中所述伪栅堆叠包括伪栅介质层和伪栅极；
C.在所述伪侧墙的内壁间形成第一开口；
D.在所述第一开口内分别沉积两种不同的介质材料，并去除所述第一开口内的部分介质材料以暴露衬底，以分别形成L形侧墙和位于所述L形侧墙上的第二侧墙；
E.去除所述第二侧墙，从而形成开口宽度小于第一开口的第二开口；
F.在所述第二开口内形成替代栅堆叠，所述替代栅堆叠包括栅介质层和栅电极；
G.去除所述伪侧墙、L形侧墙以及在所述替代栅堆叠中侧壁部分的栅介质层；
H.在所述栅电极侧壁形成替代侧墙。
7.根据权利要求6所述的方法，其中步骤B还包括在所述源极区和漏极区上形成金属硅化物层。
8.根据权利要求6所述的方法，其中步骤C中形成所述第一开口的步骤包括：去除所述伪栅极和伪栅介质层。
9.根据权利要求6所述的方法，其中步骤C中形成所述第一开口的步骤包括：去除伪栅极。
10.根据权利要求6所述的方法，其中步骤D中所述的介质材料为氧化物介质材料和氮化物介质材料。
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