CN102148158B - 一种体接触器件结构及其制造方法 - Google Patents
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Abstract
一种体接触器件结构及其制造方法，本发明是在形成伪栅堆叠后，去除伪栅堆叠的一端以形成开口，伪栅堆叠未去除部分为体引出堆叠，体引出堆叠的体引出层直接和衬底接触；而后在开口内形成替代栅堆叠；而后在体引出堆叠中的体引出层上形成体接触。本发明所述方法形成的体接触器件结构有效减小了寄生效应和器件面积，提高了器件结构的性能。
Description
技术领域
本发明通常涉及半导体器件及其制造方法，具体来说，涉及一种基于栅极替代工艺的体接触器件结构及其制造方法。
背景技术
对于MOSFET器件来说，体接触对其电学特性影响是一个非常重要的特征。首先，它可以减小由浮体效应导致的转换速度的不确定性，再者，可以方便从外部连接到诸如混频器(Mixer)和压控振荡器(VCO，VoltageControlled Oscillator)等电路设计的体。目前在绝缘硅(SOI)技术中常用的体接触结构主要是T型栅和H型栅结构，但这两种结构都需要形成有源区的体接触区(701)和其上的体接触(702)，并需要隔栅(703)来隔离体接触区(701)和源漏区(704)，如图7所示的T型栅结构为例，这样的结构增加了器件的面积，并导致多余的寄生效应，比如寄生栅体电容(parasitic gate-body capacitor)、寄生体接触电阻(parasitic body resistor)等，如图8所示，寄生栅体电容(720)指隔栅(703)与本征体(700)之间的寄生电容，寄生体接触电阻(730)指体接触(702)与本征体(700)之间的寄生电阻，这些寄生效应降低了器件的性能，另外由于这些寄生效应的存在，对SOI短沟道器件的本征电学测试变得困难。
因此，需要提出一种能够有效减少或排除寄生效应的体接触器件结构。
发明内容
本发明提供了一种制造体接触器件结构的方法，所述方法包括：提供半导体衬底，所述半导体衬底内有隔离区；在所述半导体衬底和隔离区上形成伪栅堆叠，以及在所述伪栅堆叠侧壁形成侧墙，以及在所述半导体衬底内形成源极区和漏极区，并覆盖所述源极区、漏极区以及隔离区形成绝缘介电层；将伪栅堆叠一端去除，暴露衬底和隔离区以形成开口，其中伪栅堆叠未去除部分为体引出堆叠，所述体引出堆叠包括体引出层，所述体引出层直接和衬底接触；在所述开口内形成替代栅堆叠，所述替代栅堆叠包括栅介质层和栅电极；在所述源极区和漏极区上形成源漏接触，在所述体引出堆叠中的体引出层上形成体接触以及在替代栅堆叠的栅电极上形成栅极接触。其中所述体引出层由半导体或半导体化合物材料形成，且采用与所述衬底不同的材料形成。
本发明还提供了一种体接触器件结构，所述结构包括：具有半导体衬底，其中所述半导体衬底内有隔离区；在半导体衬底上形成的源极区和漏极区；形成于所述源极区和漏极区之间的半导体衬底和隔离区上的体引出堆叠和替代栅堆叠；其中所述体引出堆叠包括体引出层；所述替代栅堆叠包括栅介质层和栅电极；形成于所述体引出堆叠和替代栅堆叠侧壁的侧墙；形成于所述源极区和漏极区的源漏接触，以及体引出层上的体接触，以及栅电极上的栅极接触。其中所述体引出层由半导体或半导体化合物材料形成，且采用与所述衬底不同的材料形成。
通过采用本发明所述的方法形成的体接触器件结构，有效的减小了寄生效应，提高了体接触器件结构的性能。
附图说明
图1示出了发明实施例的体接触器件结构的俯视图；
图2示出了本发明实施例的体接触器件结构的制造方法的流程图；
图3-6示出了本发明实施例的体接触器件结构各个制造阶段的俯视图；
图3A-6A示出了本发明实施例的体接触器件结构各个制造阶段的AA’向视图；
图3B-6B示出了本发明实施例的体接触器件结构各个制造阶段的BB’向视图；
图4C-6C示出了本发明实施例的体接触器件结构各个制造阶段的CC’向视图；
图7示出了T型栅结构的俯视图；
图8示出了图7中T型栅结构的BB’向视图。
具体实施方式
本发明通常涉及半导体器件及其制造方法，具体来说，涉及一种基于栅极替代工艺的体接触器件结构及其制造方法。下文的公开提供了许多不同的实施例或例子用来实现本发明的不同结构。为了简化本发明的公开，下文中对特定例子的部件和设置进行描述。当然，它们仅仅为示例，并且目的不在于限制本发明。此外，本发明可以在不同例子中重复参考数字和/或字母。这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施例和/或设置之间的关系。此外，本发明提供了的各种特定的工艺和材料的例子，但是本领域普通技术人员可以意识到其他工艺的可应用于性和/或其他材料的使用。另外，以下描述的第一特征在第二特征之“上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。
参考图1，图1示出了根据本发明的实施例的体接触器件结构，所述器件结构基于后栅工艺形成，所述替代栅堆叠500和体引出堆叠400形成于源极区和漏极区214之间的半导体衬底200和隔离区202之上，所述体引出堆叠400的体引出层204直接形成于衬底200和隔离区202之上，且在体引出层204上形成体接触238，所述器件结构有效的减小了寄生效应和器件面积。
参考图2，图2示出了根据本发明的实施例的体接触器件结构的制造方法，以下将详细描述所述器件结构的制造方法。在步骤101，提供半导体衬底200，所述半导体衬底有隔离区202，参考图3A。在本实施例中，衬底200包括位于晶体结构中的硅衬底(例如晶片)，还可以包括其他基本半导体或化合物半导体，例如Ge、GeSi、GaAs、InP、SiC或金刚石等。根据现有技术公知的设计要求(例如p型衬底或者n型衬底)，衬底200可以包括各种掺杂配置。此外，衬底200可以可选地包括外延层，可以被应力改变以增强性能，以及可以包括绝缘体上硅(SOI)结构。所述隔离区202可以包括二氧化硅或者其他可以分开器件的有源区的材料。
在步骤102，在所述半导体衬底200和隔离区202上形成伪栅(DummyGate)堆叠300，以及在所述伪栅堆叠300侧壁形成侧墙210，以及在所述半导体衬底内形成源极区和漏极区214，并覆盖所述源极区214、漏极区214以及隔离区202形成绝缘介电层216，如图3(俯视图)、图3A(AA’向视图)及图3B(BB’向视图)所示。如图3所示的器件结构，可以通过常规工艺步骤、材料以及设备来形成，其对本领域的技术人员来说是显而易见的。
所述伪栅堆叠300可以通过在所述衬底200和隔离区202上依次沉积体引出层204、第一氧化物帽层206和第二氮化物帽层208，而后利用干法或湿法蚀刻技术将所述体引出层204、第一氧化物帽层206和第二氮化物帽层208图形化来形成。所述体引出层204可以选用与所述衬底200不同的半导体或半导体化合物材料形成，例如Ge、GeSi、GaAs、InP、SiC、多晶硅或金刚石等，所述氧化物帽层206可以为氧化物材料，如SiO2等，所述第二氮化物帽层208可以为氮化物材料，如SiN等。
所述侧墙210可以由氮化硅、氧化硅、氮氧化硅、碳化硅、氟化物掺杂硅玻璃、低k电介质材料及其组合，和/或其他合适的材料形成。侧墙210可以具有多层结构。侧墙210可以通过包括原子沉积方法、等离子增强化学气象沉积(PECVD)或其他方法沉积合适的电介质材料的方法形成。在本实施例中，侧墙为两层结构，包括第一侧墙210-1和第二侧墙210-2，如图3A所示。
在形成第一侧墙210-1之后，在所述半导体衬底200内形成源/漏浅节区212，并在形成第二侧墙210-2之后，在所述半导体衬底200内形成源极区和漏极区214。所述源/漏浅节区212以及源极区和漏极区214，可以通过根据期望的晶体管结构，注入p型或n型掺杂物或杂质到所述衬底200中而形成，可以由包括光刻、离子注入、扩散和/或其他合适工艺的方法形成。所述源/漏浅节区的形成包括源/漏延伸和/或halo注入。
所述绝缘介电层216可以通过先在所述器件上沉积(如PECVD)绝缘介电层216，而后对所述绝缘介电层216平坦化处理来形成，例如可以通过化学机械抛光(CMP)方法来去除伪栅堆叠300之上的绝缘介电层216，以第二氮化物帽层208为停止层，形成如图3A所示的结构。所述绝缘介电层216可以是但不限于例如未掺杂的氧化硅(SiO2)、掺杂的氧化硅(如硼硅玻璃、硼磷硅玻璃等)等。
在步骤103，将伪栅堆叠300一端去除，暴露衬底200和隔离区202以形成开口218，其中伪栅堆叠300未去除部分为体引出堆叠400，如图4(俯视图)、图4A(AA’向视图)、图4B(BB’向视图)所示。将伪栅堆叠300的一端掩膜，通过RIE的方法，分别以第一氧化物帽层206、体引出层204以及衬底200为停止层，依次去除伪栅堆叠300未掩膜一端的第二氮化物帽层208、第一氧化物帽层206和体引出层204，以形成开口218，并去除掩膜，伪栅堆叠300未去除部分为体引出堆叠400，所述体引出堆叠400包括体引出层204、第一氧化物帽层206和第二氮化物帽层208，如图4B(BB’向视图)和图4C(CC’向视图)所示。
在步骤104，在所述开口218内形成替代栅堆叠500，所述替代栅堆叠500包括栅介质层230和栅电极232，如图5(俯视图)、图5A(AA’向视图)、图5B(BB’向视图)所示。首先，在所述器件上依次沉积栅介质层230和栅电极232，所述栅介质层230可以包括但不限于高k介质材料，(例如，和氧化硅相比，具有高介电常数的材料)，高k介质材料的例子包括例如铪基材料，如氧化铪(HfO2)，氧化铪硅(HfSiO)，氮氧化铪硅(HfSiON)，氧化铪钽(HfTaO)，氧化铪钛(HfTiO)，氧化铪锆(HfZrO)，其组合和/或者其它适当的材料。所述栅电极232可以是一层或多层结构，可以但不限于从包含下列元素的组中选择一种或多种元素进行沉积：TaN、Ta2C、HfN、HfC、TiC、TiN、TiAl、MoN、MoC、TaTbN、TaErN、TaYbN、TaSiN、TaAlN、TiAlN、TaHfN、TiHfN、HfSiN、MoSiN、MoAlN、Mo、Ru、RuO2、RuTax、NiTax、多晶硅和金属硅化物，及其它们的组合。栅介质层230和栅电极232的沉积可以采用常规沉积工艺形成，例如溅射、PLD、MOCVD、ALD、PEALD或其他合适的方法。而后，可以通过化学机械抛光(CMP)方法，以第二氮化物帽层208为停止层，去除所述体引出堆叠400和绝缘介电层216之上的栅介质层230和栅电极232，从而在开口218内形成包括栅介质层230和栅电极232的替代栅堆叠500，如图5A(AA’向视图)、图5B(BB’向视图)所示。在此步骤，体引出堆叠400未有变化，如图5C(CC’向视图)所示。
特别地，在形成替代栅堆叠500之后，在所述源极区和漏极区214的半导体衬底200上形成源漏金属硅化物层234，以及在所述体引出层204上形成体引出金属硅化物层235，如图6A(AA’向视图)、图6B(BB’向视图)及图6C(CC’向视图)所示。首先，在绝缘介电层216上形成第二层介质层217，所述第二层介质层217可以是但不限于例如未掺杂的氧化硅(SiO2)、掺杂的氧化硅(如硼硅玻璃、硼磷硅玻璃等)等。而后，进行选择性蚀刻，分别在源极区和漏极区214、体引出层204以及栅电极232上形成接触孔，并进行金属硅化，以形成源漏金属硅化物层234和体引出金属硅化物层235，所述金属硅化的材料可以是，例如Co、Ni、Mo、Pt和W等。
在步骤105，在所述源极区和漏极区214上形成源漏接触236，在所述体引出层204上形成体接触238以及在替代栅堆叠500的栅电极232上形成栅极接触240，如图6(俯视图)、图6A(AA’向视图)、图6B(BB’向视图)以及图6C(CC’向视图)所示。在所述器件上沉积接触金属材料填满接触孔，如W，以形成源漏接触236、体接触238以及栅极接触240。
以上对基于后栅工艺的体接触器件结构及其制造方法进行了描述，通过本发明，在衬底上直接形成体引出层，且在体引出层之上形成体接触，这种结构减小了器件面积，而且能够有效的减小T型栅和H型栅结构存在的寄生效应，从而提高体接触器件结构的性能。
虽然关于示例实施例及其优点已经详细说明，应当理解在不脱离本发明的精神和所附权利要求限定的保护范围的情况下，可以对这些实施例进行各种变化、替换和修改。对于其他例子，本领域的普通技术人员应当容易理解在保持本发明保护范围内的同时，工艺步骤的次序可以变化。
此外，本发明的应用范围不局限于说明书中描述的特定实施例的工艺、机构、制造、物质组成、手段、方法及步骤。从本发明的公开内容，作为本领域的普通技术人员将容易地理解，对于目前已存在或者以后即将开发出的工艺、机构、制造、物质组成、手段、方法或步骤，其中它们执行与本发明描述的对应实施例大体相同的功能或者获得大体相同的结果，依照本发明可以对它们进行应用。因此，本发明所附权利要求旨在将这些工艺、机构、制造、物质组成、手段、方法或步骤包含在其保护范围内。
Claims (11)
1.一种制造体接触器件结构的方法，所述方法包括：
A.提供半导体衬底，所述半导体衬底内有隔离区；
B.在所述半导体衬底和隔离区上形成伪栅堆叠，以及在所述伪栅堆叠侧壁形成侧墙，以及在所述半导体衬底内形成源极区和漏极区，并覆盖所述源极区、漏极区以及隔离区形成绝缘介电层；
C.将伪栅堆叠一端去除，暴露衬底和隔离区以形成开口，其中伪栅堆叠未去除部分为体引出堆叠，所述体引出堆叠包括体引出层，所述体引出层直接和衬底接触；
D.在所述开口内形成替代栅堆叠，所述替代栅堆叠包括栅介质层和栅电极；
E.在所述源极区和漏极区上形成源漏接触，在所述体引出堆叠中的体引出层上形成体接触以及在替代栅堆叠的栅电极上形成栅极接触。
2.根据权利要求1所述的方法，其中所述体引出层由半导体或半导体化合物材料形成，且采用与所述衬底不同的材料形成。
3.根据权利要求2所述的方法，其中所述半导体或半导体化合物材料包括：Ge、GeSi、GaAs、InP、SiC、多晶硅和金刚石。
4.根据权利要求1所述的方法，其中所述体引出堆叠还包括第一氧化物帽层和第二氮化物帽层。
5.根据权利要求1所述的方法，在步骤D和步骤E之间还包括：在所述源极区、漏极区的半导体衬底上形成源漏金属硅化物层，以及在所述体引出层上形成体引出金属硅化物层。
6.一种体接触器件结构，其中所述结构包括：
具有半导体衬底，其中所述半导体衬底内有隔离区；
在半导体衬底上形成的源极区和漏极区；
形成于所述源极区和漏极区之间的半导体衬底和隔离区上的体引出堆叠和替代栅堆叠；
其中所述体引出堆叠包括体引出层；所述替代栅堆叠包括栅介质层和栅电极；所述体引出堆叠与替代栅堆叠邻接，所述栅介质层形成于衬底与栅电极之间以及栅电极的侧壁上；
形成于所述体引出堆叠和替代栅堆叠外侧壁的侧墙；
形成于所述源极区和漏极区的源漏接触，以及体引出层上的体接触，以及栅电极上的栅极接触。
7.根据权利要求6所述的器件结构，其中所述体引出层由半导体或半导体化合物材料形成，且采用与所述衬底不同的材料形成。
8.根据权利要求7所述的器件结构，其中所述半导体或半导体化合物材料包括：Ge、GeSi、GaAs、InP、SiC、多晶硅或金刚石。
9.根据权利要求6所述的器件结构，在所述源漏接触与所述源极区和漏极区所在衬底之间还包括源漏金属硅化物层。
10.根据权利要求6所述的器件结构，在所述体接触与所述体引出层之间还包括体引出金属硅化物层。
11.根据权利要求6所述的器件结构，其中所述体引出堆叠还包括第一氧化物帽层和第二氮化物帽层。
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