CN102194870B - 一种半导体器件及其制造方法 - Google Patents
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Abstract
一种半导体器件及其制造方法，所述器件在漏极区一侧的栅电极的侧壁有金属侧墙，所述金属侧墙由Ta等金属形成，具有吸氧效应，有效减小了漏极区一侧的EOT，因此有效提升了短沟道控制的控制能力，此外，由于源极区一侧的EOT较大，不会因此使器件的载流子迁移率退化。此外，这种非对称的器件可具有更好的驱动性能。
Description
技术领域
本发明通常涉及半导体器件及其制造方法，具体来说，涉及一种能够减小漏极区一侧等效氧化层厚度的高k/金属栅的非对称半导体器件及其制造方法。
背景技术
目前，以“高k栅介质/金属栅”技术为核心的CMOS器件栅工程研究是32/22纳米技术中最有代表性的核心工艺，与之相关的材料、工艺及结构研究已在广泛的进行中。Intel披露出在采用高k栅介质材料后，器件的漏电流大幅降低了。但是，在高k/金属栅工艺中，由于在工艺集成过程中必须采用高温退火工艺，致使高k介质材料与衬底间的界面层在退火工艺中变厚，厚的界面层增加了器件的等效氧化层厚度(EOT，Equivalent OxideThickness)，进而降低了短沟道的控制能力。
另外在高k介质中，由于远程库仑散射(remote Coulomb scattering)等效应的影响，迁移率随着等效氧化层厚度(EOT)降低而减小。这使得器件的驱动电流降低。
因此，需要提出一种能够有效控制短沟道而又不降低电路性能的半导体器件及其制造方法。
发明内容
本发明提供了一种半导体器件，其中所述器件包括：半导体衬底；形成于所述半导体衬底上的栅堆叠，所述栅堆叠包括界面层、栅介质层和栅电极；形成于所述半导体衬底内且位于所述栅堆叠两侧的源极区和漏极区；形成于所述栅介质层上且位于漏极区一侧的金属侧墙。其中所述金属侧墙从包含下列元素的组中选择元素来形成：Ta、Al以及组合，所述金属侧墙的厚度范围为大约20埃至50埃。
本发明还提供了一种制造所述半导体器件的方法，其中所述方法包括：提供半导体衬底；在所述半导体衬底上形成栅堆叠，所述栅堆叠包括界面层、栅介质层和栅电极；在所述栅电极其中一侧的侧壁上形成金属侧墙，且所述金属侧墙位于栅介质层上；在所述栅堆叠以及金属侧墙的侧壁形成第二侧墙；在栅介质层两侧的半导体衬底内形成源极区和漏极区，且漏极区位于栅介质层上有金属侧墙的一侧的半导体衬底内。其中形成所述金属侧墙的步骤包括：在所述栅电极侧壁形成金属侧墙，以及在所述金属侧墙侧壁形成第一侧墙；进行有角度的重离子注入，以破坏第一侧墙的其中一侧；去除所述被破坏的第一侧墙一侧的第一侧墙和金属侧墙；去除第一侧墙的另一侧。所述金属侧墙从包含下列元素的组中选择元素来形成：Ta、Al及其组合，所述金属侧墙的厚度范围为大约20埃至50埃。
本发明还提供了另一种制造所述半导体器件的方法，其中所述方法包括：提供半导体衬底；在所述半导体衬底上形成栅堆叠，所述栅堆叠包括界面层、栅介质层和栅电极；在所述栅电极其中一侧的侧壁上形成金属侧墙以及在金属侧墙的侧壁上的第一侧墙，且所述金属侧墙和第一侧墙位于栅介质层上；在所述栅堆叠以及第一侧墙的侧壁形成第二侧墙；在栅介质层两侧的半导体衬底内形成源极区和漏极区，且漏极区位于栅介质层上有金属侧墙的一侧的半导体衬底内。其中形成所述金属侧墙和第一侧墙的步骤包括：在所述栅电极侧壁形成金属侧墙，以及在所述金属侧墙侧壁形成第一侧墙；进行有角度的重离子注入，以破坏第一侧墙的其中一侧；去除所述被破坏的第一侧墙一侧的第一侧墙和金属侧墙。所述金属侧墙从包含下列元素的组中选择元素来形成：Ta、Al及其组合，所述金属侧墙的厚度范围为大约20埃至50埃。
本发明还提供了一种共源半导体器件的制造方法，所述方法包括：提供半导体衬底；在所述半导体衬底上依次形成界面层、栅介质层、第一栅极层以及牺牲层，光刻所述牺牲层；在所述牺牲层侧壁形成第二栅极层，且所述第二栅极层位于第一栅极层上；在所述第一和第二栅极层的侧壁形成金属侧墙，且所述金属侧墙位于栅介质层上；去除所述牺牲层及其下的第一栅极层以及未被第二栅极层及金属侧壁覆盖的栅介质层和界面层；在所述金属侧墙及第一和第二栅极层的侧壁形成第二侧墙；在栅介质层两侧的半导体衬底内形成源极区和漏极区，且漏极区位于栅介质层上有金属侧墙的一侧的半导体衬底内。所述金属侧墙从包含下列元素的组中选择元素来形成：Ta、Al及其组合，所述金属侧墙的厚度范围为大约20埃至50埃。
通过采用本发明所述的半导体器件，在漏极区一侧的栅电极的侧壁形成金属侧墙，且所述金属侧墙在栅介质层上，所述金属侧墙具有吸氧效应(Scavenging Effect)，有效减小了漏极区一侧的EOT，因此有效提升了短沟道控制的控制能力，此外，由于源极区一侧的EOT较大，不会使器件的载流子迁移率退化。
附图说明
图1示出了根据本发明的第一实施例的半导体器件的制造方法的流程图；
图2-9示出了根据本发明的第一实施例的半导体器件各个制造阶段的示意图；
图10示出了根据本发明的第二实施例的半导体器件的制造方法的流程图；
图11-19示出了根据本发明的第一实施例的半导体器件各个制造阶段的示意图。
具体实施方式
本发明通常涉及制造半导体器件的方法。下文的公开提供了许多不同的实施例或例子用来实现本发明的不同结构。为了简化本发明的公开，下文中对特定例子的部件和设置进行描述。当然，它们仅仅为示例，并且目的不在于限制本发明。此外，本发明可以在不同例子中重复参考数字和/或字母。这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施例和/或设置之间的关系。此外，本发明提供了的各种特定的工艺和材料的例子，但是本领域普通技术人员可以意识到其他工艺的可应用于性和/或其他材料的使用。另外，以下描述的第一特征在第二特征之“上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。
参考图8，图8示出了本发明的半导体器件结构，所述器件包括：界面层202、栅介质层204和栅电极206，以及在栅电极206侧壁且位于栅介质层204上的金属侧墙208，所述金属侧墙208由Ta，Al等金属形成，具有吸氧效应(oxide scavenging effect)，在栅介质层204两侧的半导体衬底内的有源区216和217，其中在金属侧墙208一侧的有源区被定义为漏极区217，另一侧为源极区216，金属侧墙208能吸除栅介质层204与衬底200间的界面层的厚度，有效减小了漏极区一侧的EOT。以下将详细描述本发明实施例的制造方法。
第一实施例
根据本发明的第一实施例，参考图1，图1示出了根据本发明的实施例的半导体器件的制造方法的流程图。在步骤S101，提供半导体衬底，参考图2。在本发明中，衬底200包括位于晶体结构中的硅衬底(例如晶片)，衬底200还可以包括其他基本半导体或化合物半导体，例如Ge、GeSi、GaAs、InP、SiC或金刚石等。根据现有技术公知的设计要求(例如p型衬底或者n型衬底)，衬底200可以包括各种掺杂配置。此外，可选地，衬底200可以包括外延层，可以被应力改变以增强性能，以及可以包括绝缘体上硅(SOI)结构。
在步骤S102和S103，在所述半导体衬底200上形成栅堆叠300，所述栅堆叠300包括界面层202、栅介质层204和栅电极206，以及在所述栅电极206其中一侧的侧壁上形成金属侧墙208，且所述金属侧墙208位于栅介质层204上，如图5所示。
具体来说，首先，在所述半导体衬底200上依次形成界面层202、栅介质层204和栅电极206，而后图形化所述栅电极206，并在栅电极206的侧壁形成金属侧墙208，如图2所示。所述界面层202可以为SiO2，可以通过热生长的方式形成。所述栅介质层204为高k介质材料，(例如，和氧化硅相比，具有高介电常数的材料)，高k介质材料的例子包括例如铪基材料，如HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO，其组合和/或者其它适当的材料。所述栅电极206可以是多层结构，可包括金属、金属化合物、多晶硅和金属硅化物及其他们的组合，在本发明实施例中栅电极206为两层结构，包括第一栅极层206-1为金属栅极和第二栅极层206-2为多晶硅。所述金属侧墙208可以为Ta、Al等，以及他们的组合，厚度为大约20至50埃。所述栅介质层204和栅电极206的沉积可以采用溅射、PLD、MOCVD、ALD、PEALD或其他合适的方法来形成。
而后，在所述金属侧墙208的侧壁形成第一侧墙210，并进行有角度的重离子注入，如图3所示。所述第一侧墙210为氮化物材料，如SiN等。所述重离子注入的离子可以为Xe、Ge等原子量较重的离子，能量可从50KeV到200KeV。在进行了重离子注入后，第一侧墙210的其中一侧在一定程度上被破坏，在图3所示的重离子注入箭头所示方向为例，第一侧墙210的左侧会被破坏，第一侧墙210的右侧未被破坏。
而后，选择性刻蚀第一侧墙210和金属侧墙208，以形成如图4所示的结构，可以选择对第一侧墙210未损坏部分腐蚀率较低的蚀刻工艺，例如DHF、BHF等。由于第一侧墙210的其中一侧在重离子注入时一定程度上被破坏，在进行刻蚀时，如前所述，在本实施例所示图例中，第一侧墙210的左侧被破坏，第一侧墙210的右侧未被破坏，因此，在刻蚀中，第一侧墙210的左侧具有更快的刻蚀速度，第一侧墙210的左侧被刻蚀掉，而第一侧墙210的右侧只被刻蚀掉一小部分，进而刻蚀去除金属侧墙208的左侧，但在右侧的第一侧墙210的保护下，金属侧墙208的右侧被留下，从而形成如图4所示的结构。
而后，选择性刻蚀去除第一侧墙210，以及未被栅电极206和金属侧墙208覆盖的栅介质层204和界面层202，以形成栅堆叠300，如图5所示。
可选择地，可以不去除第一侧墙210，选择性刻蚀去除未被栅电极206、第一侧墙210和金属侧墙208覆盖的栅介质层204和界面层202，形成如图6所示的结构。
在步骤S104，在所述栅堆叠300以及金属侧墙208的侧壁形成第二侧墙212，参考图8。所述第二侧墙212可以为多层结构，可以由氮化硅、氧化硅、氮氧化硅、碳化硅、氟化物掺杂硅玻璃、低k电介质材料及其组合，和/或其他合适的材料形成，在本发明实施例中，所述第二侧墙212为两层结构，先形成第二侧墙一212-1，如SiN，如图7所示。在形成第二侧墙一212-1后，还可以形成源/漏浅结区214，源/漏浅结区214通常包括源/漏延伸和/或halo注入，可以通过根据期望的晶体管结构，注入p型或n型掺杂物或杂质到所述衬底200中形成。而后再形成第二侧墙二212-2，如氧化硅。所述侧墙212结构可以用本领域技术人员所知晓的工艺得到。
在步骤105，形成源极区216和漏极区217，且漏极区217位于栅介质层204上有金属侧墙208的一侧的半导体衬底200内，如图8所示。源极区216和漏极区217可以由包括光刻、离子注入、扩散和/或其他合适工艺的方法形成。
而后，对器件进行后续加工步骤，如图9所示，在源极区216、漏极区217以及栅电极206中的多晶硅层206-2上形成金属硅化物层，在金属硅化物层上形成源极接触和漏极接触，接触的形成可以通过光刻、沉积和平坦化等常规的工艺步骤形成，其对本领域的技术人员来说是显而易见的。
以上对利用漏极区一侧的栅介质层上的金属侧墙减小漏极区一侧的EOT的半导体器件的制造方法进行了描述。根据本发明的第一实施例，在漏极区一侧的栅介质层上形成金属侧墙，所述金属侧墙由Ta等金属形成，具有吸氧效应(oxide scavenging effect)，可以吸除界面层以及由于高温退火造成的增厚的界面层中的氧离子，有效减小了漏极区一侧的EOT，有效提升了短沟道控制的控制能力，此外，由于源极区一侧的EOT较大，不会使器件的载流子迁移率退化。
第二实施例
下面将仅就第二实施例区别于第一实施例的方面进行阐述。未描述的部分应当认为与第一实施例采用了相同的步骤、方法或者工艺来进行，因此在此不再赘述。
根据本发明第二实施例，参考图10，图10示出了根据本发明实施例的共源半导体器件的制造方法的流程图。在步骤S202，在所述半导体衬底200上依次形成界面层202、栅介质层204、第一栅极层206-1以及牺牲层230，光刻所述牺牲层230，参考图12。
具体来说，首先依次在所述衬底200上形成界面层202、栅介质层204、第一栅极层206-1、牺牲层230以及第一停止层232、第二停止层234，如图11所示。所述界面层202可以为SiO2，可以通过热生长的方式形成。所述栅介质层204为高k介质材料，(例如，和氧化硅相比，具有高介电常数的材料)，高k介质材料的例子包括例如铪基材料，如HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO，其组合和/或者其它适当的材料。所述第一栅极层206-1可以是金属和金属化合物。所述牺牲层可以是氮化物材料，如SiN等。所述第一停止层232可以是氧化物材料，如SiO2等。所述第二停止层234可以是半导体材料，如多晶硅等。所述栅介质层204、第一栅极层206-1、牺牲层230以及第一停止层232、第二停止层234的沉积可以采用溅射、PLD、MOCVD、ALD、PEALD或其他合适的方法来形成。然后，将所述牺牲层230以及第一停止层232、第二停止层234光刻图形化，形成牺牲堆叠400，如图12所示。
在步骤S203，在所述牺牲层230侧壁形成第二栅极层206-2，且所述第二栅极层206-2位于第一栅极层206-1上，如图15所示。
具体来说，首先在所述牺牲堆叠400的侧壁形成第二栅极层206-2，并通过RIE的方法去除第一栅极层206-1被暴露的部分，如图13所示。所述第二栅极层206-2可以为多晶硅。而后，覆盖所述器件形成平坦化层236，并进行化学机械抛光(CMP)，去除牺牲堆叠400之上的平坦化层236以及第一停止层232，暴露第二停止层234，如图14所示。而后，通过RIE的方法，去除第二停止层234以及平坦化层236，如图15所示。
在步骤S204，在所述第一206-1和第二栅极层206-2的侧壁形成金属侧墙208，如图15所示。所述金属侧墙208可以为Ta、Al等，以及他们的组合，厚度为大约20至50埃，所述金属侧墙具有吸氧效应。
在步骤S205，去除所述牺牲层230及其下的第一栅极层206-1以及未被第二栅极层206-2和金属侧墙208覆盖的栅介质层204和界面层202，参考图17。首先选择性刻蚀去除牺牲层230及其下的第一栅极层206-1，如图16所示，而后，进一步刻蚀去除未被第二栅极层206-2和金属侧墙208覆盖的栅介质层204和界面层202，从而形成了共源半导体器件的栅堆叠结构，如图17所示。
在步骤S206，在所述金属侧墙208及第一206-1和第二栅极层206-2的侧壁形成第二侧墙212，如图18所示。所述第二侧墙212可以为多层结构，可以由氮化硅、氧化硅、氮氧化硅、碳化硅、氟化物掺杂硅玻璃、低k电介质材料及其组合，和/或其他合适的材料形成，在本发明实施例中，所述第二侧墙212为两层结构，先形成第二侧墙一212-1，如SiN，如图17所示。在形成第二侧墙一212-1后，还可以形成源/漏浅结区214，源/漏浅结区214通常包括源/漏延伸和/或halo注入，可以通过根据期望的晶体管结构，注入p型或n型掺杂物或杂质到所述衬底200中形成。而后再形成第二侧墙二212-2，如氧化硅。所述侧墙212结构可以用本领域技术人员所知晓的工艺得到。
在步骤S207，在栅介质层204两侧的半导体衬底200内形成源极区216和漏极区217，且漏极区217位于栅介质层204上有金属侧墙208的一侧的半导体衬底200内，如图17所示。源极区216和漏极区217可以由包括光刻、离子注入、扩散和/或其他合适工艺的方法形成，其中位于栅介质层204上有金属侧墙208的一侧的半导体衬底200内的有源区被定义为漏极区217。
而后，对器件进行后续加工步骤，如图19所示，在源极区216、漏极区217以及第二栅极层206-2上形成金属硅化物层，在金属硅化物层上形成源极接触和漏极接触，接触的形成可以通过光刻、沉积和平坦化等常规的工艺步骤形成，其对本领域的技术人员来说是显而易见的。
本发明利用漏极区一侧的栅电极的侧壁的金属侧墙减小漏极区一侧EOT的器件制造方法进行了描述，根据本法明，在漏极区一侧的栅电极的侧壁形成金属侧墙，所述金属侧墙由Ta等金属形成，具有吸氧效应，有效减小了漏极区一侧的EOT，因此有效提升了短沟道控制的控制能力，此外，由于源极区一侧的EOT较大，不会使器件的载流子迁移率退化。
虽然关于示例实施例及其优点已经详细说明，应当理解在不脱离本发明的精神和所附权利要求限定的保护范围的情况下，可以对这些实施例进行各种变化、替换和修改。对于其他例子，本领域的普通技术人员应当容易理解在保持本发明保护范围内的同时，工艺步骤的次序可以变化。
此外，本发明的应用范围不局限于说明书中描述的特定实施例的工艺、机构、制造、物质组成、手段、方法及步骤。从本发明的公开内容，作为本领域的普通技术人员将容易地理解，对于目前已存在或者以后即将开发出的工艺、机构、制造、物质组成、手段、方法或步骤，其中它们执行与本发明描述的对应实施例大体相同的功能或者获得大体相同的结果，依照本发明可以对它们进行应用。因此，本发明所附权利要求旨在将这些工艺、机构、制造、物质组成、手段、方法或步骤包含在其保护范围内。
Claims (16)
1.一种半导体器件，所述器件包括：
半导体衬底；
形成于所述半导体衬底上的栅堆叠，所述栅堆叠包括界面层、栅介质层和栅电极；
形成于所述半导体衬底内且位于所述栅堆叠两侧的源极区和漏极区；
形成于所述栅介质层上且位于漏极区一侧的金属侧墙。
2.根据权利要求1所述的器件，其中所述金属侧墙从包含下列元素的组中选择元素来形成：Ta、Al及其组合。
3.根据权利要求1所述的器件，其中所述金属侧墙的厚度范围为大约20埃至50埃。
4.根据权利要求1所述的器件，其中所述器件还包括：形成于所述栅堆叠以及金属侧墙的侧壁的第二侧墙。
5.根据权利要求1所述的器件，其中所述器件还包括：形成于所述金属侧墙的侧壁的第一侧墙，以及形成于所述栅堆叠以及第一侧墙的侧壁的第二侧墙。
6.一种制造半导体器件的方法，其中所述方法包括：
A.提供半导体衬底；
B.在所述半导体衬底上形成栅堆叠，所述栅堆叠包括界面层、栅介质层和栅电极；
C.在所述栅电极其中一侧的侧壁上形成金属侧墙，且所述金属侧墙位于栅介质层上；
D.在所述栅堆叠以及金属侧墙的侧壁形成第二侧墙；
E.在栅介质层两侧的半导体衬底内形成源极区和漏极区，且漏极区位于栅介质层上有金属侧墙的一侧的半导体衬底内。
7.根据权利要求6所述的方法，其中步骤C中形成所述金属侧墙的步骤包括：在所述栅电极侧壁形成金属侧墙，以及在所述金属侧墙侧壁形成第一侧墙；进行有角度的重离子注入，以破坏第一侧墙的其中一侧；去除所述被破坏的第一侧墙一侧的第一侧墙和金属侧墙；去除第一侧墙的另一侧。
8.根据权利要求6所述的方法，其中所述金属侧墙从包含下列元素的组中选择元素来形成：Ta、Al及其组合。
9.根据权利要求6所述的方法，其中所述金属侧墙的厚度范围为大约20埃至50埃。
10.一种制造半导体器件的方法，其中所述方法包括：
A.提供半导体衬底；
B.在所述半导体衬底上形成栅堆叠，所述栅堆叠包括界面层、栅介质层和栅电极；
C.在所述栅电极其中一侧的侧壁上形成金属侧墙以及在金属侧墙的侧壁上的第一侧墙，且所述金属侧墙和第一侧墙位于栅介质层上；
D.在所述栅堆叠以及第一侧墙的侧壁形成第二侧墙；
E.在栅介质层两侧的半导体衬底内形成源极区和漏极区，且漏极区位于栅介质层上有金属侧墙的一侧的半导体衬底内。
11.根据权利要求10所述的方法，其中步骤C中形成所述金属侧墙和第一侧墙的步骤包括：在所述栅电极侧壁形成金属侧墙，以及在所述金属侧墙侧壁形成第一侧墙；进行有角度的重离子注入，以破坏第一侧墙的其中一侧；去除所述被破坏的第一侧墙一侧的第一侧墙和金属侧墙。
12.根据权利要求10所述的方法，其中所述金属侧墙从包含下列元素的组中选择元素来形成：Ta、Al及其组合。
13.根据权利要求10所述的方法，其中所述金属侧墙的厚度范围为大约20埃至50埃。
14.一种制造共源半导体器件的方法，其中所述方法包括：
提供半导体衬底；
在所述半导体衬底上依次形成界面层、栅介质层、第一栅极层以及牺牲层，光刻所述牺牲层；
在所述牺牲层侧壁形成第二栅极层，且所述第二栅极层位于第一栅极层上；
在所述第一和第二栅极层的侧壁形成金属侧墙，且所述金属侧墙位于栅介质层上；
去除所述牺牲层及其下的第一栅极层以及未被第二栅极层及金属侧墙覆盖的栅介质层和界面层；
在所述金属侧墙及第一和第二栅极层的侧壁形成第二侧墙；
在栅介质层两侧的半导体衬底内形成源极区和漏极区，且漏极区位于栅介质层上有金属侧墙的一侧的半导体衬底内。
15.根据权利要求14所述的方法，其中所述金属侧墙从包含下列元素的组中选择元素来形成：Ta、Al及其组合。
16.根据权利要求14所述的方法，其中所述金属侧墙的厚度范围为大约20埃至50埃。
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