JPH05211170A - 電界効果トランジスタの製造方法 - Google Patents
電界効果トランジスタの製造方法Info
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- JPH05211170A JPH05211170A JP31590091A JP31590091A JPH05211170A JP H05211170 A JPH05211170 A JP H05211170A JP 31590091 A JP31590091 A JP 31590091A JP 31590091 A JP31590091 A JP 31590091A JP H05211170 A JPH05211170 A JP H05211170A
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Abstract
(57)【要約】
【目的】金属側壁からなる微細ゲート電極において、ゲ
ート長を長くすることなくゲート直列抵抗を低減し、高
周波特性の向上を図る。 【構成】絶縁膜３および第１の金属膜４を堆積したのち
選択エッチングする。つぎに第２の金属膜５を堆積して
からエッチバックして側壁６を形成する。つぎにホトレ
ジスト１０をマスクとして第１の金属膜４および絶縁膜
３をエッチングすることにより、側壁６に第１の金属膜
４からなる片持梁を付加したゲート電極７が完成する。
ート長を長くすることなくゲート直列抵抗を低減し、高
周波特性の向上を図る。 【構成】絶縁膜３および第１の金属膜４を堆積したのち
選択エッチングする。つぎに第２の金属膜５を堆積して
からエッチバックして側壁６を形成する。つぎにホトレ
ジスト１０をマスクとして第１の金属膜４および絶縁膜
３をエッチングすることにより、側壁６に第１の金属膜
４からなる片持梁を付加したゲート電極７が完成する。
Description
【０００１】
【産業上の利用分野】本発明はショットキ接合型電界効
果トランジスタ（以下ＭＥＳＦＥＴと記す）に関し、特
にゲート抵抗を低減した超短ゲート長のＭＥＳＦＥＴに
関するものである。
果トランジスタ（以下ＭＥＳＦＥＴと記す）に関し、特
にゲート抵抗を低減した超短ゲート長のＭＥＳＦＥＴに
関するものである。
【０００２】
【従来の技術】ＧａＡｓをはじめとする化合物半導体は
Ｓｉに比べて大きな電子移動度をもっている。ＧａＡｓ
ＭＥＳＦＥＴや、これを集積化したアナログ信号増幅回
路、デジタル信号処理回路などへの応用が進んでいる。
Ｓｉに比べて大きな電子移動度をもっている。ＧａＡｓ
ＭＥＳＦＥＴや、これを集積化したアナログ信号増幅回
路、デジタル信号処理回路などへの応用が進んでいる。
【０００３】ＭＥＳＦＥＴの遮断周波数を高めるには、
ゲート長を短縮してゲート容量を低減することが重要で
ある。
ゲート長を短縮してゲート容量を低減することが重要で
ある。
【０００４】電子線ビームを直接描画することにより、
微細パターンをレジスト膜に形成したのち、ドライエッ
チング法により金属膜を加工する方法がある。この電子
線直描の欠点は、時間がかかり生産性が悪いことであ
る。
微細パターンをレジスト膜に形成したのち、ドライエッ
チング法により金属膜を加工する方法がある。この電子
線直描の欠点は、時間がかかり生産性が悪いことであ
る。
【０００５】このような電子線直描を用いずに生産性を
高めた方法として、特開平１−１０７５７７「電界効果
トランジスタの製造方法」の要旨を、図３（ａ）〜
（ｄ）を参照して説明する。
高めた方法として、特開平１−１０７５７７「電界効果
トランジスタの製造方法」の要旨を、図３（ａ）〜
（ｄ）を参照して説明する。
【０００６】はじめに図３（ａ）に示すように、キャリ
ア層２が形成された半導体基板１に絶縁膜３を堆積して
から、レジスト（図示せず）をマスクとして異方性エッ
チングする。
ア層２が形成された半導体基板１に絶縁膜３を堆積して
から、レジスト（図示せず）をマスクとして異方性エッ
チングする。
【０００７】つぎに図３（ｂ）に示すように、キャリア
層２とショットキ接合をなす金属膜５ａを全面に堆積す
る。
層２とショットキ接合をなす金属膜５ａを全面に堆積す
る。
【０００８】つぎに図３（ｃ）に示すように、異方性エ
ッチングにより金属膜５ａをエッチバックして、金属膜
５ａからなる側壁６を残す。
ッチングにより金属膜５ａをエッチバックして、金属膜
５ａからなる側壁６を残す。
【０００９】最後に図３（ｄ）に示すように、絶縁膜３
をエッチングしてからキャリア層２とオーミック接触す
るソース電極８およびドレイン電極９を形成して素子部
が完成する。異方性エッチングで形成した側壁を用いる
ことにより、０．１μｍ程度の微細ゲート長のゲート電
極７を高い精度で形成することができる。
をエッチングしてからキャリア層２とオーミック接触す
るソース電極８およびドレイン電極９を形成して素子部
が完成する。異方性エッチングで形成した側壁を用いる
ことにより、０．１μｍ程度の微細ゲート長のゲート電
極７を高い精度で形成することができる。
【００１０】
【発明が解決しようとする課題】側壁ゲート電極におい
て、ゲート長が微細なのでゲート容量Ｃｇを削減するこ
とができる。一方、ゲート電極金属が薄くなったので、
ゲート直列抵抗Ｒｇが増大している。
て、ゲート長が微細なのでゲート容量Ｃｇを削減するこ
とができる。一方、ゲート電極金属が薄くなったので、
ゲート直列抵抗Ｒｇが増大している。
【００１１】その結果、時定数ＣｇＲｇの低減が少な
く、期待したほど高周波特性を改善することができなか
った。
く、期待したほど高周波特性を改善することができなか
った。
【００１２】本発明の目的は、ゲート長の微細化すると
ともにゲート直列抵抗を低減する電界効果トランジスタ
の製造方法を提供することにある。
ともにゲート直列抵抗を低減する電界効果トランジスタ
の製造方法を提供することにある。
【００１３】
【課題を解決するための手段】本発明の電界効果トラン
ジスタの製造方法は、半導体基板の一主面上に絶縁膜お
よび第１の金属膜を順次成長する工程と、レジストをマ
スクとして前記第１の金属膜および前記絶縁膜を異方性
エッチングする工程と、全面に第２の金属膜を成長した
のちエッチバックして前記第２の金属膜からなる側壁を
残す工程と、前記側壁および前記第２の金属膜の一部を
覆うレジストをマスクとして前記第１の金属膜を異方性
エッチングして、前記半導体基板に接して支柱部分とな
る前記第１の金属膜と片持梁部分となる前記第２の金属
膜とからなるゲート電極を形成する工程とを含むもので
ある。
ジスタの製造方法は、半導体基板の一主面上に絶縁膜お
よび第１の金属膜を順次成長する工程と、レジストをマ
スクとして前記第１の金属膜および前記絶縁膜を異方性
エッチングする工程と、全面に第２の金属膜を成長した
のちエッチバックして前記第２の金属膜からなる側壁を
残す工程と、前記側壁および前記第２の金属膜の一部を
覆うレジストをマスクとして前記第１の金属膜を異方性
エッチングして、前記半導体基板に接して支柱部分とな
る前記第１の金属膜と片持梁部分となる前記第２の金属
膜とからなるゲート電極を形成する工程とを含むもので
ある。
【００１４】
【作用】側壁に片持梁を付加することによって、微細な
ゲート長を維持してゲート電極の断面積を拡大すること
ができる。
ゲート長を維持してゲート電極の断面積を拡大すること
ができる。
【００１５】
【実施例】本発明の第１の実施例について、図１（ａ）
〜（ｄ）を参照にして説明する。
〜（ｄ）を参照にして説明する。
【００１６】はじめに図１（ａ）に示すように、半絶縁
性ＧａＡｓ基板１ａの表面にＳｉをイオン注入して浅い
チャネル領域を形成したのち、ホトレジスト（図示せ
ず）をマスクとしてＳｉをイオン注入して深いコンタク
ト領域を形成する。つぎに８００℃で熱処理することに
よりチャネル領域およびコンタクト領域からなるキャリ
ア層２を形成する。つぎに厚さ０．３μｍのプラズマＣ
ＶＤＳｉＯ2 膜からなる絶縁膜３を堆積したのち、厚さ
０．５μｍのモリブデン（Ｍｏ）からなる第１の金属膜
４をスパッタ蒸着する。つぎにマグネトロン方式のドラ
イエッチングによりホトレジスト（図示せず）をマスク
として第１の金属膜４および絶縁膜３を異方性エッチン
グする。ここで第１の金属膜４はＣＣｌ2 Ｆ2 ガスを用
いて、絶縁膜３はＣＨＦ3 ガスを用いてエッチングす
る。つぎに酸素プラズマでホトレジストおよび表面汚染
を灰化して除去し、厚さ０．２μｍのＭｏＳｉ2 からな
る第２の金属膜５をスパッタ蒸着する。Ｍｏをシリサイ
ド化すると、耐熱性が向上して信頼性が確保される。
性ＧａＡｓ基板１ａの表面にＳｉをイオン注入して浅い
チャネル領域を形成したのち、ホトレジスト（図示せ
ず）をマスクとしてＳｉをイオン注入して深いコンタク
ト領域を形成する。つぎに８００℃で熱処理することに
よりチャネル領域およびコンタクト領域からなるキャリ
ア層２を形成する。つぎに厚さ０．３μｍのプラズマＣ
ＶＤＳｉＯ2 膜からなる絶縁膜３を堆積したのち、厚さ
０．５μｍのモリブデン（Ｍｏ）からなる第１の金属膜
４をスパッタ蒸着する。つぎにマグネトロン方式のドラ
イエッチングによりホトレジスト（図示せず）をマスク
として第１の金属膜４および絶縁膜３を異方性エッチン
グする。ここで第１の金属膜４はＣＣｌ2 Ｆ2 ガスを用
いて、絶縁膜３はＣＨＦ3 ガスを用いてエッチングす
る。つぎに酸素プラズマでホトレジストおよび表面汚染
を灰化して除去し、厚さ０．２μｍのＭｏＳｉ2 からな
る第２の金属膜５をスパッタ蒸着する。Ｍｏをシリサイ
ド化すると、耐熱性が向上して信頼性が確保される。
【００１７】つぎに図１（ｂ）に示すように、ＣＦ4 と
２０％のＯ2 からなる混合ガスを用いたマグネトロン方
式のドライエッチングにより、第２の金属膜５を異方性
エッチングして第２の金属膜５からなる側壁６を残す。
２０％のＯ2 からなる混合ガスを用いたマグネトロン方
式のドライエッチングにより、第２の金属膜５を異方性
エッチングして第２の金属膜５からなる側壁６を残す。
【００１８】側壁６が０．１μｍと薄いのは、側面で第
１の金属膜４が薄くなるせいである。
１の金属膜４が薄くなるせいである。
【００１９】つぎに図１（ｃ）に示すように、ホトレジ
スト１０で側壁６から１．０μｍまで覆って、不要な第
１の金属膜４と絶縁膜３をドライエッチングする。
スト１０で側壁６から１．０μｍまで覆って、不要な第
１の金属膜４と絶縁膜３をドライエッチングする。
【００２０】つぎに図１（ｄ）に示すように、酸素プラ
ズマでホトレジスト１０および表面汚染を灰化して除去
し、バッファード弗酸で電極部に残った絶縁膜３を除去
してゲート電極７が形成される。つぎに５００℃で２０
分間熱処理して、スパッタ蒸着およびドライエッチング
による表面損傷を回復させる。最後にキャリア層２にオ
ーミック接触するＡｕＧｅ／Ｎｉ合金からなるソース電
極８およびドレイン電極９を形成してＦＥＴが完成す
る。
ズマでホトレジスト１０および表面汚染を灰化して除去
し、バッファード弗酸で電極部に残った絶縁膜３を除去
してゲート電極７が形成される。つぎに５００℃で２０
分間熱処理して、スパッタ蒸着およびドライエッチング
による表面損傷を回復させる。最後にキャリア層２にオ
ーミック接触するＡｕＧｅ／Ｎｉ合金からなるソース電
極８およびドレイン電極９を形成してＦＥＴが完成す
る。
【００２１】こうしてゲート長０．１μｍ、ゲート幅１
００μｍのゲート直列抵抗を約８Ωに抑えることができ
た。従来の側壁のみからなる微細ゲート電極の直列抵抗
は５００Ωと非常に大きかった。
００μｍのゲート直列抵抗を約８Ωに抑えることができ
た。従来の側壁のみからなる微細ゲート電極の直列抵抗
は５００Ωと非常に大きかった。
【００２２】本実施例では側壁に片持梁を付加すること
により、ゲート直列抵抗が１／１０以下に低減された。
また遮断周波数ｆT も従来の２０ＧＨｚから本実施例の
５０ＧＨｚに向上した。
により、ゲート直列抵抗が１／１０以下に低減された。
また遮断周波数ｆT も従来の２０ＧＨｚから本実施例の
５０ＧＨｚに向上した。
【００２３】つぎに本発明の第２の実施例について、図
２（ａ）〜（ｃ）を参照して説明する。
２（ａ）〜（ｃ）を参照して説明する。
【００２４】はじめに図２（ａ）に示すように、半絶縁
性ＧａＡｓ基板１ａ上に分子線エピタキシャル成長によ
り厚さ５００ｎｍの無添加ＧａＡｓ層（図示せず）、厚
さ１００ｎｍの無添加ＡｌＧａＡｓからなるバッファ層
（図示せず）、厚さ２５０ｎｍのＮ型ＧａＡｓからなる
キャリア層２を順次成長する。つぎにＳｉＯ2 からなる
絶縁膜３およびＭｏからなる第１の金属膜４を堆積す
る。つぎにレジスト（図示せず）をマスクとして第１の
金属膜４および絶縁膜３をドライエッチングして幅０．
４μｍの開口を形成したのち、ＣＣｌ2 Ｆ2 ガスを用い
てキャリア層２を深さ１００ｎｍまでエッチングしてリ
セスを形成する。
性ＧａＡｓ基板１ａ上に分子線エピタキシャル成長によ
り厚さ５００ｎｍの無添加ＧａＡｓ層（図示せず）、厚
さ１００ｎｍの無添加ＡｌＧａＡｓからなるバッファ層
（図示せず）、厚さ２５０ｎｍのＮ型ＧａＡｓからなる
キャリア層２を順次成長する。つぎにＳｉＯ2 からなる
絶縁膜３およびＭｏからなる第１の金属膜４を堆積す
る。つぎにレジスト（図示せず）をマスクとして第１の
金属膜４および絶縁膜３をドライエッチングして幅０．
４μｍの開口を形成したのち、ＣＣｌ2 Ｆ2 ガスを用い
てキャリア層２を深さ１００ｎｍまでエッチングしてリ
セスを形成する。
【００２５】つぎに図２（ｂ）に示すように、開口の内
側にＭｏＳｉ2 からなる側壁６を形成する。つぎに開口
の片側の側壁６を幅１μｍのホトレジスト１０で覆う。
側にＭｏＳｉ2 からなる側壁６を形成する。つぎに開口
の片側の側壁６を幅１μｍのホトレジスト１０で覆う。
【００２６】つぎに図２（ｃ）に示すように、ホトレジ
スト１０をマスクとして第１の金属膜４および絶縁膜３
をエッチングすることにより、リセスの片側にオフセッ
トされたゲート電極７が形成される。最後にキャリア層
２上にオーミック接触するＡｕＧｅ／Ｎｉからなるソー
ス電極８およびドレイン電極９を形成してＦＥＴが完成
する。
スト１０をマスクとして第１の金属膜４および絶縁膜３
をエッチングすることにより、リセスの片側にオフセッ
トされたゲート電極７が形成される。最後にキャリア層
２上にオーミック接触するＡｕＧｅ／Ｎｉからなるソー
ス電極８およびドレイン電極９を形成してＦＥＴが完成
する。
【００２７】本実施例においても側壁に片持梁を付加す
ることにより、ゲート直列抵抗が１／１０以下に低減さ
れた。層間の境界が急峻な分子線エピタキシャル成長を
用いたので、遮断周波数ｆT は７０ＧＨｚが記録され
た。
ることにより、ゲート直列抵抗が１／１０以下に低減さ
れた。層間の境界が急峻な分子線エピタキシャル成長を
用いたので、遮断周波数ｆT は７０ＧＨｚが記録され
た。
【００２８】以上で用いたＧａＡｓ基板の代りに、Ｉｎ
ＧａＡｓやＡｌＧａＡｓ基板を用いることもできる。ゲ
ート金属についてもＭｏの代りに、Ｗ，Ｔｉ，Ａｌなど
の金属や、これらの珪化物や窒化物を用いることもでき
る。
ＧａＡｓやＡｌＧａＡｓ基板を用いることもできる。ゲ
ート金属についてもＭｏの代りに、Ｗ，Ｔｉ，Ａｌなど
の金属や、これらの珪化物や窒化物を用いることもでき
る。
【発明の効果】ゲート電極の微細化にともなうゲート直
列抵抗の増大を防止するため、金属側壁に金属片持梁を
付加した。その結果、ゲート直列抵抗を低減し、ゲート
長短縮によるゲート容量が低減し、高周波特性が向上し
た。
列抵抗の増大を防止するため、金属側壁に金属片持梁を
付加した。その結果、ゲート直列抵抗を低減し、ゲート
長短縮によるゲート容量が低減し、高周波特性が向上し
た。
【図１】本発明の第１の実施例を工程順に示す断面図で
ある。
ある。
【図２】本発明の第２の実施例を工程順に示す断面図で
ある。
ある。
【図３】従来の電界効果トランジスタの製造方法を示す
断面図である。
断面図である。
１ 半導体基板 １ａ 半絶縁性ＧａＡｓ基板 ２ キャリア層 ３ 絶縁膜 ４ 第１の金属膜 ５ 第２の金属膜 ５ａ 金属膜 ６ 側壁 ７ ゲート電極 ８ ソース電極 ９ ドレイン電極 １０ ホトレジスト
Claims (1)
- 【請求項１】 半導体基板の一主面上に絶縁膜および第
１の金属膜を順次成長する工程と、レジストをマスクと
して前記第１の金属膜および前記絶縁膜を異方性エッチ
ングする工程と、全面に第２の金属膜を成長したのちエ
ッチバックして前記第２の金属膜からなる側壁を残す工
程と、前記側壁および前記第２の金属膜の一部を覆うレ
ジストをマスクとして前記第１の金属膜を異方性エッチ
ングして、前記半導体基板に接して支柱部分となる前記
第１の金属膜と片持梁部分となる前記第２の金属膜とか
らなるゲート電極を形成する工程とを含む電界効果トラ
ンジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31590091A JPH05211170A (ja) | 1991-11-29 | 1991-11-29 | 電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31590091A JPH05211170A (ja) | 1991-11-29 | 1991-11-29 | 電界効果トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05211170A true JPH05211170A (ja) | 1993-08-20 |
Family
ID=18070961
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31590091A Pending JPH05211170A (ja) | 1991-11-29 | 1991-11-29 | 電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05211170A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08330325A (ja) * | 1995-05-31 | 1996-12-13 | Nec Corp | 電界効果トランジスタおよび製造方法 |
| US7319236B2 (en) | 2004-05-21 | 2008-01-15 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and electronic device |
| WO2011113270A1 (zh) * | 2010-03-17 | 2011-09-22 | 中国科学院微电子研究所 | 一种半导体器件及其制造方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01251669A (ja) * | 1988-03-30 | 1989-10-06 | Nec Corp | 電界効果トランジスタの製造方法 |
| JPH03127840A (ja) * | 1989-10-13 | 1991-05-30 | Sony Corp | 半導体装置の製造方法 |
-
1991
- 1991-11-29 JP JP31590091A patent/JPH05211170A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01251669A (ja) * | 1988-03-30 | 1989-10-06 | Nec Corp | 電界効果トランジスタの製造方法 |
| JPH03127840A (ja) * | 1989-10-13 | 1991-05-30 | Sony Corp | 半導体装置の製造方法 |
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|---|---|---|---|---|
| JPH08330325A (ja) * | 1995-05-31 | 1996-12-13 | Nec Corp | 電界効果トランジスタおよび製造方法 |
| US6069375A (en) * | 1995-05-31 | 2000-05-30 | Nec Corporation | Field effect transistor |
| US7319236B2 (en) | 2004-05-21 | 2008-01-15 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and electronic device |
| WO2011113270A1 (zh) * | 2010-03-17 | 2011-09-22 | 中国科学院微电子研究所 | 一种半导体器件及其制造方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19980324 |