JPH01251669A - 電界効果トランジスタの製造方法 - Google Patents
電界効果トランジスタの製造方法Info
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Classifications
-
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66848—Unipolar field-effect transistors with a Schottky gate, i.e. MESFET
- H01L29/66856—Unipolar field-effect transistors with a Schottky gate, i.e. MESFET with an active layer made of a group 13/15 material
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- H01L29/66878—Processes wherein the final gate is made before the formation, e.g. activation anneal, of the source and drain regions in the active layer
-
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0843—Source or drain regions of field-effect devices
- H01L29/0891—Source or drain regions of field-effect devices of field-effect transistors with Schottky gate
-
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- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は電界効果トランジスタの製造方法に関し、特に
ショットキ障壁ゲート型電界効果トランジスタの製造方
法に関する。
ショットキ障壁ゲート型電界効果トランジスタの製造方
法に関する。
ショットキ障壁ゲート型電界効果トランジスタ（以下Ｍ
ＥＳＦＥＴと称す）の良好なマイクロ波特性を得るなめ
には、ゲートの短小化、ソース・ゲート間の寄生抵抗の
低減、トレインの高耐圧化が望まれる。
ＥＳＦＥＴと称す）の良好なマイクロ波特性を得るなめ
には、ゲートの短小化、ソース・ゲート間の寄生抵抗の
低減、トレインの高耐圧化が望まれる。
次に従来の製造方法について、第３図を用いて説明する
。
。
第３図（ａ）において、半導体基板例えばＧａＡｓ基板
１の０層２が設けられた表面に、ゲート金属膜、例えば
タングステン・シリコン合金膜をスパッターにより５０
００人の厚さに設けたのち、ホトリソグラフィーにより
レジスト膜４によるマスクを設ける。次にドライエツチ
ング法により、前記ゲート金属膜をエツチングして、ゲ
ート長（Ｌｇ）が１μｍのゲート３を形成する。
１の０層２が設けられた表面に、ゲート金属膜、例えば
タングステン・シリコン合金膜をスパッターにより５０
００人の厚さに設けたのち、ホトリソグラフィーにより
レジスト膜４によるマスクを設ける。次にドライエツチ
ング法により、前記ゲート金属膜をエツチングして、ゲ
ート長（Ｌｇ）が１μｍのゲート３を形成する。
次に、第３図（ｂ）において、全面にＣＶＤ法等により
絶縁膜を所定の厚さに被着し、次にこの絶縁膜を異方性
ドライエツチングによりゲート側面にのみ絶縁膜を残す
、所謂側壁５を形成する。
絶縁膜を所定の厚さに被着し、次にこの絶縁膜を異方性
ドライエツチングによりゲート側面にのみ絶縁膜を残す
、所謂側壁５を形成する。
次にゲート３を介して片側の側壁をレジスト膜６で覆い
マスクを形成する。
マスクを形成する。
次に第３図（ｃ）において、一方の側壁を弗化水素酸を
用いてエツチング除去し、つづけて前記レジスト膜を有
機溶剤で除去する。次に基板上方から高導電層が形成さ
れる、例えば＋５１２８等のイオン照射をしてイオン注
入層８を形成する。このとき注入層はゲート金属および
側壁に阻止されてこれら直下には注入層は形成されない
。従って側壁の幅支０に相当する注入されない領域が設
けられる。
用いてエツチング除去し、つづけて前記レジスト膜を有
機溶剤で除去する。次に基板上方から高導電層が形成さ
れる、例えば＋５１２８等のイオン照射をしてイオン注
入層８を形成する。このとき注入層はゲート金属および
側壁に阻止されてこれら直下には注入層は形成されない
。従って側壁の幅支０に相当する注入されない領域が設
けられる。
次に第３図（ｄ）に示すように、全面をＳｉＯ２膜で被
覆したのち、熱処理してイオン注入層を活性化して高導
電層を形成し、該高導電層の所定の位置にソース９、お
よびドレイン１０を形成してＭＥＳＦＥＴが得られる。
覆したのち、熱処理してイオン注入層を活性化して高導
電層を形成し、該高導電層の所定の位置にソース９、お
よびドレイン１０を形成してＭＥＳＦＥＴが得られる。
然しなから上述したような工程によって高濃度層を形成
する方法では、第１にレジスト膜をマスクとして異方性
ドライエツチングによるゲート形成方法のため０．５μ
ｍ以下のゲート長（Ｌｇ）になるとエツチングのばらつ
きのため生産性に問題が出てくる。第２にゲートが０．
５μｍ以下に短小化されると、第３図（ｂ）に示すよう
に、ホトリソグラフィによる片方の側壁を覆い他の一方
を露出する工程が困難となり、従って第３図（Ｃ）に示
すようにゲートおよび一方の側壁の直下のみ高濃度注入
を阻止する工程が不能となる。
する方法では、第１にレジスト膜をマスクとして異方性
ドライエツチングによるゲート形成方法のため０．５μ
ｍ以下のゲート長（Ｌｇ）になるとエツチングのばらつ
きのため生産性に問題が出てくる。第２にゲートが０．
５μｍ以下に短小化されると、第３図（ｂ）に示すよう
に、ホトリソグラフィによる片方の側壁を覆い他の一方
を露出する工程が困難となり、従って第３図（Ｃ）に示
すようにゲートおよび一方の側壁の直下のみ高濃度注入
を阻止する工程が不能となる。
また第３にゲート長（Ｌｇ）が短小化すると、高抵抗の
ゲート金属においては、ゲート抵抗が大きくなる問題等
がある。
ゲート金属においては、ゲート抵抗が大きくなる問題等
がある。
本発明は上述の問題点に鑑み短小なゲートを低抵抗とし
、かつソース寄生抵抗を低減し、ドレイン耐圧を向上さ
せた電界効果トランジスタの製造方法を提供することを
目的とする。
、かつソース寄生抵抗を低減し、ドレイン耐圧を向上さ
せた電界効果トランジスタの製造方法を提供することを
目的とする。
本発明の電界効果トランジスタの製造方法は、半導体基
板上に絶縁膜と金属膜とを順次形成したのち異方性エツ
チング法によりパターニングし、金属膜と絶縁膜に半導
体基板に垂直な壁面を形成する工程と、全面にゲート金
属膜を設けたのち異方性エツチング法によりバターニン
グし前記金属膜と絶縁膜の側面に前記半導体基板に接す
るゲートを形成する工程と、前記ゲートと前記ゲートに
接する前記金属膜の所定部分を覆うマスクを形成したの
ち前記金属膜と絶縁膜とをエツチングし、マスク下のゲ
ートに接する金属膜と絶縁膜とを残す工程と、前記ゲー
トと残された金属膜とをマスクとして不純物をイオン注
入し前記半導体基板に高濃度のイオン注入層を形成する
工程とを含んで構成される。
板上に絶縁膜と金属膜とを順次形成したのち異方性エツ
チング法によりパターニングし、金属膜と絶縁膜に半導
体基板に垂直な壁面を形成する工程と、全面にゲート金
属膜を設けたのち異方性エツチング法によりバターニン
グし前記金属膜と絶縁膜の側面に前記半導体基板に接す
るゲートを形成する工程と、前記ゲートと前記ゲートに
接する前記金属膜の所定部分を覆うマスクを形成したの
ち前記金属膜と絶縁膜とをエツチングし、マスク下のゲ
ートに接する金属膜と絶縁膜とを残す工程と、前記ゲー
トと残された金属膜とをマスクとして不純物をイオン注
入し前記半導体基板に高濃度のイオン注入層を形成する
工程とを含んで構成される。
半導体基板上に絶縁膜と金属膜を順次設け、ゲート領域
となる部分にレジストによるマスクを設け、異方性ドラ
イエツチングにより前記金属膜および絶縁膜をエツチン
グ除去すれば、基板が露出すると共に前記膜には垂直な
断面が形成される。
となる部分にレジストによるマスクを設け、異方性ドラ
イエツチングにより前記金属膜および絶縁膜をエツチン
グ除去すれば、基板が露出すると共に前記膜には垂直な
断面が形成される。
次に全面にゲートとなる金属膜をスパッタ法により被着
し、これを同様に異方性ドライエツチングすると、前記
断面と基板の一部に密着したゲートが形成される。従っ
てゲート形成にマスクを用いずゲート長を規定するのは
スパッタによる断面に被着された膜厚で決まり、従来の
マスク形成の制御性による問題がなく、又ドライエツチ
ングのばらつきも直接影響がないため、短小なゲートが
制御性良く得られる。
し、これを同様に異方性ドライエツチングすると、前記
断面と基板の一部に密着したゲートが形成される。従っ
てゲート形成にマスクを用いずゲート長を規定するのは
スパッタによる断面に被着された膜厚で決まり、従来の
マスク形成の制御性による問題がなく、又ドライエツチ
ングのばらつきも直接影響がないため、短小なゲートが
制御性良く得られる。
次に、ゲートを含め前記金属膜の所定の領域をレジスト
でマスクし、ドライエツチングしてマスク下の金属膜と
絶縁膜を残置し、マスクを除去して、次にゲートおよび
残置された金属膜と絶縁膜をマスクとして高濃度のイオ
ン注入により、ソース側はゲート端まで、一方トレイン
側は前記金属膜と絶縁膜の残置された領域１゜は除外さ
れて、高導電層が得られる。従ってソース寄生抵抗は低
減され、トレイン耐圧が向上したＭＥＳＦＥＴが得られ
る。
でマスクし、ドライエツチングしてマスク下の金属膜と
絶縁膜を残置し、マスクを除去して、次にゲートおよび
残置された金属膜と絶縁膜をマスクとして高濃度のイオ
ン注入により、ソース側はゲート端まで、一方トレイン
側は前記金属膜と絶縁膜の残置された領域１゜は除外さ
れて、高導電層が得られる。従ってソース寄生抵抗は低
減され、トレイン耐圧が向上したＭＥＳＦＥＴが得られ
る。
本発明の実施例を図面を参照しながら説明する。
第１図（ａ）〜（ｄ）は本発明の一実施例を説明するた
めの製造工程順に示した半導体チップの断面図である。
めの製造工程順に示した半導体チップの断面図である。
まず第１図（ａ）において、例えば表面に０層２が設け
られたＧａＡｓ基板１を用い、気相成長法又はプラズマ
スパッタ法により絶縁膜（Ｓｉ０２）３０を４０００人
の厚さに形成する。
られたＧａＡｓ基板１を用い、気相成長法又はプラズマ
スパッタ法により絶縁膜（Ｓｉ０２）３０を４０００人
の厚さに形成する。
次にその表面にゲートよりも低抵抗の金属膜４０、例え
ばタングテン（Ｗ）をスパッタにより６０００人の膜厚
に被着する。次に所定の領域にホトレジストによるマス
ク５０を設ける。
ばタングテン（Ｗ）をスパッタにより６０００人の膜厚
に被着する。次に所定の領域にホトレジストによるマス
ク５０を設ける。
次に第１図（ｂ）において、前記マスク５０を用いて異
方性ドライエツチング法により基板表面が出るまでエツ
チングする。エツチングガスにはＣＦ４で流量１．５０
ＳＣＣＭ、ガス圧力８Ｐａが適当である。金属膜４０お
よび絶縁膜３０は垂直な断面形状が得られる。次に全面
にスパッタリングによりタングステン・シリコン合金（
ＷＳｉ）からなるゲート金属膜６０を３０００人の厚さ
に被着する。従ってこの金属膜と絶縁膜の断面の垂直な
部分にもゲート金属膜６０が垂直に形成される。このと
きゲート金属は側面には表面の１／２の膜厚に被着され
るため垂直部分の膜厚は１５００人となる。
方性ドライエツチング法により基板表面が出るまでエツ
チングする。エツチングガスにはＣＦ４で流量１．５０
ＳＣＣＭ、ガス圧力８Ｐａが適当である。金属膜４０お
よび絶縁膜３０は垂直な断面形状が得られる。次に全面
にスパッタリングによりタングステン・シリコン合金（
ＷＳｉ）からなるゲート金属膜６０を３０００人の厚さ
に被着する。従ってこの金属膜と絶縁膜の断面の垂直な
部分にもゲート金属膜６０が垂直に形成される。このと
きゲート金属は側面には表面の１／２の膜厚に被着され
るため垂直部分の膜厚は１５００人となる。
次に第１図（Ｃ）において、基板の垂直方向より異方性
ドライエツチング法により基板表面が露出されるまでエ
ツチングすることにより、ゲート金属膜６０と絶縁膜３
０との垂直部分のゲート金属膜が残されてゲート７０が
形成される。次にゲート７０を含めて所定領域の金属膜
をホトレジスト膜５１で、例えばゲート端からの幅η。
ドライエツチング法により基板表面が露出されるまでエ
ツチングすることにより、ゲート金属膜６０と絶縁膜３
０との垂直部分のゲート金属膜が残されてゲート７０が
形成される。次にゲート７０を含めて所定領域の金属膜
をホトレジスト膜５１で、例えばゲート端からの幅η。
を１．５μｍにマスクする。
次に第１図（ｄ）において、レジスト膜５］のマスクを
用いて異方性ドライエツチングにより前述と同条件で基
板表面が露出されるまで金属膜４０と絶縁膜３０をエツ
チング除去することにより、マスク下の金属膜４０およ
び絶縁膜３０が１．５μｍの幅でゲート７０に密着して
残置される。次にゲート７０と残置された金属膜４０お
よび絶縁膜３０をマスクにして、基板に垂直方向から＋
５１２８イオンを高濃度でイオン照射８０を行うことに
より、前記マスク直下を除いてイオン注入層８１が形成
される。従ってイオン注入層は一方はゲート端から注入
され、他の一方はゲート端からｌ。離れた前記金属膜４
０および絶縁膜３０の端から注入される。
用いて異方性ドライエツチングにより前述と同条件で基
板表面が露出されるまで金属膜４０と絶縁膜３０をエツ
チング除去することにより、マスク下の金属膜４０およ
び絶縁膜３０が１．５μｍの幅でゲート７０に密着して
残置される。次にゲート７０と残置された金属膜４０お
よび絶縁膜３０をマスクにして、基板に垂直方向から＋
５１２８イオンを高濃度でイオン照射８０を行うことに
より、前記マスク直下を除いてイオン注入層８１が形成
される。従ってイオン注入層は一方はゲート端から注入
され、他の一方はゲート端からｌ。離れた前記金属膜４
０および絶縁膜３０の端から注入される。
次にこれに保護膜を設は高温アニールして前記イオン注
入層を活性化し高導電層を形成し、更に従来方法の様に
ソースおよびドレイン電極を形成すればゲート長０．１
５μｍ、ゲート高さ１μｍでソース側は高導電層がゲー
ト端から、一方トレイン側はゲート端から１．５μｍ離
れた位置に得られるＭ Ｅ Ｓ Ｆ Ｅ Ｔが完成する
。
入層を活性化し高導電層を形成し、更に従来方法の様に
ソースおよびドレイン電極を形成すればゲート長０．１
５μｍ、ゲート高さ１μｍでソース側は高導電層がゲー
ト端から、一方トレイン側はゲート端から１．５μｍ離
れた位置に得られるＭ Ｅ Ｓ Ｆ Ｅ Ｔが完成する
。
尚、本実施例によれば第２図（ａ）に示すように、従来
の側壁を用いて、ソース側を高濃度注入層８２と微小な
間隔（ρ１）を設けることも可能である。又、第２図（
ｂ）に示す如く、側壁５を形成する前に低濃度注入Ｒ８
３をイオン注入して形成し、次に側壁５を形成して、高
濃度注入層８２を形成した、所謂ＬＤＤ （ライトリ−
・ドープト・ドレイン）構造も可能である。
の側壁を用いて、ソース側を高濃度注入層８２と微小な
間隔（ρ１）を設けることも可能である。又、第２図（
ｂ）に示す如く、側壁５を形成する前に低濃度注入Ｒ８
３をイオン注入して形成し、次に側壁５を形成して、高
濃度注入層８２を形成した、所謂ＬＤＤ （ライトリ−
・ドープト・ドレイン）構造も可能である。
上記実施例ではショットキー障壁ゲート型電界効果トラ
ンジスタについて説明したが、基板の種類を問わず可能
であり、ＭＯＳ−ＦＥＴ等への適用も可能である。
ンジスタについて説明したが、基板の種類を問わず可能
であり、ＭＯＳ−ＦＥＴ等への適用も可能である。
本発明の電界効果トランジスタの製造方法は、ゲート形
成にレジストからなるマスクを用いないため、短小なゲ
ートを生産性良く形成できる。また、ゲートに密着して
低抵抗金属膜を設けているため、ゲート抵抗が低減され
る。ソース側はゲート端まで高濃度注入層が設けられ寄
生抵抗が低減される。一方ドレイン側はゲート端から所
定の位置に離れて高濃度注入層が形成されるためドレイ
ン耐圧が向上する等の効果がある。
成にレジストからなるマスクを用いないため、短小なゲ
ートを生産性良く形成できる。また、ゲートに密着して
低抵抗金属膜を設けているため、ゲート抵抗が低減され
る。ソース側はゲート端まで高濃度注入層が設けられ寄
生抵抗が低減される。一方ドレイン側はゲート端から所
定の位置に離れて高濃度注入層が形成されるためドレイ
ン耐圧が向上する等の効果がある。
第１図及び第２図は本発明の第１及び第２の実施例を説
明するための半導体チップの断面図、第３図は従来の電
界効果トランジスタの製造方法を説明するための半導体
チップの断面図である。 １・・・ＧａＡｓ基板、２・・・９層、３・・・ゲート
、４・・・レジスト膜、５・・・側壁、６・・・レジス
ト膜、７・・・イオン照射、８・・・イオン注入層、９
・・・ソース、１０・・・ドレイン、３０・・・絶縁膜
、４０・・・金属膜、５０・・・マスク、５１・・・レ
ジスト膜、６０・・・ゲート金属膜、７０・・・ゲート
、８０・・・イオン注入層、８２・・・高濃度注入層、
８３・・・低濃度注入層。
明するための半導体チップの断面図、第３図は従来の電
界効果トランジスタの製造方法を説明するための半導体
チップの断面図である。 １・・・ＧａＡｓ基板、２・・・９層、３・・・ゲート
、４・・・レジスト膜、５・・・側壁、６・・・レジス
ト膜、７・・・イオン照射、８・・・イオン注入層、９
・・・ソース、１０・・・ドレイン、３０・・・絶縁膜
、４０・・・金属膜、５０・・・マスク、５１・・・レ
ジスト膜、６０・・・ゲート金属膜、７０・・・ゲート
、８０・・・イオン注入層、８２・・・高濃度注入層、
８３・・・低濃度注入層。
Claims (1)
- 半導体基板上に絶縁膜と金属膜とを順次形成したのち
異方性エッチング法によりパターニングし、金属膜と絶
縁膜に半導体基板に垂直な壁面を形成する工程と、全面
にゲート金属膜を設けたのち異方性エッチング法により
パターニングし前記金属膜と絶縁膜の側面に前記半導体
基板に接するゲートを形成する工程と、前記ゲートと前
記ゲートに接する前記金属膜の所定部分を覆うマスクを
形成したのち前記金属膜と絶縁膜とをエッチングし、マ
スク下のゲートに接する金属膜と絶縁膜とを残す工程と
、前記ゲートと残された金属膜とをマスクとして不純物
をイオン注入し前記半導体基板に高濃度のイオン注入層
を形成する工程とを含むことを特徴とする電界効果トラ
ンジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7946688A JPH01251669A (ja) | 1988-03-30 | 1988-03-30 | 電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7946688A JPH01251669A (ja) | 1988-03-30 | 1988-03-30 | 電界効果トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01251669A true JPH01251669A (ja) | 1989-10-06 |
Family
ID=13690660
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7946688A Pending JPH01251669A (ja) | 1988-03-30 | 1988-03-30 | 電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01251669A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2670606A1 (fr) * | 1990-12-14 | 1992-06-19 | Thomson Composants Microondes | Procede de realisation de grilles submicroniques sur un dispositif semiconducteur. |
| JPH05211170A (ja) * | 1991-11-29 | 1993-08-20 | Nec Corp | 電界効果トランジスタの製造方法 |
| US5874340A (en) * | 1996-07-17 | 1999-02-23 | Advanced Micro Devices, Inc. | Method for fabrication of a non-symmetrical transistor with sequentially formed gate electrode sidewalls |
-
1988
- 1988-03-30 JP JP7946688A patent/JPH01251669A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2670606A1 (fr) * | 1990-12-14 | 1992-06-19 | Thomson Composants Microondes | Procede de realisation de grilles submicroniques sur un dispositif semiconducteur. |
| JPH05211170A (ja) * | 1991-11-29 | 1993-08-20 | Nec Corp | 電界効果トランジスタの製造方法 |
| US5874340A (en) * | 1996-07-17 | 1999-02-23 | Advanced Micro Devices, Inc. | Method for fabrication of a non-symmetrical transistor with sequentially formed gate electrode sidewalls |
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