JPH01251667A - 電界効果トランジスタの製造方法 - Google Patents
電界効果トランジスタの製造方法Info
- Publication number
- JPH01251667A JPH01251667A JP7946488A JP7946488A JPH01251667A JP H01251667 A JPH01251667 A JP H01251667A JP 7946488 A JP7946488 A JP 7946488A JP 7946488 A JP7946488 A JP 7946488A JP H01251667 A JPH01251667 A JP H01251667A
- Authority
- JP
- Japan
- Prior art keywords
- film
- gate
- forming
- substrate
- semiconductor substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 12
- 230000005669 field effect Effects 0.000 title claims description 10
- 239000000758 substrate Substances 0.000 claims abstract description 49
- 239000002184 metal Substances 0.000 claims abstract description 40
- 229910052751 metal Inorganic materials 0.000 claims abstract description 40
- 238000000034 method Methods 0.000 claims abstract description 21
- 239000004065 semiconductor Substances 0.000 claims abstract description 20
- 238000005468 ion implantation Methods 0.000 claims abstract description 18
- 238000005530 etching Methods 0.000 claims abstract description 16
- 239000012535 impurity Substances 0.000 claims abstract description 6
- 150000002500 ions Chemical class 0.000 claims description 9
- 238000000059 patterning Methods 0.000 claims description 6
- 230000015556 catabolic process Effects 0.000 abstract description 3
- 230000003071 parasitic effect Effects 0.000 abstract description 3
- 229910052581 Si3N4 Inorganic materials 0.000 abstract description 2
- 238000005516 engineering process Methods 0.000 abstract description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 abstract description 2
- 239000007789 gas Substances 0.000 description 13
- 229920002120 photoresistant polymer Polymers 0.000 description 11
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 8
- 238000000137 annealing Methods 0.000 description 6
- 238000001312 dry etching Methods 0.000 description 5
- 239000010931 gold Substances 0.000 description 5
- 238000001020 plasma etching Methods 0.000 description 5
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 3
- 229910000676 Si alloy Inorganic materials 0.000 description 3
- 230000001681 protective effect Effects 0.000 description 3
- 239000000377 silicon dioxide Substances 0.000 description 3
- 230000004888 barrier function Effects 0.000 description 2
- 229910052681 coesite Inorganic materials 0.000 description 2
- 229910052906 cristobalite Inorganic materials 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 2
- 229910052737 gold Inorganic materials 0.000 description 2
- 235000012239 silicon dioxide Nutrition 0.000 description 2
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Chemical compound [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 description 2
- WNUPENMBHHEARK-UHFFFAOYSA-N silicon tungsten Chemical compound [Si].[W] WNUPENMBHHEARK-UHFFFAOYSA-N 0.000 description 2
- 239000002904 solvent Substances 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- 229910052682 stishovite Inorganic materials 0.000 description 2
- 229910052905 tridymite Inorganic materials 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 1
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000001133 acceleration Effects 0.000 description 1
- 239000002253 acid Substances 0.000 description 1
- 238000004380 ashing Methods 0.000 description 1
- 229910052799 carbon Inorganic materials 0.000 description 1
- 238000003486 chemical etching Methods 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 229910000040 hydrogen fluoride Inorganic materials 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 239000003960 organic solvent Substances 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 235000015067 sauces Nutrition 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 238000000927 vapour-phase epitaxy Methods 0.000 description 1
- 238000001947 vapour-phase growth Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66848—Unipolar field-effect transistors with a Schottky gate, i.e. MESFET
- H01L29/66856—Unipolar field-effect transistors with a Schottky gate, i.e. MESFET with an active layer made of a group 13/15 material
- H01L29/66863—Lateral single gate transistors
- H01L29/66878—Processes wherein the final gate is made before the formation, e.g. activation anneal, of the source and drain regions in the active layer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0843—Source or drain regions of field-effect devices
- H01L29/0891—Source or drain regions of field-effect devices of field-effect transistors with Schottky gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は電界効果トランジスタの製造方法に関する。
ショットキー障壁ゲート型電界効果トランジスタ（以下
ＭＥＳＦＥＴと呼ぶ）の良好なマイクロ波特性を得るた
めには、ゲートの短小化、ソース・ゲート間および、ド
レイン・ゲート間等の寄生抵抗の低減が必要であり、ま
た、ドレイン耐圧の高耐圧化が高出力化のため望まれる
。
ＭＥＳＦＥＴと呼ぶ）の良好なマイクロ波特性を得るた
めには、ゲートの短小化、ソース・ゲート間および、ド
レイン・ゲート間等の寄生抵抗の低減が必要であり、ま
た、ドレイン耐圧の高耐圧化が高出力化のため望まれる
。
次に従来の電界効果トランジスタの製造方法について、
第２図および第３図を参照して説明する。第２図（ａ）
〜（Ｃ）は従来のＭＥＳＦＥＴのゲートを中心とした断
面構造を製造工程順に示した図である。
第２図および第３図を参照して説明する。第２図（ａ）
〜（Ｃ）は従来のＭＥＳＦＥＴのゲートを中心とした断
面構造を製造工程順に示した図である。
第２図（ａ）に示すように、半導体基板、例えば半絶縁
性のＧａＡｓ基板１上にイオン注入層による動作層２を
設け、この上にゲート金属として例えばタングステン・
シリコン合金（ＷＳｉ）膜を０．５μｍの厚さにスパッ
タ法により設ける。
性のＧａＡｓ基板１上にイオン注入層による動作層２を
設け、この上にゲート金属として例えばタングステン・
シリコン合金（ＷＳｉ）膜を０．５μｍの厚さにスパッ
タ法により設ける。
次に所定のゲート領域にホトリソグラフィーによりホト
レジスト膜４によるマスクを設ける。次に基板に垂直な
方向より異方性ドライエツチング、例えばリアクティブ
・イオン・エツチング（以下ＲＩＥと呼ぶ）により、Ｃ
Ｆ６ガス等を用いて、エツチングし、ゲート長り、が１
μｍ程度のゲート３を形成する。
レジスト膜４によるマスクを設ける。次に基板に垂直な
方向より異方性ドライエツチング、例えばリアクティブ
・イオン・エツチング（以下ＲＩＥと呼ぶ）により、Ｃ
Ｆ６ガス等を用いて、エツチングし、ゲート長り、が１
μｍ程度のゲート３を形成する。
次に前記ホトレジスト膜４を溶剤で除去したのち、ゲー
トをマスクにして基板上方から、例えば＋３１２８イオ
ンをイオン注入し、低濃度イオン注入層６を設ける。
トをマスクにして基板上方から、例えば＋３１２８イオ
ンをイオン注入し、低濃度イオン注入層６を設ける。
次に第２図（ｂ）に示すように、ゲート３および基板１
の全面に気相成長法により、シリコン酸化膜（ＳｉＯ２
）を例えば０．５μｍの厚さに形成したのち、異方性Ｒ
ＩＥにより基板垂直方向よりエツチングして、ゲート３
側面のみにＳｉＯ□膜を残置する所謂側壁５を形成する
。側壁５はＳｉＯ□成長膜厚と同じ０．５μｍの厚さで
得られる。次にゲート３と側壁５をマスクにして基板上
方からＳｉをイオン注入し、高濃度イオン注入層７を形
成する。
の全面に気相成長法により、シリコン酸化膜（ＳｉＯ２
）を例えば０．５μｍの厚さに形成したのち、異方性Ｒ
ＩＥにより基板垂直方向よりエツチングして、ゲート３
側面のみにＳｉＯ□膜を残置する所謂側壁５を形成する
。側壁５はＳｉＯ□成長膜厚と同じ０．５μｍの厚さで
得られる。次にゲート３と側壁５をマスクにして基板上
方からＳｉをイオン注入し、高濃度イオン注入層７を形
成する。
次に第２図（Ｃ）に示す如く、ゲート３を含めて基板１
全面をアニール保護膜（図示せず）でカバーしたのち８
００”Ｃでアニールしてイオン注入層を活性化し、低導
電Ｎ８および高導電層９とする。そして次に所定の高導
電層９上にオーム性金属のソース１０およびドレイン１
１を設けることにより、ゲート長し。が１μｍで側壁５
の厚さに相当する０、５μｍの領域の低導電層が、ソー
ス側とドレイン側の両方に形成されたＬＤＤ （ライト
リ−・ドープド・トレイン）構造のＭＥＳＦＥＴが得ら
れる。
全面をアニール保護膜（図示せず）でカバーしたのち８
００”Ｃでアニールしてイオン注入層を活性化し、低導
電Ｎ８および高導電層９とする。そして次に所定の高導
電層９上にオーム性金属のソース１０およびドレイン１
１を設けることにより、ゲート長し。が１μｍで側壁５
の厚さに相当する０、５μｍの領域の低導電層が、ソー
ス側とドレイン側の両方に形成されたＬＤＤ （ライト
リ−・ドープド・トレイン）構造のＭＥＳＦＥＴが得ら
れる。
次に第２の従来例として第３図に示すＬＤＤｉ造の製造
方法について説明する。
方法について説明する。
、第３図（ａ）に示すように、第１の実施例と同様の処
理により側壁５を形成したのち、一方の側壁５をゲート
を含めてホトレジスト膜４Ａでカバーし、次にフッ化水
素酸等で他方の露出している側壁をエツチング除去して
、ドレイン領域となる側の側壁５だけを残す。
理により側壁５を形成したのち、一方の側壁５をゲート
を含めてホトレジスト膜４Ａでカバーし、次にフッ化水
素酸等で他方の露出している側壁をエツチング除去して
、ドレイン領域となる側の側壁５だけを残す。
次に第３図（ｂ）に示すように、ゲート３と残された側
壁５をマスクに基板上方よりＳｉをイオン注入し、高濃
度イオン注入層７を設ける。
壁５をマスクに基板上方よりＳｉをイオン注入し、高濃
度イオン注入層７を設ける。
次に第３図（ｃ）に示すように、ゲートおよび基板の全
面にアニール保護膜（図示せず）を設けたのち、８００
℃でアニールして前記イオン注入層を活性化して、低導
電層８及び高導電層９を形成し、さらにオーム性金属に
より所定の高導電層領域上にソース１０およびドレイン
１１を設けてトレイン側だけに低導電層８が設けられた
ＬＤＤ構造のＭＥＳＦＥＴを完成させる。
面にアニール保護膜（図示せず）を設けたのち、８００
℃でアニールして前記イオン注入層を活性化して、低導
電層８及び高導電層９を形成し、さらにオーム性金属に
より所定の高導電層領域上にソース１０およびドレイン
１１を設けてトレイン側だけに低導電層８が設けられた
ＬＤＤ構造のＭＥＳＦＥＴを完成させる。
然しながら、上述したようなＭＥＳＦＥＴの製造方法で
は、第１にレジスト膜をマスクにしてゲートを形成する
ため、ゲートが短小化するとマスク形成が困難になるヒ
共に、ゲート形成にレジストによるマスクを用いている
なめ、ＲＩＥに影響し均一なゲート形成が困難となる。
は、第１にレジスト膜をマスクにしてゲートを形成する
ため、ゲートが短小化するとマスク形成が困難になるヒ
共に、ゲート形成にレジストによるマスクを用いている
なめ、ＲＩＥに影響し均一なゲート形成が困難となる。
第２に第１の従来例に示した方法ではソース側にも低導
電層が形成されてしまい、一方第２の従来例によれは、
ゲートが短小になると一方だけの側壁をホトレジスト膜
によりカバーすることが困難となる。第３にゲートが短
小になると、ゲート配線抵抗が増大する問題があり、特
に高耐熱性ゲートの場合問題となる。例えば、タングス
テン・シリコン合金の場合、金（Ａｕ）に比較して抵抗
は２桁程度大きく、タングステン（Ｗ）に比較しても１
０〜２０倍と著しく大きい。このためマイクロ波特性の
低下の原因となるという問題がある。
電層が形成されてしまい、一方第２の従来例によれは、
ゲートが短小になると一方だけの側壁をホトレジスト膜
によりカバーすることが困難となる。第３にゲートが短
小になると、ゲート配線抵抗が増大する問題があり、特
に高耐熱性ゲートの場合問題となる。例えば、タングス
テン・シリコン合金の場合、金（Ａｕ）に比較して抵抗
は２桁程度大きく、タングステン（Ｗ）に比較しても１
０〜２０倍と著しく大きい。このためマイクロ波特性の
低下の原因となるという問題がある。
本発明は上述の問題点に鑑み短小なゲートに低抵抗の金
属膜を設け、またソース寄生抵抗を滅し、一方ドレイン
耐圧を向上させたＬＤＤ構造のＭＥＳＦＥＴを容易に得
られる電界効果トランジスタの製造方法を提供すること
を目的とする。
属膜を設け、またソース寄生抵抗を滅し、一方ドレイン
耐圧を向上させたＬＤＤ構造のＭＥＳＦＥＴを容易に得
られる電界効果トランジスタの製造方法を提供すること
を目的とする。
本発明の電界効果トランジスタの製造方法は、半導体基
板上に第１の膜を形成したのち異方性エツチング法によ
りパターニングし半導体基板に垂直な壁面を設ける工程
と、全面にゲート金属膜を形成したのち異方性エツチン
グ法によりパターニングし前記第１の膜の側面及び半導
体基板表面に接するゲートを形成する工程と、前記第１
の膜及びゲートをマスクとし不純物をイオン注入して前
記半導体基板に低濃度イオン注入層を形成する工程と、
前記低濃度イオン注入層を含む露出した前記半導体基板
上のみに第２の膜を形成する工程と、前記第２の膜を含
む全面にゲート抵抗低減化のための金属膜を形成したの
ち異方性エツチング法によりパターニングし前記ゲート
の側面に金属膜の側壁を形成する工程と、前記側壁とゲ
ートをマスクとして第１及び第２の膜を除去し半導体基
板表面を露出したのち不純物をイオン注入し半導体基板
に高濃度イオン注入層を形成する工程とを含んで構成さ
れる。
板上に第１の膜を形成したのち異方性エツチング法によ
りパターニングし半導体基板に垂直な壁面を設ける工程
と、全面にゲート金属膜を形成したのち異方性エツチン
グ法によりパターニングし前記第１の膜の側面及び半導
体基板表面に接するゲートを形成する工程と、前記第１
の膜及びゲートをマスクとし不純物をイオン注入して前
記半導体基板に低濃度イオン注入層を形成する工程と、
前記低濃度イオン注入層を含む露出した前記半導体基板
上のみに第２の膜を形成する工程と、前記第２の膜を含
む全面にゲート抵抗低減化のための金属膜を形成したの
ち異方性エツチング法によりパターニングし前記ゲート
の側面に金属膜の側壁を形成する工程と、前記側壁とゲ
ートをマスクとして第１及び第２の膜を除去し半導体基
板表面を露出したのち不純物をイオン注入し半導体基板
に高濃度イオン注入層を形成する工程とを含んで構成さ
れる。
本発明による製造方法によれば、動作層が設けられた基
板上のゲート領域に垂直な壁面を有した第１の膜を設け
、次に基板および第１の膜の全面にゲート金属膜を被着
し、これを基板垂直方向から異方性ドライエツチングす
れば第１の膜壁面にのみゲート金属膜が残され、これを
ゲートとする。従ってゲートを形成するために従来用い
られているホトレジスト膜をマスクとして用いないため
、ホトレジストマスク使用のために発生するゲート寸法
の不均一性の問題は起り得ない。またゲート長を規定す
るのはゲート金属膜の膜厚であるため、ゲート長の制御
性は容易である。更にゲートの高さも第１の膜厚により
任意に得ることが出来る。
板上のゲート領域に垂直な壁面を有した第１の膜を設け
、次に基板および第１の膜の全面にゲート金属膜を被着
し、これを基板垂直方向から異方性ドライエツチングす
れば第１の膜壁面にのみゲート金属膜が残され、これを
ゲートとする。従ってゲートを形成するために従来用い
られているホトレジスト膜をマスクとして用いないため
、ホトレジストマスク使用のために発生するゲート寸法
の不均一性の問題は起り得ない。またゲート長を規定す
るのはゲート金属膜の膜厚であるため、ゲート長の制御
性は容易である。更にゲートの高さも第１の膜厚により
任意に得ることが出来る。
次にゲートと第１の膜をマスクに基板に低濃度イオン注
入層を形成し、更に表面に第２の膜（例えば窒化膜５ｉ
Ｎ）を所定の厚さに設け、次に全面にゲートアシスト金
属Ｍ（例えばＡｕ。
入層を形成し、更に表面に第２の膜（例えば窒化膜５ｉ
Ｎ）を所定の厚さに設け、次に全面にゲートアシスト金
属Ｍ（例えばＡｕ。
Ｗ等の低抵抗金属）を設け、これを異方性ドライエツチ
ングにより、ゲート側面にゲートアシスト金属膜が残さ
れ、同時に第１の膜および第２の膜が露出される。次に
更にゲートおよびゲートアシスト金属膜がエツチングさ
れず、第１の膜および第２の膜を除去するエツチングガ
スを用いて異方性ドライエツチングすれば、ゲートの側
面にゲートアシスト金属膜とその直下に第２の膜がゲー
トに密着して得られる。次にこれらをマスクとして高濃
度イオン注入層を形成すれば、ゲート側面に低抵抗金属
膜が設けられ、且つＬＤＤ構造のＭＥＳＦＥＴが容易に
得られる。
ングにより、ゲート側面にゲートアシスト金属膜が残さ
れ、同時に第１の膜および第２の膜が露出される。次に
更にゲートおよびゲートアシスト金属膜がエツチングさ
れず、第１の膜および第２の膜を除去するエツチングガ
スを用いて異方性ドライエツチングすれば、ゲートの側
面にゲートアシスト金属膜とその直下に第２の膜がゲー
トに密着して得られる。次にこれらをマスクとして高濃
度イオン注入層を形成すれば、ゲート側面に低抵抗金属
膜が設けられ、且つＬＤＤ構造のＭＥＳＦＥＴが容易に
得られる。
次に本発明を図面を参照して説明する。
第１図（ａ）〜（ｈ）は本発明の一実施例を説明するた
めの工程順に示した半導体チップの断面図である。
めの工程順に示した半導体チップの断面図である。
まず第１図（ａ）に示すように、半絶縁性ＧａＡｓ基板
に動作層２がイオン注入法により設けられた基板１上に
、第１の膜３０として例えば気相成長法等により二酸化
硅素（Ｓｉ０２）膜を例えば１μｍの厚さに形成する９
次にリソグラフィーによりホトレジスト膜４ｏによりゲ
ートとなる所定の領域にマスクを設ける。そして異方性
ドライエツチング、例えばＲＩＢにより基板表面に対し
て垂直な方向より、エツチングガスにｃＦ４ガスを用い
ガス圧力１５０ＳＣＣＭにより基板の表面２が露出する
までエツチングすれば第１の膜３゜に垂直な壁面３１が
形成される。
に動作層２がイオン注入法により設けられた基板１上に
、第１の膜３０として例えば気相成長法等により二酸化
硅素（Ｓｉ０２）膜を例えば１μｍの厚さに形成する９
次にリソグラフィーによりホトレジスト膜４ｏによりゲ
ートとなる所定の領域にマスクを設ける。そして異方性
ドライエツチング、例えばＲＩＢにより基板表面に対し
て垂直な方向より、エツチングガスにｃＦ４ガスを用い
ガス圧力１５０ＳＣＣＭにより基板の表面２が露出する
までエツチングすれば第１の膜３゜に垂直な壁面３１が
形成される。
次に第１図（ｂ）に示すように、前記マスクを溶剤で除
去したのち、第１の膜および露出されている基板１の全
面に、ゲート金属Ｍ５ｏをスパッタ法により被着する。
去したのち、第１の膜および露出されている基板１の全
面に、ゲート金属Ｍ５ｏをスパッタ法により被着する。
例えばゲート金属膜５ｏとしてタングステン・シリコン
合金（ＷＳｉ）膜を、５Ｘ１０””Ｔｏｒｒの高真・空
にしなのちＡｒガス中１０ｍＴｏｒｒで形成する。膜厚
は例えば０．３μｍとする。このとき当実施例では第１
の膜の壁面３１には平面の膜厚の約１／２の膜厚でゲー
ト金属膜が得られた。従って壁面のＷＳｉ膜厚は０．１
５μｍとなる。
合金（ＷＳｉ）膜を、５Ｘ１０””Ｔｏｒｒの高真・空
にしなのちＡｒガス中１０ｍＴｏｒｒで形成する。膜厚
は例えば０．３μｍとする。このとき当実施例では第１
の膜の壁面３１には平面の膜厚の約１／２の膜厚でゲー
ト金属膜が得られた。従って壁面のＷＳｉ膜厚は０．１
５μｍとなる。
次に第１図（ｃ）に示すように、ＳＦ６ガスを主体とし
たエツチングガスを用いて基板垂直方向より異方性ＲＩ
Ｅにより基板表面および第１の膜３０が露出するまでエ
ツチングすると、前記第１の膜３０の壁面３１のゲート
金属膜だけがエツチングされないで残る。これがゲート
５１となる。
たエツチングガスを用いて基板垂直方向より異方性ＲＩ
Ｅにより基板表面および第１の膜３０が露出するまでエ
ツチングすると、前記第１の膜３０の壁面３１のゲート
金属膜だけがエツチングされないで残る。これがゲート
５１となる。
従ってゲート長０．１５μｍ、ゲート高さく第１の膜厚
に等しい）１μｍの短小で且つゲート高の大なるゲート
５１がマスクなしで形成される。次にこのゲート５１と
第１の膜３０をマスクにして低ドーズ！（但し動作層よ
りも大）の低濃度イオン注入Ｎ６１を形成する。例えば
イオン源に＋８１２８をドーズ量７ Ｘ １０１２ｃ
ｍ−２，イオン加速電圧１００ｋｅＶ等の条件を用いる
。
に等しい）１μｍの短小で且つゲート高の大なるゲート
５１がマスクなしで形成される。次にこのゲート５１と
第１の膜３０をマスクにして低ドーズ！（但し動作層よ
りも大）の低濃度イオン注入Ｎ６１を形成する。例えば
イオン源に＋８１２８をドーズ量７ Ｘ １０１２ｃ
ｍ−２，イオン加速電圧１００ｋｅＶ等の条件を用いる
。
次に第１図（ｄ）に示すように、露出している基板表面
に第２のｒ！！Ａ７０として、例えばシリコン窒化膜（
ＳｉＮ）を気相成長法等により全面に０．４μｍの厚さ
に形成する０次にホトレジストを用いたエッチバック法
等による平坦化技術を用いて、第１の膜上及びゲート上
とそのゲート側面の一部の前記第２の膜をＣＦ４ガスに
よる異方性ＲＩＥにより除去し、基板上の第２の膜７０
はエツチングせずその才ま残存させる。次に不用となっ
たホトレジスト膜を有機溶剤またはｏ２ガスによる灰化
により除去する。
に第２のｒ！！Ａ７０として、例えばシリコン窒化膜（
ＳｉＮ）を気相成長法等により全面に０．４μｍの厚さ
に形成する０次にホトレジストを用いたエッチバック法
等による平坦化技術を用いて、第１の膜上及びゲート上
とそのゲート側面の一部の前記第２の膜をＣＦ４ガスに
よる異方性ＲＩＥにより除去し、基板上の第２の膜７０
はエツチングせずその才ま残存させる。次に不用となっ
たホトレジスト膜を有機溶剤またはｏ２ガスによる灰化
により除去する。
次に第１図（ｅ）に示すように、ゲート抵抗低減化のた
めのゲートアシスト金属膜８０を第１のＭ２Ｏ，ゲート
５１および第２の膜７０の露出している全面に形成する
。ゲートアシスト金属膜８０としては、例えば金（Ａｕ
）又は耐熱性のある低抵抗のＷ金属を０．６μｍの膜厚
で被着する。
めのゲートアシスト金属膜８０を第１のＭ２Ｏ，ゲート
５１および第２の膜７０の露出している全面に形成する
。ゲートアシスト金属膜８０としては、例えば金（Ａｕ
）又は耐熱性のある低抵抗のＷ金属を０．６μｍの膜厚
で被着する。
次に第１図（ｆ）に示すように、基板に垂直な方向より
例えばＷ金属膜の場合ＳＦ６ガスを主体としたエツチン
グガスを用いて、第２の膜７０が露出されるまでエツチ
ングすればゲート側面に密着したゲートアシスト金属膜
からなる側壁８１が得られる。次でエツチングガス組成
をＣＦ４に変更してさらに異方性ＲＩＥにより前記第２
の膜７０をエツチングして、基板表面を露出すれば、ゲ
ートアシスト金属膜の側壁８１と密着し、且同−寸法で
ゲート５１に密着した第２の膜７１が得られる。次に第
１図（ｇ）に示すように、これらゲート５１および側壁
８１、さらに必要であれば第２の膜７１を含めてこれら
をマスクとして不純物をイオン注入し、高濃度イオン注
入層９０を形成する。
例えばＷ金属膜の場合ＳＦ６ガスを主体としたエツチン
グガスを用いて、第２の膜７０が露出されるまでエツチ
ングすればゲート側面に密着したゲートアシスト金属膜
からなる側壁８１が得られる。次でエツチングガス組成
をＣＦ４に変更してさらに異方性ＲＩＥにより前記第２
の膜７０をエツチングして、基板表面を露出すれば、ゲ
ートアシスト金属膜の側壁８１と密着し、且同−寸法で
ゲート５１に密着した第２の膜７１が得られる。次に第
１図（ｇ）に示すように、これらゲート５１および側壁
８１、さらに必要であれば第２の膜７１を含めてこれら
をマスクとして不純物をイオン注入し、高濃度イオン注
入層９０を形成する。
次に第１図（ｈ）に示すように、前記注入層その他全面
にアニール保護膜を設けて８００℃の高温アニールを行
い、イオン注入層を活性化させ、低導電層６２と高導電
層９１を形成し、所定の高導電性領域にオーム性の電極
を設けてソース１０およびドレイン１１とする。これに
より、本願発明方法による短小でありながら低抵抗なゲ
ートで且つ、ソース側は高電導層で、ドレイン側は低導
電層と高導電層が設けられたＬＤＤ構造のＭＥＳＦＥＴ
が完成する。
にアニール保護膜を設けて８００℃の高温アニールを行
い、イオン注入層を活性化させ、低導電層６２と高導電
層９１を形成し、所定の高導電性領域にオーム性の電極
を設けてソース１０およびドレイン１１とする。これに
より、本願発明方法による短小でありながら低抵抗なゲ
ートで且つ、ソース側は高電導層で、ドレイン側は低導
電層と高導電層が設けられたＬＤＤ構造のＭＥＳＦＥＴ
が完成する。
尚上記実施例においては、ＧａＡｓショットキー障壁ゲ
ート型電界効果トランジスタを例に、第１の膜としてＳ
ｉ ０２を、第２の膜としてＳｉＮを用いて説明した
が、これらの膜はこれに限定されるものではなく、それ
ぞれの膜と、ゲート金属およびゲートアシスト金属膜さ
らに基板とのエツチング選択比が十分得られれば良く、
例えば第１の膜にＡ１等の金属膜、第２の膜に同様の金
属膜を用いても本願の目的は達成可能である。また他の
ゲート金属およびゲートアシスト金属膜を用いても良く
、他の■−Ｖ族化合物およびシリコン基板を用いた電界
効果トランジスタにも適用可能であることは明らかであ
る。
ート型電界効果トランジスタを例に、第１の膜としてＳ
ｉ ０２を、第２の膜としてＳｉＮを用いて説明した
が、これらの膜はこれに限定されるものではなく、それ
ぞれの膜と、ゲート金属およびゲートアシスト金属膜さ
らに基板とのエツチング選択比が十分得られれば良く、
例えば第１の膜にＡ１等の金属膜、第２の膜に同様の金
属膜を用いても本願の目的は達成可能である。また他の
ゲート金属およびゲートアシスト金属膜を用いても良く
、他の■−Ｖ族化合物およびシリコン基板を用いた電界
効果トランジスタにも適用可能であることは明らかであ
る。
以上説明したように本発明によれば、短小なゲート長で
ありながら低抵抗のゲートで且つ、ソース側が高導電層
でドレイン側が低導電層と高導電層を有したＬＤＤ構造
の電界効果トラジスタを容易に得ることが出来る。
ありながら低抵抗のゲートで且つ、ソース側が高導電層
でドレイン側が低導電層と高導電層を有したＬＤＤ構造
の電界効果トラジスタを容易に得ることが出来る。
第１図（ａ）〜（ｈ）は本発明の一実施例を説明するた
めの製造工程順に示した半導体チップの断面図、第２図
（ａ）〜（ｃ）および第３図（ａ）〜（Ｃ）は従来のＭ
ＥＳＦＥＴの製造方法を説明するための半導体チップの
断面図である。 １・・・基板、２・・・動作層、３・・・ゲート、４・
・・ホトレジスト膜、５・・・側壁、６・・・低濃度イ
オン注入層、７・・・高濃度イオン注入層、８・・・低
導電層、９・・・高導電層、１０・・・ソース、１１・
・・ドレイン、３０・・・第１の膜、３１・・・壁面、
４０・・・ホトレジスト膜、５０・・・ゲート金属膜、
５１・・・ゲート、６１・・・低濃度イオン注入層、６
２・・・低導電層、７０゜７１・・・第２の膜、８０・
・・ゲートアシスト金属膜、８１・・・側壁、９０・・
・高濃度イオン注入層、９１・・・高導電層。
めの製造工程順に示した半導体チップの断面図、第２図
（ａ）〜（ｃ）および第３図（ａ）〜（Ｃ）は従来のＭ
ＥＳＦＥＴの製造方法を説明するための半導体チップの
断面図である。 １・・・基板、２・・・動作層、３・・・ゲート、４・
・・ホトレジスト膜、５・・・側壁、６・・・低濃度イ
オン注入層、７・・・高濃度イオン注入層、８・・・低
導電層、９・・・高導電層、１０・・・ソース、１１・
・・ドレイン、３０・・・第１の膜、３１・・・壁面、
４０・・・ホトレジスト膜、５０・・・ゲート金属膜、
５１・・・ゲート、６１・・・低濃度イオン注入層、６
２・・・低導電層、７０゜７１・・・第２の膜、８０・
・・ゲートアシスト金属膜、８１・・・側壁、９０・・
・高濃度イオン注入層、９１・・・高導電層。
Claims (1)
- 半導体基板上に第１の膜を形成したのち異方性エッチ
ング法によりパターニングし半導体基板に垂直な壁面を
設ける工程と、全面にゲート金属膜を形成したのち異方
性エッチング法によりパターニングし前記第１の膜の側
面及び半導体基板表面に接するゲートを形成する工程と
、前記第１の膜及びゲートをマスクとし不純物をイオン
注入して前記半導体基板に低濃度イオン注入層を形成す
る工程と、前記低濃度イオン注入層を含む露出した前記
半導体基板上のみに第２の膜を形成する工程と、前記第
２の膜を含む全面にゲート抵抗低減化のための金属膜を
形成したのち異方性エッチング法によりパターニングし
前記ゲートの側面に金属膜の側壁を形成する工程と、前
記側壁とゲートをマスクとして第１及び第２の膜を除去
し半導体基板表面を露出したのち不純物をイオン注入し
半導体基板に高濃度イオン注入層を形成する工程とを含
むことを特徴とする電界効果トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7946488A JPH01251667A (ja) | 1988-03-30 | 1988-03-30 | 電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7946488A JPH01251667A (ja) | 1988-03-30 | 1988-03-30 | 電界効果トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01251667A true JPH01251667A (ja) | 1989-10-06 |
Family
ID=13690606
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7946488A Pending JPH01251667A (ja) | 1988-03-30 | 1988-03-30 | 電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01251667A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2654256A1 (fr) * | 1989-11-08 | 1991-05-10 | Mitsubishi Electric Corp | Procede d'implantation ionique vis a vis d'une electrode d'un dispositif semiconducteur. |
| US5112766A (en) * | 1990-07-17 | 1992-05-12 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing field effect transistors |
-
1988
- 1988-03-30 JP JP7946488A patent/JPH01251667A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2654256A1 (fr) * | 1989-11-08 | 1991-05-10 | Mitsubishi Electric Corp | Procede d'implantation ionique vis a vis d'une electrode d'un dispositif semiconducteur. |
| US5112766A (en) * | 1990-07-17 | 1992-05-12 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing field effect transistors |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4546540A (en) | Self-aligned manufacture of FET | |
| US7250658B2 (en) | Hybrid planar and FinFET CMOS devices | |
| JPS6310589B2 (ja) | ||
| JPS59229876A (ja) | シヨツトキ−ゲ−ト型電界効果トランジスタの製造方法 | |
| JPS6182482A (ja) | ＧａＡｓ電界効果トランジスタの製造方法 | |
| JP2609267B2 (ja) | 自己整列ひ化ガリウム装置の製造方法 | |
| JPH11354541A (ja) | 半導体装置およびその製造方法 | |
| US5182218A (en) | Production methods for compound semiconductor device having lightly doped drain structure | |
| JPH022142A (ja) | 電界効果トランジスタ及びその製造方法 | |
| JPH0817184B2 (ja) | 化合物半導体装置の製造方法 | |
| JPH01251667A (ja) | 電界効果トランジスタの製造方法 | |
| JPH065682B2 (ja) | 半導体装置の製造方法 | |
| JPH01251668A (ja) | 電界効果トランジスタの製造方法 | |
| JPS60165764A (ja) | 化合物半導体装置の製造方法 | |
| JPH01253968A (ja) | 電界効果トランジスタの製造方法 | |
| JPH01251669A (ja) | 電界効果トランジスタの製造方法 | |
| JPS6037173A (ja) | 電界効果トランジスタの製造方法 | |
| JP3139208B2 (ja) | 電界効果トランジスタの製造方法 | |
| JPH0258771B2 (ja) | ||
| JPH02181440A (ja) | 電界効果トランジスタの製造方法 | |
| JPS60198868A (ja) | 半導体装置の製造方法 | |
| JPH1187365A (ja) | 半導体装置およびその製造方法 | |
| JPH08288308A (ja) | 電界効果トランジスタの製造方法 | |
| JPH01161873A (ja) | 半導体装置の製造方法 | |
| JPH04369841A (ja) | 化合物半導体装置およびその製造方法 |