JPS60198868A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法、特にショットキー接合
をゲートに用いた電界効果トランジスタの製造方法に関
するものである。
をゲートに用いた電界効果トランジスタの製造方法に関
するものである。
シ腫ットキー障壁型電界効果トランジスタ（旧ＦＥＴ）
特にＧａＡＢを用いたＧａＡｓ ＭＥＳＦＥＴはその
高速性にすぐれ、超高周波用半導体素子として近年ます
ます使用されつつある。こζではこのＧａＡｓＭＩＣ８
ＦＥＴ を用いて説明する。
特にＧａＡＢを用いたＧａＡｓ ＭＥＳＦＥＴはその
高速性にすぐれ、超高周波用半導体素子として近年ます
ます使用されつつある。こζではこのＧａＡｓＭＩＣ８
ＦＥＴ を用いて説明する。
第１図は従来よシ周知のＧａＡｓ ＭＥＳＦＥＴの模式
的な素子断面図である。半絶縁性ＧａＡｓ基板５上にＧ
ａＡｓ動作層４が形成され、その動作層４上に例えばア
ルミニウム（ＡＩ）よシなるショツトキー性のケート電
１１１と、例えば金・ゲルマニウム（ＡｕＧｅ）合金よ
シなるオーミック性のソース、ドレイン電極２劃が形成
される。ＧａＡｓ ＦＥＴにおいては、ゲ−ト・ソース
間領域及びゲート争ドレイン間領域の表面に高密度の表
面準位が存在する結果、表面空乏層６が形成され、ソー
ス、ドレインの直列寄生抵抗Ｒ８，ＲＤが増大するとい
う問題がある。この直列寄生抵抗Ｒ８，ＲＤはＦＥＴ導
通時のオン抵抗ＲＯＭの増加、また和瓦コンダクタンス
ｇｍの低下を招くことから、このＲ８、ＲＤの低減化は
ＦＥＴ特性の改善に重要である。
的な素子断面図である。半絶縁性ＧａＡｓ基板５上にＧ
ａＡｓ動作層４が形成され、その動作層４上に例えばア
ルミニウム（ＡＩ）よシなるショツトキー性のケート電
１１１と、例えば金・ゲルマニウム（ＡｕＧｅ）合金よ
シなるオーミック性のソース、ドレイン電極２劃が形成
される。ＧａＡｓ ＦＥＴにおいては、ゲ−ト・ソース
間領域及びゲート争ドレイン間領域の表面に高密度の表
面準位が存在する結果、表面空乏層６が形成され、ソー
ス、ドレインの直列寄生抵抗Ｒ８，ＲＤが増大するとい
う問題がある。この直列寄生抵抗Ｒ８，ＲＤはＦＥＴ導
通時のオン抵抗ＲＯＭの増加、また和瓦コンダクタンス
ｇｍの低下を招くことから、このＲ８、ＲＤの低減化は
ＦＥＴ特性の改善に重要である。
前記Ｒ８，ＲＤを低減させることを目的として工夫され
たＦＥＴの製造方法が、例えば８１年発行のアイイーチ
ーエム（ＩＥＤＭ）８０ページに示されている。
たＦＥＴの製造方法が、例えば８１年発行のアイイーチ
ーエム（ＩＥＤＭ）８０ページに示されている。
第２図にその模式断面図を製造工程順に示す。その製造
方法はまずＧａＡｓ絶縁性基板５を用意し、ホトレジス
トをマスクとして選択的にイオン注入し、動作層４を形
成する。そして前記ホトレジストを除去した後、例えば
タングステン（５）からなる高耐熱性金属をＧａＡｓウ
ェハ上全面に形成し、ホトレジストをマスクとしてゲー
ト電極部分１以外のＷをドライエツチング法を用いて除
去する（第２図（ａ））。次にソース、ドレイン、ゲー
ト領域胤外をホトレジスト８で被覆し、該ホトレジスト
８及びゲート電極１をマスクとしてイオン注入し、ソー
ス、ドレイン領域罠動作層と同一導電型の不純物による
高濃度領域７を形成する（第２図（ｂ））。
方法はまずＧａＡｓ絶縁性基板５を用意し、ホトレジス
トをマスクとして選択的にイオン注入し、動作層４を形
成する。そして前記ホトレジストを除去した後、例えば
タングステン（５）からなる高耐熱性金属をＧａＡｓウ
ェハ上全面に形成し、ホトレジストをマスクとしてゲー
ト電極部分１以外のＷをドライエツチング法を用いて除
去する（第２図（ａ））。次にソース、ドレイン、ゲー
ト領域胤外をホトレジスト８で被覆し、該ホトレジスト
８及びゲート電極１をマスクとしてイオン注入し、ソー
ス、ドレイン領域罠動作層と同一導電型の不純物による
高濃度領域７を形成する（第２図（ｂ））。
最後に、ホトレジスト８を除去した後、ＡｕＧｅ合金を
蒸着してソース・ドレイン電極２．３を形成することに
よりＦＥＴの製造が完了する（第２図（Ｃ））。
蒸着してソース・ドレイン電極２．３を形成することに
よりＦＥＴの製造が完了する（第２図（Ｃ））。
この製造方法によればゲート・ソース間及びゲート命ド
レイン間領域に高濃度領域が形成されることから直列寄
生抵抗Ｒ８，ＲＤが低減され、ＲＯＭの減少、ｇｍの増
加を達成できる。
レイン間領域に高濃度領域が形成されることから直列寄
生抵抗Ｒ８，ＲＤが低減され、ＲＯＭの減少、ｇｍの増
加を達成できる。
しかし、前記製造方法では矩形のゲート電極１をマスク
としてソース、ドレイン領域に高濃度イオン注入が行わ
れるため、ゲート電極端と高濃度領域とが接した構造と
なる。したがってゲート逆方向耐圧の低下、またゲート
容量の増加が間ＩＪｉＫなシ、この問題を低減させる工
夫が必要となる。
としてソース、ドレイン領域に高濃度イオン注入が行わ
れるため、ゲート電極端と高濃度領域とが接した構造と
なる。したがってゲート逆方向耐圧の低下、またゲート
容量の増加が間ＩＪｉＫなシ、この問題を低減させる工
夫が必要となる。
その工夫として例えば１９８３年発行のアイトリプルイ
ーエレクトロンデバイスレター（ＩＫＥＥ Ｅｌｅｃｔ
ｒｏｎＤｅｖｉｃｅ Ｌｅｔｔ）第８巻１０２ページに
示された方法がある。その方法は第８図に示すようにマ
スク材９を利用して、ゲート電極材をサイドエツチング
することによシ、ゲート電極端と高濃度領域とをサブミ
クロンの幅で離し、前記問題点の低減を図るものである
。しかし、ゲート電極材をサイドエツチングする方法で
は、サイドエツチング量の制御が困難であシ、したがっ
てＲ８、ＲＤ及びゲート長（Ｌｇ）がばらつき、ＦＥＴ
特性の均一性、再現性に問題がある。
ーエレクトロンデバイスレター（ＩＫＥＥ Ｅｌｅｃｔ
ｒｏｎＤｅｖｉｃｅ Ｌｅｔｔ）第８巻１０２ページに
示された方法がある。その方法は第８図に示すようにマ
スク材９を利用して、ゲート電極材をサイドエツチング
することによシ、ゲート電極端と高濃度領域とをサブミ
クロンの幅で離し、前記問題点の低減を図るものである
。しかし、ゲート電極材をサイドエツチングする方法で
は、サイドエツチング量の制御が困難であシ、したがっ
てＲ８、ＲＤ及びゲート長（Ｌｇ）がばらつき、ＦＥＴ
特性の均一性、再現性に問題がある。
本発明は従来提案されているＦＥＴの製造方法における
問題点に鑑みてなされたものであ）、その目的はゲート
電極と高濃度イオン注入領域を均一かつ再現性よくサブ
ミクロンの幅で離すことが可能な半導体装置の製造方法
を提供するものである。
問題点に鑑みてなされたものであ）、その目的はゲート
電極と高濃度イオン注入領域を均一かつ再現性よくサブ
ミクロンの幅で離すことが可能な半導体装置の製造方法
を提供するものである。
本発明は、半導体動作層表面に第１のマスク材を全面に
形成し、ゲート領域形成部分の第２のマスク材を除去す
ることによシ動作層表面一部を露出せしめ、次に全面に
第２のマスク材の側壁のみに第２のマスク材を形成した
後、第１のマスク材の側壁のみに第２のマスク材を制御
された幅で残置せしめるよう異方性ドライエツチングに
より第２のマスク材を除去し、全面に高耐熱性ゲート電
極材を形成し、該ゲート電極材上全面にホトレジストを
塗布し、熱処理によシ該ホトレジスト表面を平坦化なら
しめた後、全面をドライエツチングすることによシ第１
のマスク材上の該ホトレジスト及びゲート電極材を除去
し、引続き前記第１のマスク材を除去することによシゲ
ート電極を形成し、該ゲート電極をマスクとしてソース
、ドレイン電極領域に動作層と同一導電型の不純物を高
濃度イオン注入した後、ソース、ドレイン電極を形成す
ることを特徴とする半導体装置の製造方法である。
形成し、ゲート領域形成部分の第２のマスク材を除去す
ることによシ動作層表面一部を露出せしめ、次に全面に
第２のマスク材の側壁のみに第２のマスク材を形成した
後、第１のマスク材の側壁のみに第２のマスク材を制御
された幅で残置せしめるよう異方性ドライエツチングに
より第２のマスク材を除去し、全面に高耐熱性ゲート電
極材を形成し、該ゲート電極材上全面にホトレジストを
塗布し、熱処理によシ該ホトレジスト表面を平坦化なら
しめた後、全面をドライエツチングすることによシ第１
のマスク材上の該ホトレジスト及びゲート電極材を除去
し、引続き前記第１のマスク材を除去することによシゲ
ート電極を形成し、該ゲート電極をマスクとしてソース
、ドレイン電極領域に動作層と同一導電型の不純物を高
濃度イオン注入した後、ソース、ドレイン電極を形成す
ることを特徴とする半導体装置の製造方法である。
本発明は第１のマスク材の側壁に第２のマスク材を残置
せしめることにより 、ＧａＡｓ動作層と接する部分の
ゲート電極幅よりゲート電極表面の幅を大としてゲート
電極と高濃度領域とを分離するものである。この場合ゲ
ート電極と高濃度領域との距離は、第２のマスク材を形
成する時のその膜厚によって決定されるため均一かつ再
現性よく制御される。
せしめることにより 、ＧａＡｓ動作層と接する部分の
ゲート電極幅よりゲート電極表面の幅を大としてゲート
電極と高濃度領域とを分離するものである。この場合ゲ
ート電極と高濃度領域との距離は、第２のマスク材を形
成する時のその膜厚によって決定されるため均一かつ再
現性よく制御される。
以下図面によシ本発明の詳細な説明する。第４図は本発
明の一夾施例を説明するための素子模式断面図を］二程
順に示したものである。まずＧａＡ３絶縁性基板５上に
ホトレジスト膜をマスクとしてｓｉイオンを５０ Ｋｅ
ｙ、 １．２ Ｘ １０ ”ｃｍ−富 の条件で選択的
にイオン注入して動作層４を形成する。次に（至）装置
を用いて二酸化シリコン（Ｓｉｎ１） １０をウェハ全
面に堆積した後、ゲート電極膜が必要とされる領域、例
えばゲート領域、配線個所等のＳ ｉ（ｈをホトレジス
トをマスクとして希７ツ酸（ＨＦ）でエツチング除去す
る（第４図（ａ））。次に再びＣＶＤ装置を用いてＳｔ
ｏ！１１を０．８μｍの膜厚でウェハ全面に堆積する（
第４図（ｂ））。次に四７フ化次素（ＣＦ、）ガスを用
いた異方性ドライエツチングを行うことにより、５ｌｏ
ｔ１０の側壁にのみに側壁物５ｉｆｔ １２を残置させ
る（第４図（Ｃ））。このとき側壁物５ｉＯｚ１２の幅
は、ＧａＡｓ動作層４と接するところでは第４図（ｂ）
の工程で堆積した５ｉＯｚｌｌの膜厚と等しくなり、そ
してＧａＡｓ動作層４の表面から離れるにしたがって狭
くなる。次にタングステン（ロ）１８をウェハ全面ＫＯ
６５μｍスパッタ装置を用いて堆積し、次にホトレジス
） １４を１．５μｍの膜厚で塗布した後、２００℃で
乾燥しウニ八表面を平坦にする（第４図（ｄ））。次に
再びＣＦ４ガスを用いた異方性ドライエツチングを行い
、５ｉｎｓ ｌ Ｏ上のホトレジスト１４及びＷｌＢを
除去する（第４図（ｅ））。次にＳｉ０口」及びＳｉＯ
！１２を希７ツ酸（ＨＦ）でエツチング除去した後、ホ
トレジスト１５でソース、ドレイン、ゲート領域以外を
覆い、該ホトレジスト１５及びゲート電極１をマスクと
して８０ ＫｅＶ 、 ２ Ｘ ｌ Ｏ”ｔｓ−２の条
件でイオン注入を行う（第４図（ｆ））。ホトレジスト
１５を除去した後、ＣＶＤ５ｉＯｚ膜を０．２μｍの膜
厚でウェハ全面に堆積し、水素雰囲気中で８００℃、２
０分間の熱処理を行う。最後に前記Ｓ ｉｃｅ！膜を除
去した後、オーミック性金属Ａｕ５Ｇｅ／Ｎｉ ２．３
を真空蒸着し、４５０℃でアロイを行うことによりＦＥ
Ｔの製造が完了する（第４図（ｇ））。
明の一夾施例を説明するための素子模式断面図を］二程
順に示したものである。まずＧａＡ３絶縁性基板５上に
ホトレジスト膜をマスクとしてｓｉイオンを５０ Ｋｅ
ｙ、 １．２ Ｘ １０ ”ｃｍ−富 の条件で選択的
にイオン注入して動作層４を形成する。次に（至）装置
を用いて二酸化シリコン（Ｓｉｎ１） １０をウェハ全
面に堆積した後、ゲート電極膜が必要とされる領域、例
えばゲート領域、配線個所等のＳ ｉ（ｈをホトレジス
トをマスクとして希７ツ酸（ＨＦ）でエツチング除去す
る（第４図（ａ））。次に再びＣＶＤ装置を用いてＳｔ
ｏ！１１を０．８μｍの膜厚でウェハ全面に堆積する（
第４図（ｂ））。次に四７フ化次素（ＣＦ、）ガスを用
いた異方性ドライエツチングを行うことにより、５ｌｏ
ｔ１０の側壁にのみに側壁物５ｉｆｔ １２を残置させ
る（第４図（Ｃ））。このとき側壁物５ｉＯｚ１２の幅
は、ＧａＡｓ動作層４と接するところでは第４図（ｂ）
の工程で堆積した５ｉＯｚｌｌの膜厚と等しくなり、そ
してＧａＡｓ動作層４の表面から離れるにしたがって狭
くなる。次にタングステン（ロ）１８をウェハ全面ＫＯ
６５μｍスパッタ装置を用いて堆積し、次にホトレジス
） １４を１．５μｍの膜厚で塗布した後、２００℃で
乾燥しウニ八表面を平坦にする（第４図（ｄ））。次に
再びＣＦ４ガスを用いた異方性ドライエツチングを行い
、５ｉｎｓ ｌ Ｏ上のホトレジスト１４及びＷｌＢを
除去する（第４図（ｅ））。次にＳｉ０口」及びＳｉＯ
！１２を希７ツ酸（ＨＦ）でエツチング除去した後、ホ
トレジスト１５でソース、ドレイン、ゲート領域以外を
覆い、該ホトレジスト１５及びゲート電極１をマスクと
して８０ ＫｅＶ 、 ２ Ｘ ｌ Ｏ”ｔｓ−２の条
件でイオン注入を行う（第４図（ｆ））。ホトレジスト
１５を除去した後、ＣＶＤ５ｉＯｚ膜を０．２μｍの膜
厚でウェハ全面に堆積し、水素雰囲気中で８００℃、２
０分間の熱処理を行う。最後に前記Ｓ ｉｃｅ！膜を除
去した後、オーミック性金属Ａｕ５Ｇｅ／Ｎｉ ２．３
を真空蒸着し、４５０℃でアロイを行うことによりＦＥ
Ｔの製造が完了する（第４図（ｇ））。
なお以上水した実施例では側壁物Ｓｉｎ！１２を残すだ
めのマスク材としてＳ ｉｔｌを用いたが、他の絶縁膜
例えば窒化シリコン（ＳｉｚＮ＋）等でも可能であり、
また金属膜を用いることも可能である。
めのマスク材としてＳ ｉｔｌを用いたが、他の絶縁膜
例えば窒化シリコン（ＳｉｚＮ＋）等でも可能であり、
また金属膜を用いることも可能である。
また側壁物はＳｉＯ！に限られるものではなく、他の絶
縁物あるいは金属膜を用いることもできる。
縁物あるいは金属膜を用いることもできる。
さらにゲート金属もｗＫ限られるものではなく、イオン
注入後の熱処理に耐えうる金属例えば高融点金属硅化物
等を適用することができる。
注入後の熱処理に耐えうる金属例えば高融点金属硅化物
等を適用することができる。
第１表は第８図に示した従来のゲート金属をサイドエツ
チングすることＫよシ製造し九ＦＥＴの特性と本発明を
用いて製造したＦＩＣＴの特性とを比較したものである
。測定面積５ｄ上のゲート長１μｍのＦＥＴ ５０個の
ゲート幅１ＩＩＩあたシの−の平均値と標準偏差が示さ
れている。第１表に明らかなとお９、本発明の製造方法
によるＦＥＴのｇｍの標準偏差の方が小さい結果が得ら
れている。これは本発明方法によりゲート電極と高濃度
領域との距離が均一性よく制御されたためと考えられる
。
チングすることＫよシ製造し九ＦＥＴの特性と本発明を
用いて製造したＦＩＣＴの特性とを比較したものである
。測定面積５ｄ上のゲート長１μｍのＦＥＴ ５０個の
ゲート幅１ＩＩＩあたシの−の平均値と標準偏差が示さ
れている。第１表に明らかなとお９、本発明の製造方法
によるＦＥＴのｇｍの標準偏差の方が小さい結果が得ら
れている。これは本発明方法によりゲート電極と高濃度
領域との距離が均一性よく制御されたためと考えられる
。
以上のように本発明によればゲート電極と高濃度イオン
注入領域との距離がＳｉＯｉｔｌの膜厚によって決定さ
れるため、その制御は容易であシ、再現性及び均一性の
よいＦＩＴの製造が可能となる。
注入領域との距離がＳｉＯｉｔｌの膜厚によって決定さ
れるため、その制御は容易であシ、再現性及び均一性の
よいＦＩＴの製造が可能となる。
また本発明によるＧａＡｓ ＭＥＳＦＥＴでは、ＧａＡ
ｓ動作層と接するゲート電極幅（Ｌｇ）を５ｉＯｚｌｌ
の膜厚を変えることＫよシ極めて小とすることができる
〇しかもゲート電極表面部分の幅がＧａＡｓ動作層と接
する部分の幅（Ｌｇ）よシ大とすることができることか
ら、従来の矩形もしくは台形状の同じＬｇのゲート電極
よシゲート抵抗値は低減される。特ＩＣ−がサブミクロ
ン領域のような短かい場合に本発明による効果は大きい
。
ｓ動作層と接するゲート電極幅（Ｌｇ）を５ｉＯｚｌｌ
の膜厚を変えることＫよシ極めて小とすることができる
〇しかもゲート電極表面部分の幅がＧａＡｓ動作層と接
する部分の幅（Ｌｇ）よシ大とすることができることか
ら、従来の矩形もしくは台形状の同じＬｇのゲート電極
よシゲート抵抗値は低減される。特ＩＣ−がサブミクロ
ン領域のような短かい場合に本発明による効果は大きい
。
第１図はショットキー障壁型電界効果トランジスタの基
本構造を示す素子断面図、第２図（ａ＞〜（ｃ）は従来
の電界効果トランジスタの製造方法を工程順に示す断面
図、第３図は改良された従来の電界効果トランジスタの
素子断面図、第４図（ａ）〜（ｇ）は本発明の一実施例
を工程順に示す電界効果トランジスタの素子断面図であ
る。 図においてｌはゲート電極、２はソース電極、８はドレ
イン電極、４はＧａＡｓ結晶動作層、５は半絶縁性Ｇａ
ＡＢ基板、６は表面準位による空乏層、７は高濃度イオ
ン注入領域、８，１４．１５はホトレジスト、９はマス
ク材、１０．１１はＳ ｉＯｋ、１８はゲート電極材を
示す。 特許出願人 日本電気株式会社 第１図 第２図 第３図
本構造を示す素子断面図、第２図（ａ＞〜（ｃ）は従来
の電界効果トランジスタの製造方法を工程順に示す断面
図、第３図は改良された従来の電界効果トランジスタの
素子断面図、第４図（ａ）〜（ｇ）は本発明の一実施例
を工程順に示す電界効果トランジスタの素子断面図であ
る。 図においてｌはゲート電極、２はソース電極、８はドレ
イン電極、４はＧａＡｓ結晶動作層、５は半絶縁性Ｇａ
ＡＢ基板、６は表面準位による空乏層、７は高濃度イオ
ン注入領域、８，１４．１５はホトレジスト、９はマス
ク材、１０．１１はＳ ｉＯｋ、１８はゲート電極材を
示す。 特許出願人 日本電気株式会社 第１図 第２図 第３図
Claims (1)
- １１）半導体動作層表面に第１のマスク材を全面に形成
し、ゲート領域形成部分の第１のマスク材を除去するこ
とにより動作層表面一部を露出せしめ、次に全面に第２
のマＩスク材を形成した後、第１のマスク材の側壁のみ
に第２のマスク材を制御された幅で残置せしめるよう異
方性ドライエツチングにより第２のマスク材を除去し、
全面に高耐熱性ゲート電極材を形成し、該ゲート電極材
上全面にホトレジストを塗布し、熱処理により該ホトレ
ジスト表面を平坦化ならしめた後、全面をドライエツチ
ングすることにより第１のマスク材上の該ホトレジスト
及びゲート電極材を除去し、引続き前記第１のマスク材
を除去することＫよシゲート電極を形成し、該ゲート電
極をマスクとしてソース、ドレイン電極領域に動作層と
同一導電型の不純物を高濃度イオン注入した後、ソース
、ドレイン電極を形成することを特徴とする半導体装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5564184A JPS60198868A (ja) | 1984-03-23 | 1984-03-23 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5564184A JPS60198868A (ja) | 1984-03-23 | 1984-03-23 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60198868A true JPS60198868A (ja) | 1985-10-08 |
Family
ID=13004429
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5564184A Pending JPS60198868A (ja) | 1984-03-23 | 1984-03-23 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60198868A (ja) |
-
1984
- 1984-03-23 JP JP5564184A patent/JPS60198868A/ja active Pending
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