JPS6037173A - 電界効果トランジスタの製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明はショットキーバリアゲート型電界効果トランジ
スタの製造方法に関し、特にゲート部とソースおよびド
レイン部との間隔を短かく自己整合方式で形成する電界
効果トランジスタの製造方法に関する。

ＧａＡｓ半導体は、Ｓｉに較べて５〜６倍と大きな電子
移動度を有し、この高速性に大きな特長があるために、
近年、超晶速集積回路（ＩＣ）に応用する研究開発が活
発に行なわれている。この０ａＡ−５ＩＣの能動素子と
しては、基本的？こ第１図に示すようにショットキバリ
ア型電界効果トランジスタｒＭｇｓｐｇ’ｒ）が提案さ
れている。これは、プレーナ構造と呼ばれ、半絶縁性Ｇ
ａＡｓ基板４上にエピタキシャル成長やイオン注入によ
り厚さ約０．２μｍのｎ形不純物からなる動作層５を形
成し、ホトレジスト膜を用いたす７トオ７法などにより
ゲート電極１を形成し、マスクの位置合ぜをして同様な
リフトオフ法などによりソースおよびドレインのオーミ
ック性電極２，３を形成した比較的簡単な構造のもので
ある。

しかし、このようなプレーナ構造の製造方法では、オー
ミック性電極を形成するために目合せが必要である。目
合せ精度は最良の機器においても±０．５μｍぐらいで
あり、実用機では±１．０μｍぐらいである。このよう
な目合せ装置を用いて製造するＭＥＳＦＥＴではオーミ
ック性電極とゲート電極との１漸間隔を１．０μｍ以下
にすることは、実際上困難である。一方、ゲート電極間
のＧａＡｓ動作層表面では、表面での結晶性の乱れや気
体の吸着などにより第２図に示すように表面空乏層９が
発生し実効的な動作層が薄くなり、オーミック性電極と
ゲートにイ吹との電極間隔が長い場合には、ゲート・ソ
ース間の動作層抵抗（ソース直列抵抗）が増大して相び
フングクタンスｇｍが著しく低下し、良好なＦＥＴ特性
を得ることが難しい。

そこで、目合せの問題を避けてソース直列抵抗を小さく
するために、種々の方法が提案されている。第３図はリ
セス構造と呼ばれるもので、動作層５を厚く形成し、ホ
トレジストなどをマスクとしてゲート部を掘込み、ゲー
ト電極１ｆ、リフトオフ法などによ秒自己整合的に形成
するものである。

この構造はゲート近傍外の動作１４をｊワくすることに
よりソース直列抵抗を少なくしている。しかしゲート部
を湿式エツチングにより掘込ｔｒためにＦＢＴのゲート
遮断電圧ＶＴのばらつきが大きくなり高集積′回路には
好ましくない。第４図は知覚極間構造と呼ばれるもので
、ホトレジストをマスクにしてＡ１ゲート電極１をサイ
ドエツチングにより形成し、オーミック性電１ＡｕＧｅ
　２．　３をリフトオフにより自己整合的に形成するも
のである。

この構造は電極間隔を０．５μｍまで侠めることは可能
であるが、これ以下は精度的にＮ　Ｉ、い欠点がある。

第５図はオーミック性電極２．３下に高濃度にｎ形不純
物をイオン注入したｎ導電層６をゲート電極１に近ずけ
ろように設けたものである。しかし、ｎ導電層６自体は
書度の目合せにより形成するため、表面空乏層の影響は
第１図と同じであり、高集積回路には実用的で１はない
。第６図はｎ形動作層５を形成した後、高耐熱性ゲート
電極１をマスクにイオン注入してｎ導電層６を自己整合
的に形成し、オーミック性電極２，３ｆ：設けたもので
ある。この構造ではＧａＡｓの高耐熱性ゲート電極１の
微細加工が難かしい。また、ｎ導電層６をイオン注入後
、結晶性回復のために約ｓｏｏ’ｏの熱処理が必要とな
るが、ゲート電極金属１がｎ形動作層５の中へ拡散して
ショットキー特性が悪くなること、ゲート遮断電圧ＶＴ
が変化しゃすいことなどの問題があった。

詰７図（ａ）〜（ｆ）は、高耐熱性ゲート金属を用いず
に第４図の応用として♂導電層ヶ形成するものである。

（ａｌのように半絶縁性ＧａＡｓ基板４上にｎ形動作層
５を形成し、（ｂ）のように保護膜１２としてフ５　ス
Ｔ　窒化膜０．１５μｍ、続いて高耐熱レジスト１１を
０．８μ口１．スパッタ蒸着酸化膜１３を０．３μｍに
より全面を覆い、ホトレジストをマスクに平行平板ドラ
イエツチングでＣＦ４＋Ｈｚガスにより扁耐熱レジスト
１１までエツチングしてオーミック部を形成するための
開口を設け、さらに歿った酸化膜１３（］］ｌ−マスに
円筒形ドライエツチングで酸素ガスにより高耐熱レジス
ト１１を数千穴サイドエツチングした後、残った酸化膜
１３　ｋマスクにプラズマ窒化膜の保腹膜を通してイオ
ン注入をすることによりｎ導電層６を形成し、（Ｃ）の
ようにスパッタ蒸着酸化膜１４厚さ０．３μｍにより全
面を覆い（ｄ）のようにバッファド弗酸液で軽くエツチ
ングすると関耐熱レジスト１１の側壁屹つぃたスパッタ
蒸着酸化膜１４は弱いために速く溶けてなくなり、高耐
熱レジストをはく秒液で溶してリフトオフするとゲート
部となるゲート開口１５が生じ、プラズマ窒化膜１２を
保護膜として熱処理をすることにより動作層５およびｎ
導電層６の結晶性を回復し、（ｅ）のように円筒型ドラ
イエツチングでＣＦ、ガスにより酸化膜１４をマスクに
プラズマ窒化膜１５をエツチングして動作層５を露出さ
せ、（ｆ）のようにゲート開口１５上ｌこオーバーレイ
のゲート電極１を、♂導電層６上にソースおよびドレイ
ンのオーミック性電極２，３を形成してＭＥＳＦＥＴを
完成するものである。この製造方法はゲート金属電極を
イオン注入層の熱処理後に形成するため、ゲート金属が
動作層に拡散する問題はない。しかし、この製造方法で
問題になることは、高耐熱レジストに付着したスパッタ
蒸着酸化膜の結晶性が弱いことを利用してバッファド弗
酸で溶してリフトオフしゲート開口１５′！ｉ：形成す
るが、ＦＥ’ｌ’特性上の要求される形状精度としてこ
のような選択性を利用した湿式エツチングでは再現性や
加工精度が悪く安定な大量生産には適さないことである
。ゲート開口１５の精度として、保護膜イオン注入では
訂導電層の表面のキャリア濃度が高くなり、ドレイン耐
電圧やＦＥＴ飽和特性が悪くなることを防ぐために酸化
膜１３をマスクに尚耐熱性レジス）１１を数千穴サイド
エツチングしているが、ゲート開口１５の精度はこれ以
下である必要がある。しかし、このような結晶質の選択
性を利用した湿式エツチングでは、ゲート開口を正確に
しようとしてエツチング時間を短かくするとリフトオフ
されてない部分があり、確実にリフトオフしようとして
エツチング時間を長くするとゲート開口が広がり、最終
的なゲート長が長くなり、ドレイン耐電圧やドレインフ
ンダクタンスが小さくなるなどの問題が生じる。さらに
、スパッタ蒸着酸化膜の角部における結晶膜質の境界は
マイクルクラック方向であゆ、エツチングされたゲート
開口１５の壁面は垂直ではなく斜めになる。この酸化膜
のゲート開口をマスクに下のプラズマ窒化膜を円筒型ド
ライエツチングより等方向にエツチングすると、酸化膜
自身もエツチングされて広がり、プラズマ窒化膜のゲー
ト開口は広くなる。さらにまた、ゲート開口にプラズマ
窒化膜が確実に残らないようにしようとしてエツチング
時間を長くすると、サイドエツチングされてまたゲート
開口は広くなる。このように工程を追うごとにゲート開
口は広くなると同時にゲート長のばらつきも大きくなっ
ていく。

この結果、最終的なＦＥＴ特性としてもばらつきが大き
くなり、このような製造方法を間第積回路に適用しても
素子特性の整合が悪いために希望する良好な回路特性を
得ることができない。

本発明の目的は、表面空乏層の影響がなく、ゲート遮断
電圧が均一である良好なＭＥＳｌｉ’ＥＴを得るために
、ゲート金属が動作中へ拡散することがなく、ゲート電
極の近傍までソースおよびドレイン部となる晶濃度♂導
電層を尚精度に再現性よく自己整合的に形成する電界効
果トランジスタの製造方法を提供することにある。

本発明によれば、半導体基板上に電界効果トランジスタ
部となる不純物層と表面を覆う保護膜を形成する工程と
該不純物層の保護膜上にゲート形状を決めるためのゲー
トパターンを形成する工程と該ゲートパターンに側壁を
付加する工程と前記側壁の付加されたゲートパターンを
マスクに前記保護膜を通してイオン注入により前記不純
物層に高濃度不純物層を形成する工程と熱処理により該
関濃度不純物層の結晶性を回復する工程と被覆膜で全面
を覆い、前記ゲートパターン上部の該被覆膜に開口を設
ける工程と該開口下の前記保護膜を除去して前記不純物
層を露出することにより、ゲート開口を設ける工程と、
該ゲート開口にゲート電極を形成する工程を有すること
を特徴とする電界効果トランジスタの製造方法が得られ
る。

次に本発明を実施例により説明する。第８図（ａ）〜（
ｈ）が本発明の主要製造工程を説明するための図である
。

（ａ）のように高抵抗ＧａＡｓ基板４上に保護膜として
プラズマシリコン窒化膜２３を厚さ０．１μｍ全面に成
長シ、ホトレジストパターンをマスクとしプラズマ窒化
膜２３を通してｓ　＝　１イオンを加速電圧ｎ形動作層
５を形成し、（ｂ）のようにモリブデン（ｉ’ｖ１ｏ）
を厚さ０．６μｍスパッタ蒸着し、ホトレジストパター
ンをマスクとしてＣＦ４ガスを用いた平行電極型ドライ
エツチングによりｎｑ動作層５のプラズマ窒化膜２３上
にゲートパターン２１およびＦ１３Ｔ周辺部を覆うマス
ク２２を形成し、ｆｃ）のようにこれらゲートパターン
２１．２２の表面を減圧気相成長の厚さ０．１５μｍの
シリコン酸化膜２４で覆い、（ｄｌのように酸化膜２４
の厚さだけを平行電極型ドライエツチングにより除去し
てＭＯのゲートパターン２１の脇に酸化膜の側壁２４を
残こしたものをマスクとし、プラズマ窒化膜２３をＳｌ
イオンを加速電圧２００ｋｅｖ。

ドーズ量７Ｘ１０ｃｍでイオン注入して高濃度不純物層
６を形成し、水素中で８００℃２０分間の熱処理により
動作層５および扁濃度導電層６の結晶性を回復し、（ｅ
）のように被覆膜として厚さ０．４μｍのシリコン酸化
膜２６で覆い、ホトレジスト膜２７を厚さ１．０μｍ塗
布し、１８０℃３０分で乾燥すると、ホトレジスト膜２
７の表面は平滑になり、ゲートパターン２１上のホトレ
ジスト膜２７は薄くなり、（ｆ）の様にＣＦ、ガスを用
いた平行′電極型ドライエツチングにより全面をエツチ
ングし、ＭＯのゲートパターン２１を露出させ、（ｇ）
のように残ったホトレジスト膜九を、はぐり液で除去し
、アンモニア水と過酸化水素水からなるエツチング液で
Ｍｏのゲートパターン２１．２２を除去した酸化膜２６
に開口を設け、この酸化膜２６をマスクにプラズマ窒化
膜２３を濃リン酸により除去してＧａＡｓのｎ形動作層
５を露出させ、ゲート開口２５を形成し、（ｈ）のよう
にアルミニウムを全面を蒸着しホトレジストパターンを
マスクにサイドエツチングしてアルミニウムのゲート電
極１を形成し、晶濃度善電層６上に開口があるホトレジ
ストパターンをマスクに酸化膜２６とプラズマ窒化膜２
３をエツチング除去し、オーミック住金属ＡｕＧｅ−Ｐ
ｔを蒸着し、ホトレジストパターンを溶してリフトオフ
し、水素中４８０℃５分間の熱処理をしてＡｕＧｅを尚
濃度導電層６に拡散させることによりソースおよびドレ
インのオーミック性電極２．３が形成され、ＧａＡｓ　
ＭＥＳＦＥＴが完成する。

実施例では、保護膜２３にプラズマシリコン窒化膜、ゲ
ートパターン２１にモリブデン（Ｍｏ）・側壁２４と被
覆膜２６にシリコン酸化膜を用いたが、これに限ったこ
とはない。ゲートパターンしては８００°Ｃの熱処理で
形状が変化しないものであればよく、Ｔｉ、　Ｃｒ、　
Ｗ、　Ｓｉなどの金属もしくは酸化膜や窒化物などの絶
縁膜などであってもよい。保護膜としては８００℃の熱
処理でＧａＡｓと反応しない酸化アルミニウム、−酸化
シリコン、二酸化シリコン酸化チタンなどの酸化物、窒
化アルミニウム、窒化シリコン、窒化モリブデン、窒化
チタン、窒化タングステンなどの窒化物を用いることが
できる。

側壁と被覆膜としてはゲートパターンと保護膜をご用い
た以外の金属、絶縁膜を用いること力Ｓでき、加えて被
覆膜にはホトレジストやポリイミドなどの有機樹脂であ
ってもよい。

また、ｎ形動作層５の形成を保護膜を通したイオン注入
により形成したが、ｎ形動作層をイオン注入もしくはエ
ピタキシャル成長によりノＶ成した後、保護膜を形成し
てもよい。

また、ゲートパターン２１を酸化膜で覆い垂直にエツチ
ングして側壁２４を形成してｎをイオン注入したが、垂
直にエツチングすることを除いて酸化膜とプラズマ窒化
膜を通してイオン注入してもよい。ただし、イオン注入
の別速成圧が大きくなり、注入深さが広くなることを考
慮する必要力Ｓある。

また、被覆膜２６の上部を除去してゲー）　１＜ターン
２１を露出させるためにレジストを塗布して全面をエツ
チングしたが、研磨によや露出させてもよい。

、、ｋｊ−−＋７（２日ロ也−ｔ　−−、ｌ＋番−バ１
１７ゲート扇ＦＥＴの製造方法として説明してきた力５
、ゲート開口からｎ型動作層にＢｅ、　Ｍｇ、　Ｚｎな
どのＰ形不純物をイオン注入もしくは拡散させてゲート
部としたｐｎ接合による接合ゲート型ＦＨＴとしてもよ
い。

上記のような本発明によれば、始めをこ）Ｖ成した壁面
が垂直なゲー）／＜ターンを被覆１莫ヲこゲート開口と
して反転した形状に変換し、壁１恒のｉ佳ｉｆなゲート
を保持したまま結晶性を回復する熱処理をし再度、この
ゲート開口をゲート金属で川ｔぬることによりゲートパ
ターンと同一なゲートノ杉状を再現することができる。

始めに形成したゲートパターンによりゲート電極のゲー
ト長力３決まるため、ショットキー特性やＦＥＴ特性の
良好なＭＩＦＥＴを再現性よく安定に生産すること力Ｓ
ｏ工能となる。

そして結晶を回復させる熱処理後にゲート電極を形成す
るため、ゲート金属が動作層に４広散し、ゲートシロッ
トキー特性が悪くなくゲート遮ｉｌ封電圧ＶＴが変動し
てばらつきが大きくなる力どの問題が生じることはない
。ゲート金属としても丙耐熱性である必要はなく、一般
的なアルミニウム、チタン、クロムなどを利用すること
が可能である。

このようにゲート電極に対してソースおよびドレイン部
が自己整合的に形成された実施例のＭＥＳ−Ｆ’ＥＴの
特性としては、ゲート幅１０μｍ、ゲート長１．０μｍ
において、ゲート遮断電圧ＶＴは平均値＋　０．０９４
Ｖ　、標準偏差０．０３４Ｖであり、相互コンダクタン
スｇｍが２．６ｍＳと良好な結果を得た。

従来の第４図のようなゲート幅１０μｍ、ゲート長１．
０μｍの知覚＠間構造ではｇｍは、０．８ｍＳであり、
第１図のように目合せ形成した電極間隔１．５μｍのも
のではｇｍは０．２　ｍｓ以下であり、ドレイン電流が
まったく流れないものもあった。このように従来のＭＥ
ＳＦＥＴの特性との比較からも本発明の効果は明らかで
ある。

【図面の簡単な説明】

第１図は従来の最も基本的なブレーナ構造のシミツトキ
ーバリアゲート型電界効果トランジスタ（ＭＥＳＦＥＴ
）の断面図であり、第２図はこのブレーナ構造Ｍ　Ｅ　
Ｓ　Ｆ　Ｅ　Ｔ　ＬｖＧａＡｓ動作層の表面に表面空ゲ
ート部を堀込んだリセス構造のＭＥＳＦＥＴであり第４
図はソースおよびドレイン金属成極をゲート電極に接近
させた短成極間構造のｉｖｉＥｓＦｇＴであり第５図は
目合せによるｎ導電層があるブレーナ構造のＭＥＢＦＥ
Ｔであり、第６図は尚耐熱性ゲート電極をマスクにして
自己整合的にｎ導電層を設けたものであり、第７図（ａ
）〜（ｆｌは尚耐熱性ゲート金属を用いずに第４図を応
用してｎ＋導屯層を設けるＭＥＳ−ＦＥＴの製造方法を
説明するための図である。 第８図（ａ）〜（ｈ）は本発明の製造方法を説明するた
めの図である。 図において、ｌはゲート電極、２はソース電他３はドレ
イン電極、４は尚抵抗ＧａＡＳ基板、５はｎ形動作層、
６は島濃度導電層、９は表面空乏層１１は高耐熱性レジ
スト、１２はプラズマ窒化膜、１３．１４はスパッタ蒸
着酸化膜、１５けゲート開口２】はゲートパターン、２
２はＦＩＢＴ周辺部マスク２３は保護膜、２４はｍ壁、
２５はゲート開口、２６は被覆膜、２７はレジスト膜で
ある。 オ　１　図 ７２　図 第３図 オ　４　図 オ　５　図 オ　６　図 オフ （ａ） （Ｃ） （ｄ） オ８ ２ス （ｂ） ４ （Ｃ） （ｄ）６ （ｅ） （ｆ） （９） ■

Claims (1)

1. 【特許請求の範囲】 半導体基板上に電界効果トランジスタ部となる不純物層
   と表面を覆う保護膜を形成する工程と該不純物層の保獲
   膜上にゲート形状を決めるためのケートパターンを形成
   する工程と該ゲートパターンに側壁を付加する工程と前
   記側壁の付加されたゲートパターンをマスクに前記保護
   膜を通してイオン注入により前記不純物層に尚濃度不純
   物層を形成する工程と熱処理により該高濃度 不純物層の結晶性を回復する工程と被群膜で全面を覆い
   前記ゲートパターン上部の該被覆膜に開口を設ける工程
   と該開口下の前記保護膜を除去して前記不純物層を露出
   することによりゲート開口を設ける工程と、該ゲート開
   口にゲート電極を形成する工程を有することを特徴とす
   る電界効果トランジスタの製造方法。