JPS60776A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS60776A JPS60776A JP8801083A JP8801083A JPS60776A JP S60776 A JPS60776 A JP S60776A JP 8801083 A JP8801083 A JP 8801083A JP 8801083 A JP8801083 A JP 8801083A JP S60776 A JPS60776 A JP S60776A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体装置の製造方法に関し、特にドレイン部
をゲート部から離したオフセット・ケー［造のＧａＡｓ
ショットキーバリア型電界効果トランジスタを自己整合
方式で形成する半導体装置の製造方法に関するものであ
る。
をゲート部から離したオフセット・ケー［造のＧａＡｓ
ショットキーバリア型電界効果トランジスタを自己整合
方式で形成する半導体装置の製造方法に関するものであ
る。
ＧａＡｓ半導体はＳｉに較べて５〜６倍と大きな電子移
動度を有するため、高周波特性のよい半導体装置を得る
ことが可能である。しかし、構造や製造方法が適切でな
いと、本来の特性を引き出すことはできない場合がある
。
動度を有するため、高周波特性のよい半導体装置を得る
ことが可能である。しかし、構造や製造方法が適切でな
いと、本来の特性を引き出すことはできない場合がある
。
高周波増幅特性のよい半導体装置を得る方法として、第
１図に示すようなＧａＡｓショットキーバリアゲート型
電界効果トランジスタ（ＧａＡｓ ＭＥＳ−ＦＥＴ）の
製造方法を提案されている。この製造方法の特徴はショ
ットキーゲート電極の近傍まで高湿度層からなる導電層
をゲート電極に対して自己整合的に形成することにょ゛
す、ソース直列抵抗を小さくして相互コンダクタンスを
上げていることである。第１図（ａ）のように半絶縁性
ＧａＡｓ基板４にホトレジスト膜１ｏをマスクとしてＳ
ｉイオンをイオン注入しｎ形動作層５を形成し、ポトレ
ジスト膜１０を除去し、第１図（ｂ）のように高耐熱金
属ＴｉＷ を全面にスパッター蒸着をし、ホトレジスト
をマスクとし、平行電極型ドライエ、チンク（ＲＩＥ）
により加工して高耐熱性ゲート電極１を形成し、第１図
ｔｃ）のようにＦＥＴ部周辺にシリコン酸化膜のマスク
１２を設け、ＳＬイオンを諷濃度にイオン注入するとゲ
ート電極１およびシリコン酸化膜１２をマスクとして（
ｊａＡｓ基板４に高濃度層６．７が自己整合的に形成さ
れ、さらに、マスクとしたシリコン酸化膜１２を除去し
、全面にシリコン酸化膜を設けて８５０℃で熱処理をす
ることによりイオン注入層５，６．７の結晶性を回復し
、シリコン酸化膜を除去し、第１図（ｄ）のように導電
層としての高濃度層６．７上にソースおよびドレインと
してのオーミック性電極２．３を形成することによりゲ
ート電極１の近傍まで高濃度層が設けられたＧａＡｓ
ＭＢＳＦＥＴ が得られる。
１図に示すようなＧａＡｓショットキーバリアゲート型
電界効果トランジスタ（ＧａＡｓ ＭＥＳ−ＦＥＴ）の
製造方法を提案されている。この製造方法の特徴はショ
ットキーゲート電極の近傍まで高湿度層からなる導電層
をゲート電極に対して自己整合的に形成することにょ゛
す、ソース直列抵抗を小さくして相互コンダクタンスを
上げていることである。第１図（ａ）のように半絶縁性
ＧａＡｓ基板４にホトレジスト膜１ｏをマスクとしてＳ
ｉイオンをイオン注入しｎ形動作層５を形成し、ポトレ
ジスト膜１０を除去し、第１図（ｂ）のように高耐熱金
属ＴｉＷ を全面にスパッター蒸着をし、ホトレジスト
をマスクとし、平行電極型ドライエ、チンク（ＲＩＥ）
により加工して高耐熱性ゲート電極１を形成し、第１図
ｔｃ）のようにＦＥＴ部周辺にシリコン酸化膜のマスク
１２を設け、ＳＬイオンを諷濃度にイオン注入するとゲ
ート電極１およびシリコン酸化膜１２をマスクとして（
ｊａＡｓ基板４に高濃度層６．７が自己整合的に形成さ
れ、さらに、マスクとしたシリコン酸化膜１２を除去し
、全面にシリコン酸化膜を設けて８５０℃で熱処理をす
ることによりイオン注入層５，６．７の結晶性を回復し
、シリコン酸化膜を除去し、第１図（ｄ）のように導電
層としての高濃度層６．７上にソースおよびドレインと
してのオーミック性電極２．３を形成することによりゲ
ート電極１の近傍まで高濃度層が設けられたＧａＡｓ
ＭＢＳＦＥＴ が得られる。
しかし、このような製造方法では、ケート金属としては
、８５０℃の熱処理によりＧａＡｓ基板と反応しないこ
と、熱膨張による歪が小さいこと、特性に影響を与える
他の不純物が少ないことなどが要求される。現在タング
ステンを主成分さする金属がゲート金属として提案され
ているが、安定な組成条件が狭いこと、ドライ微細加工
が難しいこと、抵抗率が大きいことなどの問題があった
。
、８５０℃の熱処理によりＧａＡｓ基板と反応しないこ
と、熱膨張による歪が小さいこと、特性に影響を与える
他の不純物が少ないことなどが要求される。現在タング
ステンを主成分さする金属がゲート金属として提案され
ているが、安定な組成条件が狭いこと、ドライ微細加工
が難しいこと、抵抗率が大きいことなどの問題があった
。
そこで、我々はゲート箱、極の近傍まで高濃度層がある
構造を量産的に実現するため、第２図ｔａ＋〜（ｂ）に
示すようなＧａＡｓ ＭＥＳＦＥＴの製造方法を既に提
案している。第２図１ａ）のように（１１０）面半絶紅
性０ａＡＳ基板４上にホトレジスト膜１０をマスクにし
てＳＬ＋イオンを基板面に対して７°傾けて加速電圧５
０ ＫｅＶ １ ドーズ量１．６５ ＸＩＯＩ２（ｍ
２でイオン注入し、ＦＥＴ部となるｎ形不鈍物の動作層
５を形成し、ホトレジスト膜１０を除去し、第２図（ｂ
＋のよう−こ全面にアルミニウムを厚さ１．０μｍ蒸着
しホトレジスト膜をマスクとして濃リン酸でサイドエツ
チングし、ｎ形動作層５上にアルミニウムのケート長１
，０μｍのゲートパターン１１およびＦＥＴ周辺部を覆
う部分１２を形成し、これらアルミニウム膜１１ 、１
２をマスクとしてｆ３ｓ イオンを基板面に対して７°
傾けて加速電圧１３０ ＫｅＶ 、ドーズ量７×１０Ｉ
３ｃＩｒＬ でイオン注入しｎ形高濃度不純物からなレ
ジスト膜１４を厚さ１．０μｍに塗布して平滑にし、第
２図（ｄ）のように平行電極屋ドライエツチングにより
ＣＦ４ガスを用いて全面をエツチングしアルミニウムの
ゲートパターン１１の頭部を露出させ、第２図ｔｅｌの
ように残ったホトレジスト１１−１をはくり液で除去し
、アルミニウムのゲートパターン１１ヲ濃リン酸でエツ
チング除去してゲート開口１５を設け、第２図ｆｆ）の
ようにシリコン酸化膜１６を２０００＾気相成長してゲ
ート開口１５を色ってアニール保護膜とし、水素中８０
０°Ｃ２０分間の熱処理により動作層５および高濃度１
１４６，７の結晶性を回復し、第２図ｆｇ＞のようにバ
ッファド弗酸液によりアニール保護膜としてのシリコン
酸化膜１６を除去してケート開口１５を再現し、第２図
ｔｈｌのようにケート開口１５にアルミニウムのオーバ
ーレイケート’を極１を形成し、高濃度層６．７上にＡ
ｕ−Ｇｅ−Ｎｉによるソースおよびドレインのオーミッ
ク性電極２．３を形成してＧａＡｓ Ｍ Ｅ Ｓ Ｆ
Ｅ Ｔが得られる。
構造を量産的に実現するため、第２図ｔａ＋〜（ｂ）に
示すようなＧａＡｓ ＭＥＳＦＥＴの製造方法を既に提
案している。第２図１ａ）のように（１１０）面半絶紅
性０ａＡＳ基板４上にホトレジスト膜１０をマスクにし
てＳＬ＋イオンを基板面に対して７°傾けて加速電圧５
０ ＫｅＶ １ ドーズ量１．６５ ＸＩＯＩ２（ｍ
２でイオン注入し、ＦＥＴ部となるｎ形不鈍物の動作層
５を形成し、ホトレジスト膜１０を除去し、第２図（ｂ
＋のよう−こ全面にアルミニウムを厚さ１．０μｍ蒸着
しホトレジスト膜をマスクとして濃リン酸でサイドエツ
チングし、ｎ形動作層５上にアルミニウムのケート長１
，０μｍのゲートパターン１１およびＦＥＴ周辺部を覆
う部分１２を形成し、これらアルミニウム膜１１ 、１
２をマスクとしてｆ３ｓ イオンを基板面に対して７°
傾けて加速電圧１３０ ＫｅＶ 、ドーズ量７×１０Ｉ
３ｃＩｒＬ でイオン注入しｎ形高濃度不純物からなレ
ジスト膜１４を厚さ１．０μｍに塗布して平滑にし、第
２図（ｄ）のように平行電極屋ドライエツチングにより
ＣＦ４ガスを用いて全面をエツチングしアルミニウムの
ゲートパターン１１の頭部を露出させ、第２図ｔｅｌの
ように残ったホトレジスト１１−１をはくり液で除去し
、アルミニウムのゲートパターン１１ヲ濃リン酸でエツ
チング除去してゲート開口１５を設け、第２図ｆｆ）の
ようにシリコン酸化膜１６を２０００＾気相成長してゲ
ート開口１５を色ってアニール保護膜とし、水素中８０
０°Ｃ２０分間の熱処理により動作層５および高濃度１
１４６，７の結晶性を回復し、第２図ｆｇ＞のようにバ
ッファド弗酸液によりアニール保護膜としてのシリコン
酸化膜１６を除去してケート開口１５を再現し、第２図
ｔｈｌのようにケート開口１５にアルミニウムのオーバ
ーレイケート’を極１を形成し、高濃度層６．７上にＡ
ｕ−Ｇｅ−Ｎｉによるソースおよびドレインのオーミッ
ク性電極２．３を形成してＧａＡｓ Ｍ Ｅ Ｓ Ｆ
Ｅ Ｔが得られる。
しかし、このような製造方法により作成したＭＢＳＦＥ
Ｔは、ゲート電極端までソース部およびドレイン部とし
てのｎ千尋電層が接近しているため、増幅性としての相
互コンダクタンスｇｍは大きなものとなるが、ｎ動作層
下の半絶縁性層を通してのリークが大きくなるため、ド
レインコンダクタンスｇｄが大きくなり、ピンチオフ電
圧ＩＶｐｌが大きくなる。また、ドレイン耐圧が低下し
て低電圧でしか使用できないという問題が生ずる。
Ｔは、ゲート電極端までソース部およびドレイン部とし
てのｎ千尋電層が接近しているため、増幅性としての相
互コンダクタンスｇｍは大きなものとなるが、ｎ動作層
下の半絶縁性層を通してのリークが大きくなるため、ド
レインコンダクタンスｇｄが大きくなり、ピンチオフ電
圧ＩＶｐｌが大きくなる。また、ドレイン耐圧が低下し
て低電圧でしか使用できないという問題が生ずる。
このような場合、ゲート部からドレイン部を離したオフ
セット・ゲーＢＮｔ造にすればよいことは知られている
。従来では第３図に示すような方法によっていた。第３
図（ａ）のように半絶縁性ＵａＡｓ基板２４上の厚いｎ
形動作層２３上にケート開口２１のパターンがあるホト
レジスト膜２２を設け、第３図（ｂ）のようにホトレジ
スト膜２２のゲート開口２１からｒ＋Ｊり動作２３をエ
ツチングにより掘込み薄い動作層２５を形成し、周辺の
厚い部分をソース部２６およびドレイン部２７とし、第
３図（Ｃ１のようにゲート開口２１からソース１（１１
に向けて斜めからアルミニウムなどのショットキー金属
を蒸着してゲート電極２８を形成し、第３図（ｄ）のよ
うにホトレジスト膜２２を有機溶剤中で超音波を加えて
溶かすと余分なショットキー金属は除去されゲート’Ｎ
’４ｆｉ−２８だけが残り、第３図（ｅ）のようにソ
ース部２６、ドレイン部２７上にソース電極２およびド
レイン電５極３を形成することによりケート部２８から
ドレイ：７部２７が離したオフセット・ゲート構造のＭ
Ｅ ８ Ｆ ｌｌ８Ｔが得られる。
セット・ゲーＢＮｔ造にすればよいことは知られている
。従来では第３図に示すような方法によっていた。第３
図（ａ）のように半絶縁性ＵａＡｓ基板２４上の厚いｎ
形動作層２３上にケート開口２１のパターンがあるホト
レジスト膜２２を設け、第３図（ｂ）のようにホトレジ
スト膜２２のゲート開口２１からｒ＋Ｊり動作２３をエ
ツチングにより掘込み薄い動作層２５を形成し、周辺の
厚い部分をソース部２６およびドレイン部２７とし、第
３図（Ｃ１のようにゲート開口２１からソース１（１１
に向けて斜めからアルミニウムなどのショットキー金属
を蒸着してゲート電極２８を形成し、第３図（ｄ）のよ
うにホトレジスト膜２２を有機溶剤中で超音波を加えて
溶かすと余分なショットキー金属は除去されゲート’Ｎ
’４ｆｉ−２８だけが残り、第３図（ｅ）のようにソ
ース部２６、ドレイン部２７上にソース電極２およびド
レイン電５極３を形成することによりケート部２８から
ドレイ：７部２７が離したオフセット・ゲート構造のＭ
Ｅ ８ Ｆ ｌｌ８Ｔが得られる。
しかしながら、このようなりフトオフ法では生産性がよ
くない。リフトオフ法では一方向から蒸着する必要があ
り、点状の蒸着源を用いる必要がある。また支持板に多
数の半導体基板を取付けて一括に蒸着する場合、支持板
内で蒸着膜厚と蒸着方向に分布が生じ６゜これを防ぐに
は支持板を蒸着源から離せばよいが、蒸着時ｌｉｄ］が
長くなり、半導体基板以外に付着する量か多くなり蒸着
物の効率が悪くなる。また、リフトオフ法では、半導体
基板上のゲート゛屯４１２８とホトレジスト膜上の余分
な蒸着物とがつながってリフトオフされないことがあり
、蒸着膜か厚いはどこの傾向は強くなる等の問題があっ
た。
くない。リフトオフ法では一方向から蒸着する必要があ
り、点状の蒸着源を用いる必要がある。また支持板に多
数の半導体基板を取付けて一括に蒸着する場合、支持板
内で蒸着膜厚と蒸着方向に分布が生じ６゜これを防ぐに
は支持板を蒸着源から離せばよいが、蒸着時ｌｉｄ］が
長くなり、半導体基板以外に付着する量か多くなり蒸着
物の効率が悪くなる。また、リフトオフ法では、半導体
基板上のゲート゛屯４１２８とホトレジスト膜上の余分
な蒸着物とがつながってリフトオフされないことがあり
、蒸着膜か厚いはどこの傾向は強くなる等の問題があっ
た。
本発明の目的は上記のような問題点を除き、ゲート部か
らドレイン部を離したオフセット・ゲート構造を安定に
製造できる製造方法を提供することにある。
らドレイン部を離したオフセット・ゲート構造を安定に
製造できる製造方法を提供することにある。
本発明によれば、半導体基板に動作領域となる動作層を
形成し、該動作層上に電極パターンを形成し、全面を絶
縁膜で覆い、該絶縁膜を斜め方向から異方性ドライエツ
チングすることにより前記電極パターンの片側に側壁を
残し、イオン注入法により前記電極パターンおよび側壁
をマスクとして前記電極パターンに対して非対称の高濃
度層を設けることを特徴とする半導体装置の製造方法が
得られる。
形成し、該動作層上に電極パターンを形成し、全面を絶
縁膜で覆い、該絶縁膜を斜め方向から異方性ドライエツ
チングすることにより前記電極パターンの片側に側壁を
残し、イオン注入法により前記電極パターンおよび側壁
をマスクとして前記電極パターンに対して非対称の高濃
度層を設けることを特徴とする半導体装置の製造方法が
得られる。
すなわち、本発明はゲート電極パターンの片側にのみ側
壁を設けてイオン注入することにより、ゲート部に対し
てソース部、ドレイン部となる高濃度層の非対称を実現
するものである。
壁を設けてイオン注入することにより、ゲート部に対し
てソース部、ドレイン部となる高濃度層の非対称を実現
するものである。
次に本発明を実施例を用いて説明する。第４図（ａ）〜
ｔｈ）が製造工程を説明するための図で、主要工程にお
ける半導体装置断面図である。第４図（ａ）のように半
絶縁性ＧａＡｓ基板４にホトレジスト膜をマスクとして
Ｓｌ イオンを加速電圧５ＱＫｅＶ、ドーズ量１．６５
Ｘ１０町「２でイオン注入し、ＦＥＴ部となるｎ彫工鈍
物の動作層５を形成し、全面にアルミニウムを厚さ１．
０μｍ蒸着しホトレジスト膜をマスクとして濃リン酸で
サイドエツチングし、アルミニウムのゲート長１．０μ
ｍのケートパターン１１およびＦＥＴ周辺部を覆う部分
１２を形成し、第４図（ｂ）のようにプラズマシリコン
窒化膜１８厚さ０．５μｍで全面を覆い、第４図（Ｃ）
のようにエレクトロン・サイクロトロン番レゾナンス型
ドライエツチング（ＢＣＲ型エツチング）によるイオン
ビームエツチングｉこよりＣＦ、ガスを用い、ケートパ
ターン１１および基板面を３０°傾けてエツチングして
アルミニウムのゲートパターン１１で影となったドレイ
ン側にプラズマ窒化膜の横幅０．５μｍの側壁１９を残
し、第４図（ｄ）のようにアルミニウムのゲートパター
ン１１およびプラズマ窒化膜の側壁１９をマスクとし、
ＳＸ イオンを加速電圧１３０ＫｅＶ、ドーズ量７ 刈
Ｑ１３ｃｍ ２ でイオン注入しｎ４−導電層６゜７を
形成し、第４図（ｅ）のように厚さ０．５μｍのプラズ
マ窒化膜１３で全面を覆い、第４図（ｆｌのように従来
例と同じようにレジストを塗布しドライエツチングして
アルミニウムのゲートパターン１１の上端部を露出させ
、第４図（ｇ）のようにアルミニウムのゲートパターン
１１を（１＞ ＩＪン酸でエツチング除去し、プラズマ
窒化膜１３にゲート開口１５を設け、シリコン酸化膜を
２ｏｏｏＡ 気相成長しでゲート開口１５を覆い、水素
中８００℃２０分間の熱処理により動作層５および高濃
度Ｉ曽６．７のイオン注入不純物層の結晶性を回復し、
バッファド弗酸によりシリコン酸化膜を除去し、第４図
ｆｌｌＪのようにゲート開口１５にアルミニウムのオー
バーレイゲート電極１を形成し、高濃度層上にＡｕｅＧ
ｅ＊Ｎｉからなるソースおよびドレインのオーミック性
電極２．３を形成し、ゲート電極１かりｎ ドレイン部
７が離れたオフセットゲート構造のＧａＡｓ ＭＥ８Ｆ
ＥＴが得られる。
ｔｈ）が製造工程を説明するための図で、主要工程にお
ける半導体装置断面図である。第４図（ａ）のように半
絶縁性ＧａＡｓ基板４にホトレジスト膜をマスクとして
Ｓｌ イオンを加速電圧５ＱＫｅＶ、ドーズ量１．６５
Ｘ１０町「２でイオン注入し、ＦＥＴ部となるｎ彫工鈍
物の動作層５を形成し、全面にアルミニウムを厚さ１．
０μｍ蒸着しホトレジスト膜をマスクとして濃リン酸で
サイドエツチングし、アルミニウムのゲート長１．０μ
ｍのケートパターン１１およびＦＥＴ周辺部を覆う部分
１２を形成し、第４図（ｂ）のようにプラズマシリコン
窒化膜１８厚さ０．５μｍで全面を覆い、第４図（Ｃ）
のようにエレクトロン・サイクロトロン番レゾナンス型
ドライエツチング（ＢＣＲ型エツチング）によるイオン
ビームエツチングｉこよりＣＦ、ガスを用い、ケートパ
ターン１１および基板面を３０°傾けてエツチングして
アルミニウムのゲートパターン１１で影となったドレイ
ン側にプラズマ窒化膜の横幅０．５μｍの側壁１９を残
し、第４図（ｄ）のようにアルミニウムのゲートパター
ン１１およびプラズマ窒化膜の側壁１９をマスクとし、
ＳＸ イオンを加速電圧１３０ＫｅＶ、ドーズ量７ 刈
Ｑ１３ｃｍ ２ でイオン注入しｎ４−導電層６゜７を
形成し、第４図（ｅ）のように厚さ０．５μｍのプラズ
マ窒化膜１３で全面を覆い、第４図（ｆｌのように従来
例と同じようにレジストを塗布しドライエツチングして
アルミニウムのゲートパターン１１の上端部を露出させ
、第４図（ｇ）のようにアルミニウムのゲートパターン
１１を（１＞ ＩＪン酸でエツチング除去し、プラズマ
窒化膜１３にゲート開口１５を設け、シリコン酸化膜を
２ｏｏｏＡ 気相成長しでゲート開口１５を覆い、水素
中８００℃２０分間の熱処理により動作層５および高濃
度Ｉ曽６．７のイオン注入不純物層の結晶性を回復し、
バッファド弗酸によりシリコン酸化膜を除去し、第４図
ｆｌｌＪのようにゲート開口１５にアルミニウムのオー
バーレイゲート電極１を形成し、高濃度層上にＡｕｅＧ
ｅ＊Ｎｉからなるソースおよびドレインのオーミック性
電極２．３を形成し、ゲート電極１かりｎ ドレイン部
７が離れたオフセットゲート構造のＧａＡｓ ＭＥ８Ｆ
ＥＴが得られる。
ＣＦ、ガスを用いたＥＣＲ型エツチングにおいては、ア
ルミニウムおよびＧａＡｓ基板はＲＩＢと同様はとんど
エツチングされず、かつ、エッチンクイオンがシャワー
状に発射されるため異方性もよい。このため、ゲートと
ｎ＋ドレイン部の間隔１ｄは、ゲートパターンの高さ１
１ｇ、！：エツチンク傾斜角θにより近似的に、＃（１
＝ｈｇ ＠ ｔａｎθと表わされる。
ルミニウムおよびＧａＡｓ基板はＲＩＢと同様はとんど
エツチングされず、かつ、エッチンクイオンがシャワー
状に発射されるため異方性もよい。このため、ゲートと
ｎ＋ドレイン部の間隔１ｄは、ゲートパターンの高さ１
１ｇ、！：エツチンク傾斜角θにより近似的に、＃（１
＝ｈｇ ＠ ｔａｎθと表わされる。
また、イオンビームエツチングとして、電子サイクロト
ロン共鳴を利用して高密度プラズマを発生させるＥＣＲ
Ｃ二型エツチング法いて説明したが、フィラメントの熱
励起によりイオン化するイオンミリングを用いることも
可能である。
ロン共鳴を利用して高密度プラズマを発生させるＥＣＲ
Ｃ二型エツチング法いて説明したが、フィラメントの熱
励起によりイオン化するイオンミリングを用いることも
可能である。
ＦＥＴ特性として本発明の実施例によるＭＥｓ−ＦＥＴ
と従来のものを比較してみた。ケート・ドレイン間の
逆方向ダイオード耐圧は、４２■から９．１■に向上し
ている。ゲート・ソース間の逆方向ダイオード耐圧は約
４．ＯＶでほぼ同じである。
と従来のものを比較してみた。ケート・ドレイン間の
逆方向ダイオード耐圧は、４２■から９．１■に向上し
ている。ゲート・ソース間の逆方向ダイオード耐圧は約
４．ＯＶでほぼ同じである。
ドレイン電圧Ｖｐｓ＝ １．ＯＶにおけるゲート遮断電
圧■Ｔは、−１，３０Ｖから一１２６■ でほぼ同じで
ある。
圧■Ｔは、−１，３０Ｖから一１２６■ でほぼ同じで
ある。
単位ゲート幅あたりの相互コンダクタンスｇｍは、約２
４０ ｍ５７ｍｍでほぼ同じである。単位ゲート幅あた
りのドレインコンダクタンスｇｄは、２４ｍ８７ｍｍか
ら１５ｍ８７ｍｍと減少し飽和特性がよくなっている。
４０ ｍ５７ｍｍでほぼ同じである。単位ゲート幅あた
りのドレインコンダクタンスｇｄは、２４ｍ８７ｍｍか
ら１５ｍ８７ｍｍと減少し飽和特性がよくなっている。
基板のリークにより−ｖＴが急激に増大し始めるドレイ
ン電圧ＶＤＳは、３５Ｖから８．ＯＶに向上している。
ン電圧ＶＤＳは、３５Ｖから８．ＯＶに向上している。
このようなイオンビームドライエツチングによりケート
パターンの片側に側壁を残し、イオン注入により自己整
合的にドレイン部がゲートから離れた非対称ゲート構造
となるＭＥ８１ｉ’Ｅ’Ｉ’の製造方法によれば、ＥＣ
Ｒ型エツチングにより残る側壁の再現性がよいため、精
度よく、かつ、確実に、相互コンダクタンスｇｍが大き
く、ドレイン帆用の大きなＭＥＳＦＩＤＴを得ることが
できる。
パターンの片側に側壁を残し、イオン注入により自己整
合的にドレイン部がゲートから離れた非対称ゲート構造
となるＭＥ８１ｉ’Ｅ’Ｉ’の製造方法によれば、ＥＣ
Ｒ型エツチングにより残る側壁の再現性がよいため、精
度よく、かつ、確実に、相互コンダクタンスｇｍが大き
く、ドレイン帆用の大きなＭＥＳＦＩＤＴを得ることが
できる。
第１図（ａｌ〜（ｄｉは従来技術におけるソース部およ
びドレイン部の高濃度層をゲート部近傍まで自己整合的
に形成するＭ Ｂ ８１ｉ” Ｅ Ｔの製造方法を説明
するだめの図、第２図（ａ）〜（ｈ）は高濃度層を自己
整合的に形成する改良したＭＥＳＦＩ：Ｔの製造方法を
説明するための図、第３図（ａ）〜ｌｅ）は従来の斜め
蒸着とリフトオフによるオフセットゲート構造のＭＥ−
８ＦＥＴの製造方法を説明するための図、第４図（ａ）
〜（１１）は本発明の一笑雄側を説明するための図であ
る。 図において、１．２８はケート電極、２はソース電極、
３はドレイン市、極、４．２４は半絶縁性半導体基板、
５．２３．２５．２６．２７は動作層、６．７は高濃度
層、１１はゲートパターン、１２はイオン注入用マスク
、１３ 、１８は被覆）＠、１５ 、２１はゲート開口
、１０ 、１４ 、２２はポ１−レジスト膜、１６は保
護膜である。 代理人弁理」、内 原 習 第３図 （α） （ｄ） （Ｃ） 第４図 ３ （ｃＬ） 、 Ｔｅ） （Ｃ） ’ （’ｊ）
びドレイン部の高濃度層をゲート部近傍まで自己整合的
に形成するＭ Ｂ ８１ｉ” Ｅ Ｔの製造方法を説明
するだめの図、第２図（ａ）〜（ｈ）は高濃度層を自己
整合的に形成する改良したＭＥＳＦＩ：Ｔの製造方法を
説明するための図、第３図（ａ）〜ｌｅ）は従来の斜め
蒸着とリフトオフによるオフセットゲート構造のＭＥ−
８ＦＥＴの製造方法を説明するための図、第４図（ａ）
〜（１１）は本発明の一笑雄側を説明するための図であ
る。 図において、１．２８はケート電極、２はソース電極、
３はドレイン市、極、４．２４は半絶縁性半導体基板、
５．２３．２５．２６．２７は動作層、６．７は高濃度
層、１１はゲートパターン、１２はイオン注入用マスク
、１３ 、１８は被覆）＠、１５ 、２１はゲート開口
、１０ 、１４ 、２２はポ１−レジスト膜、１６は保
護膜である。 代理人弁理」、内 原 習 第３図 （α） （ｄ） （Ｃ） 第４図 ３ （ｃＬ） 、 Ｔｅ） （Ｃ） ’ （’ｊ）
Claims (1)
- 半導体基板に動作領域となる動作層を形成し、該動作層
上に電極パターンを形成し、全面を絶縁膜で覆い、該絶
縁膜を斜め方向から異方性ドライエツチングすることに
より前記電極パターンの片側に側壁を残し、イオン注入
法により前記電極パターンおよび側壁をマスクとして前
記電極パターンに対して非対称の高濃度層を設けること
を特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8801083A JPS60776A (ja) | 1983-05-19 | 1983-05-19 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8801083A JPS60776A (ja) | 1983-05-19 | 1983-05-19 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60776A true JPS60776A (ja) | 1985-01-05 |
Family
ID=13930852
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8801083A Pending JPS60776A (ja) | 1983-05-19 | 1983-05-19 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60776A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6428870A (en) * | 1987-07-23 | 1989-01-31 | Matsushita Electric Ind Co Ltd | Manufacture of field-effect transistor |
| JPH02211638A (ja) * | 1989-02-13 | 1990-08-22 | Mitsubishi Electric Corp | 非対称構造ｆｅｔの製造方法 |
| US6803287B2 (en) | 1999-09-24 | 2004-10-12 | Nec Corporation | Method for forming a semiconductor device having contact wires of different sectional areas |
-
1983
- 1983-05-19 JP JP8801083A patent/JPS60776A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6428870A (en) * | 1987-07-23 | 1989-01-31 | Matsushita Electric Ind Co Ltd | Manufacture of field-effect transistor |
| JPH02211638A (ja) * | 1989-02-13 | 1990-08-22 | Mitsubishi Electric Corp | 非対称構造ｆｅｔの製造方法 |
| US6803287B2 (en) | 1999-09-24 | 2004-10-12 | Nec Corporation | Method for forming a semiconductor device having contact wires of different sectional areas |
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