JPH08316453A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH08316453A JPH08316453A JP12027895A JP12027895A JPH08316453A JP H08316453 A JPH08316453 A JP H08316453A JP 12027895 A JP12027895 A JP 12027895A JP 12027895 A JP12027895 A JP 12027895A JP H08316453 A JPH08316453 A JP H08316453A
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Abstract
(57)【要約】
【目的】 素子特性を向上させ、かつ素子特性の均一性
および歩留りを向上させつつ自己整合的に形成可能な電
極構造を有する半導体装置およびその製造方法を提供す
ることである。 【構成】 ｎ層２上にゲート下部層３を形成し、ゲート
下部層３の両側面に絶縁膜からなる側壁部４をそれぞれ
形成する。ゲート下部層３および側壁部４をマスクとし
てイオン注入法によりｎ+ 層５ａ，５ｂを形成し、ゲー
ト下部層３、側壁部４およびｎ+ 層５ａ，５ｂの全面に
電極層６を形成する。電極層６上に絶縁膜７を形成し、
絶縁膜７の側壁部分を除去した後、側壁部４の側面の電
極層６をエッチングにより除去することによりオーミッ
ク電極６ａ，６ｂをゲート上部層６ｃから分離する。
および歩留りを向上させつつ自己整合的に形成可能な電
極構造を有する半導体装置およびその製造方法を提供す
ることである。 【構成】 ｎ層２上にゲート下部層３を形成し、ゲート
下部層３の両側面に絶縁膜からなる側壁部４をそれぞれ
形成する。ゲート下部層３および側壁部４をマスクとし
てイオン注入法によりｎ+ 層５ａ，５ｂを形成し、ゲー
ト下部層３、側壁部４およびｎ+ 層５ａ，５ｂの全面に
電極層６を形成する。電極層６上に絶縁膜７を形成し、
絶縁膜７の側壁部分を除去した後、側壁部４の側面の電
極層６をエッチングにより除去することによりオーミッ
ク電極６ａ，６ｂをゲート上部層６ｃから分離する。
Description
【０００１】
【産業上の利用分野】本発明は、セルフアラインプロセ
スによる電極形成方法を用いた半導体装置およびその製
造方法に関する。
スによる電極形成方法を用いた半導体装置およびその製
造方法に関する。
【０００２】
【従来の技術】ＧａＡｓを始めとするIII −Ｖ族化合物
半導体を用いた電界効果トランジスタ（ＦＥＴ：Field
Effect Transistor ）の性能を向上させるためには、素
子の微細化が１つの有力な手段である。たとえば、ゲー
ト長を短縮することにより、相互コンダクタンスおよび
電流遮断周波数を高めることができ、高周波特性を向上
させることが可能となる。
半導体を用いた電界効果トランジスタ（ＦＥＴ：Field
Effect Transistor ）の性能を向上させるためには、素
子の微細化が１つの有力な手段である。たとえば、ゲー
ト長を短縮することにより、相互コンダクタンスおよび
電流遮断周波数を高めることができ、高周波特性を向上
させることが可能となる。
【０００３】近年、このような素子の微細化にともなっ
て、半導体装置の製造プロセスとして種々のセルフアラ
インプロセス（自己整合プロセス）が開発されている。
ここで、セルフアラインプロセスとは、前段階までの工
程が後の工程においてある種の寸法などを自己整合的に
規定するプロセスをいう。III −Ｖ族化合物半導体ＦＥ
Ｔの場合、ゲート電極部分の寸法は素子特性を決定する
大きな要素となるため、特にセルフアラインプロセス化
が進んでいる。
て、半導体装置の製造プロセスとして種々のセルフアラ
インプロセス（自己整合プロセス）が開発されている。
ここで、セルフアラインプロセスとは、前段階までの工
程が後の工程においてある種の寸法などを自己整合的に
規定するプロセスをいう。III −Ｖ族化合物半導体ＦＥ
Ｔの場合、ゲート電極部分の寸法は素子特性を決定する
大きな要素となるため、特にセルフアラインプロセス化
が進んでいる。
【０００４】また、耐熱性の観点からゲート電極の材料
としてＷＳｉ等のＷ（タングステン）系の高融点金属材
料が最も多く使用されている。しかしながら、Ｗ系材料
は、一般にＡｕ（金）等のＡｕ系材料に比べて比抵抗が
１０倍〜１００倍大きくなるため、高周波特性等の素子
特性を劣化させる要因となる。そこで、ゲート抵抗を下
げるためにＷ系材料にＡｕ系材料やＭｏ（モリブデン）
を積層した構造が提案されている。
としてＷＳｉ等のＷ（タングステン）系の高融点金属材
料が最も多く使用されている。しかしながら、Ｗ系材料
は、一般にＡｕ（金）等のＡｕ系材料に比べて比抵抗が
１０倍〜１００倍大きくなるため、高周波特性等の素子
特性を劣化させる要因となる。そこで、ゲート抵抗を下
げるためにＷ系材料にＡｕ系材料やＭｏ（モリブデン）
を積層した構造が提案されている。
【０００５】一方、ソース抵抗を低減するために、オー
ミック電極をゲート電極の近傍に配置するためのセルフ
アライン・オーミック法についても検討されている。IE
EE ELECTRON DEVICE LETTERS, VOL. EDL-6, NO. 10, OC
TOBER 1985, pp. 542-544 には、ＧａＡｓＦＥＴにおい
てＭｏ、Ａｕ系材料およびＷ系材料の積層構造からなる
Ｔ型ゲート電極を用いたセルフアライン・オーミック法
が提案されている。ここで、図１６および図１７を参照
しながらこのセルフアライン・オーミック法による従来
の電極形成方法を説明する。
ミック電極をゲート電極の近傍に配置するためのセルフ
アライン・オーミック法についても検討されている。IE
EE ELECTRON DEVICE LETTERS, VOL. EDL-6, NO. 10, OC
TOBER 1985, pp. 542-544 には、ＧａＡｓＦＥＴにおい
てＭｏ、Ａｕ系材料およびＷ系材料の積層構造からなる
Ｔ型ゲート電極を用いたセルフアライン・オーミック法
が提案されている。ここで、図１６および図１７を参照
しながらこのセルフアライン・オーミック法による従来
の電極形成方法を説明する。
【０００６】図１６に示すように、ＧａＡｓ半導体基板
２１に動作層となるｎ層２２を形成し、ｎ層２２上に下
部層２３および上部層２４からなるＴ型ゲート電極２５
を形成する。下部層２３はＷＳｉにより形成し、上部層
２４はＭｏにより形成する。そして、Ｔ型ゲート電極２
５をマスクとしてイオン注入法によりＧａＡｓ半導体基
板２１にｎ+ 層２６ａ，２６ｂを形成する。
２１に動作層となるｎ層２２を形成し、ｎ層２２上に下
部層２３および上部層２４からなるＴ型ゲート電極２５
を形成する。下部層２３はＷＳｉにより形成し、上部層
２４はＭｏにより形成する。そして、Ｔ型ゲート電極２
５をマスクとしてイオン注入法によりＧａＡｓ半導体基
板２１にｎ+ 層２６ａ，２６ｂを形成する。
【０００７】次に、図１７に示すようにｎ+ 層２６ａ，
２６ｂおよびＴ型ゲート電極２５上にＡｕＧｅ／Ｎｉ／
Ａｕからなる電極層を形成し、熱処理によりｎ+ 層２６
ａ，２６ｂ上の電極層をオーミック電極２７ａ，２７ｂ
とする。オーミック電極２７ａ，２７ｂがソース電極お
よびドレイン電極となる。Ｔ型ゲート電極２５上の電極
層２７ｃもＴ型ゲート電極２５の一部となる。
２６ｂおよびＴ型ゲート電極２５上にＡｕＧｅ／Ｎｉ／
Ａｕからなる電極層を形成し、熱処理によりｎ+ 層２６
ａ，２６ｂ上の電極層をオーミック電極２７ａ，２７ｂ
とする。オーミック電極２７ａ，２７ｂがソース電極お
よびドレイン電極となる。Ｔ型ゲート電極２５上の電極
層２７ｃもＴ型ゲート電極２５の一部となる。
【０００８】このように、Ｔ型ゲート電極２５を用いる
ことによりオーミック電極２７ａ，２７ｂが自己整合的
に形成されるので、オーミック電極２７ａ，２７ｂをＴ
型ゲート電極２５の近傍の所望の位置に配置することが
可能となる。
ことによりオーミック電極２７ａ，２７ｂが自己整合的
に形成されるので、オーミック電極２７ａ，２７ｂをＴ
型ゲート電極２５の近傍の所望の位置に配置することが
可能となる。
【０００９】
【発明が解決しようとする課題】しかしながら、Ｔ型ゲ
ート電極を用いた従来の電極形成方法においては、Ｔ型
ゲート電極２５とオーミック電極２７ａ，２７ｂとが短
絡しないように、Ｔ型ゲート電極２５の下部層２３の厚
さ（足の部分の長さ）をオーミック電極２７ａ，２７ｂ
の厚さに比べて十分厚くする必要がある。例えば、オー
ミック電極２７ａ，２７ｂの厚さが３０００Åの場合、
下部層２３の厚さは５０００Å以上必要となる。
ート電極を用いた従来の電極形成方法においては、Ｔ型
ゲート電極２５とオーミック電極２７ａ，２７ｂとが短
絡しないように、Ｔ型ゲート電極２５の下部層２３の厚
さ（足の部分の長さ）をオーミック電極２７ａ，２７ｂ
の厚さに比べて十分厚くする必要がある。例えば、オー
ミック電極２７ａ，２７ｂの厚さが３０００Åの場合、
下部層２３の厚さは５０００Å以上必要となる。
【００１０】下部層２３の厚さ２３が厚くなる程、ゲー
ト抵抗が増大し、かつ寄生容量も増大する。また、Ｔ型
ゲート電極２５の下部層２３の厚さが厚くなることによ
り、下部層２３を所定の寸法に加工する際の精度が悪化
する。その結果、素子特性が劣化するとともに、特性の
ばらつきが増大し、歩留りが低下する要因になる。
ト抵抗が増大し、かつ寄生容量も増大する。また、Ｔ型
ゲート電極２５の下部層２３の厚さが厚くなることによ
り、下部層２３を所定の寸法に加工する際の精度が悪化
する。その結果、素子特性が劣化するとともに、特性の
ばらつきが増大し、歩留りが低下する要因になる。
【００１１】本発明の目的は、素子特性を向上させ、か
つ素子特性の均一性および歩留りを向上させつつ自己整
合的に形成可能な電極構造を有する半導体装置を提供す
ることである。
つ素子特性の均一性および歩留りを向上させつつ自己整
合的に形成可能な電極構造を有する半導体装置を提供す
ることである。
【００１２】本発明の他の目的は、素子特性を向上さ
せ、かつ素子特性の均一性および歩留りを向上させつつ
自己整合的にオーミック電極を形成することができる半
導体装置の製造方法を提供することである。
せ、かつ素子特性の均一性および歩留りを向上させつつ
自己整合的にオーミック電極を形成することができる半
導体装置の製造方法を提供することである。
【００１３】
【課題を解決するための手段】本発明に係る半導体装置
は、所定の半導体層上に第１の電極を形成し、第１の電
極の両側面に絶縁膜からなる側壁部をそれぞれ形成し、
第１の電極および側壁部の上面ならびに側壁部の側方の
半導体層の領域上に第２の電極を形成してなるものであ
る。
は、所定の半導体層上に第１の電極を形成し、第１の電
極の両側面に絶縁膜からなる側壁部をそれぞれ形成し、
第１の電極および側壁部の上面ならびに側壁部の側方の
半導体層の領域上に第２の電極を形成してなるものであ
る。
【００１４】本発明に係る半導体装置の製造方法は、所
定の半導体層上に第１の電極を形成し、第１の電極の両
側面に絶縁膜からなる側壁部をそれぞれ形成し、半導体
層、第１の電極および側壁部の全面に第２の電極を形成
した後、側壁部の側面の第２の電極を除去するものであ
る。
定の半導体層上に第１の電極を形成し、第１の電極の両
側面に絶縁膜からなる側壁部をそれぞれ形成し、半導体
層、第１の電極および側壁部の全面に第２の電極を形成
した後、側壁部の側面の第２の電極を除去するものであ
る。
【００１５】半導体層、第１の電極および側壁部の全面
に第２の電極を形成した後、第２の電極上にさらに絶縁
膜を形成し、絶縁膜の側壁部分を除去した後、側壁部の
側面の第２の電極をエッチングにより除去してもよい。
に第２の電極を形成した後、第２の電極上にさらに絶縁
膜を形成し、絶縁膜の側壁部分を除去した後、側壁部の
側面の第２の電極をエッチングにより除去してもよい。
【００１６】
【作用】本発明に係る半導体装置においては、第１の電
極の両側面に絶縁膜からなる側壁部がそれぞれ形成さ
れ、第１の電極および側壁部の上面ならびに側壁部の側
方の半導体層の領域上に第２の電極が形成されている。
したがって、第１の電極および第２の電極を自己整合的
にかつ容易に形成することができる。第１の電極がゲー
ト電極となり、所定の処理により第２の電極がオーミッ
ク電極となる。
極の両側面に絶縁膜からなる側壁部がそれぞれ形成さ
れ、第１の電極および側壁部の上面ならびに側壁部の側
方の半導体層の領域上に第２の電極が形成されている。
したがって、第１の電極および第２の電極を自己整合的
にかつ容易に形成することができる。第１の電極がゲー
ト電極となり、所定の処理により第２の電極がオーミッ
ク電極となる。
【００１７】また、半導体層上の第２の電極が側壁部に
より第１の電極と分離されているので、第１の電極の厚
さを薄くすることが可能となる。したがって、ゲート部
分の寄生抵抗および寄生容量が低減され、かつ第１の電
極からなるゲート電極を所定の寸法に加工する際の精度
が向上する。
より第１の電極と分離されているので、第１の電極の厚
さを薄くすることが可能となる。したがって、ゲート部
分の寄生抵抗および寄生容量が低減され、かつ第１の電
極からなるゲート電極を所定の寸法に加工する際の精度
が向上する。
【００１８】本発明に係る半導体装置の製造方法におい
ては、第１の電極の両側面に絶縁膜からなる側壁部がそ
れぞれ形成され、半導体層、第１の電極および側壁部の
全面に第２の電極が形成された後、側壁部の側面の第２
の電極が除去される。したがって、第１の電極および第
２の電極を自己整合的にかつ容易に形成することができ
る。第１の電極がゲート電極となり、所定の処理により
第２の電極がオーミック電極となる。
ては、第１の電極の両側面に絶縁膜からなる側壁部がそ
れぞれ形成され、半導体層、第１の電極および側壁部の
全面に第２の電極が形成された後、側壁部の側面の第２
の電極が除去される。したがって、第１の電極および第
２の電極を自己整合的にかつ容易に形成することができ
る。第１の電極がゲート電極となり、所定の処理により
第２の電極がオーミック電極となる。
【００１９】また、半導体層、第１の電極および側壁部
の全面に第２の電極を形成した後に半導体層上の第２の
電極を第１の電極上の第２の電極と分離しているので、
第１の電極の厚さを薄くすることが可能となる。したが
って、ゲート部分の寄生抵抗および寄生容量が低減さ
れ、かつ第１の電極からなるゲート電極を所定の寸法に
加工する際の精度が向上する。
の全面に第２の電極を形成した後に半導体層上の第２の
電極を第１の電極上の第２の電極と分離しているので、
第１の電極の厚さを薄くすることが可能となる。したが
って、ゲート部分の寄生抵抗および寄生容量が低減さ
れ、かつ第１の電極からなるゲート電極を所定の寸法に
加工する際の精度が向上する。
【００２０】
【実施例】以下、本発明の実施例を図面を参照しながら
詳細に説明する。図１〜図７は本発明の第１の実施例に
よる半導体装置の製造方法を示す工程断面図である。本
実施例では、半導体装置の一例としてＧａＡｓ−ＭＥＳ
（金属−半導体）ＦＥＴについて説明する。
詳細に説明する。図１〜図７は本発明の第１の実施例に
よる半導体装置の製造方法を示す工程断面図である。本
実施例では、半導体装置の一例としてＧａＡｓ−ＭＥＳ
（金属−半導体）ＦＥＴについて説明する。
【００２１】まず、図１に示すように、ＧａＡｓ半導体
基板１上に、動作層となるｎ層２をエピタキシャル成長
法またはイオン注入法により形成し、ｎ層２上にＷＳｉ
Ｎからなるゲート下部層３をスパッタ法により形成す
る。ゲート下部層３の厚さｔは０．２５〜０．４μｍで
あり、長さＬ１は例えば０．５μｍである。なおゲート
下部層３の材料としてＷＮ、ＷＳｉ、ＷＡｌ等の他のＷ
系材料を用いてもよい。
基板１上に、動作層となるｎ層２をエピタキシャル成長
法またはイオン注入法により形成し、ｎ層２上にＷＳｉ
Ｎからなるゲート下部層３をスパッタ法により形成す
る。ゲート下部層３の厚さｔは０．２５〜０．４μｍで
あり、長さＬ１は例えば０．５μｍである。なおゲート
下部層３の材料としてＷＮ、ＷＳｉ、ＷＡｌ等の他のＷ
系材料を用いてもよい。
【００２２】次に、図２に示すように、ｎ層２およびゲ
ート下部層３の全面にプラズマＣＶＤ法によりＳｉＯ2
膜を堆積した後、垂直方向のＲＩＥ法（反応性イオンエ
ッチング法）によりゲート下部層３の両方の側面上を残
して他のＳｉＯ2 膜を除去する。それにより、ゲート下
部層３の両側面にＳｉＯ2 膜からなる側壁部４をそれぞ
れ形成する。各側壁部４の厚さＬ２は０．１５〜０．２
５μｍである。なお、側壁部４をＳｉＮ膜等の他の絶縁
膜により形成してもよい。
ート下部層３の全面にプラズマＣＶＤ法によりＳｉＯ2
膜を堆積した後、垂直方向のＲＩＥ法（反応性イオンエ
ッチング法）によりゲート下部層３の両方の側面上を残
して他のＳｉＯ2 膜を除去する。それにより、ゲート下
部層３の両側面にＳｉＯ2 膜からなる側壁部４をそれぞ
れ形成する。各側壁部４の厚さＬ２は０．１５〜０．２
５μｍである。なお、側壁部４をＳｉＮ膜等の他の絶縁
膜により形成してもよい。
【００２３】その後、図３に示すように、ゲート下部層
３および側壁部４をマスクとして、イオン注入法により
側壁部４の外側のＧａＡｓ半導体基板１の領域にオーミ
ックコンタクト層となるｎ+ 層５ａ，５ｂをそれぞれ形
成する。
３および側壁部４をマスクとして、イオン注入法により
側壁部４の外側のＧａＡｓ半導体基板１の領域にオーミ
ックコンタクト層となるｎ+ 層５ａ，５ｂをそれぞれ形
成する。
【００２４】次に、図４に示すように、ゲート下部層
３、側壁部４およびｎ+ 層５ａ，５ｂの全面に、真空蒸
着法により厚さ０．１５〜０．２５μｍのＡｕＧｅ／Ｎ
ｉ／Ａｕからなる電極層６を形成する。さらに、図５に
示すように、電極層６上に、ＥＣＲ−ＣＶＤ法（電子サ
イクロトロン共鳴化学的気相成長法）により厚さ０．１
〜０．２μｍのＳｉＮ膜からなる絶縁膜７を形成する。
なお、絶縁膜７としてＳｉＯ2 膜を用いてもよい。
３、側壁部４およびｎ+ 層５ａ，５ｂの全面に、真空蒸
着法により厚さ０．１５〜０．２５μｍのＡｕＧｅ／Ｎ
ｉ／Ａｕからなる電極層６を形成する。さらに、図５に
示すように、電極層６上に、ＥＣＲ−ＣＶＤ法（電子サ
イクロトロン共鳴化学的気相成長法）により厚さ０．１
〜０．２μｍのＳｉＮ膜からなる絶縁膜７を形成する。
なお、絶縁膜７としてＳｉＯ2 膜を用いてもよい。
【００２５】その後、図６に示すように、スライトエッ
チングにより絶縁膜７の側壁部分を選択的に除去する。
なお、ＥＣＲ−ＣＶＤ法によれば、側壁部分の絶縁膜７
の付着力が弱くなる。そのため、絶縁膜７の側壁部分の
みを選択的にエッチングすることができる。エッチング
液としては、例えばＨＦとＮＨ4 Ｆの１：１００の混合
液を用いる。さらに、図７に示すように、イオンミリン
グ法を用いて、側壁部４の側面の電極層６をエッチング
して除去する。このようにして、ゲート下部層３および
側壁部４上にゲート上部層６ｃが形成される。ゲート下
部層３およびゲート上部層６ｃによりＴ型ゲート電極８
が構成される。また、熱処理により、ｎ + 層５ａ，５ｂ
上にソース電極およびドレイン電極となるオーミック電
極６ａ，６ｂが形成される。
チングにより絶縁膜７の側壁部分を選択的に除去する。
なお、ＥＣＲ−ＣＶＤ法によれば、側壁部分の絶縁膜７
の付着力が弱くなる。そのため、絶縁膜７の側壁部分の
みを選択的にエッチングすることができる。エッチング
液としては、例えばＨＦとＮＨ4 Ｆの１：１００の混合
液を用いる。さらに、図７に示すように、イオンミリン
グ法を用いて、側壁部４の側面の電極層６をエッチング
して除去する。このようにして、ゲート下部層３および
側壁部４上にゲート上部層６ｃが形成される。ゲート下
部層３およびゲート上部層６ｃによりＴ型ゲート電極８
が構成される。また、熱処理により、ｎ + 層５ａ，５ｂ
上にソース電極およびドレイン電極となるオーミック電
極６ａ，６ｂが形成される。
【００２６】第１の実施例の製造方法によれば、Ａｕ系
材料およびＷ系材料の積層構造からなる低抵抗のＴ型ゲ
ート電極８およびオーミック電極６ａ，６ｂを自己整合
的にかつ容易に形成することができる。したがって、厳
密なマスク合わせが不要となる。
材料およびＷ系材料の積層構造からなる低抵抗のＴ型ゲ
ート電極８およびオーミック電極６ａ，６ｂを自己整合
的にかつ容易に形成することができる。したがって、厳
密なマスク合わせが不要となる。
【００２７】第１の実施例の製造方法では、図４の工程
でゲート下部層３、側壁部４およびｎ+ 層５ａ，５ｂの
全面に電極層６を形成した後、図７の工程で電極層６を
オーミック電極６ａ，６ｂとゲート上部層６ｃとに分離
しているので、ゲート下部層３の厚さを厚くすることは
要求されない。
でゲート下部層３、側壁部４およびｎ+ 層５ａ，５ｂの
全面に電極層６を形成した後、図７の工程で電極層６を
オーミック電極６ａ，６ｂとゲート上部層６ｃとに分離
しているので、ゲート下部層３の厚さを厚くすることは
要求されない。
【００２８】したがって、ゲート部分の寄生抵抗および
寄生容量を低減することが可能となり、かつゲート下部
層３を所定の寸法に加工する際の精度が向上する。この
結果、半導体装置の特性が向上するとともに、特性の均
一性および歩留りも向上する。
寄生容量を低減することが可能となり、かつゲート下部
層３を所定の寸法に加工する際の精度が向上する。この
結果、半導体装置の特性が向上するとともに、特性の均
一性および歩留りも向上する。
【００２９】ここで、第１の実施例の製造方法および図
１６および図１７に示した従来例の製造方法を用いてＧ
ａＡｓＦＥＴを作製し、諸特性を比較した。動作層とな
るｎ層２，２２のイオン注入条件は、照射エネルギーを
３０ｋｅＶとし、Ｓｉイオンのドーズ量を８×１０12ｃ
ｍ-2とした。また、オーミックコンタクト層となるｎ+
層５ａ，５ｂ，２６ａ，２６ｂのイオン注入条件は、照
射エネルギーを９０ｋｅＶとし、Ｓｉイオンのドーズ量
を５×１０13ｃｍ-2とした。また、イオン注入後に温度
８８０℃で５秒間活性化アニールを施した。
１６および図１７に示した従来例の製造方法を用いてＧ
ａＡｓＦＥＴを作製し、諸特性を比較した。動作層とな
るｎ層２，２２のイオン注入条件は、照射エネルギーを
３０ｋｅＶとし、Ｓｉイオンのドーズ量を８×１０12ｃ
ｍ-2とした。また、オーミックコンタクト層となるｎ+
層５ａ，５ｂ，２６ａ，２６ｂのイオン注入条件は、照
射エネルギーを９０ｋｅＶとし、Ｓｉイオンのドーズ量
を５×１０13ｃｍ-2とした。また、イオン注入後に温度
８８０℃で５秒間活性化アニールを施した。
【００３０】ゲート長Ｌ（図７および図１７参照）は
０．５μｍとし、ゲート電極・ｎ+ 層間距離ｄは２００
０Åとした。また、オーミック電極６ａ，６ｂ，２７
ａ，２７ｂの厚さは２０００Åとした。ただし、第１の
実施例のＦＥＴではゲート下部層３の厚さが３０００Å
であるのに対して、従来例のＦＥＴでは下部層２３の厚
さが５５００Åとなっている。
０．５μｍとし、ゲート電極・ｎ+ 層間距離ｄは２００
０Åとした。また、オーミック電極６ａ，６ｂ，２７
ａ，２７ｂの厚さは２０００Åとした。ただし、第１の
実施例のＦＥＴではゲート下部層３の厚さが３０００Å
であるのに対して、従来例のＦＥＴでは下部層２３の厚
さが５５００Åとなっている。
【００３１】表１に第１の実施例のＦＥＴおよび従来例
のＦＥＴの諸特性を示す。
のＦＥＴの諸特性を示す。
【００３２】
【表１】
【００３３】表１に示すように、本実施例では、相互コ
ンダクタンスｇｍおよびＫ値が従来例に比べて高くなっ
ており、相互コンダクタンスの分散ΔｇｍおよびＫ値の
分散ΔＫは小さくなっている。また、しきい値電圧Ｖth
は本実施例および従来例において同一となっているが、
しきい値電圧の分散ΔＶthは本実施例のほうが小さくな
っている。さらに、ゲートのｎ値（Ideal Factor）は、
本実施例の方が従来例に比べて良好（１により近い）と
なっている。また、電流遮断周波数は、本実施例の方が
従来例よりも高く、歩留りも本実施例の方が従来例より
も向上している。
ンダクタンスｇｍおよびＫ値が従来例に比べて高くなっ
ており、相互コンダクタンスの分散ΔｇｍおよびＫ値の
分散ΔＫは小さくなっている。また、しきい値電圧Ｖth
は本実施例および従来例において同一となっているが、
しきい値電圧の分散ΔＶthは本実施例のほうが小さくな
っている。さらに、ゲートのｎ値（Ideal Factor）は、
本実施例の方が従来例に比べて良好（１により近い）と
なっている。また、電流遮断周波数は、本実施例の方が
従来例よりも高く、歩留りも本実施例の方が従来例より
も向上している。
【００３４】このように、本実施例においては、諸特性
が従来例に比べて同等かあるいは優れており、かつ諸特
性の均一性および歩留りが向上していることがわかる。
図８〜図１５は本発明の第２の実施例による半導体装置
の製造方法を示す工程断面図である。本実施例において
も、半導体装置の一例としてＧａＡｓＭＥＳ−ＦＥＴに
ついて説明する。
が従来例に比べて同等かあるいは優れており、かつ諸特
性の均一性および歩留りが向上していることがわかる。
図８〜図１５は本発明の第２の実施例による半導体装置
の製造方法を示す工程断面図である。本実施例において
も、半導体装置の一例としてＧａＡｓＭＥＳ−ＦＥＴに
ついて説明する。
【００３５】まず、図８に示すように、ＧａＡｓ半導体
基板１１上に動作層となるｎ層１２およびオーミックコ
ンタクト層となるｎ+ 層１３を順にエピタキシャル成長
させる。次に、図９に示すように、ｎ+ 層１３の中央部
にリセス部（凹部）１４を形成することによりｎ+ 層１
３ａとｎ+ 層１３ｂとの間にｎ層１２を露出させる。
基板１１上に動作層となるｎ層１２およびオーミックコ
ンタクト層となるｎ+ 層１３を順にエピタキシャル成長
させる。次に、図９に示すように、ｎ+ 層１３の中央部
にリセス部（凹部）１４を形成することによりｎ+ 層１
３ａとｎ+ 層１３ｂとの間にｎ層１２を露出させる。
【００３６】その後、図１０に示すように、リセス部１
４内のｎ層１２上にＷＳｉＮからなる所定寸法のゲート
下部層１５を形成する。なお、ゲート下部層１５の材料
として、ＷＮ、ＷＳｉ、ＷＡｌ等の他のＷ系材料を用い
てもよい。次に、図１１に示すように、ｎ+ 層１３ａ，
１３ｂおよびゲート下部層１５の全面にプラズマＣＶＤ
法によりＳｉＯ2 膜を堆積した後、垂直方向のＲＩＥ法
によりゲート下部層１５の両方の側面上を残して他のＳ
ｉＯ2 膜を除去する。それにより、ゲート下部層１５の
両側面にＳｉＯ2 膜からなる側壁部１６をそれぞれ形成
する。なお、側壁部１６として、ＳｉＮ膜等の他の絶縁
膜を用いてもよい。
４内のｎ層１２上にＷＳｉＮからなる所定寸法のゲート
下部層１５を形成する。なお、ゲート下部層１５の材料
として、ＷＮ、ＷＳｉ、ＷＡｌ等の他のＷ系材料を用い
てもよい。次に、図１１に示すように、ｎ+ 層１３ａ，
１３ｂおよびゲート下部層１５の全面にプラズマＣＶＤ
法によりＳｉＯ2 膜を堆積した後、垂直方向のＲＩＥ法
によりゲート下部層１５の両方の側面上を残して他のＳ
ｉＯ2 膜を除去する。それにより、ゲート下部層１５の
両側面にＳｉＯ2 膜からなる側壁部１６をそれぞれ形成
する。なお、側壁部１６として、ＳｉＮ膜等の他の絶縁
膜を用いてもよい。
【００３７】その後、図１２に示すように、ゲート下部
層１５、側壁部１６およびｎ+ 層１３ａ，１３ｂの全面
に、真空蒸着法によりＡｕＧｅ／Ｎｉ／Ａｕからなる電
極層１７を形成する。さらに、図１３に示すように、Ｅ
ＣＲ−ＣＶＤ法により、電極層１７上にＳｉＮ膜からな
る絶縁膜１８を形成する。なお、絶縁膜１８としてＳｉ
Ｏ2 膜を用いてもよい。
層１５、側壁部１６およびｎ+ 層１３ａ，１３ｂの全面
に、真空蒸着法によりＡｕＧｅ／Ｎｉ／Ａｕからなる電
極層１７を形成する。さらに、図１３に示すように、Ｅ
ＣＲ−ＣＶＤ法により、電極層１７上にＳｉＮ膜からな
る絶縁膜１８を形成する。なお、絶縁膜１８としてＳｉ
Ｏ2 膜を用いてもよい。
【００３８】次に、図１４に示すように、絶縁膜１８の
側壁部分をスライトエッチングにより選択的に除去す
る。エッチング液としては、例えばＨＦとＮＨ4 Ｆの
１：１００の混合液を用いる。さらに、図１５に示すよ
うに、イオンミリング法を用いて、側壁部１６の側面の
電極層１７を除去する。これにより、ゲート下部層１５
および側壁部１６上にゲート上部層１７ｃが形成され
る。ゲート下部層１５およびゲート上部層１７ｃにより
Ｔ型ゲート電極１９が構成される。また、熱処理によ
り、ｎ+ 層１３ａ，１３ｂ上にソース電極およびドレイ
ン電極となるオーミック電極１７ａ，１７ｂがそれぞれ
形成される。
側壁部分をスライトエッチングにより選択的に除去す
る。エッチング液としては、例えばＨＦとＮＨ4 Ｆの
１：１００の混合液を用いる。さらに、図１５に示すよ
うに、イオンミリング法を用いて、側壁部１６の側面の
電極層１７を除去する。これにより、ゲート下部層１５
および側壁部１６上にゲート上部層１７ｃが形成され
る。ゲート下部層１５およびゲート上部層１７ｃにより
Ｔ型ゲート電極１９が構成される。また、熱処理によ
り、ｎ+ 層１３ａ，１３ｂ上にソース電極およびドレイ
ン電極となるオーミック電極１７ａ，１７ｂがそれぞれ
形成される。
【００３９】このように、第２の実施例の製造方法にお
いても、Ａｕ系材料およびＷ系材料の積層構造からなる
低抵抗のＴ型ゲート電極１９およびオーミック電極１７
ａ，１７ｂを自己整合的にかつ容易に形成することがで
きる。したがって、厳密なマスク合わせが不要となる。
いても、Ａｕ系材料およびＷ系材料の積層構造からなる
低抵抗のＴ型ゲート電極１９およびオーミック電極１７
ａ，１７ｂを自己整合的にかつ容易に形成することがで
きる。したがって、厳密なマスク合わせが不要となる。
【００４０】第２の実施例の製造方法では、図１２の工
程でゲート下部層１５、側壁部１６およびｎ+ 層１３
ａ，１３ｂの全面に電極層１７を形成した後、図１５の
工程で電極層１７をオーミック電極１７ａ，１７ｂとゲ
ート上部層１７ｃとに分離しているので、ゲート下部層
１５の厚さを厚くすることは要求されない。したがっ
て、ゲート部分の寄生抵抗および寄生容量が低減される
とともに、ゲート下部層１５を所定の寸法に加工する際
の精度が向上する。その結果、半導体装置の特性が向上
するとともに、特性の均一性および歩留りが向上する。
程でゲート下部層１５、側壁部１６およびｎ+ 層１３
ａ，１３ｂの全面に電極層１７を形成した後、図１５の
工程で電極層１７をオーミック電極１７ａ，１７ｂとゲ
ート上部層１７ｃとに分離しているので、ゲート下部層
１５の厚さを厚くすることは要求されない。したがっ
て、ゲート部分の寄生抵抗および寄生容量が低減される
とともに、ゲート下部層１５を所定の寸法に加工する際
の精度が向上する。その結果、半導体装置の特性が向上
するとともに、特性の均一性および歩留りが向上する。
【００４１】なお、本発明はＧａＡｓＭＥＳ−ＦＥＴに
限らず、ゲート電極およびオーミック電極を有する種々
の半導体装置に適用することができる。例えば、本発明
をＧａＡｓＨＥＭＴ（高電子移動度トランジスタ）や、
IEEE ELECTRON DEVICE LETTERS, VOL. 14, NO.7, JULY
1993, pp.354-356に報告されているＴＭＴ（Two-Modech
annel ＦＥＴ）に適用してもよい。
限らず、ゲート電極およびオーミック電極を有する種々
の半導体装置に適用することができる。例えば、本発明
をＧａＡｓＨＥＭＴ（高電子移動度トランジスタ）や、
IEEE ELECTRON DEVICE LETTERS, VOL. 14, NO.7, JULY
1993, pp.354-356に報告されているＴＭＴ（Two-Modech
annel ＦＥＴ）に適用してもよい。
【００４２】
【発明の効果】以上のように、本発明によれば、第１の
電極の両側面に設けられる絶縁膜からなる側壁部により
半導体層上の第２の電極が第１の電極と分離されるの
で、第１の電極および第２の電極を自己整合的にかつ容
易に形成しつつ第１の電極の厚さを薄くすることが可能
となる。したがって、厳密なマスク合わせが不要になる
とともに、ゲート部分の寄生抵抗および寄生容量が低減
され、かつ第１の電極からなるゲート電極を所定の寸法
に加工する際の精度が向上する。その結果、半導体装置
の特性が向上するとともに特性の均一性および歩留りも
向上する。
電極の両側面に設けられる絶縁膜からなる側壁部により
半導体層上の第２の電極が第１の電極と分離されるの
で、第１の電極および第２の電極を自己整合的にかつ容
易に形成しつつ第１の電極の厚さを薄くすることが可能
となる。したがって、厳密なマスク合わせが不要になる
とともに、ゲート部分の寄生抵抗および寄生容量が低減
され、かつ第１の電極からなるゲート電極を所定の寸法
に加工する際の精度が向上する。その結果、半導体装置
の特性が向上するとともに特性の均一性および歩留りも
向上する。
【図１】本発明の第１の実施例による半導体装置の製造
方法を示す第１の工程断面図である。
方法を示す第１の工程断面図である。
【図２】本発明の第１の実施例による半導体装置の製造
方法を示す第２の工程断面図である。
方法を示す第２の工程断面図である。
【図３】本発明の第１の実施例による半導体装置の製造
方法を示す第３の工程断面図である。
方法を示す第３の工程断面図である。
【図４】本発明の第１の実施例による半導体装置の製造
方法を示す第４の工程断面図である。
方法を示す第４の工程断面図である。
【図５】本発明の第１の実施例による半導体装置の製造
方法を示す第５の工程断面図である。
方法を示す第５の工程断面図である。
【図６】本発明の第１の実施例による半導体装置の製造
方法を示す第６の工程断面図である。
方法を示す第６の工程断面図である。
【図７】本発明の第１の実施例による半導体装置の製造
方法を示す第７の工程断面図である。
方法を示す第７の工程断面図である。
【図８】本発明の第２の実施例による半導体装置の製造
方法を示す第１の工程断面図である。
方法を示す第１の工程断面図である。
【図９】本発明の第２の実施例による半導体装置の製造
方法を示す第２の工程断面図である。
方法を示す第２の工程断面図である。
【図１０】本発明の第２の実施例による半導体装置の製
造方法を示す第３の工程断面図である。
造方法を示す第３の工程断面図である。
【図１１】本発明の第２の実施例による半導体装置の製
造方法を示す第４の工程断面図である。
造方法を示す第４の工程断面図である。
【図１２】本発明の第２の実施例による半導体装置の製
造方法を示す第５の工程断面図である。
造方法を示す第５の工程断面図である。
【図１３】本発明の第２の実施例による半導体装置の製
造方法を示す第６の工程断面図である。
造方法を示す第６の工程断面図である。
【図１４】本発明の第２の実施例による半導体装置の製
造方法を示す第７の工程断面図である。
造方法を示す第７の工程断面図である。
【図１５】本発明の第２の実施例による半導体装置の製
造方法を示す第８の工程断面図である。
造方法を示す第８の工程断面図である。
【図１６】従来のＴ型ゲート電極を用いたセルフアライ
ン・オーミック法を示す第１の工程断面図である。
ン・オーミック法を示す第１の工程断面図である。
【図１７】従来のＴ型ゲート電極を用いたセルフアライ
ン・オーミック法を示す第２の工程断面図である。
ン・オーミック法を示す第２の工程断面図である。
１，１１ ＧａＡｓ半導体基板 ２，１２ ｎ層 ３，１５ ゲート下部層 ４，１６ 側壁部 ５ａ，５ｂ，１３，１３ａ，１３ｂ ｎ+ 層 ６，１７ 電極層 ６ａ，６ｂ，１７ａ，１７ｂ オーミック電極 ７，１８ 絶縁膜 ８，１９ Ｔ型ゲート電極 ６ｃ，１７ｃ ゲート上部層
Claims (3)
- 【請求項１】 所定の半導体層上に第１の電極を形成
し、前記第１の電極の両側面に絶縁膜からなる側壁部を
それぞれ形成し、前記第１の電極および前記側壁部の上
面ならびに前記側壁部の側方の前記半導体層の領域上に
第２の電極を形成してなることを特徴とする半導体装
置。 - 【請求項２】 所定の半導体層上に第１の電極を形成
し、前記第１の電極の両側面に絶縁膜からなる側壁部を
それぞれ形成し、前記半導体層、前記第１の電極および
前記側壁部の全面に第２の電極を形成した後、前記側壁
部の側面の第２の電極を除去することを特徴とする半導
体装置の製造方法。 - 【請求項３】 前記半導体層、前記第１の電極および前
記側壁部の全面に第２の電極を形成した後、前記第２の
電極上にさらに絶縁膜を形成し、前記絶縁膜の側壁部分
を除去した後、前記側壁部の側面の第２の電極をエッチ
ングにより除去することを特徴とする請求項２記載の半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12027895A JPH08316453A (ja) | 1995-05-18 | 1995-05-18 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12027895A JPH08316453A (ja) | 1995-05-18 | 1995-05-18 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08316453A true JPH08316453A (ja) | 1996-11-29 |
Family
ID=14782286
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12027895A Pending JPH08316453A (ja) | 1995-05-18 | 1995-05-18 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08316453A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002013274A1 (en) * | 2000-08-04 | 2002-02-14 | Telefonaktiebolaget Lm Ericsson (Publ) | An arrangement in a power mos transistor |
-
1995
- 1995-05-18 JP JP12027895A patent/JPH08316453A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002013274A1 (en) * | 2000-08-04 | 2002-02-14 | Telefonaktiebolaget Lm Ericsson (Publ) | An arrangement in a power mos transistor |
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