JPH11111731A - 半導体装置 - Google Patents
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- JPH11111731A JPH11111731A JP27090097A JP27090097A JPH11111731A JP H11111731 A JPH11111731 A JP H11111731A JP 27090097 A JP27090097 A JP 27090097A JP 27090097 A JP27090097 A JP 27090097A JP H11111731 A JPH11111731 A JP H11111731A
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Abstract
(57)【要約】
【課題】ゲート耐圧の向上及びオン抵抗の抑制が図れ、
非対称構造を簡単なプロセスにより得られるようにす
る。 【解決手段】ＧａＡｓ基板２１の表面近傍にｎチャネル
層２２を形成し、ＧａＡｓ基板２１の表面近傍のソー
ス、ドレイン形成領域に当たる位置に、ｎチャネル層２
２よりも高濃度のオーミック電極コンタクト領域２３、
２４をそれぞれ形成し、ＧａＡｓ基板２１上にソース電
極２５、ドレイン電極２６及びゲート電極２７をそれぞ
れ形成する。このとき、ＧａＡｓ基板２１の表面近傍で
あってゲート電極２７、ドレイン電極２６間に、ｎチャ
ネル層２２よりもキャリア濃度の高い高濃度領域２８を
形成する。これにより、ゲート・ドレイン間の寄生抵抗
を抑えてチャネル抵抗の増大を抑制でき、ひいてはオン
抵抗を抑制することが可能になる。また、非対称構造を
簡単なプロセスにより得ることも可能になる。
非対称構造を簡単なプロセスにより得られるようにす
る。 【解決手段】ＧａＡｓ基板２１の表面近傍にｎチャネル
層２２を形成し、ＧａＡｓ基板２１の表面近傍のソー
ス、ドレイン形成領域に当たる位置に、ｎチャネル層２
２よりも高濃度のオーミック電極コンタクト領域２３、
２４をそれぞれ形成し、ＧａＡｓ基板２１上にソース電
極２５、ドレイン電極２６及びゲート電極２７をそれぞ
れ形成する。このとき、ＧａＡｓ基板２１の表面近傍で
あってゲート電極２７、ドレイン電極２６間に、ｎチャ
ネル層２２よりもキャリア濃度の高い高濃度領域２８を
形成する。これにより、ゲート・ドレイン間の寄生抵抗
を抑えてチャネル抵抗の増大を抑制でき、ひいてはオン
抵抗を抑制することが可能になる。また、非対称構造を
簡単なプロセスにより得ることも可能になる。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体装置に関
し、特に半導体基板の表面近傍にチャネル層を備え、半
導体基板表面上にソース電極、ゲート電極、ドレイン電
極を備えた電界効果型トランジスタ（以下、電界効果型
トランジスタをＦＥＴと称する）の構造に関する。
し、特に半導体基板の表面近傍にチャネル層を備え、半
導体基板表面上にソース電極、ゲート電極、ドレイン電
極を備えた電界効果型トランジスタ（以下、電界効果型
トランジスタをＦＥＴと称する）の構造に関する。
【０００２】
【従来の技術】半導体装置であるガリウム−ヒ素（Ｇａ
Ａｓ）ＭＥＳＦＥＴ等のＦＥＴの性能向上を図る手法と
して、ソース抵抗を低減することが従来知られている。
このようにソース抵抗を低減するには、一般にセルフア
ライン注入法やリセスエッチング法を用いてゲート電極
の近傍にまで高濃度領域を配置することが提案されてお
り、セルフアライン注入法の場合には例えば図２２ない
し図２８に示すような工程となる。
Ａｓ）ＭＥＳＦＥＴ等のＦＥＴの性能向上を図る手法と
して、ソース抵抗を低減することが従来知られている。
このようにソース抵抗を低減するには、一般にセルフア
ライン注入法やリセスエッチング法を用いてゲート電極
の近傍にまで高濃度領域を配置することが提案されてお
り、セルフアライン注入法の場合には例えば図２２ない
し図２８に示すような工程となる。
【０００３】即ち、図２２に示すように、半導体基板１
の表面上に絶縁層として窒化シリコン（ＳｉＮ）層２を
形成し、このＳｉＮ層２上の所定位置にフォトレジスト
によるマスク３を形成し、ＳｉＮ層２を通して基板１の
表面にシリコンイオン（Ｓｉ + ）を注入して基板１の表
面近傍にチャネル層４を形成する。
の表面上に絶縁層として窒化シリコン（ＳｉＮ）層２を
形成し、このＳｉＮ層２上の所定位置にフォトレジスト
によるマスク３を形成し、ＳｉＮ層２を通して基板１の
表面にシリコンイオン（Ｓｉ + ）を注入して基板１の表
面近傍にチャネル層４を形成する。
【０００４】次に図２３に示すように、ＳｉＮ層２上の
ほぼ中央のゲート形成位置にフォトレジストによるダミ
ーゲート６を形成し、その後ＳｉＮ層２を通して基板１
の表面にＳｉ+ を注入して基板１の表面近傍にチャネル
層４よりも高濃度のオーミック電極コンタクト層７を形
成する。
ほぼ中央のゲート形成位置にフォトレジストによるダミ
ーゲート６を形成し、その後ＳｉＮ層２を通して基板１
の表面にＳｉ+ を注入して基板１の表面近傍にチャネル
層４よりも高濃度のオーミック電極コンタクト層７を形
成する。
【０００５】続いて図２４に示すように、マスク３及び
ダミーゲート６を所定量エッチングした後、これらマス
ク３、ダミーゲート６上及び露出したＳｉＮ層２上に絶
縁層として所定厚さの酸化シリコン（ＳｉＯ2 ）層９を
堆積形成し、その後図２５に示すように、マスク３及び
ダミーゲート６を除去する。
ダミーゲート６を所定量エッチングした後、これらマス
ク３、ダミーゲート６上及び露出したＳｉＮ層２上に絶
縁層として所定厚さの酸化シリコン（ＳｉＯ2 ）層９を
堆積形成し、その後図２５に示すように、マスク３及び
ダミーゲート６を除去する。
【０００６】さらに図２６に示すように、フォトレジス
トパターンを用いてオーミック電極コンタクト層７上の
ソース形成位置及びドレイン形成位置におけるＳｉＯ2
層９及びＳｉＮ層２をエッチングし、エッチングした箇
所に金ゲルマニウム／ニッケル／金（ＡｕＧｅ／Ｎｉ／
Ａｕ）合金から成るソース電極１１及びドレイン電極１
２を蒸着形成し、４５０℃、２分程度のアロイを行う。
トパターンを用いてオーミック電極コンタクト層７上の
ソース形成位置及びドレイン形成位置におけるＳｉＯ2
層９及びＳｉＮ層２をエッチングし、エッチングした箇
所に金ゲルマニウム／ニッケル／金（ＡｕＧｅ／Ｎｉ／
Ａｕ）合金から成るソース電極１１及びドレイン電極１
２を蒸着形成し、４５０℃、２分程度のアロイを行う。
【０００７】その後図２７に示すように、フォトレジス
ト１４によりゲートパターンの形成並びにゲート開口部
１５のエッチングを行い、チタン／白金／金（Ｔｉ／Ｐ
ｔ／Ａｕ）合金から成るゲート電極１６を蒸着形成した
後、図２８に示すようにリフトオフ法によりフォトレジ
スト１４を除去する。
ト１４によりゲートパターンの形成並びにゲート開口部
１５のエッチングを行い、チタン／白金／金（Ｔｉ／Ｐ
ｔ／Ａｕ）合金から成るゲート電極１６を蒸着形成した
後、図２８に示すようにリフトオフ法によりフォトレジ
スト１４を除去する。
【０００８】これによって、チャネル層４よりも高濃度
のオーミック電極コンタクト層７をゲート電極１６の近
傍にまで配置した構造のＦＥＴが得られるのである。
尚、リセスエッチング法によっても、上記した工程とは
異なる工程によるものの、図２８に示す構造と同様に、
ゲート電極の近傍まで高濃度領域を配置したＦＥＴが得
られる。
のオーミック電極コンタクト層７をゲート電極１６の近
傍にまで配置した構造のＦＥＴが得られるのである。
尚、リセスエッチング法によっても、上記した工程とは
異なる工程によるものの、図２８に示す構造と同様に、
ゲート電極の近傍まで高濃度領域を配置したＦＥＴが得
られる。
【０００９】ところが、このようなセルフアライン注入
法やリセスエッチング法では、ゲート電極に対して対称
な構造、即ちソース電極側の高濃度領域（オーミック電
極コンタクト領域）とドレイン電極側の高濃度領域（オ
ーミック電極コンタクト領域）とが、ゲート電極に対し
て対称な位置に形成されている構造になるため、ソース
抵抗を小さくしようとして高濃度領域をゲート電極に近
づけすぎた場合には、ドレイン側の高濃度領域がゲート
電極に近づきすぎてゲート耐圧の劣化を招くという問題
が新たに生じる。
法やリセスエッチング法では、ゲート電極に対して対称
な構造、即ちソース電極側の高濃度領域（オーミック電
極コンタクト領域）とドレイン電極側の高濃度領域（オ
ーミック電極コンタクト領域）とが、ゲート電極に対し
て対称な位置に形成されている構造になるため、ソース
抵抗を小さくしようとして高濃度領域をゲート電極に近
づけすぎた場合には、ドレイン側の高濃度領域がゲート
電極に近づきすぎてゲート耐圧の劣化を招くという問題
が新たに生じる。
【００１０】そこで、ソース電極側の高濃度領域（オー
ミック電極コンタクト領域）とドレイン電極側の高濃度
領域（オーミック電極コンタクト領域）とが、ゲート電
極に対して非対称な位置（ゲート電極からの距離が異な
る位置）に形成されている構造を採用し、ドレイン側の
高濃度領域をゲート電極から遠ざけることによってゲー
ト耐圧の向上を図ることが提案されており、例えば図２
９に示すように、上記した図２８におけるＳｉ+ の注入
を基板１に対して垂直方向ではなく所定角度傾斜した方
向から行う斜め注入法等によって、非対称構造のＦＥＴ
を製造することができる。
ミック電極コンタクト領域）とドレイン電極側の高濃度
領域（オーミック電極コンタクト領域）とが、ゲート電
極に対して非対称な位置（ゲート電極からの距離が異な
る位置）に形成されている構造を採用し、ドレイン側の
高濃度領域をゲート電極から遠ざけることによってゲー
ト耐圧の向上を図ることが提案されており、例えば図２
９に示すように、上記した図２８におけるＳｉ+ の注入
を基板１に対して垂直方向ではなく所定角度傾斜した方
向から行う斜め注入法等によって、非対称構造のＦＥＴ
を製造することができる。
【００１１】
【発明が解決しようとする課題】しかし、従来の非対称
構造のＦＥＴの場合、非対称構造によりドレイン側の高
濃度領域をゲート電極から遠ざけてゲート耐圧を向上す
ることができる反面、オン抵抗の増大を招くという不都
合が生じる。
構造のＦＥＴの場合、非対称構造によりドレイン側の高
濃度領域をゲート電極から遠ざけてゲート耐圧を向上す
ることができる反面、オン抵抗の増大を招くという不都
合が生じる。
【００１２】さらに、斜め注入法による非対称構造の場
合、ゲート電極に対するソース、ドレイン電極の位置の
関係が一義的に決まってしまうため、例えば複数のＦＥ
Ｔを配列した構成の集積回路を設計する際に、ソース、
ゲート、ドレインの順で配置されたＦＥＴに隣接してド
レイン、ゲート、ソース順で配置されたＦＥＴを同じ斜
め注入法により形成することができず、集積回路を設計
において不利である。
合、ゲート電極に対するソース、ドレイン電極の位置の
関係が一義的に決まってしまうため、例えば複数のＦＥ
Ｔを配列した構成の集積回路を設計する際に、ソース、
ゲート、ドレインの順で配置されたＦＥＴに隣接してド
レイン、ゲート、ソース順で配置されたＦＥＴを同じ斜
め注入法により形成することができず、集積回路を設計
において不利である。
【００１３】また、例えばゲート電極の形成位置に予め
リセスエッチングにより凹みを形成した後、その凹みの
位置にゲート電極を形成して成るリセス構造のＦＥＴの
場合、フォトレジストパターンを形成してリセスエッチ
ングを行った後、フォトレジストを一旦除去し、再びリ
セスエッチング部分に対してゲート電極形成のためのフ
ォトレジストパターンを形成するため、ゲート形成位置
の均一性が悪く、しかもゲート電極の形成のための工程
が増加し、ＦＥＴの製造プロセスが複雑化するという問
題点があった。
リセスエッチングにより凹みを形成した後、その凹みの
位置にゲート電極を形成して成るリセス構造のＦＥＴの
場合、フォトレジストパターンを形成してリセスエッチ
ングを行った後、フォトレジストを一旦除去し、再びリ
セスエッチング部分に対してゲート電極形成のためのフ
ォトレジストパターンを形成するため、ゲート形成位置
の均一性が悪く、しかもゲート電極の形成のための工程
が増加し、ＦＥＴの製造プロセスが複雑化するという問
題点があった。
【００１４】この発明が解決しようとする課題は、ゲー
ト耐圧の向上及びオン抵抗の抑制が図れ、非対称構造を
簡単なプロセスにより得られるようにすることにある。
ト耐圧の向上及びオン抵抗の抑制が図れ、非対称構造を
簡単なプロセスにより得られるようにすることにある。
【００１５】
【課題を解決するための手段】請求項１に記載の発明
は、半導体基板の表面近傍にチャネル層を備え、前記半
導体基板表面上にソース電極、ゲート電極、ドレイン電
極を備えた半導体装置において、前記半導体基板の表面
の前記ゲート電極、ドレイン電極間の所定位置に、前記
チャネル層よりもキャリア濃度の高い高濃度領域を形成
して成ることを特徴としている。
は、半導体基板の表面近傍にチャネル層を備え、前記半
導体基板表面上にソース電極、ゲート電極、ドレイン電
極を備えた半導体装置において、前記半導体基板の表面
の前記ゲート電極、ドレイン電極間の所定位置に、前記
チャネル層よりもキャリア濃度の高い高濃度領域を形成
して成ることを特徴としている。
【００１６】このような構成によれば、ゲート電極、ド
レイン電極間の所定位置に高濃度領域を形成したため、
ゲート・ドレイン間の寄生抵抗が小さく抑えられ、これ
によってチャネル抵抗の増大の抑制を図ることができ、
更にはオン抵抗の抑制を図ることが可能になる。
レイン電極間の所定位置に高濃度領域を形成したため、
ゲート・ドレイン間の寄生抵抗が小さく抑えられ、これ
によってチャネル抵抗の増大の抑制を図ることができ、
更にはオン抵抗の抑制を図ることが可能になる。
【００１７】また、高濃度領域とゲート電極間に所定の
距離を確保できるため、ゲート耐圧の向上を図ることが
可能になる。
距離を確保できるため、ゲート耐圧の向上を図ることが
可能になる。
【００１８】このとき前記高濃度領域が、請求項２に記
載のように、イオン注入により形成され、或いは請求項
３に記載のように、前記高濃度領域の位置が、前記ゲー
ト電極の領域を形成するためのリセスエッチングにより
定まっていることが望ましい。
載のように、イオン注入により形成され、或いは請求項
３に記載のように、前記高濃度領域の位置が、前記ゲー
ト電極の領域を形成するためのリセスエッチングにより
定まっていることが望ましい。
【００１９】また、請求項４に記載のように、前記半導
体基板の表面の前記ソース電極及びドレイン電極の下方
位置に、前記チャネル層よりもキャリア濃度の高いオー
ミック電極コンタクト領域を備え、前記高濃度領域がこ
のオーミック電極コンタクト領域と同一工程により形成
されて成るとよく、この場合オーミック電極コンタクト
領域と同一の工程で高濃度領域を形成するため、工程の
簡素化を図ることが可能になる。
体基板の表面の前記ソース電極及びドレイン電極の下方
位置に、前記チャネル層よりもキャリア濃度の高いオー
ミック電極コンタクト領域を備え、前記高濃度領域がこ
のオーミック電極コンタクト領域と同一工程により形成
されて成るとよく、この場合オーミック電極コンタクト
領域と同一の工程で高濃度領域を形成するため、工程の
簡素化を図ることが可能になる。
【００２０】さらに請求項５に記載のように、請求項１
ないし４のいずれかに記載の発明において、前記ソース
電極側のオーミック電極コンタクト領域と前記ドレイン
電極側のオーミック電極コンタクト領域とが、前記ゲー
ト電極に対して非対称な位置に形成されていると、集積
回路の設計等における自由度を大きくできて有利であ
る。
ないし４のいずれかに記載の発明において、前記ソース
電極側のオーミック電極コンタクト領域と前記ドレイン
電極側のオーミック電極コンタクト領域とが、前記ゲー
ト電極に対して非対称な位置に形成されていると、集積
回路の設計等における自由度を大きくできて有利であ
る。
【００２１】
（第１の実施形態）この発明の第１の実施形態について
図１ないし図１０を参照して説明する。
図１ないし図１０を参照して説明する。
【００２２】ＧａＡｓＭＥＳＦＥＴの概略構成の断面図
を示す図１において、２１は半導体基板である半絶縁の
ＧａＡｓ基板、２２はＧａＡｓ基板２１中の表面近傍に
形成されたｎチャネル層、２３、２４はＧａＡｓ基板２
１中の表面近傍のソース、ドレイン形成領域に当たる位
置にそれぞれ形成されたｎチャネル層２２よりも高濃度
のオーミック電極コンタクト領域、２５、２６はＧａＡ
ｓ基板２１のオーミック電極コンタクト領域２３、２４
上にそれぞれ形成されたソース電極及びドレイン電極、
２７はゲート電極、２８はＧａＡｓ基板２１中の表面近
傍であってゲート電極２７、ドレイン電極２６間に形成
されたｎチャネル層２２よりもキャリア濃度の高い高濃
度領域である。
を示す図１において、２１は半導体基板である半絶縁の
ＧａＡｓ基板、２２はＧａＡｓ基板２１中の表面近傍に
形成されたｎチャネル層、２３、２４はＧａＡｓ基板２
１中の表面近傍のソース、ドレイン形成領域に当たる位
置にそれぞれ形成されたｎチャネル層２２よりも高濃度
のオーミック電極コンタクト領域、２５、２６はＧａＡ
ｓ基板２１のオーミック電極コンタクト領域２３、２４
上にそれぞれ形成されたソース電極及びドレイン電極、
２７はゲート電極、２８はＧａＡｓ基板２１中の表面近
傍であってゲート電極２７、ドレイン電極２６間に形成
されたｎチャネル層２２よりもキャリア濃度の高い高濃
度領域である。
【００２３】このとき、高濃度領域２８は、ゲート電極
２７及びドレイン電極２６からそれぞれ予め定められた
距離だけ離れて形成されている。
２７及びドレイン電極２６からそれぞれ予め定められた
距離だけ離れて形成されている。
【００２４】このような構成のＦＥＴの製造工程につい
て説明すると、まず図２に示すように、ＧａＡｓ基板２
１の表面上に絶縁層として厚さ５０ｎｍのＳｉＮ層３１
を形成し、このＳｉＮ層３１上の所定位置にフォトレジ
ストによるマスク３２を形成し、ＳｉＮ層３１を通して
ＧａＡｓ基板２１の表面に、６０ｋｅＶ、５×１０12ｃ
ｍ-2程度のシートキャリア濃度でＳｉ+ を注入してＧａ
Ａｓ基板２１中の表面近傍にｎチャネル層２２を形成す
る。
て説明すると、まず図２に示すように、ＧａＡｓ基板２
１の表面上に絶縁層として厚さ５０ｎｍのＳｉＮ層３１
を形成し、このＳｉＮ層３１上の所定位置にフォトレジ
ストによるマスク３２を形成し、ＳｉＮ層３１を通して
ＧａＡｓ基板２１の表面に、６０ｋｅＶ、５×１０12ｃ
ｍ-2程度のシートキャリア濃度でＳｉ+ を注入してＧａ
Ａｓ基板２１中の表面近傍にｎチャネル層２２を形成す
る。
【００２５】次に、一旦マスク３２を除去した後に、図
３に示すように、再びフォトレジストによりＳｉＮ層３
１上にダミーゲート３４及びｎ+ 層を形成するためのマ
スク３５を形成し、１００ｋｅＶ、５×１０13ｃｍ-2程
度のシートキャリア濃度でＳｉ+ を注入して、ｎチャネ
ル層２２よりも高濃度のオーミック電極コンタクト領域
２３、２４及び高濃度領域２８を同時にＧａＡｓ基板２
１中の基板表面近傍に形成する。
３に示すように、再びフォトレジストによりＳｉＮ層３
１上にダミーゲート３４及びｎ+ 層を形成するためのマ
スク３５を形成し、１００ｋｅＶ、５×１０13ｃｍ-2程
度のシートキャリア濃度でＳｉ+ を注入して、ｎチャネ
ル層２２よりも高濃度のオーミック電極コンタクト領域
２３、２４及び高濃度領域２８を同時にＧａＡｓ基板２
１中の基板表面近傍に形成する。
【００２６】続いて図４に示すように、酸素プラズマに
よりダミーゲート３４及びマスク３５を３００ｎｍ程度
エッチングし、ＥＣＲプラズマＣＶＤにより、これらダ
ミーゲート３４、マスク３５上及び露出したＳｉＮ層３
１上に所定厚さのＳｉＯ2 層３７を堆積形成し、その後
図５に示すように、ダミーゲート３４、マスク３５の側
壁部に堆積したＳｉＯ2 層３７を希釈したフッ化水素酸
（ＨＦ）により除去し、更にフォトレジストから成るダ
ミーゲート３４、マスク３５をリフトオフ法により除去
し、オーミック電極コンタクト領域２３、２４及び高濃
度領域２８の上側にのみＳｉＯ2 層３７を残しておく。
よりダミーゲート３４及びマスク３５を３００ｎｍ程度
エッチングし、ＥＣＲプラズマＣＶＤにより、これらダ
ミーゲート３４、マスク３５上及び露出したＳｉＮ層３
１上に所定厚さのＳｉＯ2 層３７を堆積形成し、その後
図５に示すように、ダミーゲート３４、マスク３５の側
壁部に堆積したＳｉＯ2 層３７を希釈したフッ化水素酸
（ＨＦ）により除去し、更にフォトレジストから成るダ
ミーゲート３４、マスク３５をリフトオフ法により除去
し、オーミック電極コンタクト領域２３、２４及び高濃
度領域２８の上側にのみＳｉＯ2 層３７を残しておく。
【００２７】そして、注入層の電気的活性化のために、
８８０℃、５秒程度の短時間のアニールを行った後、図
６に示すように、フォトレジストパターンを用いてオー
ミック電極コンタクト領域２３、２４上のソース形成位
置及びドレイン形成位置におけるＳｉＯ2 層３７及びＳ
ｉＮ層３１をエッチングし、エッチングした箇所にＡｕ
Ｇｅ／Ｎｉ／Ａｕを蒸着し、リフトオフ法によりオーミ
ック電極パターンを形成した後、４５０℃、２分程度の
アロイを行ってＡｕＧｅ／Ｎｉ／Ａｕ合金から成るソー
ス電極２５及びドレイン電極２６を形成する。
８８０℃、５秒程度の短時間のアニールを行った後、図
６に示すように、フォトレジストパターンを用いてオー
ミック電極コンタクト領域２３、２４上のソース形成位
置及びドレイン形成位置におけるＳｉＯ2 層３７及びＳ
ｉＮ層３１をエッチングし、エッチングした箇所にＡｕ
Ｇｅ／Ｎｉ／Ａｕを蒸着し、リフトオフ法によりオーミ
ック電極パターンを形成した後、４５０℃、２分程度の
アロイを行ってＡｕＧｅ／Ｎｉ／Ａｕ合金から成るソー
ス電極２５及びドレイン電極２６を形成する。
【００２８】さらに図７に示すように、フォトレジスト
３８によりゲートパターンの形成並びにゲート開口部の
エッチングを行い、蒸着によりＴｉ／Ｐｔ／Ａｕ層３９
を形成した後、図８に示すようにリフトオフ法によりフ
ォトレジスト３８を除去してＴｉ／Ｐｔ／Ａｕ合金から
成るゲート電極２７を形成する。
３８によりゲートパターンの形成並びにゲート開口部の
エッチングを行い、蒸着によりＴｉ／Ｐｔ／Ａｕ層３９
を形成した後、図８に示すようにリフトオフ法によりフ
ォトレジスト３８を除去してＴｉ／Ｐｔ／Ａｕ合金から
成るゲート電極２７を形成する。
【００２９】このように、図１に示すように、ゲート電
極２７の近傍であってゲート電極２７から一定距離離れ
た位置に、ｎチャネル層２２よりもキャリア濃度の高い
高濃度領域２８を配置した非対称構造のＦＥＴが得られ
るのである。
極２７の近傍であってゲート電極２７から一定距離離れ
た位置に、ｎチャネル層２２よりもキャリア濃度の高い
高濃度領域２８を配置した非対称構造のＦＥＴが得られ
るのである。
【００３０】ところで、上記したイオン注入による工程
により製造した本発明のＧａＡｓＭＥＳＦＥＴとイオン
注入による従来構造のＦＥＴ（図２８参照）について特
性の測定を行ったところ、表１に示すような結果になっ
た。但し図９に示すように、本発明のＧａＡｓＭＥＳＦ
ＥＴのゲート長は０．５μｍ、高濃度領域２８の長さは
０．５μｍ、ゲート電極２７とソース側のコンタクト領
域２３との間の距離は０．４μｍ、高濃度領域２８とゲ
ート電極２７及びドレイン側のコンタクト領域２４との
間の距離はそれぞれ０．４μｍ、０．５μｍであり、比
較される従来構造のゲート長も同じく０．５μｍであ
る。ここで、高濃度領域２８の長さ、高濃度領域２８と
ゲート電極２７及びドレイン側のコンタクト領域２４と
の間の距離はほぼ同程度であるのが好ましい。
により製造した本発明のＧａＡｓＭＥＳＦＥＴとイオン
注入による従来構造のＦＥＴ（図２８参照）について特
性の測定を行ったところ、表１に示すような結果になっ
た。但し図９に示すように、本発明のＧａＡｓＭＥＳＦ
ＥＴのゲート長は０．５μｍ、高濃度領域２８の長さは
０．５μｍ、ゲート電極２７とソース側のコンタクト領
域２３との間の距離は０．４μｍ、高濃度領域２８とゲ
ート電極２７及びドレイン側のコンタクト領域２４との
間の距離はそれぞれ０．４μｍ、０．５μｍであり、比
較される従来構造のゲート長も同じく０．５μｍであ
る。ここで、高濃度領域２８の長さ、高濃度領域２８と
ゲート電極２７及びドレイン側のコンタクト領域２４と
の間の距離はほぼ同程度であるのが好ましい。
【００３１】
【表１】
【００３２】表１の結果から、本発明のＧａＡｓＭＥＳ
ＦＥＴは、相互コンダクタンス、しきい値電圧、オン抵
抗、電流遮断周波数において従来構造のものと同等であ
り、従来のものとほぼ同じＤＣ特性及びＲＦ特性を維持
し、特にゲート耐圧については従来のほぼ２倍に向上し
ていることがわかる。
ＦＥＴは、相互コンダクタンス、しきい値電圧、オン抵
抗、電流遮断周波数において従来構造のものと同等であ
り、従来のものとほぼ同じＤＣ特性及びＲＦ特性を維持
し、特にゲート耐圧については従来のほぼ２倍に向上し
ていることがわかる。
【００３３】これは、ゲート・ドレイン間に高濃度領域
２８を形成することによって、ゲート・ドレイン間の寄
生抵抗を小さく抑えることができ、チャネル抵抗の増大
の抑制を図ることが可能になり、ＦＥＴのオン抵抗の抑
制を図ることが可能になったためであり、特に高濃度領
域２８とゲート電極２７間の距離を確保することで、ゲ
ート耐圧の向上を図ることが可能になったものである。
２８を形成することによって、ゲート・ドレイン間の寄
生抵抗を小さく抑えることができ、チャネル抵抗の増大
の抑制を図ることが可能になり、ＦＥＴのオン抵抗の抑
制を図ることが可能になったためであり、特に高濃度領
域２８とゲート電極２７間の距離を確保することで、ゲ
ート耐圧の向上を図ることが可能になったものである。
【００３４】また、複数のＦＥＴを配列した構成の集積
回路を設計する際に、例えば図１０に示すようにソース
電極２５、ゲート電極２７、ドレイン電極２６の順で配
置されたＦＥＴに隣接してドレイン電極２６、ゲート電
極２７、ソース電極２５順で配置されたＦＥＴを同じ形
成する場合であっても、図２ないし図８に示す各工程に
よると、これらＦＥＴを同時に形成することができ、集
積回路の設計上非常に有利である。
回路を設計する際に、例えば図１０に示すようにソース
電極２５、ゲート電極２７、ドレイン電極２６の順で配
置されたＦＥＴに隣接してドレイン電極２６、ゲート電
極２７、ソース電極２５順で配置されたＦＥＴを同じ形
成する場合であっても、図２ないし図８に示す各工程に
よると、これらＦＥＴを同時に形成することができ、集
積回路の設計上非常に有利である。
【００３５】以上のように、第１の実施形態によれば、
ゲート・ドレイン間に高濃度領域２８を形成したため、
ゲート・ドレイン間の寄生抵抗を小さく抑えてチャネル
抵抗の増大の抑制を図ることができ、ひいてはＦＥＴの
オン抵抗の抑制を図ることが可能になる。
ゲート・ドレイン間に高濃度領域２８を形成したため、
ゲート・ドレイン間の寄生抵抗を小さく抑えてチャネル
抵抗の増大の抑制を図ることができ、ひいてはＦＥＴの
オン抵抗の抑制を図ることが可能になる。
【００３６】また、高濃度領域２８とゲート電極２７間
の距離を確保することができるため、ゲート耐圧の向上
を図ることが可能になる。
の距離を確保することができるため、ゲート耐圧の向上
を図ることが可能になる。
【００３７】さらに、高濃度領域２８をオーミック電極
コンタクト領域２３、２４と同一工程で形成したため、
ＦＥＴの製造工程全体の簡素化を図ることが可能にな
り、歩留りの大幅な向上を図ることができる。
コンタクト領域２３、２４と同一工程で形成したため、
ＦＥＴの製造工程全体の簡素化を図ることが可能にな
り、歩留りの大幅な向上を図ることができる。
【００３８】また、非対称構造のＦＥＴが簡単なプロセ
スにより得られるため、集積回路の設計等において非常
に有利になる。
スにより得られるため、集積回路の設計等において非常
に有利になる。
【００３９】（第２の実施形態）この発明の第２の実施
形態について図１１ないし図２１を参照して説明する。
形態について図１１ないし図２１を参照して説明する。
【００４０】図１１はリセスエッチング法によるＧａＡ
ｓＭＥＳＦＥＴの概略構成の断面図を示し、同図におい
て、４１は半導体基板であるＧａＡｓ基板、４２はＧａ
Ａｓ基板４１の表面近傍に形成されたｎチャネル層、４
３、４４はＧａＡｓ基板４１の表面上のソース、ドレイ
ン形成領域に当たる位置にそれぞれ形成されたｎチャネ
ル層４２よりも高濃度のオーミック電極コンタクト領
域、４５、４６はＧａＡｓ基板４１のオーミック電極コ
ンタクト領域４３、４４上にそれぞれ形成されたソース
電極及びドレイン電極、４７はゲート電極、４８はＧａ
Ａｓ基板４１の表面上であってゲート電極４７、ドレイ
ン電極４６間に形成されたｎチャネル層４２よりもキャ
リア濃度の高い高濃度領域であり、図１の場合と同様、
高濃度領域４８は、ゲート電極４７及びドレイン電極４
６からそれぞれ予め定められた距離だけ離れて形成され
ている。
ｓＭＥＳＦＥＴの概略構成の断面図を示し、同図におい
て、４１は半導体基板であるＧａＡｓ基板、４２はＧａ
Ａｓ基板４１の表面近傍に形成されたｎチャネル層、４
３、４４はＧａＡｓ基板４１の表面上のソース、ドレイ
ン形成領域に当たる位置にそれぞれ形成されたｎチャネ
ル層４２よりも高濃度のオーミック電極コンタクト領
域、４５、４６はＧａＡｓ基板４１のオーミック電極コ
ンタクト領域４３、４４上にそれぞれ形成されたソース
電極及びドレイン電極、４７はゲート電極、４８はＧａ
Ａｓ基板４１の表面上であってゲート電極４７、ドレイ
ン電極４６間に形成されたｎチャネル層４２よりもキャ
リア濃度の高い高濃度領域であり、図１の場合と同様、
高濃度領域４８は、ゲート電極４７及びドレイン電極４
６からそれぞれ予め定められた距離だけ離れて形成され
ている。
【００４１】このとき、ＧａＡｓ基板４１はエピタキシ
ャル成長により形成され、単結晶ＧａＡｓ基板の表面
に、図１２に示すように、４×１０17ｃｍ-3のキャリア
濃度でドーピングされたｎチャネル層４２としての厚さ
１００ｎｍのｎ−ＧａＡｓ層４９ａが積層形成され、更
にこのｎ−ＧａＡｓ層４９ａ上に３×１０18ｃｍ-3のキ
ャリア濃度でドーピングされたオーミック電極コンタク
ト領域４３、４４としての厚さ８０ｎｍのｎ−ＧａＡｓ
層４９ｂが積層形成されている。尚、以下の製造工程の
説明において、これらｎ−ＧａＡｓ層４９ａ、４９ｂを
併せてドーピング層４９と称することとする。
ャル成長により形成され、単結晶ＧａＡｓ基板の表面
に、図１２に示すように、４×１０17ｃｍ-3のキャリア
濃度でドーピングされたｎチャネル層４２としての厚さ
１００ｎｍのｎ−ＧａＡｓ層４９ａが積層形成され、更
にこのｎ−ＧａＡｓ層４９ａ上に３×１０18ｃｍ-3のキ
ャリア濃度でドーピングされたオーミック電極コンタク
ト領域４３、４４としての厚さ８０ｎｍのｎ−ＧａＡｓ
層４９ｂが積層形成されている。尚、以下の製造工程の
説明において、これらｎ−ＧａＡｓ層４９ａ、４９ｂを
併せてドーピング層４９と称することとする。
【００４２】つぎに、製造工程について説明すると、ま
ず図１３に示すように、ＧａＡｓ基板４１上に厚さ５０
ｎｍのＳｉＮ層５１を堆積形成し、このＳｉＮ層５１上
の端部の所定位置にフォトレジストによるダミーゲート
５２及びマスク５３を形成し、次に図１４に示すよう
に、酸素プラズマによりダミーゲート５２及びマスク５
３を３００ｎｍ程度エッチングし、ＥＣＲプラズマＣＶ
Ｄにより、これらダミーゲート５２、マスク５３上及び
露出したＳｉＮ層５１上に所定厚さのＳｉＯ2 層５５を
堆積形成する。
ず図１３に示すように、ＧａＡｓ基板４１上に厚さ５０
ｎｍのＳｉＮ層５１を堆積形成し、このＳｉＮ層５１上
の端部の所定位置にフォトレジストによるダミーゲート
５２及びマスク５３を形成し、次に図１４に示すよう
に、酸素プラズマによりダミーゲート５２及びマスク５
３を３００ｎｍ程度エッチングし、ＥＣＲプラズマＣＶ
Ｄにより、これらダミーゲート５２、マスク５３上及び
露出したＳｉＮ層５１上に所定厚さのＳｉＯ2 層５５を
堆積形成する。
【００４３】続いて図１５に示すように、ダミーゲート
５２、マスク５３の側壁部に堆積したＳｉＯ2 層５５を
希釈したＨＦにより除去し、更にフォトレジストから成
るダミーゲート５２、マスク５３をリフトオフ法により
除去した後、図１６に示すように、フォトレジストパタ
ーンを用いてソース形成位置及びドレイン形成位置にお
けるドーピング層４９（詳細にはｎ−ＧａＡｓ層４９
ｂ）上のＳｉＯ2 層５５及びＳｉＮ層５１をエッチング
し、エッチングした箇所にＡｕＧｅ／Ｎｉ／Ａｕを蒸着
し、リフトオフ法によりオーミック電極パターンを形成
した後、４５０℃、２分程度のアロイを行ってＡｕＧｅ
／Ｎｉ／Ａｕ合金から成るソース電極４５及びドレイン
電極４６を形成する。
５２、マスク５３の側壁部に堆積したＳｉＯ2 層５５を
希釈したＨＦにより除去し、更にフォトレジストから成
るダミーゲート５２、マスク５３をリフトオフ法により
除去した後、図１６に示すように、フォトレジストパタ
ーンを用いてソース形成位置及びドレイン形成位置にお
けるドーピング層４９（詳細にはｎ−ＧａＡｓ層４９
ｂ）上のＳｉＯ2 層５５及びＳｉＮ層５１をエッチング
し、エッチングした箇所にＡｕＧｅ／Ｎｉ／Ａｕを蒸着
し、リフトオフ法によりオーミック電極パターンを形成
した後、４５０℃、２分程度のアロイを行ってＡｕＧｅ
／Ｎｉ／Ａｕ合金から成るソース電極４５及びドレイン
電極４６を形成する。
【００４４】そして図１７に示すように、表面にＳｉＮ
層５１が露出している部分にエッチングを行ってこのＳ
ｉＮ層５１を除去し、更にその部分にリセスエッチング
を行い、ｎ−ＧａＡｓ層４９ｂを除去する。これによ
り、ｎ−ＧａＡｓ層４９ｂは、ソース電極４５の下方に
位置する第１の部分４９ｂ1 と、ドレイン電極４６の下
方に位置する第２の部分４９ｂ2 と、それらの間に位置
する第３の部分４９ｂ3の３つの部分に分離される。ま
た、前記第１の部分４９ｂ1 と第３の部分４９ｂ3 との
間の領域には、ゲート電極が形成される凹所６０が形成
される。
層５１が露出している部分にエッチングを行ってこのＳ
ｉＮ層５１を除去し、更にその部分にリセスエッチング
を行い、ｎ−ＧａＡｓ層４９ｂを除去する。これによ
り、ｎ−ＧａＡｓ層４９ｂは、ソース電極４５の下方に
位置する第１の部分４９ｂ1 と、ドレイン電極４６の下
方に位置する第２の部分４９ｂ2 と、それらの間に位置
する第３の部分４９ｂ3の３つの部分に分離される。ま
た、前記第１の部分４９ｂ1 と第３の部分４９ｂ3 との
間の領域には、ゲート電極が形成される凹所６０が形成
される。
【００４５】次に図１８に示すように、前記凹所６０以
外の部分にフォトレジスト５７を形成し、ゲートパター
ンの形成を行った後、図１９に示すように、前記凹所６
０に蒸着によりＴｉ／Ｐｔ／Ａｕ層５９を形成し、その
後図２０に示すように、リフトオフ法によりフォトレジ
スト５７を除去してＴｉ／Ｐｔ／Ａｕ合金から成るゲー
ト電極４７を形成する。
外の部分にフォトレジスト５７を形成し、ゲートパター
ンの形成を行った後、図１９に示すように、前記凹所６
０に蒸着によりＴｉ／Ｐｔ／Ａｕ層５９を形成し、その
後図２０に示すように、リフトオフ法によりフォトレジ
スト５７を除去してＴｉ／Ｐｔ／Ａｕ合金から成るゲー
ト電極４７を形成する。
【００４６】この場合も、図１に示すイオン注入による
ＦＥＴと同様、図１１に示すようにゲート電極４７の近
傍であってゲート電極４７から一定距離離れた位置に、
ｎチャネル層４２よりもキャリア濃度の高い高濃度領域
４８を配置した非対称構造のＦＥＴが得られる。
ＦＥＴと同様、図１１に示すようにゲート電極４７の近
傍であってゲート電極４７から一定距離離れた位置に、
ｎチャネル層４２よりもキャリア濃度の高い高濃度領域
４８を配置した非対称構造のＦＥＴが得られる。
【００４７】ところで、上記したリセスエッチング法に
より製造した本発明の構造を有するＧａＡｓＭＥＳＦＥ
Ｔと従来構造のＦＥＴについて特性の測定を行ったとこ
ろ、表２に示すような結果になった。但し図２１に示す
ように、本発明のＧａＡｓＭＥＳＦＥＴのゲート長は
０．５μｍ、高濃度領域４８の長さは０．５μｍ、ゲー
ト電極４７とソース側のコンタクト領域４３との間の距
離は０．４μｍ、高濃度領域４８とゲート電極４７及び
ドレイン側のコンタクト領域４４との間の距離はそれぞ
れ０．４μｍ、０．５μｍであり、比較される従来構造
のゲート長も同じく０．５μｍである。ここで、高濃度
領域４８の長さ、高濃度領域４８とゲート電極４７及び
ドレイン側のコンタクト領域４４との間の距離はほぼ同
程度であるのが好ましい。
より製造した本発明の構造を有するＧａＡｓＭＥＳＦＥ
Ｔと従来構造のＦＥＴについて特性の測定を行ったとこ
ろ、表２に示すような結果になった。但し図２１に示す
ように、本発明のＧａＡｓＭＥＳＦＥＴのゲート長は
０．５μｍ、高濃度領域４８の長さは０．５μｍ、ゲー
ト電極４７とソース側のコンタクト領域４３との間の距
離は０．４μｍ、高濃度領域４８とゲート電極４７及び
ドレイン側のコンタクト領域４４との間の距離はそれぞ
れ０．４μｍ、０．５μｍであり、比較される従来構造
のゲート長も同じく０．５μｍである。ここで、高濃度
領域４８の長さ、高濃度領域４８とゲート電極４７及び
ドレイン側のコンタクト領域４４との間の距離はほぼ同
程度であるのが好ましい。
【００４８】
【表２】
【００４９】表２の結果から、本発明のリセスエッチン
グによるＧａＡｓＭＥＳＦＥＴも、相互コンダクタン
ス、しきい値電圧、オン抵抗、電流遮断周波数において
従来構造のものと同等であり、従来のものとほぼ同じＤ
Ｃ特性及びＲＦ特性を維持し、ゲート耐圧についても従
来のほぼ２倍に向上していることがわかる。
グによるＧａＡｓＭＥＳＦＥＴも、相互コンダクタン
ス、しきい値電圧、オン抵抗、電流遮断周波数において
従来構造のものと同等であり、従来のものとほぼ同じＤ
Ｃ特性及びＲＦ特性を維持し、ゲート耐圧についても従
来のほぼ２倍に向上していることがわかる。
【００５０】従って、第２の実施形態によれば、上記し
た第１の実施形態の場合と同等の効果を得ることができ
る。
た第１の実施形態の場合と同等の効果を得ることができ
る。
【００５１】なお、上記各実施形態では、半導体基板と
してＧａＡｓを用いた場合について説明したが、特にこ
れに限定されるものではない。
してＧａＡｓを用いた場合について説明したが、特にこ
れに限定されるものではない。
【００５２】また、上記各実施形態では、非対称構造の
ＦＥＴを製造する場合について説明したが、対称構造の
ＦＥＴにもこの発明を適用できるのはいうまでもない。
ＦＥＴを製造する場合について説明したが、対称構造の
ＦＥＴにもこの発明を適用できるのはいうまでもない。
【００５３】さらに、上記各実施形態では、高濃度領域
２８、４８がこのオーミック電極コンタクト領域２３、
２４、４３、４４と同一工程により形成する場合につい
て説明したが、高濃度領域は２８、４８はこれらオーミ
ック電極コンタクト領域２３、２４、４３、４４と必ず
しも同一工程により形成する必要はなく、別の工程によ
り形成してもよいのは勿論である。
２８、４８がこのオーミック電極コンタクト領域２３、
２４、４３、４４と同一工程により形成する場合につい
て説明したが、高濃度領域は２８、４８はこれらオーミ
ック電極コンタクト領域２３、２４、４３、４４と必ず
しも同一工程により形成する必要はなく、別の工程によ
り形成してもよいのは勿論である。
【００５４】また、上記各実施形態では、高濃度領域２
８、４８がこのオーミック電極コンタクト領域２３、２
４、４３、４４と同一工程により形成されることから、
キャリア濃度及び厚さも同じに設定されているが、これ
らは必ずしも同じである必要はなく、少なくとも高濃度
領域がチャネル層よりも高濃度であればよい。
８、４８がこのオーミック電極コンタクト領域２３、２
４、４３、４４と同一工程により形成されることから、
キャリア濃度及び厚さも同じに設定されているが、これ
らは必ずしも同じである必要はなく、少なくとも高濃度
領域がチャネル層よりも高濃度であればよい。
【００５５】
【発明の効果】以上のように、本発明によれば、ゲート
・ドレイン間に高濃度領域を形成したため、ゲート・ド
レイン間の寄生抵抗を小さく抑えてチャネル抵抗の増大
の抑制を図ることができ、ひいてはＦＥＴのオン抵抗の
抑制を図ることが可能になる。
・ドレイン間に高濃度領域を形成したため、ゲート・ド
レイン間の寄生抵抗を小さく抑えてチャネル抵抗の増大
の抑制を図ることができ、ひいてはＦＥＴのオン抵抗の
抑制を図ることが可能になる。
【００５６】さらに、高濃度領域、ゲート電極間の距離
を確保できることから、ゲート耐圧の向上を図ることが
可能になる。
を確保できることから、ゲート耐圧の向上を図ることが
可能になる。
【００５７】更に、本発明によれば、高濃度領域をオー
ミック電極コンタクト領域と同一工程で形成したため、
ＦＥＴの製造工程の簡素化を図ることができ、歩留りの
大幅な向上を図ることが可能になる。
ミック電極コンタクト領域と同一工程で形成したため、
ＦＥＴの製造工程の簡素化を図ることができ、歩留りの
大幅な向上を図ることが可能になる。
【００５８】また、ゲート電極に対して非対称構造とし
た場合に、簡単なプロセスにより非対称構造のＦＥＴが
得られるため、集積回路の設計等において非常に有利に
なる。
た場合に、簡単なプロセスにより非対称構造のＦＥＴが
得られるため、集積回路の設計等において非常に有利に
なる。
【図１】第１の実施形態の断面図である。
【図２】第１の実施形態の製造工程を示す断面図であ
る。
る。
【図３】第１の実施形態の製造工程を示す断面図であ
る。
る。
【図４】第１の実施形態の製造工程を示す断面図であ
る。
る。
【図５】第１の実施形態の製造工程を示す断面図であ
る。
る。
【図６】第１の実施形態の製造工程を示す断面図であ
る。
る。
【図７】第１の実施形態の製造工程を示す断面図であ
る。
る。
【図８】第１の実施形態の製造工程を示す断面図であ
る。
る。
【図９】第１の実施形態の説明図である。
【図１０】第１の実施形態の説明図である。
【図１１】第２の実施形態の断面図である。
【図１２】第２の実施形態の一部の断面図である。
【図１３】第２の実施形態の製造工程を示す断面図であ
る。
る。
【図１４】第２の実施形態の製造工程を示す断面図であ
る。
る。
【図１５】第２の実施形態の製造工程を示す断面図であ
る。
る。
【図１６】第２の実施形態の製造工程を示す断面図であ
る。
る。
【図１７】第２の実施形態の製造工程を示す断面図であ
る。
る。
【図１８】第２の実施形態の製造工程を示す断面図であ
る。
る。
【図１９】第２の実施形態の製造工程を示す断面図であ
る。
る。
【図２０】第２の実施形態の製造工程を示す断面図であ
る。
る。
【図２１】第２の実施形態の説明図である。
【図２２】従来例の製造工程を示す断面図である。
【図２３】従来例の製造工程を示す断面図である。
【図２４】従来例の製造工程を示す断面図である。
【図２５】従来例の製造工程を示す断面図である。
【図２６】従来例の製造工程を示す断面図である。
【図２７】従来例の製造工程を示す断面図である。
【図２８】従来例の製造工程を示す断面図である。
【図２９】他の従来例の断面図である。
２１、４１ ＧａＡｓ基板（半導体基板） ２２、４２ ｎチャネル層 ２３、２４、４３、４４ オーミック電極コンタクト
領域 ２５、４５ ソース電極 ２６、４６ ドレイン電極 ２７、４７ ゲート電極 ２８、４８ 高濃度領域 ６０ 凹所（ゲート電極の領域）
領域 ２５、４５ ソース電極 ２６、４６ ドレイン電極 ２７、４７ ゲート電極 ２８、４８ 高濃度領域 ６０ 凹所（ゲート電極の領域）
Claims (5)
- 【請求項１】 半導体基板の表面近傍にチャネル層を備
え、前記半導体基板表面上にソース電極、ゲート電極、
ドレイン電極を備えた半導体装置において、 前記半導体基板表面の前記ゲート電極、ドレイン電極間
の所定位置に、前記チャネル層よりもキャリア濃度の高
い高濃度領域を形成して成ることを特徴とする半導体装
置。 - 【請求項２】 前記高濃度領域が、イオン注入により形
成されて成ることを特徴とする請求項１に記載の半導体
装置。 - 【請求項３】 前記高濃度領域の位置が、前記ゲート電
極の領域を形成するためのリセスエッチングにより定ま
っていることを特徴とする請求項１に記載の半導体装
置。 - 【請求項４】 前記半導体基板の表面の前記ソース電極
及びドレイン電極の下方位置に、前記チャネル層よりも
キャリア濃度の高いオーミック電極コンタクト領域を備
え、前記高濃度領域がこのオーミック電極コンタクト領
域と同一工程により形成されて成ることを特徴とする請
求項１ないし３のいずれかに記載の半導体装置。 - 【請求項５】 前記ソース電極側のオーミック電極コン
タクト領域と前記ドレイン電極側のオーミック電極コン
タクト領域とが、前記ゲート電極に対して非対称な位置
に形成されていることを特徴とする請求項１ないし４の
いずれかに記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27090097A JPH11111731A (ja) | 1997-10-03 | 1997-10-03 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27090097A JPH11111731A (ja) | 1997-10-03 | 1997-10-03 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11111731A true JPH11111731A (ja) | 1999-04-23 |
Family
ID=17492553
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27090097A Pending JPH11111731A (ja) | 1997-10-03 | 1997-10-03 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11111731A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008251880A (ja) * | 2007-03-30 | 2008-10-16 | Honda Motor Co Ltd | 半導体装置 |
-
1997
- 1997-10-03 JP JP27090097A patent/JPH11111731A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008251880A (ja) * | 2007-03-30 | 2008-10-16 | Honda Motor Co Ltd | 半導体装置 |
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