JP2526492B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、特にＧａＡｓ電界効果トランジスタの製造方法に
関する。
関し、特にＧａＡｓ電界効果トランジスタの製造方法に
関する。
【０００２】
【従来の技術】ＧａＡｓ半導体層を動作層とする電界効
果トランジスタは高周波領域における高出力素子として
使用されているが、このような素子においては高電圧動
作させるために破壊耐圧を高めることがきわめて重要な
課題となっている。高電圧動作時の破壊箇所としては、
特にドレイン電極エッジが多く、この部分の電界を緩和
させることが要求されている。
果トランジスタは高周波領域における高出力素子として
使用されているが、このような素子においては高電圧動
作させるために破壊耐圧を高めることがきわめて重要な
課題となっている。高電圧動作時の破壊箇所としては、
特にドレイン電極エッジが多く、この部分の電界を緩和
させることが要求されている。
【０００３】図４は従来の半導体装置の第１の例を示す
半導体チップの断面図である。
半導体チップの断面図である。
【０００４】図４に示すように、半絶縁性ＧａＡｓ基板
１の上にｎ型ＧａＡｓ層をエピタキシャル成長させて形
成した動作層２と、動作層２の表面に設けたゲート電極
４，ソース電極７およびドレイン電極８とを有し、この
ソース電極７およびドレイン電極８の近傍の動作層２の
表面に溝９を形成している。このような構造にすること
により、高電圧動作時にドレイン側のオーミック電極端
に加わる電界が緩和され、ドレイン破壊耐圧を向上させ
ることができる。
１の上にｎ型ＧａＡｓ層をエピタキシャル成長させて形
成した動作層２と、動作層２の表面に設けたゲート電極
４，ソース電極７およびドレイン電極８とを有し、この
ソース電極７およびドレイン電極８の近傍の動作層２の
表面に溝９を形成している。このような構造にすること
により、高電圧動作時にドレイン側のオーミック電極端
に加わる電界が緩和され、ドレイン破壊耐圧を向上させ
ることができる。
【０００５】図５は従来の半導体装置の第２の例を示す
半導体チップの断面図である。
半導体チップの断面図である。
【０００６】図５に示すように、半絶縁性ＧａＡｓ基板
１の上に形成した動作層２の表面のソースおよびドレイ
ン電極形成領域に浅い溝１０を形成し、この溝１０内に
ソース電極７とドレイン電極８とを形成している以外は
第１の例と同様の構成を有しており、第１の例と同様
に、ドレイン電極端に加わる電界を緩和して、ドレイン
破壊耐圧を向上させている。
１の上に形成した動作層２の表面のソースおよびドレイ
ン電極形成領域に浅い溝１０を形成し、この溝１０内に
ソース電極７とドレイン電極８とを形成している以外は
第１の例と同様の構成を有しており、第１の例と同様
に、ドレイン電極端に加わる電界を緩和して、ドレイン
破壊耐圧を向上させている。
【０００７】
【発明が解決しようとする課題】この従来の半導体装置
では、ソース電極側についてもドレイン側と同様に溝が
形成されているが、このような構造にするとソース側の
チャネルが狭窄され、寄生抵抗の増大をまねくととも
に、特に大振幅動作時においてはドレイン電流を制限す
る要因となり、高出力が得られないという問題がある。
では、ソース電極側についてもドレイン側と同様に溝が
形成されているが、このような構造にするとソース側の
チャネルが狭窄され、寄生抵抗の増大をまねくととも
に、特に大振幅動作時においてはドレイン電流を制限す
る要因となり、高出力が得られないという問題がある。
【０００８】本発明の目的はドレイン破壊耐圧を維持し
た状態で出力特性を向上させる半導体装置の製造方法を
提供することにある。
た状態で出力特性を向上させる半導体装置の製造方法を
提供することにある。
【０００９】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、半絶縁性ＧａＡｓ基板上に分子線エピタキシ
ャル成長法もしくはＳｉイオンのイオン注入法により平
坦な上面を有する動作層を形成する工程と、前記動作層
の上面の第１の箇所にゲート電極を形成する工程と、そ
の後、前記動作層の上面の第２の箇所からエッチングを
行ない前記動作層にドレイン電極形成用の溝を形成する
工程と、前記動作層の形成から前記溝の形成の間ならび
に前記溝の形成の後に何らの不純物導入工程を有するこ
となく、前記溝の底面の動作層の箇所にドレイン電極を
形成し、かつ前記動作層の上面の第３の箇所にソース電
極を形成する工程とを有し、これにより、同一平面上に
前記ソース電極および前記ゲート電極を形成し、前記同
一平面より低い前記動作層の面上に前記ドレイン電極を
形成し、かつ、前記分子線エピタキシャル成長法もしく
はＳｉイオンのイオン注入法により形成された不純物状
態を維持した前記動作層に前記一連の工程を行なうこと
によりＧａＡｓ電界効果トランジスタを得ることを特徴
とする。
造方法は、半絶縁性ＧａＡｓ基板上に分子線エピタキシ
ャル成長法もしくはＳｉイオンのイオン注入法により平
坦な上面を有する動作層を形成する工程と、前記動作層
の上面の第１の箇所にゲート電極を形成する工程と、そ
の後、前記動作層の上面の第２の箇所からエッチングを
行ない前記動作層にドレイン電極形成用の溝を形成する
工程と、前記動作層の形成から前記溝の形成の間ならび
に前記溝の形成の後に何らの不純物導入工程を有するこ
となく、前記溝の底面の動作層の箇所にドレイン電極を
形成し、かつ前記動作層の上面の第３の箇所にソース電
極を形成する工程とを有し、これにより、同一平面上に
前記ソース電極および前記ゲート電極を形成し、前記同
一平面より低い前記動作層の面上に前記ドレイン電極を
形成し、かつ、前記分子線エピタキシャル成長法もしく
はＳｉイオンのイオン注入法により形成された不純物状
態を維持した前記動作層に前記一連の工程を行なうこと
によりＧａＡｓ電界効果トランジスタを得ることを特徴
とする。
【００１０】また本発明は上記製造方法において、前記
溝を形成する際にマスクとしたフォトレジスト膜をその
まま用いて、リフトオフ法により前記ドレイン電極を形
成することを特徴とする。
溝を形成する際にマスクとしたフォトレジスト膜をその
まま用いて、リフトオフ法により前記ドレイン電極を形
成することを特徴とする。
【００１１】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１２】図１（ａ）〜（ｄ）は本発明の第１の実施
例の製造方法を説明するための工程順に示した半導体チ
ップの断面図である。
例の製造方法を説明するための工程順に示した半導体チ
ップの断面図である。
【００１３】まず、図１（ａ）に示すように、半絶縁性
ＧａＡｓ基板１の上にＭＢＥ（分子線エピタキシャル成
長）法により不純物濃度が２×１０17ｃｍ-3程度のｎ型
ＧａＡｓ層を０．３μｍの厚さに形成するか、或はＳｉ
イオンを加速エネルギー１００ｋｅＶ，ドーズ量４×１
０12ｃｍ-2でイオン注入して動作層２を形成する。次
に、動作層２にメサエッチ又は酸素を選択的にイオン注
入して素子分離領域（図示せず）を形成する。次に、動
作層２を含む表面に絶縁膜としてＳｉＯ2 膜３を３００
〜４００ｎｍの厚さに堆積した後、ＳｉＯ2 膜３の上に
フォトレジスト膜を塗布してパターニングし、このフォ
トレジスト膜をマスクとしてバッファード弗酸でＳｉＯ
2 膜３をエッチングして除去しゲート電極形成用の開口
部を形成する。
ＧａＡｓ基板１の上にＭＢＥ（分子線エピタキシャル成
長）法により不純物濃度が２×１０17ｃｍ-3程度のｎ型
ＧａＡｓ層を０．３μｍの厚さに形成するか、或はＳｉ
イオンを加速エネルギー１００ｋｅＶ，ドーズ量４×１
０12ｃｍ-2でイオン注入して動作層２を形成する。次
に、動作層２にメサエッチ又は酸素を選択的にイオン注
入して素子分離領域（図示せず）を形成する。次に、動
作層２を含む表面に絶縁膜としてＳｉＯ2 膜３を３００
〜４００ｎｍの厚さに堆積した後、ＳｉＯ2 膜３の上に
フォトレジスト膜を塗布してパターニングし、このフォ
トレジスト膜をマスクとしてバッファード弗酸でＳｉＯ
2 膜３をエッチングして除去しゲート電極形成用の開口
部を形成する。
【００１４】次に、開口部を含むフォトレジスト膜の上
にアルミニウム膜を５００ｎｍの厚さに蒸着してリフト
オフ法でフォトレジスト膜上のアルミニウム膜を除去し
ゲート電極４を形成する。
にアルミニウム膜を５００ｎｍの厚さに蒸着してリフト
オフ法でフォトレジスト膜上のアルミニウム膜を除去し
ゲート電極４を形成する。
【００１５】次に、図１（ｂ）に示すように、ゲート電
極４を含むＳｉＯ2 膜３の上にフォトレジスト膜５を塗
布してパターニングし、ドレイン電極形成領域を開口す
る。
極４を含むＳｉＯ2 膜３の上にフォトレジスト膜５を塗
布してパターニングし、ドレイン電極形成領域を開口す
る。
【００１６】次に、図１（ｃ）に示すように、フォトレ
ジスト膜５をマスクとしてバッファード弗酸でＳｉＯ2
膜３をエッチングし除去した後、更に硫酸と過酸化水素
水の混合液を用いて動作層２の表面を１０〜５０ｎｍ程
度の深さにエッチングして溝６を形成し、フォトレジス
ト膜５を除去する。
ジスト膜５をマスクとしてバッファード弗酸でＳｉＯ2
膜３をエッチングし除去した後、更に硫酸と過酸化水素
水の混合液を用いて動作層２の表面を１０〜５０ｎｍ程
度の深さにエッチングして溝６を形成し、フォトレジス
ト膜５を除去する。
【００１７】次に、図１（ｄ）に示すように、ＳｉＯ2
膜３を除去した後、ゲート電極４を含む表面にフォトレ
ジスト膜を塗布してパターニングしソースおよびドレイ
ン電極形成用の開口部を形成する。次に、この開口部を
含む表面に蒸着法でＡｕＧｅ／Ｎｉ膜を堆積してリフト
オフし、ソース電極７およびドレイン電極８のそれぞれ
を形成する。ここで、ドレイン電極８は溝６内に形成さ
れる。
膜３を除去した後、ゲート電極４を含む表面にフォトレ
ジスト膜を塗布してパターニングしソースおよびドレイ
ン電極形成用の開口部を形成する。次に、この開口部を
含む表面に蒸着法でＡｕＧｅ／Ｎｉ膜を堆積してリフト
オフし、ソース電極７およびドレイン電極８のそれぞれ
を形成する。ここで、ドレイン電極８は溝６内に形成さ
れる。
【００１８】図２（ａ）〜（ｄ）は本発明の第２の実施
例の製造方法を説明するための工程順に示した半導体チ
ップの断面図である。
例の製造方法を説明するための工程順に示した半導体チ
ップの断面図である。
【００１９】まず、図２（ａ）に示すように、第１の実
施例と同様の工程で半絶縁性ＧａＡｓ基板１の上に動作
層２を形成して素子分離層（図示せず）を形成した後、
動作層２を含む表面にＳｉＯ2 膜３を形成し、ＳｉＯ2
膜３の上に設けたフォトレジスト膜をパターニングし、
このフォトレジスト膜をマスクとしてＳｉＯ2 膜３に開
口部を形成する。次に、開口部を含むフォトレジスト膜
の上にアルミニウム膜を堆積してリフトオフし、ゲート
電極４を形成する。次にゲート電極４を含むＳｉＯ2 膜
３の上にフォトレジスト膜５を塗布してパターニングし
ドレイン電極形成領域を開口する。
施例と同様の工程で半絶縁性ＧａＡｓ基板１の上に動作
層２を形成して素子分離層（図示せず）を形成した後、
動作層２を含む表面にＳｉＯ2 膜３を形成し、ＳｉＯ2
膜３の上に設けたフォトレジスト膜をパターニングし、
このフォトレジスト膜をマスクとしてＳｉＯ2 膜３に開
口部を形成する。次に、開口部を含むフォトレジスト膜
の上にアルミニウム膜を堆積してリフトオフし、ゲート
電極４を形成する。次にゲート電極４を含むＳｉＯ2 膜
３の上にフォトレジスト膜５を塗布してパターニングし
ドレイン電極形成領域を開口する。
【００２０】次に、図２（ｂ）に示すように、フォトレ
ジスト膜５をマスクとしてＳｉＯ2膜３をエッチングし
除去した後、更に動作層の表面をエッチングして溝６を
形成する。
ジスト膜５をマスクとしてＳｉＯ2膜３をエッチングし
除去した後、更に動作層の表面をエッチングして溝６を
形成する。
【００２１】次に、図２（ｂ）に示すように、フォトレ
ジスト膜５をマスクとしてＳｉＯ2膜３をエッチングし
除去した後、更に動作層の表面をエッチングして溝６を
形成する。
ジスト膜５をマスクとしてＳｉＯ2膜３をエッチングし
除去した後、更に動作層の表面をエッチングして溝６を
形成する。
【００２２】次に、図２（ｃ）に示すように、溝６を含
むフォトレジスト膜５の上にオーミック金属膜を堆積し
てリフトオフし、溝６内にドレイン電極８を形成する。
むフォトレジスト膜５の上にオーミック金属膜を堆積し
てリフトオフし、溝６内にドレイン電極８を形成する。
【００２３】次に、図２（ｄ）に示すように、ＳｉＯ2
膜３を除去した後、動作層２の上にオーミック金属膜を
選択的に形成してソース電極７を形成する。
膜３を除去した後、動作層２の上にオーミック金属膜を
選択的に形成してソース電極７を形成する。
【００２４】この第２の実施例ではドレイン電極８と溝
６との目合わせ精度を向上させることができる利点があ
る。
６との目合わせ精度を向上させることができる利点があ
る。
【００２５】図３は本発明による電界効果トランジスタ
の入力対出力特性を従来例と比較して示した図である。
の入力対出力特性を従来例と比較して示した図である。
【００２６】図３に示すように、本発明ではドレイン破
壊耐圧を劣化させることなく高出力特性を向上させるこ
とができる。
壊耐圧を劣化させることなく高出力特性を向上させるこ
とができる。
【００２７】
【発明の効果】以上説明したように本発明は、ドレイン
電極のみを動作層の表面に設けた溝内に形成することに
より、ドレイン破壊耐圧を劣化させることなく出力特性
を向上させることができるという効果を有する。
電極のみを動作層の表面に設けた溝内に形成することに
より、ドレイン破壊耐圧を劣化させることなく出力特性
を向上させることができるという効果を有する。
【図１】本発明の第１の実施例の製造方法を説明するた
めの工程順に示した半導体チップの断面図。
めの工程順に示した半導体チップの断面図。
【図２】本発明の第２の実施例の製造方法を説明するた
めの工程順に示した半導体チップの断面図。
めの工程順に示した半導体チップの断面図。
【図３】本発明と従来例の入力対出力特性を示す図。
【図４】従来の半導体装置の第１の例を示す半導体チッ
プの断面図。
プの断面図。
【図５】従来の半導体装置の第２の例を示す半導体チッ
プの断面図。
プの断面図。
１ 半絶縁性ＧａＡｓ基板 ２ ｎ型ＧａＡｓ層 ３ ＳｉＯ2 膜 ４ ゲート電極 ５ フォトレジスト膜 ６，９，１０ 溝 ７ ソース電極 ８ ドレイン電極
Claims (2)
- 【請求項１】 半絶縁性ＧａＡｓ基板上に分子線エピタ
キシャル成長法もしくはＳｉイオンのイオン注入法によ
り平坦な上面を有する動作層を形成する工程と、前記動
作層の上面の第１の箇所にゲート電極を形成する工程
と、その後、前記動作層の上面の第２の箇所からエッチ
ングを行ない前記動作層にドレイン電極形成用の溝を形
成する工程と、前記動作層の形成から前記溝の形成の間
ならびに前記溝の形成の後に何らの不純物導入工程を有
することなく、前記溝の底面の動作層の箇所にドレイン
電極を形成し、かつ前記動作層の上面の第３の箇所にソ
ース電極を形成する工程とを有し、これにより、同一平
面上に前記ソース電極および前記ゲート電極を形成し、
前記同一平面より低い前記動作層の面上に前記ドレイン
電極を形成し、かつ、前記分子線エピタキシャル成長法
もしくはＳｉイオンのイオン注入法により形成された不
純物状態を維持した前記動作層に前記一連の工程を行な
うことによりＧａＡｓ電界効果トランジスタを得ること
を特徴とする半導体装置の製造方法。 - 【請求項２】 前記溝を形成する際にマスクとしたフォ
トレジスト膜をそのまま用いて、リフトオフ法により前
記ドレイン電極を形成することを特徴とする請求項１記
載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5154050A JP2526492B2 (ja) | 1993-06-25 | 1993-06-25 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5154050A JP2526492B2 (ja) | 1993-06-25 | 1993-06-25 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07135220A JPH07135220A (ja) | 1995-05-23 |
| JP2526492B2 true JP2526492B2 (ja) | 1996-08-21 |
Family
ID=15575822
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5154050A Expired - Fee Related JP2526492B2 (ja) | 1993-06-25 | 1993-06-25 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2526492B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006086354A (ja) | 2004-09-16 | 2006-03-30 | Toshiba Corp | 窒化物系半導体装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01143266A (ja) * | 1987-11-30 | 1989-06-05 | Nec Corp | 半導体装置 |
| JPH02209737A (ja) * | 1989-02-09 | 1990-08-21 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
-
1993
- 1993-06-25 JP JP5154050A patent/JP2526492B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07135220A (ja) | 1995-05-23 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19960409 |
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