JP2003069041A - 炭化珪素半導体装置及びその製造方法 - Google Patents
炭化珪素半導体装置及びその製造方法Info
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- 229910010271 silicon carbide Inorganic materials 0.000 title claims abstract description 106
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 title claims abstract description 105
- 239000004065 semiconductor Substances 0.000 title claims abstract description 96
- 238000004519 manufacturing process Methods 0.000 title claims description 36
- 230000005684 electric field Effects 0.000 claims abstract description 72
- 239000012535 impurity Substances 0.000 claims abstract description 16
- 239000000758 substrate Substances 0.000 claims description 37
- 238000000034 method Methods 0.000 claims description 21
- 239000012212 insulator Substances 0.000 claims description 18
- 150000001875 compounds Chemical class 0.000 claims description 9
- 238000005468 ion implantation Methods 0.000 claims description 9
- 238000005530 etching Methods 0.000 claims description 5
- 239000000463 material Substances 0.000 claims description 5
- 230000000149 penetrating effect Effects 0.000 claims description 5
- 150000002500 ions Chemical class 0.000 claims description 3
- 239000011810 insulating material Substances 0.000 claims 2
- 230000015556 catabolic process Effects 0.000 abstract description 13
- 239000010410 layer Substances 0.000 description 122
- 238000010586 diagram Methods 0.000 description 9
- 239000011229 interlayer Substances 0.000 description 7
- 239000002184 metal Substances 0.000 description 6
- 229910052751 metal Inorganic materials 0.000 description 6
- 239000013078 crystal Substances 0.000 description 4
- 230000007547 defect Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 238000004528 spin coating Methods 0.000 description 3
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- 229910002704 AlGaN Inorganic materials 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 230000002040 relaxant effect Effects 0.000 description 1
- 238000005245 sintering Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 239000002344 surface layer Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
- H01L29/808—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a PN junction gate, e.g. PN homojunction gate
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1066—Gate region of field-effect devices with PN junction gate
Abstract
(57)【要約】
【課題】 ソース領域とゲート領域との間における耐圧
低下、リーク発生を防止し、耐圧の向上を図る。 【解決手段】 ＰＮジャンクションが形成されるＮ+型
ソース領域５と第１ゲート領域３の間に、不純物濃度が
低くされた電界緩和領域４を設ける。これにより、ＰＮ
ジャンクションに形成される電界を緩和することがで
き、炭化珪素半導体装置の耐圧を向上させることができ
る。
低下、リーク発生を防止し、耐圧の向上を図る。 【解決手段】 ＰＮジャンクションが形成されるＮ+型
ソース領域５と第１ゲート領域３の間に、不純物濃度が
低くされた電界緩和領域４を設ける。これにより、ＰＮ
ジャンクションに形成される電界を緩和することがで
き、炭化珪素半導体装置の耐圧を向上させることができ
る。
Description
【０００１】
【発明の属する技術分野】本発明は、Ｊ−ＦＥＴを備え
た炭化珪素半導体装置及びその製造方法に関するもので
ある。
た炭化珪素半導体装置及びその製造方法に関するもので
ある。
【０００２】
【従来の技術】従来、Ｊ−ＦＥＴを備えた炭化珪素半導
体装置として、特開平２０００−３１２００８号公報に
示されるものがある。図９に、この公報に示されるＮチ
ャネル型のＪ−ＦＥＴの断面構成を示す。図９に示され
るように、Ｎチャネル型のＪ−ＦＥＴは、炭化珪素から
なるＮ+型基板Ｊ１の上にＮ-型ドリフト層Ｊ２を成長さ
せた基板を用いて形成される。Ｎ-型エピ層Ｊ２の表層
部にはＰ型の第１ゲート領域Ｊ３がイオン注入にて形成
され、この第１ゲート領域Ｊ３を貫通し、Ｎ-型ドリフ
ト層Ｊ２に達するトレンチＪ４が形成されている。
体装置として、特開平２０００−３１２００８号公報に
示されるものがある。図９に、この公報に示されるＮチ
ャネル型のＪ−ＦＥＴの断面構成を示す。図９に示され
るように、Ｎチャネル型のＪ−ＦＥＴは、炭化珪素から
なるＮ+型基板Ｊ１の上にＮ-型ドリフト層Ｊ２を成長さ
せた基板を用いて形成される。Ｎ-型エピ層Ｊ２の表層
部にはＰ型の第１ゲート領域Ｊ３がイオン注入にて形成
され、この第１ゲート領域Ｊ３を貫通し、Ｎ-型ドリフ
ト層Ｊ２に達するトレンチＪ４が形成されている。
【０００３】トレンチＪ４内を含み第１ゲート領域Ｊ３
の表面には、Ｎ-型チャネル層Ｊ５がエピタキシャル成
長され、トレンチＪ４内においてＮ-型チャネル層Ｊ５
の表面にはＰ型の第２ゲート領域Ｊ６が形成されてい
る。また、Ｎ-型チャネル層Ｊ５のうち第１、第２ゲー
ト領域Ｊ３、Ｊ６によって挟まれていない部位にイオン
注入にてＮ+型ソース領域Ｊ７が形成されている。
の表面には、Ｎ-型チャネル層Ｊ５がエピタキシャル成
長され、トレンチＪ４内においてＮ-型チャネル層Ｊ５
の表面にはＰ型の第２ゲート領域Ｊ６が形成されてい
る。また、Ｎ-型チャネル層Ｊ５のうち第１、第２ゲー
ト領域Ｊ３、Ｊ６によって挟まれていない部位にイオン
注入にてＮ+型ソース領域Ｊ７が形成されている。
【０００４】そして、第１、第２ゲート領域Ｊ３、Ｊ６
に電気的に接続されるゲート電極Ｊ８およびＮ+型ソー
ス領域Ｊ７に電気的に接続されるソース電極Ｊ９が備え
られ、Ｎ+型基板Ｊ１の裏面側にドレイン電極Ｊ１０が
備えられて図９に示すＪ−ＦＥＴが構成されている。
に電気的に接続されるゲート電極Ｊ８およびＮ+型ソー
ス領域Ｊ７に電気的に接続されるソース電極Ｊ９が備え
られ、Ｎ+型基板Ｊ１の裏面側にドレイン電極Ｊ１０が
備えられて図９に示すＪ−ＦＥＴが構成されている。
【０００５】このような構成のＪ−ＦＥＴは、ゲート電
極Ｊ８に対して印加する電圧を制御することにより、Ｎ
-型チャネル層Ｊ５に延びる空乏層の延び量を制御し、
チャネルを形成することで、チャネルを通じてソース−
ドレイン間に電流を流すように動作する。
極Ｊ８に対して印加する電圧を制御することにより、Ｎ
-型チャネル層Ｊ５に延びる空乏層の延び量を制御し、
チャネルを形成することで、チャネルを通じてソース−
ドレイン間に電流を流すように動作する。
【０００６】
【発明が解決しようとする課題】しかしながら、上記従
来公報に示されるＪ−ＦＥＴでは、Ｎ+型ソース領域Ｊ
７をイオン注入によって形成するようにしているため、
結晶欠陥が形成され易く、Ｐ+型の第１ゲート領域Ｊ３
との間に形成されるＰＮジャンクションの耐圧低下、リ
ーク発生の要因となる。
来公報に示されるＪ−ＦＥＴでは、Ｎ+型ソース領域Ｊ
７をイオン注入によって形成するようにしているため、
結晶欠陥が形成され易く、Ｐ+型の第１ゲート領域Ｊ３
との間に形成されるＰＮジャンクションの耐圧低下、リ
ーク発生の要因となる。
【０００７】また、トレンチＪ４の形成工程、第２ゲー
ト領域Ｊ６のパターニング工程、Ｎ +型ソース領域Ｊ７
の形成工程等においてフォト工程が用いられることにな
り、フォト工程が多用されることになるため、セルの微
細化が困難になるという問題がある。
ト領域Ｊ６のパターニング工程、Ｎ +型ソース領域Ｊ７
の形成工程等においてフォト工程が用いられることにな
り、フォト工程が多用されることになるため、セルの微
細化が困難になるという問題がある。
【０００８】本発明は上記点に鑑みて、ソース領域とゲ
ート領域との間における耐圧低下、リーク発生を防止で
きる炭化珪素半導体装置及びその製造方法を提供するこ
とを目的とする。また、微細化が容易に行える構造の炭
化珪素半導体装置及びその製造方法を提供することも目
的とする。
ート領域との間における耐圧低下、リーク発生を防止で
きる炭化珪素半導体装置及びその製造方法を提供するこ
とを目的とする。また、微細化が容易に行える構造の炭
化珪素半導体装置及びその製造方法を提供することも目
的とする。
【０００９】
【課題を解決するための手段】上記目的を達成するた
め、請求項１に記載の発明では、第１導電型の炭化珪素
からなる基板（１）と、基板（１）上に形成され、基板
（１）よりも低濃度とされた炭化珪素からなる第１導電
型のドリフト層（２）と、ドリフト層（２）の表面に形
成された第２導電型の第１ゲート領域（３）と、第１ゲ
ート領域（３）の表面に形成された第１導電型の第１電
界緩和領域（４）と、第１電界緩和領域（４）の上に形
成され、第１電界緩和領域（４）よりも高濃度な炭化珪
素からなる第１導電型のソース領域（５）と、ソース領
域（５）、第１電界緩和領域（４）および第１ゲート領
域（３）を貫通し、ドリフト層（２）に達するトレンチ
（６）と、トレンチ（６）の内壁側面に形成された、炭
化珪素からなる第１導電型のチャネル層（７）と、トレ
ンチ（６）内において、チャネル層（７）の表面に形成
された第２ゲート領域（８）と、第１ゲート領域（３）
と電気的に接続された第１ゲート電極（１３）と、第２
ゲート領域（８）と電気的に接続された第２ゲート電極
（９）と、ソース領域（５）と電気的に接続されたソー
ス電極（１０）と、基板（１）の裏面側に形成されたド
レイン電極（１２）とを有したＪ−ＦＥＴが備えられて
いることを特徴としている。
め、請求項１に記載の発明では、第１導電型の炭化珪素
からなる基板（１）と、基板（１）上に形成され、基板
（１）よりも低濃度とされた炭化珪素からなる第１導電
型のドリフト層（２）と、ドリフト層（２）の表面に形
成された第２導電型の第１ゲート領域（３）と、第１ゲ
ート領域（３）の表面に形成された第１導電型の第１電
界緩和領域（４）と、第１電界緩和領域（４）の上に形
成され、第１電界緩和領域（４）よりも高濃度な炭化珪
素からなる第１導電型のソース領域（５）と、ソース領
域（５）、第１電界緩和領域（４）および第１ゲート領
域（３）を貫通し、ドリフト層（２）に達するトレンチ
（６）と、トレンチ（６）の内壁側面に形成された、炭
化珪素からなる第１導電型のチャネル層（７）と、トレ
ンチ（６）内において、チャネル層（７）の表面に形成
された第２ゲート領域（８）と、第１ゲート領域（３）
と電気的に接続された第１ゲート電極（１３）と、第２
ゲート領域（８）と電気的に接続された第２ゲート電極
（９）と、ソース領域（５）と電気的に接続されたソー
ス電極（１０）と、基板（１）の裏面側に形成されたド
レイン電極（１２）とを有したＪ−ＦＥＴが備えられて
いることを特徴としている。
【００１０】このように、ＰＮジャンクションが形成さ
れるソース領域と第１ゲート領域の間に、不純物濃度が
低くされた第１電界緩和領域を設けている。このため、
ＰＮジャンクションに形成される電界を緩和することが
でき、炭化珪素半導体装置の耐圧を向上させることがで
きる。そして、請求項５に示すように、この第１電界緩
和領域をエピタキシャル成長によって形成すれば、ソー
ス領域とゲート領域との間における耐圧低下、リーク発
生を防止できる。これにより、より炭化珪素半導体装置
の耐圧を向上させることができる。
れるソース領域と第１ゲート領域の間に、不純物濃度が
低くされた第１電界緩和領域を設けている。このため、
ＰＮジャンクションに形成される電界を緩和することが
でき、炭化珪素半導体装置の耐圧を向上させることがで
きる。そして、請求項５に示すように、この第１電界緩
和領域をエピタキシャル成長によって形成すれば、ソー
ス領域とゲート領域との間における耐圧低下、リーク発
生を防止できる。これにより、より炭化珪素半導体装置
の耐圧を向上させることができる。
【００１１】例えば、請求項２に示すように、第２ゲー
ト領域（８）を、第１ゲート領域とほぼ同等の濃度で構
成された第２導電型の炭化珪素によって構成することが
できる。また、請求項３に示すように、第２ゲート領域
（８）を、第２導電型の化合物半導体で構成することも
できる。このような化合物半導体を用いる場合、炭化珪
素と比べてバンドギャップが広いことから、炭化珪素の
ビルトインポテンシャルの理論値よりも大きな電圧で第
２ゲート領域を駆動しても、寄生ダイオードがＯＮしな
いようにできる。例えば、化合物半導体としてＡｌＮを
用いた場合には、３．４Ｖまでの駆動電圧とすることが
可能となり、炭化珪素のビルトインポテンシャルの理論
限界である約２．９Ｖよりも大きい。これにより、より
制御性よく炭化珪素半導体装置を駆動することが可能と
なる。
ト領域（８）を、第１ゲート領域とほぼ同等の濃度で構
成された第２導電型の炭化珪素によって構成することが
できる。また、請求項３に示すように、第２ゲート領域
（８）を、第２導電型の化合物半導体で構成することも
できる。このような化合物半導体を用いる場合、炭化珪
素と比べてバンドギャップが広いことから、炭化珪素の
ビルトインポテンシャルの理論値よりも大きな電圧で第
２ゲート領域を駆動しても、寄生ダイオードがＯＮしな
いようにできる。例えば、化合物半導体としてＡｌＮを
用いた場合には、３．４Ｖまでの駆動電圧とすることが
可能となり、炭化珪素のビルトインポテンシャルの理論
限界である約２．９Ｖよりも大きい。これにより、より
制御性よく炭化珪素半導体装置を駆動することが可能と
なる。
【００１２】さらに、請求項４に示すように、第２ゲー
ト領域（８）を絶縁体もしくは半絶縁体で構成すること
も可能である。
ト領域（８）を絶縁体もしくは半絶縁体で構成すること
も可能である。
【００１３】請求項６に記載の発明では、第１電界緩和
領域（４）およびソース領域は、第１ゲート領域（３）
の表面において、該第１ゲート領域（３）から離れるに
つれて高濃度となるように形成された第１導電型の半導
体層（４０）によって構成され、該半導体層（４０）の
うちの低濃度部分によって第１電界緩和領域（４）が構
成され、高濃度部分によってソース領域（５）が構成さ
れていることを特徴としている。このような構成により
ソース領域および第１電界緩和領域を構成することもで
きる。
領域（４）およびソース領域は、第１ゲート領域（３）
の表面において、該第１ゲート領域（３）から離れるに
つれて高濃度となるように形成された第１導電型の半導
体層（４０）によって構成され、該半導体層（４０）の
うちの低濃度部分によって第１電界緩和領域（４）が構
成され、高濃度部分によってソース領域（５）が構成さ
れていることを特徴としている。このような構成により
ソース領域および第１電界緩和領域を構成することもで
きる。
【００１４】請求項７に記載の発明では、ドリフト層
（２）のうちトレンチ（６）の下層部に位置する部位に
は、第２電界緩和領域（６０）が備えられていることを
特徴としている。このような第２電界緩和領域を備える
と、トレンチの底面、特にコーナー部で生じる電界集中
を緩和することができ、炭化珪素半導体装置の耐圧を向
上させることが可能である。なお、請求項８に示すよう
に、第２電界緩和領域（６０）は第２導電型の半導体層
もしくはアモルファス化された半導体層によって構成さ
れる。
（２）のうちトレンチ（６）の下層部に位置する部位に
は、第２電界緩和領域（６０）が備えられていることを
特徴としている。このような第２電界緩和領域を備える
と、トレンチの底面、特にコーナー部で生じる電界集中
を緩和することができ、炭化珪素半導体装置の耐圧を向
上させることが可能である。なお、請求項８に示すよう
に、第２電界緩和領域（６０）は第２導電型の半導体層
もしくはアモルファス化された半導体層によって構成さ
れる。
【００１５】請求項９乃至１８に記載の発明は、請求項
１乃至８における炭化珪素半導体装置の製造方法に関す
る。これらの方法により、請求項１乃至８に示す炭化珪
素半導体装置を製造することができる。
１乃至８における炭化珪素半導体装置の製造方法に関す
る。これらの方法により、請求項１乃至８に示す炭化珪
素半導体装置を製造することができる。
【００１６】請求項１２に記載の発明では、チャネル層
（７）を形成する工程および第２ゲート領域（８）を形
成する工程では、トレンチ（６）内およびソース領域
（５）の表面に、第１導電型層（２４）をエピタキシャ
ル成長させる工程と、第１導電型層（２４）の上に、ト
レンチ（６）を埋め込むように第２導電型層（２５）を
エピタキシャル成長させる工程と、第２導電型層（２
５）および第１導電型層（２４）をエッチバックするこ
とにより、ソース領域（５）を露出させる工程とを有し
ていることを特徴としている。
（７）を形成する工程および第２ゲート領域（８）を形
成する工程では、トレンチ（６）内およびソース領域
（５）の表面に、第１導電型層（２４）をエピタキシャ
ル成長させる工程と、第１導電型層（２４）の上に、ト
レンチ（６）を埋め込むように第２導電型層（２５）を
エピタキシャル成長させる工程と、第２導電型層（２
５）および第１導電型層（２４）をエッチバックするこ
とにより、ソース領域（５）を露出させる工程とを有し
ていることを特徴としている。
【００１７】このように、エッチバックによってチャネ
ル層および第２ゲート領域を形成するようにすれば、ト
レンチを形成する時にしかフォト工程を行っていない。
このため、従来と比べてフォト工程を少なくすることが
でき、微細化に適した構造の炭化珪素半導体装置とする
ことができる。
ル層および第２ゲート領域を形成するようにすれば、ト
レンチを形成する時にしかフォト工程を行っていない。
このため、従来と比べてフォト工程を少なくすることが
でき、微細化に適した構造の炭化珪素半導体装置とする
ことができる。
【００１８】なお、請求項１４に記載の発明は、第２ゲ
ート領域（８）を絶縁体もしくは半絶縁体からなる絶縁
体層（５０）で構成するものであり、請求項１２と同様
の効果を得ることができると共に、絶縁体層をスピンコ
ート等で形成できるため、エピタキシャル成長で第２ゲ
ート領域を形成する場合よりも、より製造工程の簡略化
を図ることができる。
ート領域（８）を絶縁体もしくは半絶縁体からなる絶縁
体層（５０）で構成するものであり、請求項１２と同様
の効果を得ることができると共に、絶縁体層をスピンコ
ート等で形成できるため、エピタキシャル成長で第２ゲ
ート領域を形成する場合よりも、より製造工程の簡略化
を図ることができる。
【００１９】請求項１７に記載の発明では、トレンチ
（６）を形成する工程は、トレンチ（６）の底面にイオ
ン注入を行うことで、第２電界緩和領域（６０）を形成
する工程を有していることを特徴としている。このよう
に、トレンチの底面にイオン注入を行うことで、第２電
界緩和領域を形成することができる。
（６）を形成する工程は、トレンチ（６）の底面にイオ
ン注入を行うことで、第２電界緩和領域（６０）を形成
する工程を有していることを特徴としている。このよう
に、トレンチの底面にイオン注入を行うことで、第２電
界緩和領域を形成することができる。
【００２０】この場合、請求項１８に示すように、トレ
ンチ（６）をエッチングする際に用いるマスク材をその
ままイオン注入用マスクとして用いれば、マスクを兼用
することができ、製造工程の簡略化を図ることができ
る。
ンチ（６）をエッチングする際に用いるマスク材をその
ままイオン注入用マスクとして用いれば、マスクを兼用
することができ、製造工程の簡略化を図ることができ
る。
【００２１】なお、上記各手段の括弧内の符号は、後述
する実施形態に記載の具体的手段との対応関係を示すも
のである。
する実施形態に記載の具体的手段との対応関係を示すも
のである。
【００２２】
【発明の実施の形態】（第１実施形態）図１に、本発明
の第１実施形態における炭化珪素半導体装置に備えられ
るＪ−ＦＥＴの断面構成を示す。以下、図１に基づきＪ
−ＦＥＴの構成について説明する。
の第１実施形態における炭化珪素半導体装置に備えられ
るＪ−ＦＥＴの断面構成を示す。以下、図１に基づきＪ
−ＦＥＴの構成について説明する。
【００２３】図１に示すように、例えば１×１０19ｃｍ
-3以上の高い不純物濃度とされたＮ +型基板１が用いら
れ、このＮ+型基板１の主表面上に、例えば１×１０15
〜５×１０16ｃｍ-3の低い不純物濃度とされたＮ-型ド
リフト層２が形成されている。また、Ｎ-型ドリフト層
２の表面にはＰ+型層からなる第１ゲート領域３がエピ
タキシャル成長されている。この第１ゲート領域３は、
例えば５×１０17〜５×１０19ｃｍ-3の高い不純物濃度
とされている。
-3以上の高い不純物濃度とされたＮ +型基板１が用いら
れ、このＮ+型基板１の主表面上に、例えば１×１０15
〜５×１０16ｃｍ-3の低い不純物濃度とされたＮ-型ド
リフト層２が形成されている。また、Ｎ-型ドリフト層
２の表面にはＰ+型層からなる第１ゲート領域３がエピ
タキシャル成長されている。この第１ゲート領域３は、
例えば５×１０17〜５×１０19ｃｍ-3の高い不純物濃度
とされている。
【００２４】さらに、第１ゲート領域３の表面には、Ｎ
-型領域４がエピタキシャル成長され、また、Ｎ-型領域
４の表面には、例えば１×１０18〜５×１０19ｃｍ-3の
高い不純物濃度とされたＮ+型ソース領域５がエピタキ
シャル成長されている。Ｎ-型領域４は、Ｎ+型ソース領
域５とＰ+型の第１ゲート領域３との間に挟まれること
で、高濃度なＰＮジャンクション間の電界緩和を行うも
のである。以下、Ｎ-型領域４を電界緩和領域（第１の
電界緩和領域）という。この電界緩和領域４の厚さは例
えば０．５μｍ以下とされ、その不純物濃度はＮ+型ソ
ース領域５よりも低くされている。
-型領域４がエピタキシャル成長され、また、Ｎ-型領域
４の表面には、例えば１×１０18〜５×１０19ｃｍ-3の
高い不純物濃度とされたＮ+型ソース領域５がエピタキ
シャル成長されている。Ｎ-型領域４は、Ｎ+型ソース領
域５とＰ+型の第１ゲート領域３との間に挟まれること
で、高濃度なＰＮジャンクション間の電界緩和を行うも
のである。以下、Ｎ-型領域４を電界緩和領域（第１の
電界緩和領域）という。この電界緩和領域４の厚さは例
えば０．５μｍ以下とされ、その不純物濃度はＮ+型ソ
ース領域５よりも低くされている。
【００２５】また、Ｎ+型ソース領域５の表面から、Ｎ+
型ソース領域５、電界緩和領域４および第１ゲート領域
３を貫通し、Ｎ-型ドリフト領域２に達するトレンチ６
が形成されている。このトレンチ６の内壁にはＮ-型ド
リフト領域２とほぼ同等の不純物濃度とされたＮ-型チ
ャネル層７がエピタキシャル成長されており、このＮ-
型チャネル層７の表面にはトレンチ６を埋め込むよう
に、第１ゲート領域３とほぼ同等の不純物濃度とされた
Ｐ+型の第２ゲート領域８がエピタキシャル成長されて
いる。これらＮ-型チャネル層７と第２ゲート領域８の
表面は、Ｎ+型ソース領域５の表面と同一面となってい
る。
型ソース領域５、電界緩和領域４および第１ゲート領域
３を貫通し、Ｎ-型ドリフト領域２に達するトレンチ６
が形成されている。このトレンチ６の内壁にはＮ-型ド
リフト領域２とほぼ同等の不純物濃度とされたＮ-型チ
ャネル層７がエピタキシャル成長されており、このＮ-
型チャネル層７の表面にはトレンチ６を埋め込むよう
に、第１ゲート領域３とほぼ同等の不純物濃度とされた
Ｐ+型の第２ゲート領域８がエピタキシャル成長されて
いる。これらＮ-型チャネル層７と第２ゲート領域８の
表面は、Ｎ+型ソース領域５の表面と同一面となってい
る。
【００２６】第２ゲート領域８の表面には、第２ゲート
電極９が電気的に接続されており、この第２ゲート電極
９を覆うように層間絶縁膜１０が形成されている。ま
た、層間絶縁膜１０に形成されたコンタクトホールを介
してＮ+型ソース領域５と電気的に接続されたソース電
極１１が形成されている。そして、Ｎ+型基板１の裏面
側にはドレイン電極１２が形成され、図１に示す構造が
構成されている。
電極９が電気的に接続されており、この第２ゲート電極
９を覆うように層間絶縁膜１０が形成されている。ま
た、層間絶縁膜１０に形成されたコンタクトホールを介
してＮ+型ソース領域５と電気的に接続されたソース電
極１１が形成されている。そして、Ｎ+型基板１の裏面
側にはドレイン電極１２が形成され、図１に示す構造が
構成されている。
【００２７】なお、図１とは別断面において、第１ゲー
ト領域３も第１ゲート電極１３と電気的に接続され、第
１ゲート電極１３を介して第１ゲート領域３への印加電
圧を制御できるようになっている。
ト領域３も第１ゲート電極１３と電気的に接続され、第
１ゲート電極１３を介して第１ゲート領域３への印加電
圧を制御できるようになっている。
【００２８】このように構成されたＪ−ＦＥＴはノーマ
リオフで作動する。この作動は、第１ゲート電極１３お
よび第２ゲート電極９の接続態様によって異なってお
り、以下のように行われる。
リオフで作動する。この作動は、第１ゲート電極１３お
よび第２ゲート電極９の接続態様によって異なってお
り、以下のように行われる。
【００２９】第１、第２ゲート電極１３、９との電位
が制御可能な態様の場合には、第１、第２ゲート電極１
３、９の電位に基づいて第１、第２ゲート領域３、８の
双方からＮ-型チャネル層７側に延びる空乏層の延び量
を制御するダブルゲート駆動が行われる。例えば、第
１、第２ゲート電極１３、９に電圧を印加していない時
には、Ｎ-型チャネル層７が第１、第２ゲート領域３、
８の双方から延びる空乏層によってピンチオフされる。
これにより、ソース−ドレイン間の電流がオフされる。
そして、第１、第２ゲート領域３、８とＮ-型チャネル
層７との間に順バイアスをかけると、Ｎ-型チャネル層
７に延びる空乏層の延び量が縮小される。これにより、
チャネルが設定されて、ソース−ドレイン間に電流が流
される。
が制御可能な態様の場合には、第１、第２ゲート電極１
３、９の電位に基づいて第１、第２ゲート領域３、８の
双方からＮ-型チャネル層７側に延びる空乏層の延び量
を制御するダブルゲート駆動が行われる。例えば、第
１、第２ゲート電極１３、９に電圧を印加していない時
には、Ｎ-型チャネル層７が第１、第２ゲート領域３、
８の双方から延びる空乏層によってピンチオフされる。
これにより、ソース−ドレイン間の電流がオフされる。
そして、第１、第２ゲート領域３、８とＮ-型チャネル
層７との間に順バイアスをかけると、Ｎ-型チャネル層
７に延びる空乏層の延び量が縮小される。これにより、
チャネルが設定されて、ソース−ドレイン間に電流が流
される。
【００３０】第１ゲート電極１３の電位のみが独立し
て制御可能で、第２ゲート電極９の電位が例えばソース
電極１１と同電位とされる態様の場合には、第１ゲート
電極１３の電位に基づいて第１ゲート領域３側からＮ-
型チャネル層７側に延びる空乏層の延び量を制御するシ
ングルゲート駆動が行われる。この場合にも基本的には
ダブルゲート駆動の場合と同様の作動を行うが、チャネ
ルの設定が第１ゲート領域３側から延びる空乏層のみに
よって行われることになる。
て制御可能で、第２ゲート電極９の電位が例えばソース
電極１１と同電位とされる態様の場合には、第１ゲート
電極１３の電位に基づいて第１ゲート領域３側からＮ-
型チャネル層７側に延びる空乏層の延び量を制御するシ
ングルゲート駆動が行われる。この場合にも基本的には
ダブルゲート駆動の場合と同様の作動を行うが、チャネ
ルの設定が第１ゲート領域３側から延びる空乏層のみに
よって行われることになる。
【００３１】第２ゲート電極９の電位のみが独立して
制御可能で、第１ゲート電極１３の電位が例えばソース
電極１１と同電位とされる態様の場合には、第２ゲート
電極９の電位に基づいて第２ゲート領域８側からＮ-型
チャネル層７側に延びる空乏層の延び量を制御するシン
グルゲート駆動が行われる。この場合にも基本的にはダ
ブルゲート駆動の場合と同様の作動を行うが、チャネル
の設定が第２ゲート領域８側から延びる空乏層のみによ
って行われることになる。
制御可能で、第１ゲート電極１３の電位が例えばソース
電極１１と同電位とされる態様の場合には、第２ゲート
電極９の電位に基づいて第２ゲート領域８側からＮ-型
チャネル層７側に延びる空乏層の延び量を制御するシン
グルゲート駆動が行われる。この場合にも基本的にはダ
ブルゲート駆動の場合と同様の作動を行うが、チャネル
の設定が第２ゲート領域８側から延びる空乏層のみによ
って行われることになる。
【００３２】次に、図１に示す炭化珪素半導体装置の製
造方法について、図２、図３に示す炭化珪素半導体装置
の製造工程を参照して説明する。
造方法について、図２、図３に示す炭化珪素半導体装置
の製造工程を参照して説明する。
【００３３】まず、図２（ａ）に示す工程では、（００
０１）Ｓｉ面で切り出された厚さ４００μｍ程度の３
Ｃ、４Ｈ、６Ｈもしくは１５Ｒ−ＳｉＣからなるＮ+型
基板１を用意し、このＮ+型基板１の表面に厚さ１０μ
ｍ程度のＮ-型ドリフト層２、厚さ１μｍ程度のＰ+型層
２０、厚さ０．５μｍ程度のＮ-型層２１および厚さ２
〜３μｍ程度のＮ+型層２２を順にエピタキシャル成長
させる。
０１）Ｓｉ面で切り出された厚さ４００μｍ程度の３
Ｃ、４Ｈ、６Ｈもしくは１５Ｒ−ＳｉＣからなるＮ+型
基板１を用意し、このＮ+型基板１の表面に厚さ１０μ
ｍ程度のＮ-型ドリフト層２、厚さ１μｍ程度のＰ+型層
２０、厚さ０．５μｍ程度のＮ-型層２１および厚さ２
〜３μｍ程度のＮ+型層２２を順にエピタキシャル成長
させる。
【００３４】次いで、図２（ｂ）に示す工程では、Ｎ+
型層２２の表面にマスク材となるＬＴＯ膜２３を成膜し
たのち、フォトリソグラフィによりＬＴＯ膜２３をパタ
ーニングし、ＬＴＯ膜２３の所定位置を開口させる。そ
して、ＬＴＯ膜２３をマスクとしたエッチング、例えば
ＲＩＥ（Reactive Ion Etching）を行い、Ｎ+型層２
２、Ｎ-型層２１およびＰ+型層２０を貫通し、Ｎ-型ド
リフト層２に達する深さ４．５〜５μｍ程度のトレンチ
６を形成する。このとき、トレンチ６の底面に対して側
壁面が成す角度が６０〜９０℃程度となるようにするの
が望ましい。これにより、トレンチ６によってＰ+型層
２０、Ｎ-型層２１およびＮ+型層２２が分断され、Ｐ+
型層２０にて第１ゲート領域３が構成され、Ｎ-型層２
１にて電界緩和領域４が構成され、Ｎ+型層２２にてＮ+
型ソース領域５が構成される。
型層２２の表面にマスク材となるＬＴＯ膜２３を成膜し
たのち、フォトリソグラフィによりＬＴＯ膜２３をパタ
ーニングし、ＬＴＯ膜２３の所定位置を開口させる。そ
して、ＬＴＯ膜２３をマスクとしたエッチング、例えば
ＲＩＥ（Reactive Ion Etching）を行い、Ｎ+型層２
２、Ｎ-型層２１およびＰ+型層２０を貫通し、Ｎ-型ド
リフト層２に達する深さ４．５〜５μｍ程度のトレンチ
６を形成する。このとき、トレンチ６の底面に対して側
壁面が成す角度が６０〜９０℃程度となるようにするの
が望ましい。これにより、トレンチ６によってＰ+型層
２０、Ｎ-型層２１およびＮ+型層２２が分断され、Ｐ+
型層２０にて第１ゲート領域３が構成され、Ｎ-型層２
１にて電界緩和領域４が構成され、Ｎ+型層２２にてＮ+
型ソース領域５が構成される。
【００３５】続いて、フッ酸等によりＬＴＯ膜２３を除
去した後、図２（ｃ）に示す工程として、トレンチ６の
内壁及びＮ+型ソース領域５の表面に厚さ０．５μｍ程
度のＮ-型層２４をエピタキシャル成長させる。そし
て、図３（ａ）に示す工程では、Ｎ-型層２４の表面に
Ｐ+型層２５をエピタキシャル成長させ、Ｐ+型層２５に
よってトレンチ６が埋め込まれるようにする。
去した後、図２（ｃ）に示す工程として、トレンチ６の
内壁及びＮ+型ソース領域５の表面に厚さ０．５μｍ程
度のＮ-型層２４をエピタキシャル成長させる。そし
て、図３（ａ）に示す工程では、Ｎ-型層２４の表面に
Ｐ+型層２５をエピタキシャル成長させ、Ｐ+型層２５に
よってトレンチ６が埋め込まれるようにする。
【００３６】次いで、図３（ｂ）に示す工程では、ＣＭ
Ｐ（Chemical Mechanical Polishing)により、Ｐ+型層
２５およびＮ-型層２４をエッチバックし、Ｎ+型ソース
領域５を露出させる。これにより、トレンチ６内にのみ
Ｐ+型層２５およびＮ-型層２４が残された構成となり、
Ｐ+型層２５によって第２ゲート領域８が構成されると
共に、Ｎ-型層２４によってＮ-型チャネル層７が構成さ
れる。
Ｐ（Chemical Mechanical Polishing)により、Ｐ+型層
２５およびＮ-型層２４をエッチバックし、Ｎ+型ソース
領域５を露出させる。これにより、トレンチ６内にのみ
Ｐ+型層２５およびＮ-型層２４が残された構成となり、
Ｐ+型層２５によって第２ゲート領域８が構成されると
共に、Ｎ-型層２４によってＮ-型チャネル層７が構成さ
れる。
【００３７】そして、図３（ｃ）に示す工程では、基板
表面にＰ型半導体とオーミック接触が行えるＡｌやＴｉ
等からなる金属膜を配置したのち、その金属膜をパター
ニングして第２ゲート電極９を形成すると共に、図３
（ｃ）とは別断面において第１ゲート電極１３を形成す
る。その後、基板表面に層間絶縁膜１０を形成したの
ち、層間絶縁膜１０にコンタクトホールを開ける。ま
た、Ｎ型半導体とオーミック接触が行えるＮｉ等からな
る金属膜を配置し、ソース電極１１を形成する。そし
て、Ｎ+型基板１の裏面側にドレイン電極１２を形成し
た後、シンター工程を行うことで、図１に示すＪ−ＦＥ
Ｔを備えた炭化珪素半導体装置が完成する。
表面にＰ型半導体とオーミック接触が行えるＡｌやＴｉ
等からなる金属膜を配置したのち、その金属膜をパター
ニングして第２ゲート電極９を形成すると共に、図３
（ｃ）とは別断面において第１ゲート電極１３を形成す
る。その後、基板表面に層間絶縁膜１０を形成したの
ち、層間絶縁膜１０にコンタクトホールを開ける。ま
た、Ｎ型半導体とオーミック接触が行えるＮｉ等からな
る金属膜を配置し、ソース電極１１を形成する。そし
て、Ｎ+型基板１の裏面側にドレイン電極１２を形成し
た後、シンター工程を行うことで、図１に示すＪ−ＦＥ
Ｔを備えた炭化珪素半導体装置が完成する。
【００３８】以上説明したように、本実施形態に示す炭
化珪素半導体装置においては、Ｎ+型ソース領域５をエ
ピタキシャル成長によって形成している。このため、Ｎ
+型ソース領域５に結晶欠陥が形成され難く、Ｐ+型の第
１ゲート領域３との間に形成されるＰＮジャンクション
の耐圧低下、リーク発生を防止することができ、炭化珪
素半導体装置の耐圧低下を防止することができる。
化珪素半導体装置においては、Ｎ+型ソース領域５をエ
ピタキシャル成長によって形成している。このため、Ｎ
+型ソース領域５に結晶欠陥が形成され難く、Ｐ+型の第
１ゲート領域３との間に形成されるＰＮジャンクション
の耐圧低下、リーク発生を防止することができ、炭化珪
素半導体装置の耐圧低下を防止することができる。
【００３９】また、ＰＮジャンクションが形成されるＮ
+型ソース領域５とＰ+型の第１ゲート領域３との間に、
不純物濃度が低くされた電界緩和領域４を設けている。
このため、ＰＮジャンクションに形成される電界を緩和
することができ、より炭化珪素半導体装置の耐圧を向上
させることができる。
+型ソース領域５とＰ+型の第１ゲート領域３との間に、
不純物濃度が低くされた電界緩和領域４を設けている。
このため、ＰＮジャンクションに形成される電界を緩和
することができ、より炭化珪素半導体装置の耐圧を向上
させることができる。
【００４０】また、本実施形態では、エピタキシャル成
長させた第１ゲート領域３、電界緩和領域４およびＮ+
型ソース領域５を貫通するようにトレンチ６を設けるよ
うにしている。そして、トレンチ６内にエピタキシャル
成長によってＮ-型チャネル層７を形成し、その上に第
２ゲート領域８を形成するようにしている。このため、
すべての寸法がエピタキシャル成長させた各層の膜厚に
よって規定され、自己整合的に決定される。このため、
特性の安定した炭化珪素半導体装置とすることができ
る。
長させた第１ゲート領域３、電界緩和領域４およびＮ+
型ソース領域５を貫通するようにトレンチ６を設けるよ
うにしている。そして、トレンチ６内にエピタキシャル
成長によってＮ-型チャネル層７を形成し、その上に第
２ゲート領域８を形成するようにしている。このため、
すべての寸法がエピタキシャル成長させた各層の膜厚に
よって規定され、自己整合的に決定される。このため、
特性の安定した炭化珪素半導体装置とすることができ
る。
【００４１】さらに、本実施形態では、電極形成工程や
層間絶縁膜形成工程を除くと、トレンチ６を形成する時
にしかフォト工程を行っていない。このため、従来と比
べてフォト工程を少なくすることができ、微細化に適し
た構造の炭化珪素半導体装置とすることができる。
層間絶縁膜形成工程を除くと、トレンチ６を形成する時
にしかフォト工程を行っていない。このため、従来と比
べてフォト工程を少なくすることができ、微細化に適し
た構造の炭化珪素半導体装置とすることができる。
【００４２】（第２実施形態）本実施形態では、第１実
施形態の図１で示した炭化珪素半導体装置を他の製造方
法で形成する場合について説明する。図４に、本実施形
態における炭化珪素半導体装置の製造工程を示す。な
お、本実施形態の製造方法は、ほぼ第１実施形態と同様
であるため、第１実施形態と異なる部分についてのみ図
４に示してある。
施形態の図１で示した炭化珪素半導体装置を他の製造方
法で形成する場合について説明する。図４に、本実施形
態における炭化珪素半導体装置の製造工程を示す。な
お、本実施形態の製造方法は、ほぼ第１実施形態と同様
であるため、第１実施形態と異なる部分についてのみ図
４に示してある。
【００４３】まず、図４（ａ）に示す工程では、第１実
施形態の図２（ａ）と同様にして、Ｎ+型基板１の主表
面上にＮ-型ドリフト層２、Ｐ+型層２０をエピタキシャ
ル成長させる。その後、Ｐ+型層２０の上に、Ｎ-型層３
０を２〜３μｍ程度の厚さでエピタキシャル成長させ
る。
施形態の図２（ａ）と同様にして、Ｎ+型基板１の主表
面上にＮ-型ドリフト層２、Ｐ+型層２０をエピタキシャ
ル成長させる。その後、Ｐ+型層２０の上に、Ｎ-型層３
０を２〜３μｍ程度の厚さでエピタキシャル成長させ
る。
【００４４】次いで、図４（ｂ）に示す工程では、Ｎ-
型層３０の表面からＮ型不純物（例えば窒素やリン）の
イオン注入を行い、Ｎ-型層３０の上層部を高濃度化
し、Ｎ+型層３１を形成する。このとき、Ｎ+型層３１の
厚さを例えば１〜１．５μｍで形成する。この後、第１
実施形態で示した図２（ｂ）以降の工程を行うことによ
り、残ったＮ-型層３０にて電界緩和領域４が構成さ
れ、Ｎ+型層３１にてＮ+型ソース領域５が構成されて、
図１に示す炭化珪素半導体装置が完成する。
型層３０の表面からＮ型不純物（例えば窒素やリン）の
イオン注入を行い、Ｎ-型層３０の上層部を高濃度化
し、Ｎ+型層３１を形成する。このとき、Ｎ+型層３１の
厚さを例えば１〜１．５μｍで形成する。この後、第１
実施形態で示した図２（ｂ）以降の工程を行うことによ
り、残ったＮ-型層３０にて電界緩和領域４が構成さ
れ、Ｎ+型層３１にてＮ+型ソース領域５が構成されて、
図１に示す炭化珪素半導体装置が完成する。
【００４５】このように、Ｎ-型層３０にイオン注入す
ることで形成したＮ+型層３１でＮ+型ソース領域５を構
成することも可能である。この場合、Ｎ+型ソース領域
５がイオン注入によって形成されることになり、結晶欠
陥が形成され得るが、Ｎ+型ソース領域５と第１ゲート
領域３との間に、結晶欠陥が形成されにくいエピタキシ
ャル成長にて形成されたＮ-型層３０からなる電界緩和
領域４が備えられているため、ＰＮジャンクションの耐
圧低下、リーク発生を防止することができ、第１実施形
態と同様の効果を得ることができる。
ることで形成したＮ+型層３１でＮ+型ソース領域５を構
成することも可能である。この場合、Ｎ+型ソース領域
５がイオン注入によって形成されることになり、結晶欠
陥が形成され得るが、Ｎ+型ソース領域５と第１ゲート
領域３との間に、結晶欠陥が形成されにくいエピタキシ
ャル成長にて形成されたＮ-型層３０からなる電界緩和
領域４が備えられているため、ＰＮジャンクションの耐
圧低下、リーク発生を防止することができ、第１実施形
態と同様の効果を得ることができる。
【００４６】（第３実施形態）本実施形態も、第１実施
形態の図１で示した炭化珪素半導体装置を他の製造方法
で形成する場合について説明する。図５に、本実施形態
における炭化珪素半導体装置の製造工程を示す。なお、
本実施形態の製造方法は、ほぼ第１実施形態と同様であ
るため、第１実施形態と異なる部分についてのみ図５に
示してある。
形態の図１で示した炭化珪素半導体装置を他の製造方法
で形成する場合について説明する。図５に、本実施形態
における炭化珪素半導体装置の製造工程を示す。なお、
本実施形態の製造方法は、ほぼ第１実施形態と同様であ
るため、第１実施形態と異なる部分についてのみ図５に
示してある。
【００４７】まず、図５に示す工程では、第１実施形態
の図２（ａ）と同様にして、Ｎ+型基板１の主表面上に
Ｎ-型ドリフト層２、Ｐ+型層２０をエピタキシャル成長
させる。その後、Ｐ+型層２０の上に、Ｎ型層４０を２
〜３μｍ程度の厚さでエピタキシャル成長させる。この
とき、エピタキシャル成長中の雰囲気を適宜変更するこ
とで、Ｎ型層４０が、Ｐ+型層２０の表面から順に不純
物濃度が高濃度となるようなグラデュエーションとな
り、Ｐ+型層２０と接する部分が低濃度となるようにす
る。
の図２（ａ）と同様にして、Ｎ+型基板１の主表面上に
Ｎ-型ドリフト層２、Ｐ+型層２０をエピタキシャル成長
させる。その後、Ｐ+型層２０の上に、Ｎ型層４０を２
〜３μｍ程度の厚さでエピタキシャル成長させる。この
とき、エピタキシャル成長中の雰囲気を適宜変更するこ
とで、Ｎ型層４０が、Ｐ+型層２０の表面から順に不純
物濃度が高濃度となるようなグラデュエーションとな
り、Ｐ+型層２０と接する部分が低濃度となるようにす
る。
【００４８】この後、第１実施形態で示した図２（ｂ）
以降の工程を行うことにより、Ｎ型層４０の下層に位置
する低濃度部分にて電界緩和領域４が構成され、Ｎ型層
４０の上層に位置する高濃度部分にてＮ+型ソース領域
５が構成されて、図１に示す炭化珪素半導体装置が完成
する。
以降の工程を行うことにより、Ｎ型層４０の下層に位置
する低濃度部分にて電界緩和領域４が構成され、Ｎ型層
４０の上層に位置する高濃度部分にてＮ+型ソース領域
５が構成されて、図１に示す炭化珪素半導体装置が完成
する。
【００４９】このように、不純物濃度にグラデュエーシ
ョンを設けたＮ型層４０を用いても第１実施形態と同様
の炭化珪素半導体装置を形成することができる。この場
合においても、Ｎ型層４０をエピタキシャル成長で形成
しているため、第１実施形態と同様の効果を得ることが
できる。
ョンを設けたＮ型層４０を用いても第１実施形態と同様
の炭化珪素半導体装置を形成することができる。この場
合においても、Ｎ型層４０をエピタキシャル成長で形成
しているため、第１実施形態と同様の効果を得ることが
できる。
【００５０】（第４実施形態）第１実施形態で示した図
１の炭化珪素半導体装置のうち、第２ゲート領域８を絶
縁体もしくは半絶縁体で構成するようにすることもでき
る。この場合、絶縁体や半絶縁体とＮ-型チャネル層７
との間の仕事関数差によって第２ゲート領域８から延び
る空乏層の延び量が決定されるため、第１、第２ゲート
領域３、８から延びる空乏層によってＮ-型チャネル層
７内をピンチオフし、第１ゲート領域３への印加電圧に
基づいて第１ゲート領域３からの空乏層の延び量を制御
し、チャネルを制御するという動作を行うことになる。
１の炭化珪素半導体装置のうち、第２ゲート領域８を絶
縁体もしくは半絶縁体で構成するようにすることもでき
る。この場合、絶縁体や半絶縁体とＮ-型チャネル層７
との間の仕事関数差によって第２ゲート領域８から延び
る空乏層の延び量が決定されるため、第１、第２ゲート
領域３、８から延びる空乏層によってＮ-型チャネル層
７内をピンチオフし、第１ゲート領域３への印加電圧に
基づいて第１ゲート領域３からの空乏層の延び量を制御
し、チャネルを制御するという動作を行うことになる。
【００５１】このように、第２ゲート領域８を絶縁体や
半絶縁体で構成することも可能である。このような構成
としても、第１実施形態と同様の効果を得ることができ
る。
半絶縁体で構成することも可能である。このような構成
としても、第１実施形態と同様の効果を得ることができ
る。
【００５２】図６に、本実施形態の炭化珪素半導体装置
の製造工程を示す。本実施形態の炭化珪素半導体装置の
製造方法は、基本的には第１実施形態と同様であるた
め、異なる部分についてのみ説明する。
の製造工程を示す。本実施形態の炭化珪素半導体装置の
製造方法は、基本的には第１実施形態と同様であるた
め、異なる部分についてのみ説明する。
【００５３】まず、第１実施形態に示した図２（ａ）〜
（ｃ）と同様の工程を行い、トレンチ６内にＮ-型層２
４をエピタキシャル成長させる。その後、図６（ａ）に
示す工程では、図３（ａ）に示す工程において成膜した
Ｐ+型層２５に変えて、絶縁体層５０を成膜する。この
とき、絶縁体層５０をエピタキシャル成長かスピンコー
ト等で形成できる。スピンコートで形成した場合には、
第１実施形態のようにＰ+型層２５をエピタキシャル成
長させる場合と比べて製造工程を簡略化することができ
る。
（ｃ）と同様の工程を行い、トレンチ６内にＮ-型層２
４をエピタキシャル成長させる。その後、図６（ａ）に
示す工程では、図３（ａ）に示す工程において成膜した
Ｐ+型層２５に変えて、絶縁体層５０を成膜する。この
とき、絶縁体層５０をエピタキシャル成長かスピンコー
ト等で形成できる。スピンコートで形成した場合には、
第１実施形態のようにＰ+型層２５をエピタキシャル成
長させる場合と比べて製造工程を簡略化することができ
る。
【００５４】続いて、図６（ｂ）に示す工程では、Ｎ-
型層２４をストッパとして絶縁体層５０を平坦化する。
その後、時間制御によってＮ-型層２４をエッチバック
し、Ｎ+型ソース領域５を露出させる。
型層２４をストッパとして絶縁体層５０を平坦化する。
その後、時間制御によってＮ-型層２４をエッチバック
し、Ｎ+型ソース領域５を露出させる。
【００５５】そして、図６（ｃ）に示す工程では、基板
表面にＰ型半導体とオーミック接触が行えるＡｌやＴｉ
等からなる金属膜を配置したのち、その金属膜をパター
ニングして、図３（ｃ）とは別断面において第１ゲート
電極１３を形成する。その後、基板表面に層間絶縁膜１
０を形成したのち、層間絶縁膜１０にコンタクトホール
を開け、Ｎ型半導体とオーミック接触が行えるＮｉ等か
らなる金属膜を配置して、ソース電極１１を形成する。
この後は、ドレイン電極１２の形成工程等を行うこと
で、本実施形態における炭化珪素半導体装置が完成す
る。
表面にＰ型半導体とオーミック接触が行えるＡｌやＴｉ
等からなる金属膜を配置したのち、その金属膜をパター
ニングして、図３（ｃ）とは別断面において第１ゲート
電極１３を形成する。その後、基板表面に層間絶縁膜１
０を形成したのち、層間絶縁膜１０にコンタクトホール
を開け、Ｎ型半導体とオーミック接触が行えるＮｉ等か
らなる金属膜を配置して、ソース電極１１を形成する。
この後は、ドレイン電極１２の形成工程等を行うこと
で、本実施形態における炭化珪素半導体装置が完成す
る。
【００５６】なお、ここでは、第１実施形態の第２ゲー
ト領域８を絶縁体で構成する場合について説明したが、
勿論、第２、第３実施形態に対して適用することも可能
である。
ト領域８を絶縁体で構成する場合について説明したが、
勿論、第２、第３実施形態に対して適用することも可能
である。
【００５７】（第５実施形態）第１実施形態に示す構造
において、第２ゲート領域８を炭化珪素ではなくＰ+型
の化合物半導体で構成することもできる。化合物半導体
としては、例えばＡｌＮやＧａＮもしくはＡｌＧａＮ等
を用いることができる。
において、第２ゲート領域８を炭化珪素ではなくＰ+型
の化合物半導体で構成することもできる。化合物半導体
としては、例えばＡｌＮやＧａＮもしくはＡｌＧａＮ等
を用いることができる。
【００５８】このような化合物半導体は、炭化珪素と比
べてバンドギャップが広いことから、炭化珪素のビルト
インポテンシャルの理論値よりも大きな電圧で第２ゲー
ト領域８を駆動しても、寄生ダイオードがＯＮしないよ
うにできる。例えば、化合物半導体としてＡｌＮを用い
た場合には、３．４Ｖまでの駆動電圧とすることが可能
となり、炭化珪素のビルトインポテンシャルの理論限界
である約２．９Ｖよりも大きい。これにより、より制御
性よく炭化珪素半導体装置を駆動することが可能とな
る。
べてバンドギャップが広いことから、炭化珪素のビルト
インポテンシャルの理論値よりも大きな電圧で第２ゲー
ト領域８を駆動しても、寄生ダイオードがＯＮしないよ
うにできる。例えば、化合物半導体としてＡｌＮを用い
た場合には、３．４Ｖまでの駆動電圧とすることが可能
となり、炭化珪素のビルトインポテンシャルの理論限界
である約２．９Ｖよりも大きい。これにより、より制御
性よく炭化珪素半導体装置を駆動することが可能とな
る。
【００５９】なお、本実施形態における炭化珪素半導体
装置の製造方法は第１実施形態に対して第２ゲート領域
８の材質を変更するのみでよく、図２、図３に示した製
造工程がそのまま適用される。
装置の製造方法は第１実施形態に対して第２ゲート領域
８の材質を変更するのみでよく、図２、図３に示した製
造工程がそのまま適用される。
【００６０】（第６実施形態）図７に、本発明の第６実
施形態におけるＪ−ＦＥＴを備えた炭化珪素半導体装置
の断面構成を示す。本実施形態は、第１実施形態に示す
炭化珪素半導体装置に対して、トレンチ６の底面の下層
部に電界緩和領域（第２の電界緩和領域）６０を備えた
ものである。その他の構成については、第１実施形態と
同様である。
施形態におけるＪ−ＦＥＴを備えた炭化珪素半導体装置
の断面構成を示す。本実施形態は、第１実施形態に示す
炭化珪素半導体装置に対して、トレンチ６の底面の下層
部に電界緩和領域（第２の電界緩和領域）６０を備えた
ものである。その他の構成については、第１実施形態と
同様である。
【００６１】ここで示した電界緩和領域６０は、例えば
Ｐ型の炭化珪素又はアモルファス化した炭化珪素で構成
されている。このような電界緩和領域６０を備えると、
トレンチ６の底面、特にコーナー部で生じる電界集中を
緩和することができ、炭化珪素半導体装置の耐圧を向上
させることが可能である。
Ｐ型の炭化珪素又はアモルファス化した炭化珪素で構成
されている。このような電界緩和領域６０を備えると、
トレンチ６の底面、特にコーナー部で生じる電界集中を
緩和することができ、炭化珪素半導体装置の耐圧を向上
させることが可能である。
【００６２】図８に、本実施形態の炭化珪素半導体装置
の製造工程を示す。本実施形態の炭化珪素半導体装置の
製造方法は、基本的には第１実施形態と同様であるた
め、異なる部分についてのみ説明する。
の製造工程を示す。本実施形態の炭化珪素半導体装置の
製造方法は、基本的には第１実施形態と同様であるた
め、異なる部分についてのみ説明する。
【００６３】まず、第１実施形態で示した図２（ａ）、
（ｂ）に示す工程を行い、トレンチ６を形成する。その
後、図８に示す工程では、トレンチ６を形成する際に用
いたＬＴＯ膜２３をそのままマスクとして用いたイオン
注入を行う。このとき、Ｐ型不純物（例えばＢやＡｌ）
を注入しても良いし、炭化珪素に対して不活性なイオン
（例えばＣやＡｒやＮｅ）等を注入することで注入され
た領域をアモルファス化させるようにしても良い。これ
により、トレンチ６の底部の下層部に電界緩和層６０が
形成される。この後は、第１実施形態で示した図２
（ｃ）、図３（ａ）〜（ｃ）に示す工程を行い、図７に
示す本実施形態の炭化珪素半導体装置が完成する。
（ｂ）に示す工程を行い、トレンチ６を形成する。その
後、図８に示す工程では、トレンチ６を形成する際に用
いたＬＴＯ膜２３をそのままマスクとして用いたイオン
注入を行う。このとき、Ｐ型不純物（例えばＢやＡｌ）
を注入しても良いし、炭化珪素に対して不活性なイオン
（例えばＣやＡｒやＮｅ）等を注入することで注入され
た領域をアモルファス化させるようにしても良い。これ
により、トレンチ６の底部の下層部に電界緩和層６０が
形成される。この後は、第１実施形態で示した図２
（ｃ）、図３（ａ）〜（ｃ）に示す工程を行い、図７に
示す本実施形態の炭化珪素半導体装置が完成する。
【００６４】なお、図７では電界緩和領域６０がトレン
チ６の底面に接するように示されているが、接していて
も良いし、トレンチ６の底面との間に隙間を持って形成
されていても良い。
チ６の底面に接するように示されているが、接していて
も良いし、トレンチ６の底面との間に隙間を持って形成
されていても良い。
【００６５】（他の実施形態）なお、上記各実施形態で
は、Ｎ-型チャネル層７がチャネルとなるようなＮチャ
ネルのＪ−ＦＥＴを備えた炭化珪素半導体装置について
説明したが、炭化珪素半導体装置の各構成要素の導電型
を反転させたＰチャネルのＪ−ＦＥＴを備えた炭化珪素
半導体装置についても本発明を適用することが可能であ
る。
は、Ｎ-型チャネル層７がチャネルとなるようなＮチャ
ネルのＪ−ＦＥＴを備えた炭化珪素半導体装置について
説明したが、炭化珪素半導体装置の各構成要素の導電型
を反転させたＰチャネルのＪ−ＦＥＴを備えた炭化珪素
半導体装置についても本発明を適用することが可能であ
る。
【００６６】また、上記実施形態では、ノーマリオフ型
のＪ−ＦＥＴを例に挙げて説明したが、ノーマリオフ型
に限らず、ノーマリオン型のＪ−ＦＥＴであっても適用
可能である。この場合、例えば、Ｎ-型チャネル層７の
不純物濃度を５×１０16〜１×１０17ｃｍ-3程度とする
こともできる。
のＪ−ＦＥＴを例に挙げて説明したが、ノーマリオフ型
に限らず、ノーマリオン型のＪ−ＦＥＴであっても適用
可能である。この場合、例えば、Ｎ-型チャネル層７の
不純物濃度を５×１０16〜１×１０17ｃｍ-3程度とする
こともできる。
【図１】本発明の第１実施形態における炭化珪素半導体
装置の断面構成を示す図である。
装置の断面構成を示す図である。
【図２】図１に示す炭化珪素半導体装置の製造工程を示
す図である。
す図である。
【図３】図２に続く炭化珪素半導体装置の製造工程を示
す図である。
す図である。
【図４】本発明の第２実施形態における炭化珪素半導体
装置の製造工程を示す図である。
装置の製造工程を示す図である。
【図５】本発明の第３実施形態における炭化珪素半導体
装置の製造工程を示す図である。
装置の製造工程を示す図である。
【図６】本発明の第４実施形態における炭化珪素半導体
装置の製造工程を示す図である。
装置の製造工程を示す図である。
【図７】本発明の第６実施形態における炭化珪素半導体
装置の断面構成を示す図である。
装置の断面構成を示す図である。
【図８】図７に示す炭化珪素半導体装置の製造工程を示
す図である。
す図である。
【図９】従来の炭化珪素半導体装置の断面構成を示した
図である。
図である。
１…Ｎ+型基板、２…Ｎ-型ドリフト層、３…第１ゲート
領域、４…電界緩和領域、５…Ｎ+型ソース領域、６…
トレンチ、７…Ｎ-型チャネル層、８…第２ゲート領
域、９…第２ゲート電極、１１…ソース電極、１２…ド
レイン電極、１３…第１ゲート電極。
領域、４…電界緩和領域、５…Ｎ+型ソース領域、６…
トレンチ、７…Ｎ-型チャネル層、８…第２ゲート領
域、９…第２ゲート電極、１１…ソース電極、１２…ド
レイン電極、１３…第１ゲート電極。
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 小島 淳
愛知県刈谷市昭和町１丁目１番地 株式会
社デンソー内
Ｆターム(参考） 5F102 FA01 GB04 GC05 GC07 GC08
GD04 GJ02 GR01 HC01
Claims (18)
- 【請求項１】 第１導電型の炭化珪素からなる基板
（１）と、 前記基板（１）上に形成され、前記基板（１）よりも低
濃度とされた炭化珪素からなる第１導電型のドリフト層
（２）と、 前記ドリフト層（２）の表面に形成された第２導電型の
第１ゲート領域（３）と、 前記第１ゲート領域（３）の表面に形成された第１導電
型の第１電界緩和領域（４）と、 前記第１電界緩和領域（４）の上に形成され、前記第１
電界緩和領域（４）よりも高濃度な炭化珪素からなる第
１導電型のソース領域（５）と、 前記ソース領域（５）、前記第１電界緩和領域（４）お
よび前記第１ゲート領域（３）を貫通し、前記ドリフト
層（２）に達するトレンチ（６）と、 前記トレンチ（６）の内壁側面に形成された、炭化珪素
からなる第１導電型のチャネル層（７）と、 前記トレンチ（６）内において、前記チャネル層（７）
の表面に形成された第２ゲート領域（８）と、 前記第１ゲート領域（３）と電気的に接続された第１ゲ
ート電極（１３）と、 前記第２ゲート領域（８）と電気的に接続された第２ゲ
ート電極（９）と、 前記ソース領域（５）と電気的に接続されたソース電極
（１０）と、 前記基板（１）の裏面側に形成されたドレイン電極（１
２）とを有したＪ−ＦＥＴが備えられていることを特徴
とする炭化珪素半導体装置。 - 【請求項２】 前記第２ゲート領域（８）は、前記第１
ゲート領域とほぼ同等の濃度で構成された第２導電型の
炭化珪素によって構成されていることを特徴とする請求
項１に記載の炭化珪素半導体装置。 - 【請求項３】 前記第２ゲート領域（８）は、第２導電
型の化合物半導体で構成されていることを特徴とする請
求項１に記載の炭化珪素半導体装置。 - 【請求項４】 第１導電型の炭化珪素からなる基板
（１）と、 前記基板（１）上に形成され、前記基板（１）よりも低
濃度とされた炭化珪素からなる第１導電型のドリフト層
（２）と、 前記ドリフト層（２）の表面に形成された第２導電型の
第１ゲート領域（３）と、 前記第１ゲート領域（３）の表面に形成された第１導電
型の第１電界緩和領域（４）と、 前記第１電界緩和領域（４）の上に形成され、前記第１
電界緩和領域（４）よりも高濃度な炭化珪素からなる第
１導電型のソース領域（５）と、 前記ソース領域（５）、前記第１電界緩和領域（４）お
よび前記第１ゲート領域（３）を貫通し、前記ドリフト
層（２）に達するトレンチ（６）と、 前記トレンチ（６）の内壁側面に形成された、炭化珪素
からなる第１導電型のチャネル層（７）と、 前記トレンチ（６）内において、前記チャネル層（７）
の表面に形成された絶縁体もしくは半絶縁体からなる第
２ゲート領域（８）と、 前記第１ゲート領域（３）と電気的に接続された第１ゲ
ート電極（１３）と、 前記ソース領域（５）と電気的に接続されたソース電極
（１０）と、 前記基板（１）の裏面側に形成されたドレイン電極（１
２）とを有したＪ−ＦＥＴが備えられていることを特徴
とする炭化珪素半導体装置。 - 【請求項５】 前記第１電界緩和領域（４）はエピタキ
シャル成長によって形成されていることを特徴とする請
求項１乃至４のいずれか１つに記載の炭化珪素半導体装
置。 - 【請求項６】 前記第１電界緩和領域（４）および前記
ソース領域は、前記第１ゲート領域（３）の表面におい
て、該第１ゲート領域（３）から離れるにつれて高濃度
となるように形成された第１導電型の半導体層（４０）
によって構成され、該半導体層（４０）のうちの低濃度
部分によって前記第１電界緩和領域（４）が構成され、
高濃度部分によって前記ソース領域（５）が構成されて
いることを特徴とする請求項１乃至５のいずれか１つに
記載の炭化珪素半導体装置。 - 【請求項７】 前記ドリフト層（２）のうち前記トレン
チ（６）の下層部に位置する部位には、第２電界緩和領
域（６０）が備えられていることを特徴とする請求項１
乃至６のいずれか１つに記載の炭化珪素半導体装置。 - 【請求項８】 前記第２電界緩和領域（６０）は第２導
電型の半導体層もしくはアモルファス化された半導体層
によって構成されていることを特徴とする請求項７に記
載の炭化珪素半導体装置。 - 【請求項９】 第１導電型の炭化珪素からなる基板
（１）を用意する工程と、 前記基板（１）上に、該基板（１）よりも低濃度な炭化
珪素からなる第１導電型のドリフト層（２）を形成する
工程と、 前記ドリフト層（２）の表面に第２導電型の第１ゲート
領域（３）を形成する工程と、 前記第１ゲート領域（３）の表面に炭化珪素からなる第
１導電型の第１電界緩和領域（４）をエピタキシャル成
長により形成する工程と、 前記第１電界緩和領域（４）の上に、前記第１電界緩和
領域（４）よりも高濃度な炭化珪素からなる第１導電型
のソース領域（５）を形成する工程と、 前記ソース領域（５）、前記第１電界緩和領域（４）お
よび前記第１ゲート領域（３）を貫通し、前記ドリフト
層（２）に達するトレンチ（６）を形成する工程と、 前記トレンチ（６）の内壁側面に、炭化珪素からなる第
１導電型のチャネル層（７）を形成する工程と、 前記トレンチ（６）内において、前記チャネル層（７）
の表面に第２ゲート領域（８）を形成する工程と、 前記第１ゲート領域（３）と電気的に接続される第１ゲ
ート電極（１３）を形成する工程と、 前記第２ゲート領域（８）と電気的に接続される第２ゲ
ート電極（９）を形成する工程と、 前記ソース領域（５）と電気的に接続されるソース電極
（１０）を形成する工程と、 前記基板（１）の裏面側にドレイン電極（１２）を形成
する工程とを有することを特徴とする炭化珪素半導体装
置の製造方法。 - 【請求項１０】 前記第２ゲート領域（８）を形成する
工程では、前記第２ゲート領域を前記第１ゲート領域と
ほぼ同等の濃度となる炭化珪素で形成することを特徴と
する請求項９に記載の炭化珪素半導体装置の製造方法。 - 【請求項１１】 前記第２ゲート領域（８）を形成する
工程では、前記第２ゲート領域を化合物半導体で形成す
ることを特徴とする請求項９に記載の炭化珪素半導体装
置の製造方法。 - 【請求項１２】 前記チャネル層（７）を形成する工程
および前記第２ゲート領域（８）を形成する工程では、 前記トレンチ（６）内および前記ソース領域（５）の表
面に、第１導電型層（２４）をエピタキシャル成長させ
る工程と、 前記第１導電型層（２４）の上に、前記トレンチ（６）
を埋め込むように第２導電型層（２５）をエピタキシャ
ル成長させる工程と、 前記第２導電型層（２５）および前記第１導電型層（２
４）をエッチバックすることにより、前記ソース領域
（５）を露出させる工程とを有していることを特徴とす
る請求項９乃至１１のいずれか１つに記載の炭化珪素半
導体装置の製造方法。 - 【請求項１３】 第１導電型の炭化珪素からなる基板
（１）を用意する工程と、 前記基板（１）上に、該基板（１）よりも低濃度な炭化
珪素からなる第１導電型のドリフト層（２）を形成する
工程と、 前記ドリフト層（２）の表面に第２導電型の第１ゲート
領域（３）を形成する工程と、 前記第１ゲート領域（３）の表面に炭化珪素からなる第
１導電型の第１電界緩和領域（４）をエピタキシャル成
長により形成する工程と、 前記第１電界緩和領域（４）の上に、前記第１電界緩和
領域（４）よりも高濃度な炭化珪素からなる第１導電型
のソース領域（５）を形成する工程と、 前記ソース領域（５）、前記第１電界緩和領域（４）お
よび前記第１ゲート領域（３）を貫通し、前記ドリフト
層（２）に達するトレンチ（６）を形成する工程と、 前記トレンチ（６）の内壁側面に、炭化珪素からなる第
１導電型のチャネル層（７）を形成する工程と、 前記トレンチ（６）内において、前記チャネル層（７）
の表面に絶縁体からなる第２ゲート領域（８）を形成す
る工程と、 前記第１ゲート領域（３）と電気的に接続される第１ゲ
ート電極（１３）を形成する工程と、 前記ソース領域（５）と電気的に接続されるソース電極
（１０）を形成する工程と、 前記基板（１）の裏面側にドレイン電極（１２）を形成
する工程とを有することを特徴とする炭化珪素半導体装
置の製造方法。 - 【請求項１４】 前記チャネル層（７）を形成する工程
および前記第２ゲート領域（８）を形成する工程では、 前記トレンチ（６）内および前記ソース領域（５）の表
面に、第１導電型層（２４）をエピタキシャル成長させ
る工程と、 前記第１導電型層（２４）の上に、前記トレンチ（６）
を埋め込むように絶縁体もしくは半絶縁体からなる絶縁
体層（５０）を成膜する工程と、 前記絶縁体層（５０）および前記第１導電型層（２４）
を平坦化することにより、前記ソース領域（５）を露出
させる工程とを有していることを特徴とする請求項９乃
至１１のいずれか１つに記載の炭化珪素半導体装置の製
造方法。 - 【請求項１５】 前記第１電界緩和領域（４）を形成す
る工程および前記ソース領域（５）を形成する工程で
は、 前記第１ゲート領域（３）の表面に、前記第１電界緩和
領域（４）と同等な濃度となる第１導電型の半導体層
（３０）をエピタキシャル成長させる工程と、 前記半導体層（３０）の上層部に第１導電型不純物をイ
オン注入することで、前記半導体層（３０）の上層部を
高濃度とし、該半導体層（３０）のうちの高濃度とされ
た部分で前記ソース領域（５）を構成し、低濃度の部分
で前記第１電界緩和層（４）を構成することを特徴とす
る請求項９乃至１４のいずれか１つに記載の炭化珪素半
導体装置の製造方法。 - 【請求項１６】 前記第１電界緩和領域（４）を形成す
る工程および前記ソース領域（５）を形成する工程で
は、 前記第１ゲート領域（３）の表面に、該第１ゲート領域
（３）から離れるにつれて高濃度となるように第１導電
型の半導体層（４０）を形成し、該半導体層（４０）の
うちの低濃度部分によって前記第１電界緩和領域（４）
を構成し、高濃度部分によって前記ソース領域（５）を
構成することを特徴とする請求項９乃至１４のいずれか
１つに記載の炭化珪素半導体装置の製造方法。 - 【請求項１７】 前記トレンチ（６）を形成する工程
は、 前記トレンチ（６）の底面にイオン注入を行うことで、
第２電界緩和領域（６０）を形成する工程を有している
ことを特徴とする請求項９乃至１６のいずれか１つに記
載の炭化珪素半導体装置の製造方法。 - 【請求項１８】 前記トレンチ（６）を形成する工程で
は、 前記ソース領域（５）の表面にマスク材（２３）を配置
し、前記ソース領域（５）、前記第１電界緩和領域
（４）および前記第１ゲート領域（３）をエッチングす
ることによって前記トレンチ（６）を形成しており、 前記第２電界緩和領域（６０）を形成する工程では、前
記トレンチ（６）を形成する際に用いたマスク材をマス
クとしたイオン注入を行うことで、前記第２電界緩和領
域（６０）を形成することを特徴とする請求項１７に記
載の炭化珪素半導体装置の製造方法。
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|---|---|---|---|
| JP2001260211A JP3932842B2 (ja) | 2001-08-29 | 2001-08-29 | 炭化珪素半導体装置及びその製造方法 |
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|---|---|---|---|
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|---|---|
| JP2003069041A true JP2003069041A (ja) | 2003-03-07 |
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Cited By (6)
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|---|---|---|---|---|
| JP2005150353A (ja) * | 2003-11-14 | 2005-06-09 | Denso Corp | 炭化珪素半導体装置及びその製造方法 |
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| JP3932842B2 (ja) | 2007-06-20 |
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