JP2003069043A - 炭化珪素半導体装置及びその製造方法 - Google Patents
炭化珪素半導体装置及びその製造方法Info
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Abstract
(57)【要約】
【課題】 結晶欠陥等の影響によるビルトインポテンシ
ャルの低下を防止できるようにする。 【解決手段】 Ｎ+型基板１の表面にＮ-型ドリフト層２
を成膜したのち、Ｎ−型ドリフト層２の表層部をエッチ
ングして凹部３を形成する。この後、凹部３内を埋め込
むように基板表面にＰ+型層をエピタキシャル成長させ
たのち、エッチバックを行うことでＰ+型層を平坦化
し、第１、第２ゲート領域４、５を形成する。続いて、
Ｎ型ソース領域７をエピタキシャル成長させる。このと
き、Ｎ型ソース領域７が、チャネル領域６の表面から順
に不純物濃度が濃くなるようにする。そして、フォトエ
ッチングによりＮ型ソース領域７の不要部分を除去した
のち、層間絶縁膜１１の形成工程、コンタクトホール形
成工程、第１、第２ゲート電極８、９およびソース電極
１０の形成工程、ドレイン電極１２の形成工程を行う。
ャルの低下を防止できるようにする。 【解決手段】 Ｎ+型基板１の表面にＮ-型ドリフト層２
を成膜したのち、Ｎ−型ドリフト層２の表層部をエッチ
ングして凹部３を形成する。この後、凹部３内を埋め込
むように基板表面にＰ+型層をエピタキシャル成長させ
たのち、エッチバックを行うことでＰ+型層を平坦化
し、第１、第２ゲート領域４、５を形成する。続いて、
Ｎ型ソース領域７をエピタキシャル成長させる。このと
き、Ｎ型ソース領域７が、チャネル領域６の表面から順
に不純物濃度が濃くなるようにする。そして、フォトエ
ッチングによりＮ型ソース領域７の不要部分を除去した
のち、層間絶縁膜１１の形成工程、コンタクトホール形
成工程、第１、第２ゲート電極８、９およびソース電極
１０の形成工程、ドレイン電極１２の形成工程を行う。
Description
【０００１】
【発明の属する技術分野】本発明は、Ｊ−ＦＥＴを備え
た炭化珪素半導体装置及びその製造方法に関するもので
ある。
た炭化珪素半導体装置及びその製造方法に関するもので
ある。
【０００２】
【従来の技術】図１３に、Ｎチャネル型のＪ−ＦＥＴを
備えた炭化珪素半導体装置の断面構成を示す。図１３に
示されるように、Ｎチャネル型のＪ−ＦＥＴは、炭化珪
素からなるＮ+型基板Ｊ１の上にＮ-型ドリフト層Ｊ２を
成長させた基板を用いて形成される。Ｎ-型エピ層Ｊ２
の表層部にはＰ型の第１、第２ゲート領域Ｊ３、Ｊ４が
イオン注入によって形成されている。また、第１、第２
ゲート領域Ｊ３、Ｊ４の間において、Ｎ-型エピ層Ｊ２
の表層部にはＮ+型ソース領域Ｊ５が形成されている。
そして、第１、第２ゲート領域Ｊ３、Ｊ４の表面に第
１、第２ゲート電極Ｊ６、Ｊ７が形成されていると共
に、Ｎ+型ソース領域Ｊ５の表面にソース電極Ｊ８が形
成され、また、Ｎ+型基板Ｊ１の裏面側にドレイン電極
Ｊ９が形成されて、炭化珪素半導体装置が構成されてい
る。
備えた炭化珪素半導体装置の断面構成を示す。図１３に
示されるように、Ｎチャネル型のＪ−ＦＥＴは、炭化珪
素からなるＮ+型基板Ｊ１の上にＮ-型ドリフト層Ｊ２を
成長させた基板を用いて形成される。Ｎ-型エピ層Ｊ２
の表層部にはＰ型の第１、第２ゲート領域Ｊ３、Ｊ４が
イオン注入によって形成されている。また、第１、第２
ゲート領域Ｊ３、Ｊ４の間において、Ｎ-型エピ層Ｊ２
の表層部にはＮ+型ソース領域Ｊ５が形成されている。
そして、第１、第２ゲート領域Ｊ３、Ｊ４の表面に第
１、第２ゲート電極Ｊ６、Ｊ７が形成されていると共
に、Ｎ+型ソース領域Ｊ５の表面にソース電極Ｊ８が形
成され、また、Ｎ+型基板Ｊ１の裏面側にドレイン電極
Ｊ９が形成されて、炭化珪素半導体装置が構成されてい
る。
【０００３】このような構成のＪ−ＦＥＴをノーマリオ
フ型とする場合には、第１、第２ゲート電極Ｊ６、Ｊ７
に対して電圧を印加していない際に、第１、第２ゲート
領域Ｊ３、Ｊ４から延びる空乏層によって第１、第２ゲ
ート領域Ｊ３、Ｊ４の間がピンチオフされるように設計
する。そして、第１、第２ゲート領域Ｊ３、Ｊ４から延
びる空乏層幅を制御することでチャネルを形成し、チャ
ネルを通じてソース−ドレイン間に電流を流すことでＪ
−ＦＥＴを動作させる。
フ型とする場合には、第１、第２ゲート電極Ｊ６、Ｊ７
に対して電圧を印加していない際に、第１、第２ゲート
領域Ｊ３、Ｊ４から延びる空乏層によって第１、第２ゲ
ート領域Ｊ３、Ｊ４の間がピンチオフされるように設計
する。そして、第１、第２ゲート領域Ｊ３、Ｊ４から延
びる空乏層幅を制御することでチャネルを形成し、チャ
ネルを通じてソース−ドレイン間に電流を流すことでＪ
−ＦＥＴを動作させる。
【０００４】
【発明が解決しようとする課題】上記従来のノーマリオ
フ型のＪ−ＦＥＴでは、ゲート制御バイアスがビルトイ
ンポテンシャル（ゲート接合の拡散電圧）と同等まで印
加できることが望ましい。しかしながら、ビルトインポ
テンシャルが設定値よりも小さくなってしまった場合、
ゲート印加電圧がビルトインポテンシャルを越えると、
第１、第２ゲート領域Ｊ３、Ｊ４からＮ-型ドリフト層
Ｊ２へ正孔が注入され、ゲートによる制御ができなくな
る。このため、結果としてリカバリ特性の低下やリーク
の増大等の問題を発生させる。
フ型のＪ−ＦＥＴでは、ゲート制御バイアスがビルトイ
ンポテンシャル（ゲート接合の拡散電圧）と同等まで印
加できることが望ましい。しかしながら、ビルトインポ
テンシャルが設定値よりも小さくなってしまった場合、
ゲート印加電圧がビルトインポテンシャルを越えると、
第１、第２ゲート領域Ｊ３、Ｊ４からＮ-型ドリフト層
Ｊ２へ正孔が注入され、ゲートによる制御ができなくな
る。このため、結果としてリカバリ特性の低下やリーク
の増大等の問題を発生させる。
【０００５】基板材料をＳｉＣにした場合、ビルトイン
ポテンシャルの理論値は約２．９Ｖであるが、第１、第
２ゲート領域Ｊ３、Ｊ４をイオン注入によって形成した
場合には、結晶欠陥等の影響で２．１Ｖ程度にまで低下
してしまうという問題があり、理論値を設計値として用
いることができず、所望のデバイス特性を得ることがで
きなかった。
ポテンシャルの理論値は約２．９Ｖであるが、第１、第
２ゲート領域Ｊ３、Ｊ４をイオン注入によって形成した
場合には、結晶欠陥等の影響で２．１Ｖ程度にまで低下
してしまうという問題があり、理論値を設計値として用
いることができず、所望のデバイス特性を得ることがで
きなかった。
【０００６】本発明は上記点に鑑みて、結晶欠陥等の影
響によるビルトインポテンシャルの低下を防止できる炭
化珪素半導体装置及びその製造方法を提供することを目
的とする。
響によるビルトインポテンシャルの低下を防止できる炭
化珪素半導体装置及びその製造方法を提供することを目
的とする。
【０００７】
【課題を解決するための手段】上記目的を達成するた
め、請求項１に記載の発明では、第１導電型の炭化珪素
からなる基板（１）と、基板（１）上にエピタキシャル
成長によって形成され、基板（１）よりも低濃度とされ
た炭化珪素からなる第１導電型のドリフト層（２）と、
ドリフト層（２）の表層部に、互いに離間するように形
成された複数の凹部（３）と、凹部（３）内にエピタキ
シャル成長され、互いに離間するように形成された炭化
珪素からなる第２導電型の第１、第２ゲート領域（４、
５）と、ドリフト層（２）のうち第１、第２ゲート領域
（４、５）に挟まれる部分をチャネル領域（６）とする
と、該チャネル領域（６）の上にエピタキシャル成長に
よって形成された炭化珪素からなる第１導電型のソース
領域（７）と、第１ゲート領域（４）に電気的に接続さ
れた第１ゲート電極（８）と、第２ゲート領域（５）に
電気的に接続された第２ゲート電極（９）と、ソース領
域（７）に電気的に接続されたソース電極（１０）と、
基板（１）の裏面側に形成されたドレイン電極（１２）
とが備えられていることを特徴としている。
め、請求項１に記載の発明では、第１導電型の炭化珪素
からなる基板（１）と、基板（１）上にエピタキシャル
成長によって形成され、基板（１）よりも低濃度とされ
た炭化珪素からなる第１導電型のドリフト層（２）と、
ドリフト層（２）の表層部に、互いに離間するように形
成された複数の凹部（３）と、凹部（３）内にエピタキ
シャル成長され、互いに離間するように形成された炭化
珪素からなる第２導電型の第１、第２ゲート領域（４、
５）と、ドリフト層（２）のうち第１、第２ゲート領域
（４、５）に挟まれる部分をチャネル領域（６）とする
と、該チャネル領域（６）の上にエピタキシャル成長に
よって形成された炭化珪素からなる第１導電型のソース
領域（７）と、第１ゲート領域（４）に電気的に接続さ
れた第１ゲート電極（８）と、第２ゲート領域（５）に
電気的に接続された第２ゲート電極（９）と、ソース領
域（７）に電気的に接続されたソース電極（１０）と、
基板（１）の裏面側に形成されたドレイン電極（１２）
とが備えられていることを特徴としている。
【０００８】このように、第１、第２ゲート領域やソー
ス領域がエピタキシャル成長によって形成された炭化珪
素半導体装置では、第１、第２ゲート領域の結晶欠陥を
抑制することができる。このため、ビルトインポテンシ
ャルが理論値よりも低下してしまうことを防止すること
ができる。
ス領域がエピタキシャル成長によって形成された炭化珪
素半導体装置では、第１、第２ゲート領域の結晶欠陥を
抑制することができる。このため、ビルトインポテンシ
ャルが理論値よりも低下してしまうことを防止すること
ができる。
【０００９】請求項２に記載の発明では、ソース領域
（７）は、チャネル領域（６）側が低濃度で構成され、
該チャネル領域（６）から離れるにつれて高濃度で構成
されていることを特徴としている。
（７）は、チャネル領域（６）側が低濃度で構成され、
該チャネル領域（６）から離れるにつれて高濃度で構成
されていることを特徴としている。
【００１０】このような構成とすれば、ソース領域のう
ち不純物濃度が高濃度な部分と第１、第２ゲート領域と
の間に不純物濃度が低濃度な部分が配置された構成とな
るようにできる。このため、高濃度なＰＮジャンクショ
ンが形成される場合と比べ、ゲート耐圧を向上させるこ
とができる。
ち不純物濃度が高濃度な部分と第１、第２ゲート領域と
の間に不純物濃度が低濃度な部分が配置された構成とな
るようにできる。このため、高濃度なＰＮジャンクショ
ンが形成される場合と比べ、ゲート耐圧を向上させるこ
とができる。
【００１１】請求項３に記載の発明では、ドリフト層
（２）の表層部に、互いに離間するように配置され、エ
ピタキシャル成長されて形成された炭化珪素からなる第
２導電型の第１、第２ゲート領域（４、５）と、ドリフ
ト層（２）および第１、第２ゲート領域（４、５）の上
にエピタキシャル成長によって形成された炭化珪素から
なる第１導電型のソース領域（７）とが備えられ、ソー
ス領域（７）は、第１、第２ゲート領域（４、５）の間
に挟まれた領域においては低濃度で構成され、この低濃
度で構成された領域をチャネル領域（６）とすると、該
チャネル領域から離れるにつれて高濃度で構成されてい
ることを特徴としている。
（２）の表層部に、互いに離間するように配置され、エ
ピタキシャル成長されて形成された炭化珪素からなる第
２導電型の第１、第２ゲート領域（４、５）と、ドリフ
ト層（２）および第１、第２ゲート領域（４、５）の上
にエピタキシャル成長によって形成された炭化珪素から
なる第１導電型のソース領域（７）とが備えられ、ソー
ス領域（７）は、第１、第２ゲート領域（４、５）の間
に挟まれた領域においては低濃度で構成され、この低濃
度で構成された領域をチャネル領域（６）とすると、該
チャネル領域から離れるにつれて高濃度で構成されてい
ることを特徴としている。
【００１２】このような構成においても、第１、第２ゲ
ート領域の結晶欠陥を抑制することができる。このた
め、請求項１と同様の効果を得ることができる。
ート領域の結晶欠陥を抑制することができる。このた
め、請求項１と同様の効果を得ることができる。
【００１３】請求項４に記載の発明では、ドリフト層
（２）の表層部に、互いに離間するように形成された複
数の凹部（３）と、凹部（３）内にエピタキシャル成長
され、互いに離間するように形成された炭化珪素からな
る第２導電型の第１、第２ゲート領域（４、５）と、ド
リフト層（２）および第１、第２ゲート領域（４、５）
の上にエピタキシャル成長された炭化珪素からなる第１
導電型層（４０）と、ドリフト層（２）のうち第１、第
２ゲート領域（４、５）に挟まれる部分をチャネル領域
（６）とすると、第１導電型層（４０）の表層部のうち
チャネル領域（６）の上に位置する部位に形成された、
第１導電型層（４０）よりも高濃度な炭化珪素からなる
第１導電型のソース領域（７）とが備えられていること
を特徴としている。
（２）の表層部に、互いに離間するように形成された複
数の凹部（３）と、凹部（３）内にエピタキシャル成長
され、互いに離間するように形成された炭化珪素からな
る第２導電型の第１、第２ゲート領域（４、５）と、ド
リフト層（２）および第１、第２ゲート領域（４、５）
の上にエピタキシャル成長された炭化珪素からなる第１
導電型層（４０）と、ドリフト層（２）のうち第１、第
２ゲート領域（４、５）に挟まれる部分をチャネル領域
（６）とすると、第１導電型層（４０）の表層部のうち
チャネル領域（６）の上に位置する部位に形成された、
第１導電型層（４０）よりも高濃度な炭化珪素からなる
第１導電型のソース領域（７）とが備えられていること
を特徴としている。
【００１４】このような構成においても、第１、第２ゲ
ート領域の結晶欠陥を抑制することができる。このた
め、請求項１と同様の効果を得ることができる。
ート領域の結晶欠陥を抑制することができる。このた
め、請求項１と同様の効果を得ることができる。
【００１５】請求項５に記載の発明では、ソース領域
（７）と第１、第２ゲート領域（４、５）との間に第１
導電型層（４０）が残るように構成されていることを特
徴としている。このような構成とすれば、高濃度なＰＮ
ジャンクションが形成される場合と比べ、ゲート耐圧を
向上させることができる。
（７）と第１、第２ゲート領域（４、５）との間に第１
導電型層（４０）が残るように構成されていることを特
徴としている。このような構成とすれば、高濃度なＰＮ
ジャンクションが形成される場合と比べ、ゲート耐圧を
向上させることができる。
【００１６】請求項６乃至１２に記載の発明は、請求項
１乃至５に記載の炭化珪素半導体装置の製造方法に関す
るものである。これらの方法により、請求項１乃至５に
示す炭化珪素半導体装置を製造することができる。
１乃至５に記載の炭化珪素半導体装置の製造方法に関す
るものである。これらの方法により、請求項１乃至５に
示す炭化珪素半導体装置を製造することができる。
【００１７】請求項１０に記載の発明では、複数の凹部
（３）を形成する工程では、ドリフト層（２）の表面の
所定位置にＰｏｌｙ−Ｓｉ層（４５）を配置する工程
と、Ｐｏｌｙ−Ｓｉ層（４５）の表面を熱酸化したの
ち、該Ｐｏｌｙ−Ｓｉ層（４５）の酸化された部分（４
６）を除去し、Ｐｏｌｙ−Ｓｉ層（４５）を縮小化する
工程と、縮小化されたＰｏｌｙ−Ｓｉ層（４５）をマス
クとしたエッチングにより、凹部（３）を形成する工程
とを有していることを特徴としている。
（３）を形成する工程では、ドリフト層（２）の表面の
所定位置にＰｏｌｙ−Ｓｉ層（４５）を配置する工程
と、Ｐｏｌｙ−Ｓｉ層（４５）の表面を熱酸化したの
ち、該Ｐｏｌｙ−Ｓｉ層（４５）の酸化された部分（４
６）を除去し、Ｐｏｌｙ−Ｓｉ層（４５）を縮小化する
工程と、縮小化されたＰｏｌｙ−Ｓｉ層（４５）をマス
クとしたエッチングにより、凹部（３）を形成する工程
とを有していることを特徴としている。
【００１８】このように、Ｐｏｌｙ−Ｓｉ層を熱酸化
し、酸化された部分を除去するようにすれば、Ｐｏｌｙ
−Ｓｉ層を十分小さいサイズまでパターニングできなく
ても、その後の熱酸化およびエッチングにて十分小さい
サイズまで縮小化できる。これにより、いわゆるサブミ
クロンサイズ（０．５〜０．７μｍ）にも対応可能とな
り、より微細な素子を製造することが可能となる。
し、酸化された部分を除去するようにすれば、Ｐｏｌｙ
−Ｓｉ層を十分小さいサイズまでパターニングできなく
ても、その後の熱酸化およびエッチングにて十分小さい
サイズまで縮小化できる。これにより、いわゆるサブミ
クロンサイズ（０．５〜０．７μｍ）にも対応可能とな
り、より微細な素子を製造することが可能となる。
【００１９】請求項１１に記載の発明では、凹部（３）
を形成する工程および第１、第２ゲート領域（４、５）
を形成する工程では、ドリフト層（２）の所定位置にカ
ーボン層（４７）を含むマスク材（４７、４８）を配置
する工程と、マスク材（４７、４８）をマスクとしたエ
ッチングにより、凹部（３）を形成する工程と、カーボ
ン層（４７）をマスクとして、凹部（３）内に第１、第
２ゲート領域（４、５）を選択的にエピタキシャル成長
させる工程とを有していることを特徴としている。
を形成する工程および第１、第２ゲート領域（４、５）
を形成する工程では、ドリフト層（２）の所定位置にカ
ーボン層（４７）を含むマスク材（４７、４８）を配置
する工程と、マスク材（４７、４８）をマスクとしたエ
ッチングにより、凹部（３）を形成する工程と、カーボ
ン層（４７）をマスクとして、凹部（３）内に第１、第
２ゲート領域（４、５）を選択的にエピタキシャル成長
させる工程とを有していることを特徴としている。
【００２０】このように、カーボン層をマスクとしたエ
ピタキシャル成長とすることで、第１、第２ゲート領域
が凹部内に選択的にエピタキシャル成長され、カーボン
層の上には成長しないようにできる。このため、エピタ
キシャル成長後にカーボン層を除去することで、エッチ
バック工程を行わなくても第１、第２ゲート領域を形成
することが可能となる。これにより、製造工程の簡略化
も図ることができる。
ピタキシャル成長とすることで、第１、第２ゲート領域
が凹部内に選択的にエピタキシャル成長され、カーボン
層の上には成長しないようにできる。このため、エピタ
キシャル成長後にカーボン層を除去することで、エッチ
バック工程を行わなくても第１、第２ゲート領域を形成
することが可能となる。これにより、製造工程の簡略化
も図ることができる。
【００２１】なお、上記各手段の括弧内の符号は、後述
する実施形態に記載の具体的手段との対応関係を示すも
のである。
する実施形態に記載の具体的手段との対応関係を示すも
のである。
【００２２】
【発明の実施の形態】（第１実施形態）図１に、本発明
の第１実施形態として、Ｊ−ＦＥＴを備えた炭化珪素半
導体装置の断面構成を示す。以下、図１に基づいて炭化
珪素半導体装置の構成の説明を行う。
の第１実施形態として、Ｊ−ＦＥＴを備えた炭化珪素半
導体装置の断面構成を示す。以下、図１に基づいて炭化
珪素半導体装置の構成の説明を行う。
【００２３】図１に示すように、炭化珪素半導体装置に
は、例えば１×１０19ｃｍ-3以上の不純物濃度とされた
Ｎ+型基板１と、例えば１×１０15〜５×１０16ｃｍ-3
の不純物濃度とされたＮ-型ドリフト層２とが備えられ
ている。これらＮ+型基板１およびＮ-型ドリフト層２
は、炭化珪素によって構成されており、これらによって
半導体基板が構成されている。
は、例えば１×１０19ｃｍ-3以上の不純物濃度とされた
Ｎ+型基板１と、例えば１×１０15〜５×１０16ｃｍ-3
の不純物濃度とされたＮ-型ドリフト層２とが備えられ
ている。これらＮ+型基板１およびＮ-型ドリフト層２
は、炭化珪素によって構成されており、これらによって
半導体基板が構成されている。
【００２４】Ｎ-型ドリフト層２の表層部には所定間隔
Ｗｃｈだけ空けて形成された複数の凹部３が形成されて
おり、これらの凹部３内にＰ+型層からなる第１ゲート
領域４および第２ゲート領域５がエピタキシャル成長さ
れている。これら第１、第２ゲート領域４、５は、例え
ば１×１０18〜５×１０19ｃｍ-3の不純物濃度とされて
いる。
Ｗｃｈだけ空けて形成された複数の凹部３が形成されて
おり、これらの凹部３内にＰ+型層からなる第１ゲート
領域４および第２ゲート領域５がエピタキシャル成長さ
れている。これら第１、第２ゲート領域４、５は、例え
ば１×１０18〜５×１０19ｃｍ-3の不純物濃度とされて
いる。
【００２５】また、Ｎ-型ドリフト層２のうち第１、第
２ゲート領域４、５の間に位置する部分をチャネル領域
６として、チャネル領域６の表面にはＮ型ソース領域７
がエピタキシャル成長されている。このＮ型ソース領域
７は、チャネル領域６の表面から順に不純物濃度が濃く
なるようなグラデュエーションが設けられ、第１、第２
ゲート領域４、５と接する部分が低濃度となるように構
成されている。具体的には、Ｎ型ソース領域７は、チャ
ネル領域６側がほぼＮ-型ドリフト層２と同等の不純物
濃度とされ、チャネル領域６と反対側が例えば１×１０
18〜５×１０20ｃｍ-3の不純物濃度とされている。
２ゲート領域４、５の間に位置する部分をチャネル領域
６として、チャネル領域６の表面にはＮ型ソース領域７
がエピタキシャル成長されている。このＮ型ソース領域
７は、チャネル領域６の表面から順に不純物濃度が濃く
なるようなグラデュエーションが設けられ、第１、第２
ゲート領域４、５と接する部分が低濃度となるように構
成されている。具体的には、Ｎ型ソース領域７は、チャ
ネル領域６側がほぼＮ-型ドリフト層２と同等の不純物
濃度とされ、チャネル領域６と反対側が例えば１×１０
18〜５×１０20ｃｍ-3の不純物濃度とされている。
【００２６】また、第１、第２ゲート領域４、５の表面
にはそれぞれ第１、第２ゲート電極８、９が形成され、
Ｎ型ソース領域７の表面にはソース電極１０が形成さ
れ、これら第１、第２ゲート電極８、９およびＮ型ソー
ス領域７の間は層間絶縁膜１１によって電気的に分離さ
れている。そして、Ｎ+型基板１の裏面側にはドレイン
電極１２が形成され、図１に示す炭化珪素半導体装置が
構成されている。
にはそれぞれ第１、第２ゲート電極８、９が形成され、
Ｎ型ソース領域７の表面にはソース電極１０が形成さ
れ、これら第１、第２ゲート電極８、９およびＮ型ソー
ス領域７の間は層間絶縁膜１１によって電気的に分離さ
れている。そして、Ｎ+型基板１の裏面側にはドレイン
電極１２が形成され、図１に示す炭化珪素半導体装置が
構成されている。
【００２７】このように構成されたＪ−ＦＥＴはノーマ
リオフで作動する。この作動は、第１、第２ゲート電極
８、９の接続態様によって異なっており、以下のように
行われる。
リオフで作動する。この作動は、第１、第２ゲート電極
８、９の接続態様によって異なっており、以下のように
行われる。
【００２８】第１ゲート電極８と第２ゲート電極９と
の電位が制御可能な態様の場合には、第１、第２ゲート
電極８、９の電位に基づいて第１、第２ゲート領域４、
５の双方からチャネル領域６側に延びる空乏層の延び量
を制御するダブルゲート駆動が行われる。例えば、第
１、第２ゲート電極８、９に電圧を印加していない時に
は、チャネル領域６が第１、第２ゲート領域４、５の双
方から延びる空乏層によってピンチオフされる。これに
より、ソース−ドレイン間の電流がオフされる。そし
て、第１、第２ゲート領域４、５とチャネル領域６との
間に順バイアスをかけると、チャネル領域６に延びる空
乏層の延び量が縮小される。これにより、チャネルが設
定されて、ソース−ドレイン間に電流が流される。
の電位が制御可能な態様の場合には、第１、第２ゲート
電極８、９の電位に基づいて第１、第２ゲート領域４、
５の双方からチャネル領域６側に延びる空乏層の延び量
を制御するダブルゲート駆動が行われる。例えば、第
１、第２ゲート電極８、９に電圧を印加していない時に
は、チャネル領域６が第１、第２ゲート領域４、５の双
方から延びる空乏層によってピンチオフされる。これに
より、ソース−ドレイン間の電流がオフされる。そし
て、第１、第２ゲート領域４、５とチャネル領域６との
間に順バイアスをかけると、チャネル領域６に延びる空
乏層の延び量が縮小される。これにより、チャネルが設
定されて、ソース−ドレイン間に電流が流される。
【００２９】第１ゲート電極８の電位のみが独立して
制御可能で、第２ゲート電極９の電位が例えばソース電
極１０と同電位とされる態様の場合には、第１ゲート電
極８の電位に基づいて第１ゲート領域４側からチャネル
領域６側に延びる空乏層の延び量を制御するシングルゲ
ート駆動が行われる。この場合にも基本的にはダブルゲ
ート駆動の場合と同様の作動を行うが、チャネルの設定
が第１ゲート領域４側から延びる空乏層のみによって行
われることになる。
制御可能で、第２ゲート電極９の電位が例えばソース電
極１０と同電位とされる態様の場合には、第１ゲート電
極８の電位に基づいて第１ゲート領域４側からチャネル
領域６側に延びる空乏層の延び量を制御するシングルゲ
ート駆動が行われる。この場合にも基本的にはダブルゲ
ート駆動の場合と同様の作動を行うが、チャネルの設定
が第１ゲート領域４側から延びる空乏層のみによって行
われることになる。
【００３０】第２ゲート電極９の電位のみが独立して
制御可能で、第１ゲート電極８の電位が例えばソース電
極１０と同電位とされる態様の場合には、第２ゲート電
極９の電位に基づいて第２ゲート領域５側からチャネル
領域６側に延びる空乏層の延び量を制御するシングルゲ
ート駆動が行われる。この場合にも基本的にはダブルゲ
ート駆動の場合と同様の作動を行うが、チャネルの設定
が第２ゲート領域５側から延びる空乏層のみによって行
われることになる。
制御可能で、第１ゲート電極８の電位が例えばソース電
極１０と同電位とされる態様の場合には、第２ゲート電
極９の電位に基づいて第２ゲート領域５側からチャネル
領域６側に延びる空乏層の延び量を制御するシングルゲ
ート駆動が行われる。この場合にも基本的にはダブルゲ
ート駆動の場合と同様の作動を行うが、チャネルの設定
が第２ゲート領域５側から延びる空乏層のみによって行
われることになる。
【００３１】次に、図１に示す炭化珪素半導体装置の製
造方法について、図２に示す炭化珪素半導体装置の製造
工程を参照して説明する まず、図２（ａ）に示す工程では、Ｎ+型基板１を用意
し、このＮ+型基板１の表面にＮ-型ドリフト層２を成膜
する。その後、図２（ｂ）に示す工程では、Ｎ-型ドリ
フト層２の表面にＬＴＯ膜２０を成膜したのち、フォト
リソグラフィにより、ＬＴＯ膜２０のうち第１、第２ゲ
ート領域４、５の形成予定位置と対応する部位を開口さ
せる。
造方法について、図２に示す炭化珪素半導体装置の製造
工程を参照して説明する まず、図２（ａ）に示す工程では、Ｎ+型基板１を用意
し、このＮ+型基板１の表面にＮ-型ドリフト層２を成膜
する。その後、図２（ｂ）に示す工程では、Ｎ-型ドリ
フト層２の表面にＬＴＯ膜２０を成膜したのち、フォト
リソグラフィにより、ＬＴＯ膜２０のうち第１、第２ゲ
ート領域４、５の形成予定位置と対応する部位を開口さ
せる。
【００３２】次に、図２（ｃ）に示す工程では、ＬＴＯ
膜２０をマスクとしてＮ−型ドリフト層２の表層部をエ
ッチングする。これにより、第１、第２ゲート領域４、
５の形成予定位置に凹部３が形成される。この後、必要
に応じて犠牲酸化を行ったのち、ＬＴＯ膜２０と共に犠
牲酸化時に形成された酸化膜を除去する。そして、図２
（ｄ）に示す工程では、凹部３内を埋め込むように基板
表面にＰ+型層をエピタキシャル成長させたのち、例え
ばＣＭＰ（Chemical Mechanical Polishing）によるエ
ッチバックを行うことでＰ+型層を平坦化し、第１、第
２ゲート領域４、５を形成する。
膜２０をマスクとしてＮ−型ドリフト層２の表層部をエ
ッチングする。これにより、第１、第２ゲート領域４、
５の形成予定位置に凹部３が形成される。この後、必要
に応じて犠牲酸化を行ったのち、ＬＴＯ膜２０と共に犠
牲酸化時に形成された酸化膜を除去する。そして、図２
（ｄ）に示す工程では、凹部３内を埋め込むように基板
表面にＰ+型層をエピタキシャル成長させたのち、例え
ばＣＭＰ（Chemical Mechanical Polishing）によるエ
ッチバックを行うことでＰ+型層を平坦化し、第１、第
２ゲート領域４、５を形成する。
【００３３】続いて、図２（ｅ）に示す工程では、マス
ク材２０を除去した後、Ｎ型ソース領域７をエピタキシ
ャル成長させる。このとき、エピタキシャル成長中の雰
囲気を適宜変更することで、Ｎ型ソース領域７が、チャ
ネル領域６の表面から順に不純物濃度が高濃度となるよ
うなグラデュエーションが設けられ、第１、第２ゲート
領域４、５と接する部分が低濃度となるようにする。こ
の後、フォトエッチングによりＮ型ソース領域７の不要
部分を除去する。
ク材２０を除去した後、Ｎ型ソース領域７をエピタキシ
ャル成長させる。このとき、エピタキシャル成長中の雰
囲気を適宜変更することで、Ｎ型ソース領域７が、チャ
ネル領域６の表面から順に不純物濃度が高濃度となるよ
うなグラデュエーションが設けられ、第１、第２ゲート
領域４、５と接する部分が低濃度となるようにする。こ
の後、フォトエッチングによりＮ型ソース領域７の不要
部分を除去する。
【００３４】さらに、図２（ｆ）に示す工程では、基板
表面に層間絶縁膜１１を形成したのち、フォトエッチン
グによって層間絶縁膜１１にコンタクトホールを形成す
る。その後、層間絶縁膜１１の上に電極層を成膜したの
ち、パターニングして第１、第２ゲート電極８、９を形
成すると共に、ソース電極１０を形成する。そして、Ｎ
+型基板１の裏面側にドレイン電極１２を形成したの
ち、シンター工程を経て、図１に示した半導体装置が完
成する。
表面に層間絶縁膜１１を形成したのち、フォトエッチン
グによって層間絶縁膜１１にコンタクトホールを形成す
る。その後、層間絶縁膜１１の上に電極層を成膜したの
ち、パターニングして第１、第２ゲート電極８、９を形
成すると共に、ソース電極１０を形成する。そして、Ｎ
+型基板１の裏面側にドレイン電極１２を形成したの
ち、シンター工程を経て、図１に示した半導体装置が完
成する。
【００３５】以上説明したように、本実施形態では、第
１、第２ゲート領域４、５やＮ型ソース領域７をエピタ
キシャル成長によって形成している。このため、第１、
第２ゲート領域４、５の間隔の制御が容易になる。ま
た、第１、第２ゲート領域４、５の結晶欠陥を抑制する
ことができ、ビルトインポテンシャルが理論値よりも低
下してしまうことを防止することができる。
１、第２ゲート領域４、５やＮ型ソース領域７をエピタ
キシャル成長によって形成している。このため、第１、
第２ゲート領域４、５の間隔の制御が容易になる。ま
た、第１、第２ゲート領域４、５の結晶欠陥を抑制する
ことができ、ビルトインポテンシャルが理論値よりも低
下してしまうことを防止することができる。
【００３６】また、Ｎ型ソース領域７の不純物濃度を成
長初期には薄く、成長終了時には濃くするように濃度を
制御しているため、不純物濃度の濃い部分と第１、第２
ゲート領域４、５との間に不純物濃度の薄い部分が配置
された構成となるようにできる。このため、高濃度なＰ
Ｎジャンクションが形成される場合と比べ、ゲート耐圧
を向上させることができる。
長初期には薄く、成長終了時には濃くするように濃度を
制御しているため、不純物濃度の濃い部分と第１、第２
ゲート領域４、５との間に不純物濃度の薄い部分が配置
された構成となるようにできる。このため、高濃度なＰ
Ｎジャンクションが形成される場合と比べ、ゲート耐圧
を向上させることができる。
【００３７】（第２実施形態）図３に、本発明の第２実
施形態におけるＪ−ＦＥＴを備えた炭化珪素半導体装置
の断面構成を示す。以下、図３に基づいて本実施形態の
炭化珪素半導体装置の構成を説明するが、基本構成は第
１実施形態と同様であるため、第１実施形態と異なる部
分についてのみ説明する。
施形態におけるＪ−ＦＥＴを備えた炭化珪素半導体装置
の断面構成を示す。以下、図３に基づいて本実施形態の
炭化珪素半導体装置の構成を説明するが、基本構成は第
１実施形態と同様であるため、第１実施形態と異なる部
分についてのみ説明する。
【００３８】図３に示すように、本実施形態では、Ｎ型
ソース領域７に、第１、第２ゲート領域４、５のコンタ
クトのための選択的エッチングが成されておらず、Ｊ−
ＦＥＴが備えられるセル部の外周部において、第１、第
２ゲート領域４、５が外部と電気的に接続されるように
構成されている。
ソース領域７に、第１、第２ゲート領域４、５のコンタ
クトのための選択的エッチングが成されておらず、Ｊ−
ＦＥＴが備えられるセル部の外周部において、第１、第
２ゲート領域４、５が外部と電気的に接続されるように
構成されている。
【００３９】このような炭化珪素半導体装置の製造方法
について、図４に示す製造工程を参照して説明する。な
お、図４のうち、紙面左側はＪ−ＦＥＴの断面構成を示
したものであり、紙面右側はセル部の外周部の一断面構
成を示したものである。また、この製造工程は基本的に
第１実施形態と同様であるため、第１実施形態と異なる
部分のみ示すものとする。
について、図４に示す製造工程を参照して説明する。な
お、図４のうち、紙面左側はＪ−ＦＥＴの断面構成を示
したものであり、紙面右側はセル部の外周部の一断面構
成を示したものである。また、この製造工程は基本的に
第１実施形態と同様であるため、第１実施形態と異なる
部分のみ示すものとする。
【００４０】まず、第１実施形態における図２（ａ）〜
（ｄ）と同様の工程を行い、Ｎ-型ドリフト層２の表層
部に、エピタキシャル成長により第１、第２ゲート領域
４、５を形成する。その後、図４に示す工程を行う。ま
ず、図４（ａ）に示す工程では、基板表面にＮ型ソース
領域７を形成する。このときのＮ型ソース領域７の形成
条件は第１実施形態と同様である。その後、フォトエッ
チングにより、Ｎ型ソース領域７のうちセル部の外周部
に位置する部分を開口させる。これにより、第１、第２
ゲート領域４、５のうちセル部の外周部まで延設された
部位を露出させる。
（ｄ）と同様の工程を行い、Ｎ-型ドリフト層２の表層
部に、エピタキシャル成長により第１、第２ゲート領域
４、５を形成する。その後、図４に示す工程を行う。ま
ず、図４（ａ）に示す工程では、基板表面にＮ型ソース
領域７を形成する。このときのＮ型ソース領域７の形成
条件は第１実施形態と同様である。その後、フォトエッ
チングにより、Ｎ型ソース領域７のうちセル部の外周部
に位置する部分を開口させる。これにより、第１、第２
ゲート領域４、５のうちセル部の外周部まで延設された
部位を露出させる。
【００４１】その後、図４（ｂ）に示す工程では、基板
表面に電極層を成膜したのち、パターニングして第１、
第２ゲート電極８、９を形成すると共に、ソース電極１
０を形成する。これにより、ソース電極１０はＪ−ＦＥ
Ｔが備えられるセル部に形成され、第１、第２ゲート電
極８、９はセル部の外周部に形成される。そして、Ｎ +
型基板１の裏面側にドレイン電極１２を形成したのち、
シンター工程を経て、図１に示した半導体装置が完成す
る。
表面に電極層を成膜したのち、パターニングして第１、
第２ゲート電極８、９を形成すると共に、ソース電極１
０を形成する。これにより、ソース電極１０はＪ−ＦＥ
Ｔが備えられるセル部に形成され、第１、第２ゲート電
極８、９はセル部の外周部に形成される。そして、Ｎ +
型基板１の裏面側にドレイン電極１２を形成したのち、
シンター工程を経て、図１に示した半導体装置が完成す
る。
【００４２】このように、第１、第２ゲート領域４、５
のコンタクトをセル部の外周部でとることもできる。こ
のようにすれば、セル部においてＮ型ソース領域７をパ
ターニングする必要がなく、また、第１、第２ゲート電
極８、９やソース電極１０のレイアウトを簡素なものと
することができるため、素子寸法の縮小に有利な構造と
することができる。
のコンタクトをセル部の外周部でとることもできる。こ
のようにすれば、セル部においてＮ型ソース領域７をパ
ターニングする必要がなく、また、第１、第２ゲート電
極８、９やソース電極１０のレイアウトを簡素なものと
することができるため、素子寸法の縮小に有利な構造と
することができる。
【００４３】（第３実施形態）図５に、本発明の第３実
施形態におけるＪ−ＦＥＴを備えた炭化珪素半導体装置
の断面構成を示す。以下、図５に基づいて本実施形態の
炭化珪素半導体装置の構成を説明するが、基本構成は第
２実施形態と同様であるため、第２実施形態と異なる部
分についてのみ説明する。
施形態におけるＪ−ＦＥＴを備えた炭化珪素半導体装置
の断面構成を示す。以下、図５に基づいて本実施形態の
炭化珪素半導体装置の構成を説明するが、基本構成は第
２実施形態と同様であるため、第２実施形態と異なる部
分についてのみ説明する。
【００４４】図５に示すように、本実施形態では、第
１、第２ゲート領域４、５の間までＮ型ソース領域７が
配置されるようにしており、Ｎ型ソース領域７のうちの
不純物濃度が低くなっている部分によってチャネル領域
６が形成されるようにしている。そして、第１、第２ゲ
ート領域４、５の間に位置する部位において、Ｎ型ソー
ス領域７のうちの不純物濃度が高くなっている部分が深
くまで形成された構成となっている。
１、第２ゲート領域４、５の間までＮ型ソース領域７が
配置されるようにしており、Ｎ型ソース領域７のうちの
不純物濃度が低くなっている部分によってチャネル領域
６が形成されるようにしている。そして、第１、第２ゲ
ート領域４、５の間に位置する部位において、Ｎ型ソー
ス領域７のうちの不純物濃度が高くなっている部分が深
くまで形成された構成となっている。
【００４５】このような炭化珪素半導体装置の製造方法
について、図６に示す製造工程を参照して説明する。
について、図６に示す製造工程を参照して説明する。
【００４６】まず、図６（ａ）に示す工程では、Ｎ+型
基板１の表面に、Ｎ-型ドリフト層２、Ｐ+型層３１を順
にエピタキシャル成長させたのち、Ｐ+型層３１の表面
にＬＴＯ膜３２を成膜する。そして、ＬＴＯ膜３２の上
にレジスト３３を堆積した後、フォトエッチングによ
り、ＬＴＯ膜３２をパターニングしてチャネル領域６の
形成予定位置を開口させる。
基板１の表面に、Ｎ-型ドリフト層２、Ｐ+型層３１を順
にエピタキシャル成長させたのち、Ｐ+型層３１の表面
にＬＴＯ膜３２を成膜する。そして、ＬＴＯ膜３２の上
にレジスト３３を堆積した後、フォトエッチングによ
り、ＬＴＯ膜３２をパターニングしてチャネル領域６の
形成予定位置を開口させる。
【００４７】その後、図６（ｂ）に示す工程では、レジ
スト３３を除去したのち、ＬＴＯ膜３２をマスクとした
エッチングにより、Ｐ+型層３１をパターニングして、
第１、第２ゲート領域４、５を形成する。そして、図６
（ｃ）に示す工程では、必要に応じて犠牲酸化を行った
のちＬＴＯ膜３２を除去し、基板表面にＮ型ソース領域
７をエピタキシャル成長させる。このときのＮ型ソース
領域７の形成条件は第１実施形態と同様であっても良い
し、Ｎ型ソース領域７のうちチャネル領域６となる部分
全域が低濃度となるような成膜条件としても良い。そし
て、Ｎ型ソース領域７をＣＭＰによるエッチバックによ
って平坦化したのち、セル部の外周部において第１、第
２ゲート電極８、９を形成すると共にセル部においてソ
ース電極１０を形成し、さらに、Ｎ+型基板１の裏面側
にドレイン電極１２を形成し、シンター処理を行うこと
で、図５に示す本実施形態の炭化珪素半導体装置が完成
する。
スト３３を除去したのち、ＬＴＯ膜３２をマスクとした
エッチングにより、Ｐ+型層３１をパターニングして、
第１、第２ゲート領域４、５を形成する。そして、図６
（ｃ）に示す工程では、必要に応じて犠牲酸化を行った
のちＬＴＯ膜３２を除去し、基板表面にＮ型ソース領域
７をエピタキシャル成長させる。このときのＮ型ソース
領域７の形成条件は第１実施形態と同様であっても良い
し、Ｎ型ソース領域７のうちチャネル領域６となる部分
全域が低濃度となるような成膜条件としても良い。そし
て、Ｎ型ソース領域７をＣＭＰによるエッチバックによ
って平坦化したのち、セル部の外周部において第１、第
２ゲート電極８、９を形成すると共にセル部においてソ
ース電極１０を形成し、さらに、Ｎ+型基板１の裏面側
にドレイン電極１２を形成し、シンター処理を行うこと
で、図５に示す本実施形態の炭化珪素半導体装置が完成
する。
【００４８】このような製造方法によれば、第１、第２
ゲート領域４、５をエピタキシャル成長によって形成し
ているため、結晶欠陥が形成されることを防止でき、第
１実施形態と同様の効果を得ることができる。また、エ
ピタキシャル成長させたＰ+型層３１をパターニングす
ることで、第１、第２ゲート領域４、５の間隔を設定し
ているため、その間隔の制御を容易に行えるようにでき
る。
ゲート領域４、５をエピタキシャル成長によって形成し
ているため、結晶欠陥が形成されることを防止でき、第
１実施形態と同様の効果を得ることができる。また、エ
ピタキシャル成長させたＰ+型層３１をパターニングす
ることで、第１、第２ゲート領域４、５の間隔を設定し
ているため、その間隔の制御を容易に行えるようにでき
る。
【００４９】さらに、Ｎ型ソース領域７のうち不純物濃
度が高濃度となる部分が深い位置まで形成されることに
なるため、この部位における抵抗値を低減することがで
き、その結果、オン抵抗を低減することができる。
度が高濃度となる部分が深い位置まで形成されることに
なるため、この部位における抵抗値を低減することがで
き、その結果、オン抵抗を低減することができる。
【００５０】なお、本実施形態では、第１、第２ゲート
電極８、９をセル部の外周部に形成する場合について説
明したが、勿論、第１実施形態のようにセル部に形成す
るようにしても良い。
電極８、９をセル部の外周部に形成する場合について説
明したが、勿論、第１実施形態のようにセル部に形成す
るようにしても良い。
【００５１】（第４実施形態）図７に、本発明の第４実
施形態におけるＪ−ＦＥＴを備えた炭化珪素半導体装置
の断面構成を示す。以下、図７に基づいて本実施形態の
炭化珪素半導体装置の構成を説明するが、基本構成は第
１実施形態と同様であるため、第１実施形態と異なる部
分についてのみ説明する。
施形態におけるＪ−ＦＥＴを備えた炭化珪素半導体装置
の断面構成を示す。以下、図７に基づいて本実施形態の
炭化珪素半導体装置の構成を説明するが、基本構成は第
１実施形態と同様であるため、第１実施形態と異なる部
分についてのみ説明する。
【００５２】図７に示すように、第１、第２ゲート領域
４、５およびＮ-型ドリフト層２の表面にＮ-型層（第１
導電型層）４０が形成されており、このＮ-型層４０の
表層部にＮ型ソース領域７が形成され、Ｎ型ソース領域
７と第１、第２ゲート領域４、５との間にＮ-型層４０
が配置された構成となっている。そして、Ｎ-型層４０
には、第１ゲート領域４と第１ゲート電極８とを接続す
るＰ+型の第１コンタクト領域４１と、第２ゲート領域
５と第２ゲート電極９とを接続するＰ+型の第２コンタ
クト領域４２とが形成された構成となっている。
４、５およびＮ-型ドリフト層２の表面にＮ-型層（第１
導電型層）４０が形成されており、このＮ-型層４０の
表層部にＮ型ソース領域７が形成され、Ｎ型ソース領域
７と第１、第２ゲート領域４、５との間にＮ-型層４０
が配置された構成となっている。そして、Ｎ-型層４０
には、第１ゲート領域４と第１ゲート電極８とを接続す
るＰ+型の第１コンタクト領域４１と、第２ゲート領域
５と第２ゲート電極９とを接続するＰ+型の第２コンタ
クト領域４２とが形成された構成となっている。
【００５３】このような炭化珪素半導体装置の製造方法
について、図８に示す製造工程を参照して説明する。な
お、この製造工程は基本的に第１実施形態と同様である
ため、第１実施形態と異なる部分のみ示すものとする。
について、図８に示す製造工程を参照して説明する。な
お、この製造工程は基本的に第１実施形態と同様である
ため、第１実施形態と異なる部分のみ示すものとする。
【００５４】まず、第１実施形態の図２（ａ）〜（ｄ）
に示す工程を行い、Ｎ-型ドリフト層２の表層部に第
１、第２ゲート領域４、５を形成する。その後、図８
（ａ）に示す工程では、第１、第２ゲート領域４、５を
含むＮ-型ドリフト層２の表面に、エピタキシャル成長
によりＮ-型層４０を形成する。
に示す工程を行い、Ｎ-型ドリフト層２の表層部に第
１、第２ゲート領域４、５を形成する。その後、図８
（ａ）に示す工程では、第１、第２ゲート領域４、５を
含むＮ-型ドリフト層２の表面に、エピタキシャル成長
によりＮ-型層４０を形成する。
【００５５】次いで、図８（ｂ）に示す工程では、Ｎ-
型層４０の表面にＬＴＯ膜４３を成膜したのち、フォト
リソグラフィによりＬＴＯ膜４３をパターニングし、Ｌ
ＴＯ膜４３の所定位置を開口させる。その後、ＬＴＯ膜
４３をマスクとしたイオン注入を行い、Ｎ-型層４０の
表層部にＮ型ソース領域７を形成する。
型層４０の表面にＬＴＯ膜４３を成膜したのち、フォト
リソグラフィによりＬＴＯ膜４３をパターニングし、Ｌ
ＴＯ膜４３の所定位置を開口させる。その後、ＬＴＯ膜
４３をマスクとしたイオン注入を行い、Ｎ-型層４０の
表層部にＮ型ソース領域７を形成する。
【００５６】続いて、図８（ｃ）に示す工程では、ＬＴ
Ｏ膜４３を除去した後、再びＬＴＯ膜４４を成膜し、フ
ォトリソグラフィによりＬＴＯ膜４４をパターニングし
て、ＬＴＯ膜４４の所定位置を開口させる。その後、Ｌ
ＴＯ膜４４をマスクとしたイオン注入を行い、Ｎ-型層
４０に第１、第２ゲート領域４、５と接続されるＰ+型
の第１、第２コンタクト領域４１、４２を形成する。そ
して、図８（ｄ）に示す工程では、第１実施形態におけ
る図２（ｆ）と同様の工程を行い、層間絶縁膜１１、第
１、第２ゲート電極８、９、ソース電極１０を形成する
と共に、ドレイン電極１２を形成し、シンター工程を経
て、図７に示す炭化珪素半導体装置が完成する。
Ｏ膜４３を除去した後、再びＬＴＯ膜４４を成膜し、フ
ォトリソグラフィによりＬＴＯ膜４４をパターニングし
て、ＬＴＯ膜４４の所定位置を開口させる。その後、Ｌ
ＴＯ膜４４をマスクとしたイオン注入を行い、Ｎ-型層
４０に第１、第２ゲート領域４、５と接続されるＰ+型
の第１、第２コンタクト領域４１、４２を形成する。そ
して、図８（ｄ）に示す工程では、第１実施形態におけ
る図２（ｆ）と同様の工程を行い、層間絶縁膜１１、第
１、第２ゲート電極８、９、ソース電極１０を形成する
と共に、ドレイン電極１２を形成し、シンター工程を経
て、図７に示す炭化珪素半導体装置が完成する。
【００５７】このような製造方法によれば、第１、第２
ゲート領域４、５をエピタキシャル成長によって形成し
ているため、結晶欠陥が形成されることを防止でき、第
１実施形態と同様の効果を得ることができる。
ゲート領域４、５をエピタキシャル成長によって形成し
ているため、結晶欠陥が形成されることを防止でき、第
１実施形態と同様の効果を得ることができる。
【００５８】また、Ｎ型ソース領域７と第１、第２ゲー
ト領域４、５の間にＮ-型層４０が挟まれた構成となる
ため、高濃度なＰＮジャンクションが形成される場合と
比べ、ゲート耐圧を向上させることができる。なお、こ
のようにＮ-型層４０が挟まれた構成となるため、本実
施形態のような場合には、Ｎ型ソース領域７が全域高濃
度となる構成としても良い。
ト領域４、５の間にＮ-型層４０が挟まれた構成となる
ため、高濃度なＰＮジャンクションが形成される場合と
比べ、ゲート耐圧を向上させることができる。なお、こ
のようにＮ-型層４０が挟まれた構成となるため、本実
施形態のような場合には、Ｎ型ソース領域７が全域高濃
度となる構成としても良い。
【００５９】（第５実施形態）本実施形態は、上記第４
実施形態の構造において、図８とは異なる製造方法を採
用したものである。図９に、本実施形態における炭化珪
素半導体装置の製造工程を示す。なお、この製造工程は
基本的に第４実施形態と同様であるため、第１、第４実
施形態を参照し、第４実施形態と異なる部分のみ示すも
のとする。
実施形態の構造において、図８とは異なる製造方法を採
用したものである。図９に、本実施形態における炭化珪
素半導体装置の製造工程を示す。なお、この製造工程は
基本的に第４実施形態と同様であるため、第１、第４実
施形態を参照し、第４実施形態と異なる部分のみ示すも
のとする。
【００６０】まず、第１実施形態における図２（ａ）と
同様の工程を行い、Ｎ+型基板１の表面にＮ-型ドリフト
層２を形成する。そして、図９（ａ）に示す工程では、
Ｎ-型ドリフト層２の表面にＰｏｌｙ−Ｓｉ層４５を成
膜したのち、パターニングして所定位置にＰｏｌｙ−Ｓ
ｉ層４５を残す。
同様の工程を行い、Ｎ+型基板１の表面にＮ-型ドリフト
層２を形成する。そして、図９（ａ）に示す工程では、
Ｎ-型ドリフト層２の表面にＰｏｌｙ−Ｓｉ層４５を成
膜したのち、パターニングして所定位置にＰｏｌｙ−Ｓ
ｉ層４５を残す。
【００６１】次いで、図９（ｂ）に示す工程では、Ｐｏ
ｌｙ−Ｓｉ層４５の表面を熱酸化したのち、酸化された
部分４６をエッチングする。これにより、Ｐｏｌｙ−Ｓ
ｉ層４５は等方的に除去され、Ｐｏｌｙ−Ｓｉ層４５の
線幅が縮小化される。そして、図９（ｃ）に示す工程で
は、Ｐｏｌｙ−Ｓｉ層４５をマスクとしたエッチングを
行い、第１、第２ゲート領域４、５の形成予定位置に凹
部３を形成する。この後は、凹部３内に第１、第２ゲー
ト領域４、５をエピタキシャル成長させたのち、第４実
施形態で示した図８（ａ）〜（ｄ）の工程を行うこと
で、炭化珪素半導体装置が完成する。
ｌｙ−Ｓｉ層４５の表面を熱酸化したのち、酸化された
部分４６をエッチングする。これにより、Ｐｏｌｙ−Ｓ
ｉ層４５は等方的に除去され、Ｐｏｌｙ−Ｓｉ層４５の
線幅が縮小化される。そして、図９（ｃ）に示す工程で
は、Ｐｏｌｙ−Ｓｉ層４５をマスクとしたエッチングを
行い、第１、第２ゲート領域４、５の形成予定位置に凹
部３を形成する。この後は、凹部３内に第１、第２ゲー
ト領域４、５をエピタキシャル成長させたのち、第４実
施形態で示した図８（ａ）〜（ｄ）の工程を行うこと
で、炭化珪素半導体装置が完成する。
【００６２】このように、一度パターニングしたＰｏｌ
ｙ−Ｓｉ層４５を熱酸化させたのち、酸化された部分４
６をエッチングすることで、Ｐｏｌｙ−Ｓｉ層４５の寸
法を熱酸化した分だけ小さくすることができる。このた
め、Ｐｏｌｙ−Ｓｉ層４５を十分小さいサイズまでパタ
ーニングできなくても、その後の熱酸化およびエッチン
グにて十分小さいサイズまで縮小化できる。これによ
り、第４実施形態と同様の効果が得られるだけでなく、
いわゆるサブミクロンサイズ（０．５〜０．７μｍ）に
も対応可能となり、より微細な素子を製造することが可
能となる。
ｙ−Ｓｉ層４５を熱酸化させたのち、酸化された部分４
６をエッチングすることで、Ｐｏｌｙ−Ｓｉ層４５の寸
法を熱酸化した分だけ小さくすることができる。このた
め、Ｐｏｌｙ−Ｓｉ層４５を十分小さいサイズまでパタ
ーニングできなくても、その後の熱酸化およびエッチン
グにて十分小さいサイズまで縮小化できる。これによ
り、第４実施形態と同様の効果が得られるだけでなく、
いわゆるサブミクロンサイズ（０．５〜０．７μｍ）に
も対応可能となり、より微細な素子を製造することが可
能となる。
【００６３】なお、本実施形態は、第４実施形態の構造
だけでなく、第１、第２実施形態の構成に対しても適用
可能であり、第１、第２実施形態と同様の効果を得るこ
とが可能である。
だけでなく、第１、第２実施形態の構成に対しても適用
可能であり、第１、第２実施形態と同様の効果を得るこ
とが可能である。
【００６４】（第６実施形態）本実施形態も、上記第４
実施形態の構造において、図８とは異なる製造方法を採
用したものである。図１０に、本実施形態における炭化
珪素半導体装置の製造工程を示す。なお、この製造工程
は基本的に第４実施形態と同様であるため、第１、第４
実施形態を参照し、第４実施形態と異なる部分のみ示す
ものとする。
実施形態の構造において、図８とは異なる製造方法を採
用したものである。図１０に、本実施形態における炭化
珪素半導体装置の製造工程を示す。なお、この製造工程
は基本的に第４実施形態と同様であるため、第１、第４
実施形態を参照し、第４実施形態と異なる部分のみ示す
ものとする。
【００６５】まず、第１実施形態における図２（ａ）と
同様の工程を行い、Ｎ+型基板１の表面にＮ-型ドリフト
層２を形成する。そして、図１０（ａ）に示す工程で
は、Ｎ-型ドリフト層２の表面にカーボン層４７を成膜
したのち、Ｐｏｌｙ−Ｓｉ層４８を成膜する。そして、
フォトリソグラフィにてＬＴＯ膜４８をパターニングし
て所定位置に残したのち、ＬＴＯ膜４８をマスクとして
カーボン層４７をパターニングする。
同様の工程を行い、Ｎ+型基板１の表面にＮ-型ドリフト
層２を形成する。そして、図１０（ａ）に示す工程で
は、Ｎ-型ドリフト層２の表面にカーボン層４７を成膜
したのち、Ｐｏｌｙ−Ｓｉ層４８を成膜する。そして、
フォトリソグラフィにてＬＴＯ膜４８をパターニングし
て所定位置に残したのち、ＬＴＯ膜４８をマスクとして
カーボン層４７をパターニングする。
【００６６】次いで、図９（ｂ）に示す工程では、ＬＴ
Ｏ膜４８およびカーボン層４７をマスクとした状態でエ
ッチングを行い、第１、第２ゲート領域４、５の形成予
定位置に凹部３を形成する。さらに、ＬＴＯ膜４８を除
去したのち、カーボン層４７をマスクとして、凹部３内
に第１、第２ゲート領域４、５をエピタキシャル成長さ
せる。このようにすれば、凹部３内にのみ第１、第２ゲ
ート領域４、５を選択的にエピタキシャル成長させるこ
とができる。この後、第４実施形態で示した図８（ａ）
〜（ｄ）の工程を行うことで、炭化珪素半導体装置が完
成する。
Ｏ膜４８およびカーボン層４７をマスクとした状態でエ
ッチングを行い、第１、第２ゲート領域４、５の形成予
定位置に凹部３を形成する。さらに、ＬＴＯ膜４８を除
去したのち、カーボン層４７をマスクとして、凹部３内
に第１、第２ゲート領域４、５をエピタキシャル成長さ
せる。このようにすれば、凹部３内にのみ第１、第２ゲ
ート領域４、５を選択的にエピタキシャル成長させるこ
とができる。この後、第４実施形態で示した図８（ａ）
〜（ｄ）の工程を行うことで、炭化珪素半導体装置が完
成する。
【００６７】このように、カーボン層４７をマスクとし
たエピタキシャル成長とすることで、第１、第２ゲート
領域４、５が凹部３内に選択的にエピタキシャル成長さ
れ、カーボン層４７の上には成長しないようにできる。
このため、エピタキシャル成長後にカーボン層４７を除
去することで、エッチバック工程を行わなくても第１、
第２ゲート領域４、５を形成することが可能となる。こ
れにより、第４実施形態と同様の効果が得られるだけで
なく、製造工程の簡略化も図ることができる。
たエピタキシャル成長とすることで、第１、第２ゲート
領域４、５が凹部３内に選択的にエピタキシャル成長さ
れ、カーボン層４７の上には成長しないようにできる。
このため、エピタキシャル成長後にカーボン層４７を除
去することで、エッチバック工程を行わなくても第１、
第２ゲート領域４、５を形成することが可能となる。こ
れにより、第４実施形態と同様の効果が得られるだけで
なく、製造工程の簡略化も図ることができる。
【００６８】なお、本実施形態は、第４実施形態の構造
だけでなく、第１、第２実施形態の構成に対しても適用
可能であり、第１、第２実施形態と同様の効果を得るこ
とが可能である。
だけでなく、第１、第２実施形態の構成に対しても適用
可能であり、第１、第２実施形態と同様の効果を得るこ
とが可能である。
【００６９】（第７実施形態）図１１に、本発明の第７
実施形態におけるＪ−ＦＥＴを備えた炭化珪素半導体装
置の断面構成を示す。以下、図１１に基づいて本実施形
態の炭化珪素半導体装置の構成を説明するが、基本構成
は第４実施形態と同様であるため、第４実施形態と異な
る部分についてのみ説明する。
実施形態におけるＪ−ＦＥＴを備えた炭化珪素半導体装
置の断面構成を示す。以下、図１１に基づいて本実施形
態の炭化珪素半導体装置の構成を説明するが、基本構成
は第４実施形態と同様であるため、第４実施形態と異な
る部分についてのみ説明する。
【００７０】図１１に示すように、第１、第２ゲート領
域４、５を構成するＰ+型層（第２導電型の半導体層）
５０がＮ-型ドリフト層２の表面全面に形成され、Ｐ+型
層５０にイオン注入を行うことで、Ｎ型ソース領域７お
よびＰ+型の第１、第２コンタクト領域４１、４２が形
成された構成となっている。
域４、５を構成するＰ+型層（第２導電型の半導体層）
５０がＮ-型ドリフト層２の表面全面に形成され、Ｐ+型
層５０にイオン注入を行うことで、Ｎ型ソース領域７お
よびＰ+型の第１、第２コンタクト領域４１、４２が形
成された構成となっている。
【００７１】このような炭化珪素半導体装置の製造方法
について、図１２に示す製造工程を参照して説明する。
なお、この製造工程についても第１実施形態を参照し、
第１実施形態と異なる部分についてのみ示してある。
について、図１２に示す製造工程を参照して説明する。
なお、この製造工程についても第１実施形態を参照し、
第１実施形態と異なる部分についてのみ示してある。
【００７２】まず、第１実施形態の図２（ａ）〜（ｃ）
に示す工程を行い、Ｎ-型ドリフト層２に凹部３を形成
する。そして、図１２（ａ）に示す工程では、凹部３内
を埋め込むようにＰ+型層５０をエピタキシャル成長さ
せ、その後、ＣＭＰによってＰ+型層５０の表面を平坦
化する。このとき、チャネル領域６の上においてもＰ+
型層５０が残るように平坦化を行う。
に示す工程を行い、Ｎ-型ドリフト層２に凹部３を形成
する。そして、図１２（ａ）に示す工程では、凹部３内
を埋め込むようにＰ+型層５０をエピタキシャル成長さ
せ、その後、ＣＭＰによってＰ+型層５０の表面を平坦
化する。このとき、チャネル領域６の上においてもＰ+
型層５０が残るように平坦化を行う。
【００７３】次いで、図１２（ｂ）に示す工程では、Ｐ
+型層５０の表面にＬＴＯ膜５１を成膜したのち、フォ
トリソグラフィによりＬＴＯ膜５１をパターニングし、
ＬＴＯ膜５１の所定位置を開口させる。その後、ＬＴＯ
膜５１をマスクとしたイオン注入を行い、Ｎ型ソース領
域７を形成する。これにより、Ｎ型ソース領域７によっ
てＰ+型層５０が分断され、第１、第２ゲート領域４、
５が形成される。なお、このとき、Ｎ型ソース領域７が
チャネル領域６と接するようにする。
+型層５０の表面にＬＴＯ膜５１を成膜したのち、フォ
トリソグラフィによりＬＴＯ膜５１をパターニングし、
ＬＴＯ膜５１の所定位置を開口させる。その後、ＬＴＯ
膜５１をマスクとしたイオン注入を行い、Ｎ型ソース領
域７を形成する。これにより、Ｎ型ソース領域７によっ
てＰ+型層５０が分断され、第１、第２ゲート領域４、
５が形成される。なお、このとき、Ｎ型ソース領域７が
チャネル領域６と接するようにする。
【００７４】続いて、図１２（ｃ）に示す工程では、Ｌ
ＴＯ膜５１を除去した後、再びＬＴＯ膜５２を成膜し、
フォトリソグラフィによりＬＴＯ膜５２をパターニング
して、ＬＴＯ膜５２の所定位置を開口させる。その後、
ＬＴＯ膜５２をマスクとしたイオン注入を行い、Ｐ+型
層５０に第１、第２ゲート領域４、５と接続されるＰ+
型の第１、第２コンタクト領域４１、４２を形成する。
そして、図１２（ｄ）に示す工程では、第１実施形態に
おける図２（ｆ）と同様の工程を行い、層間絶縁膜１
１、第１、第２ゲート電極８、９、ソース電極１０を形
成すると共に、ドレイン電極１２を形成し、シンター工
程を経て、図９に示す炭化珪素半導体装置が完成する。
ＴＯ膜５１を除去した後、再びＬＴＯ膜５２を成膜し、
フォトリソグラフィによりＬＴＯ膜５２をパターニング
して、ＬＴＯ膜５２の所定位置を開口させる。その後、
ＬＴＯ膜５２をマスクとしたイオン注入を行い、Ｐ+型
層５０に第１、第２ゲート領域４、５と接続されるＰ+
型の第１、第２コンタクト領域４１、４２を形成する。
そして、図１２（ｄ）に示す工程では、第１実施形態に
おける図２（ｆ）と同様の工程を行い、層間絶縁膜１
１、第１、第２ゲート電極８、９、ソース電極１０を形
成すると共に、ドレイン電極１２を形成し、シンター工
程を経て、図９に示す炭化珪素半導体装置が完成する。
【００７５】このような製造方法によれば、第１、第２
ゲート領域４、５をエピタキシャル成長によって形成し
ているため、結晶欠陥が形成されることを防止でき、第
１実施形態と同様の効果を得ることができる。また、Ｐ
+型層５０をエピタキシャル成長させるだけで済み、Ｐ+
型層５０の上に他の層を成膜する必要がなく、製造工程
の簡略化を図ることができる。
ゲート領域４、５をエピタキシャル成長によって形成し
ているため、結晶欠陥が形成されることを防止でき、第
１実施形態と同様の効果を得ることができる。また、Ｐ
+型層５０をエピタキシャル成長させるだけで済み、Ｐ+
型層５０の上に他の層を成膜する必要がなく、製造工程
の簡略化を図ることができる。
【００７６】（他の実施形態）なお、上記各実施形態で
は、Ｎ-型チャネル層８というＮ型不純物層がチャネル
となるＪ−ＦＥＴを備えた炭化珪素半導体装置について
説明したが、炭化珪素半導体装置の各構成要素の導電型
が反転させたＰ型不純物層がチャネルとなるＪ−ＦＥＴ
を備えた炭化珪素半導体装置についても本発明を適用す
ることが可能である。
は、Ｎ-型チャネル層８というＮ型不純物層がチャネル
となるＪ−ＦＥＴを備えた炭化珪素半導体装置について
説明したが、炭化珪素半導体装置の各構成要素の導電型
が反転させたＰ型不純物層がチャネルとなるＪ−ＦＥＴ
を備えた炭化珪素半導体装置についても本発明を適用す
ることが可能である。
【００７７】また、上記実施形態では、ノーマリオフ型
のＪ−ＦＥＴを例に挙げて説明したが、ノーマリオフ型
に限らず、ノーマリオン型のＪ−ＦＥＴであっても適用
可能である。この場合、例えば、Ｎ-型チャネル層８の
不純物濃度を５×１０16〜１×１０17ｃｍ-3程度とする
こともできる。
のＪ−ＦＥＴを例に挙げて説明したが、ノーマリオフ型
に限らず、ノーマリオン型のＪ−ＦＥＴであっても適用
可能である。この場合、例えば、Ｎ-型チャネル層８の
不純物濃度を５×１０16〜１×１０17ｃｍ-3程度とする
こともできる。
【図１】本発明の第１実施形態における炭化珪素半導体
装置の断面構成を示す図である。
装置の断面構成を示す図である。
【図２】図１に示す炭化珪素半導体装置の製造工程を示
す図である。
す図である。
【図３】本発明の第２実施形態における炭化珪素半導体
装置の断面構成を示す図である。
装置の断面構成を示す図である。
【図４】図３に示す炭化珪素半導体装置の製造工程を示
す図である。
す図である。
【図５】本発明の第３実施形態における炭化珪素半導体
装置の断面構成を示す図である。
装置の断面構成を示す図である。
【図６】図５に示す炭化珪素半導体装置の製造工程を示
す図である。
す図である。
【図７】本発明の第４実施形態における炭化珪素半導体
装置の断面構成を示す図である。
装置の断面構成を示す図である。
【図８】図７に示す炭化珪素半導体装置の製造工程を示
す図である。
す図である。
【図９】本発明の第５実施形態における炭化珪素半導体
装置の製造工程を示す図である。
装置の製造工程を示す図である。
【図１０】本発明の第６実施形態における炭化珪素半導
体装置の製造工程を示す図である。
体装置の製造工程を示す図である。
【図１１】本発明の第７実施形態における炭化珪素半導
体装置の断面構成を示す図である。
体装置の断面構成を示す図である。
【図１２】図１１に示す炭化珪素半導体装置の製造工程
を示す図である。
を示す図である。
【図１３】従来の炭化珪素半導体装置の断面構成を示す
図である。
図である。
１…Ｎ+型基板、２…Ｎ-型ドリフト層、３…凹部、４、
５…第１、第２ゲート領域、６…チャネル領域、７…Ｎ
型ソース領域、８、９…第１、第２ゲート電極、１０…
ソース電極、１１…層間絶縁膜、１２…ドレイン電極。
５…第１、第２ゲート領域、６…チャネル領域、７…Ｎ
型ソース領域、８、９…第１、第２ゲート電極、１０…
ソース電極、１１…層間絶縁膜、１２…ドレイン電極。
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 加藤 信之
愛知県刈谷市昭和町１丁目１番地 株式会
社デンソー内
(72)発明者 森下 敏之
愛知県刈谷市昭和町１丁目１番地 株式会
社デンソー内
Ｆターム(参考） 5F102 GB04 GC05 GC07 GC08 GD04
GJ02 HC01 HC07 HC15
Claims (12)
- 【請求項１】 第１導電型の炭化珪素からなる基板
（１）と、 前記基板（１）上にエピタキシャル成長によって形成さ
れ、前記基板（１）よりも低濃度とされた炭化珪素から
なる第１導電型のドリフト層（２）と、 前記ドリフト層（２）の表層部に、互いに離間するよう
に形成された複数の凹部（３）と、 前記凹部（３）内にエピタキシャル成長され、互いに離
間するように形成された炭化珪素からなる第２導電型の
第１、第２ゲート領域（４、５）と、 前記ドリフト層（２）のうち前記第１、第２ゲート領域
（４、５）に挟まれる部分をチャネル領域（６）とする
と、該チャネル領域（６）の上にエピタキシャル成長に
よって形成された炭化珪素からなる第１導電型のソース
領域（７）と、 前記第１ゲート領域（４）に電気的に接続された第１ゲ
ート電極（８）と、 前記第２ゲート領域（５）に電気的に接続された第２ゲ
ート電極（９）と、 前記ソース領域（７）に電気的に接続されたソース電極
（１０）と、 前記基板（１）の裏面側に形成されたドレイン電極（１
２）とが備えられていることを特徴とする炭化珪素半導
体装置。 - 【請求項２】 前記ソース領域（７）は、前記チャネル
領域（６）側が低濃度で構成され、該チャネル領域
（６）から離れるにつれて高濃度で構成されていること
を特徴とする請求項１に記載の炭化珪素半導体装置。 - 【請求項３】 第１導電型の炭化珪素からなる基板
（１）と、 前記基板（１）上にエピタキシャル成長によって形成さ
れ、前記基板（１）よりも低濃度とされた炭化珪素から
なる第１導電型のドリフト層（２）と、 前記ドリフト層（２）の表層部に、互いに離間するよう
に配置され、エピタキシャル成長されて形成された炭化
珪素からなる第２導電型の第１、第２ゲート領域（４、
５）と、 前記ドリフト層（２）および前記第１、第２ゲート領域
（４、５）の上にエピタキシャル成長によって形成され
た炭化珪素からなる第１導電型のソース領域（７）と、 前記第１ゲート領域（４）に電気的に接続された第１ゲ
ート電極（８）と、 前記第２ゲート領域（５）に電気的に接続された第２ゲ
ート電極（９）と、 前記ソース領域（７）に電気的に接続されたソース電極
（１０）と、 前記基板（１）の裏面側に形成されたドレイン電極（１
２）とが備えられ、 前記ソース領域（７）は、前記第１、第２ゲート領域
（４、５）の間に挟まれた領域においては低濃度で構成
され、この低濃度で構成された領域をチャネル領域
（６）とすると、該チャネル領域から離れるにつれて高
濃度で構成されていることを特徴とする炭化珪素半導体
装置。 - 【請求項４】 第１導電型の炭化珪素からなる基板
（１）と、 前記基板（１）上にエピタキシャル成長によって形成さ
れ、前記基板（１）よりも低濃度とされた炭化珪素から
なる第１導電型のドリフト層（２）と、 前記ドリフト層（２）の表層部に、互いに離間するよう
に形成された複数の凹部（３）と、 前記凹部（３）内にエピタキシャル成長され、互いに離
間するように形成された炭化珪素からなる第２導電型の
第１、第２ゲート領域（４、５）と、 前記ドリフト層（２）および前記第１、第２ゲート領域
（４、５）の上にエピタキシャル成長された炭化珪素か
らなる第１導電型層（４０）と、 前記ドリフト層（２）のうち前記第１、第２ゲート領域
（４、５）に挟まれる部分をチャネル領域（６）とする
と、前記第１導電型層（４０）の表層部のうち前記チャ
ネル領域（６）の上に位置する部位に形成された、前記
第１導電型層（４０）よりも高濃度な炭化珪素からなる
第１導電型のソース領域（７）と、 前記第１導電型層（４０）に形成され、前記第１ゲート
領域（４）に接続された第２導電型の第１コンタクト領
域（４１）と、 前記第１コンタクト領域を介して、前記第１ゲート領域
（４）に電気的に接続された第１ゲート電極（８）と、 前記第１導電型層（４０）に形成され、前記第２ゲート
領域（５）に接続された第２導電型の第２コンタクト領
域（４２）と、 前記第２コンタクト領域を介して、前記第２ゲート領域
（５）に電気的に接続された第２ゲート電極（９）と、 前記ソース領域（７）に電気的に接続されたソース電極
（１０）と、 前記基板（１）の裏面側に形成されたドレイン電極（１
２）とが備えられていることを特徴とする炭化珪素半導
体装置。 - 【請求項５】 前記ソース領域（７）と前記第１、第２
ゲート領域（４、５）との間に前記第１導電型層（４
０）が残るように構成されていることを特徴とする請求
項４に記載の炭化珪素半導体装置。 - 【請求項６】 第１導電型の炭化珪素からなる基板
（１）を用意する工程と、 前記基板（１）上に、前記基板（１）よりも低濃度な炭
化珪素からなる第１導電型のドリフト層（２）を形成す
る工程と、 前記ドリフト層（２）の表層部に、互いに離間するよう
に複数の凹部（３）を形成する工程と、 前記凹部（３）内を含む前記ドリフト層（２）の上に第
２導電型の半導体層を形成したのち、該半導体層を平坦
化することで、互いに離間する第２導電型の第１、第２
ゲート領域（４、５）を形成する工程と、 前記ドリフト層（２）のうち前記第１、第２ゲート領域
（４、５）に挟まれる部分をチャネル領域（６）とする
と、該チャネル領域（６）の上に炭化珪素からなる第１
導電型のソース領域（７）をエピタキシャル成長させる
工程と、 前記第１ゲート領域（４）に電気的に接続される第１ゲ
ート電極（８）、前記第２ゲート領域（５）に電気的に
接続される第２ゲート電極（９）、前記ソース領域
（７）に電気的に接続されるソース電極（１０）を形成
する工程と、 前記基板（１）の裏面側にドレイン電極（１２）を形成
する工程とを有することを特徴とする炭化珪素半導体装
置の製造方法。 - 【請求項７】 前記ソース領域（７）を形成する工程で
は、前記ソース領域（７）のうち前記チャネル領域
（６）側を低濃度とし、該チャネル領域（６）から離れ
るにつれて高濃度となるようにすることを特徴とする請
求項６に記載の炭化珪素半導体装置の製造方法。 - 【請求項８】 第１導電型の炭化珪素からなる基板
（１）を用意する工程と、 前記基板（１）上に、前記基板（１）よりも低濃度な炭
化珪素からなる第１導電型のドリフト層（２）を形成す
る工程と、 前記ドリフト層（２）の表層部に、互いに離間するよう
に炭化珪素からなる第２導電型の第１、第２ゲート領域
（４、５）を形成する工程と、 前記第１、第２ゲート領域（４、５）を含む前記ドリフ
ト層（２）の上に炭化珪素からなる第１導電型のソース
領域（７）をエピタキシャル成長させる工程と、 前記第１ゲート領域（４）に電気的に接続される第１ゲ
ート電極（８）を形成する工程と、 前記第２ゲート領域（５）に電気的に接続される第２ゲ
ート電極（９）を形成する工程と、 前記ソース領域（７）に電気的に接続されるソース電極
（１０）を形成する工程と、 前記基板（１）の裏面側にドレイン電極（１２）を形成
する工程とを有し、 前記ソース領域（７）を形成する工程では、前記ソース
領域（７）のうち前記チャネル領域（６）側を低濃度と
し、該チャネル領域（６）から離れるにつれて高濃度と
なるようにすることを特徴とする炭化珪素半導体装置の
製造方法。 - 【請求項９】 第１導電型の炭化珪素からなる基板
（１）を用意する工程と、 前記基板（１）上に、前記基板（１）よりも低濃度な炭
化珪素からなる第１導電型のドリフト層（２）を形成す
る工程と、 前記ドリフト層（２）の表層部に、互いに離間するよう
に複数の凹部（３）を形成する工程と、 前記凹部（３）内を含む前記ドリフト層（２）の上に第
２導電型の半導体層を形成したのち、該半導体層を平坦
化することで、互いに離間する第２導電型の第１、第２
ゲート領域（４、５）を形成する工程と、 前記第１、第２ゲート領域（４、５）を含み前記ドリフ
ト層（２）の上に、炭化珪素からなる第１導電型層（４
０）をエピタキシャル成長させる工程と、 前記ドリフト層（２）のうち前記第１、第２ゲート領域
（４、５）に挟まれる部分をチャネル領域（６）とする
と、前記第１導電型層（４０）の表層部のうち前記チャ
ネル領域（６）の上に位置する部位に、前記第１導電型
層（４０）よりも高濃度な第１導電型のソース領域
（７）を形成する工程と、 前記第１導電型層（４０）に、前記第１ゲート領域
（４）に接続される第２導電型の第１コンタクト領域
（４１）と、前記第２ゲート領域（５）に接続される第
２導電型の第２コンタクト領域（４２）とを形成する工
程と、 前記第１コンタクト領域（４１）を介して前記第１ゲー
ト領域（４）に電気的に接続される第１ゲート電極
（８）、前記第２コンタクト領域（４２）を介して前記
第２ゲート領域（５）に電気的に接続される第２ゲート
電極（９）、前記ソース領域（７）に電気的に接続され
るソース電極（１０）を形成する工程と、 前記基板（１）の裏面側にドレイン電極（１２）を形成
する工程とを有することを特徴とする炭化珪素半導体装
置の製造方法。 - 【請求項１０】 前記複数の凹部（３）を形成する工程
では、 前記ドリフト層（２）の表面の所定位置にＰｏｌｙ−Ｓ
ｉ層（４５）を配置する工程と、 前記Ｐｏｌｙ−Ｓｉ層（４５）の表面を熱酸化したの
ち、該Ｐｏｌｙ−Ｓｉ層（４５）の酸化された部分（４
６）を除去し、前記Ｐｏｌｙ−Ｓｉ層（４５）を縮小化
する工程と、 前記縮小化されたＰｏｌｙ−Ｓｉ層（４５）をマスクと
したエッチングにより、前記凹部（３）を形成する工程
とを有していることを特徴とする請求項９に記載の炭化
珪素半導体装置の製造方法。 - 【請求項１１】 前記凹部（３）を形成する工程および
前記第１、第２ゲート領域（４、５）を形成する工程で
は、 前記ドリフト層（２）の所定位置にカーボン層（４７）
を含むマスク材（４７、４８）を配置する工程と、 前記マスク材（４７、４８）をマスクとしたエッチング
により、前記凹部（３）を形成する工程と、 前記カーボン層（４７）をマスクとして、前記凹部
（３）内に第１、第２ゲート領域（４、５）を選択的に
エピタキシャル成長させる工程とを有していることを特
徴とする請求項９に記載の炭化珪素半導体装置の製造方
法。 - 【請求項１２】 第１導電型の炭化珪素からなる基板
（１）を用意する工程と、 前記基板（１）上に、前記基板（１）よりも低濃度な炭
化珪素からなる第１導電型のドリフト層（２）を形成す
る工程と、 前記ドリフト層（２）の表層部に、互いに離間するよう
に複数の凹部（３）を形成する工程と、 前記凹部（３）内を含む前記ドリフト層（２）の上に第
２導電型の半導体層（５０）を形成する工程と、 前記ドリフト層（２）のうち前記複数の凹部（３）に挟
まれる部分をチャネル領域（６）とすると、前記半導体
層（５０）のうち前記チャネル領域（６）の上に位置す
る部位に、前記ドリフト層（２）よりも高濃度な第１導
電型のソース領域（７）を形成すると共に、該ソース領
域（７）によって前記半導体層（５０）を分断し、第２
導電型の第１、第２ゲート領域（４、５）を形成する工
程と、 前記第１、第２ゲート領域（４、５）に第２導電型の第
１コンタクト領域（４１）を形成すると共に、前記第２
ゲート領域（５）に第２導電型の第２コンタクト領域
（４２）を形成する工程と、 前記第１コンタクト領域（４１）を介して前記第１ゲー
ト領域（４）に電気的に接続される第１ゲート電極
（８）、前記第２コンタクト領域（４２）を介して前記
第２ゲート領域（５）に電気的に接続される第２ゲート
電極（９）、前記ソース領域（７）に電気的に接続され
るソース電極（１０）を形成する工程と、 前記基板（１）の裏面側にドレイン電極（１２）を形成
する工程とを有することを特徴とする炭化珪素半導体装
置の製造方法。
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|---|---|---|---|
| JP2001260217A JP4085604B2 (ja) | 2001-08-29 | 2001-08-29 | 炭化珪素半導体装置の製造方法 |
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| JP2001260217A JP4085604B2 (ja) | 2001-08-29 | 2001-08-29 | 炭化珪素半導体装置の製造方法 |
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-
2001
- 2001-08-29 JP JP2001260217A patent/JP4085604B2/ja not_active Expired - Fee Related
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