JP2006179662A - 半導体装置の製造方法 - Google Patents

Abstract

【課題】界面準位を低減し、駆動電流を向上できる半導体装置の製造方法を提供する。
【解決手段】第一の半導体材料からなる半導体基体１００と、前記第一の半導体材料とバンドギャップが異なり、半導体基体１００とヘテロ接合３００を形成する第二の半導体材料からなるヘテロ半導体領域３とを有する半導体装置の製造方法において、ヘテロ接合３００の形成を、半導体基体１００と、前記第二の半導体材料からなる基板２００とを貼り合わせることによって行う。
【選択図】 図１

Description

本発明は、ヘテロ半導体領域を有する半導体装置の製造方法に関する。

本発明の背景となる従来技術として、本出願人が出願した下記特許文献１がある。
この従来技術では、Ｎ^＋型炭化珪素基板上にＮ⁻型炭化珪素エピタキシャル領域が形成された半導体基体の一主面に、Ｎ⁻型多結晶シリコン領域とＮ^＋型多結晶シリコン領域とが接するように形成されており、エピタキシャル領域とＮ⁻型多結晶シリコン領域並びにＮ^＋型多結晶シリコン領域とはヘテロ接合をしている。また、エピタキシャル領域とＮ^＋型多結晶シリコン領域との接合部に隣接して、ゲート絶縁膜を介してゲート電極が形成されている。Ｎ⁻型多結晶シリコン領域はソース電極に接続され、Ｎ^＋型炭化珪素基板の裏面にはドレイン電極が形成されている。

上記のような構成の従来技術の半導体装置は、ソース電極を接地し、ドレイン電極に所定の正の電位を印加した状態で、ゲート電極の電位を制御することで、スイッチとして機能する。つまり、ゲート電極を接地した状態では、Ｎ⁻型多結晶シリコン領域並びにＮ^＋型多結晶シリコン領域とエピタキシャル領域とのヘテロ接合には逆バイアスが印加され、ドレイン電極とソース電極との間に電流は流れない。しかし、ゲート電極に所定の正電圧が印加された状態では、Ｎ^＋型多結晶シリコン領域とエピタキシャル領域とのヘテロ接合界面にゲート電界が作用し、ゲート酸化膜界面のヘテロ接合面がなすエネルギー障壁の厚さが薄くなるため、ドレイン電極とソース電極との間に電流が流れる。この従来技術においては、電流の遮断・導通の制御チャネルとしてヘテロ接合部を用いるため、チャネル長がヘテロ障壁の厚み程度で機能することから、低抵抗の導通特性が得られる。
なお、従来は、炭化珪素基体上に形成され、該炭化珪素基板とヘテロ接合を形成するヘテロ半導体領域としては、スパッタ法あるいはＣＶＤ法などにより形成する多結晶シリコン層を用いていた。

特開２００３−３１８３９８号公報

従来技術の半導体装置においては、ヘテロ半導体領域として多結晶シリコンを用いていたので、結晶粒と結晶粒との間の粒界に存在する多量のダングリングボンド（未結合手）が界面準位として働き、キャリアの移動度が低下し、駆動電流が低下する課題がある。
本発明の目的は、界面準位を低減し、駆動電流を向上できる半導体装置の製造方法を提供することにある。

上記課題を解決するために、本発明は、第一の半導体材料からなる半導体基体とヘテロ接合を形成し、前記第一の半導体材料とバンドギャップが異なる第二の半導体材料からなるヘテロ半導体領域を有する半導体装置の製造方法において、前記ヘテロ接合の形成を、前記半導体基体と、前記第二の半導体材料からなる基板とを貼り合わせることによって行うという構成になっている。

本発明によれば、界面準位を低減し、駆動電流を向上できる半導体装置の製造方法を提供することができる。

以下、図面を用いて本発明の実施の形態について詳細に説明する。なお、以下で説明する図面で、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
《第一の実施の形態》
〈構成〉
図１は、本発明の第一の実施の形態の半導体装置（ダイオード）の断面図である。
本実施の形態の半導体装置においては、Ｎ型の炭化珪素（ＳｉＣ）基板１上にＮ型の炭化珪素エピタキシャル層２が形成され、炭化珪素半導体基体１００を構成している。炭化珪素エピタキシャル層２とヘテロ接合３００を形成するように、例えばＰ型単結晶シリコン（Ｓｉ）からなるヘテロ半導体領域３が形成されている。ヘテロ接合３００の端部は、Ｐ型半導体層からなる電界緩和領域４によって終端されている。炭化珪素基板１に接触するようにカソード電極７が形成され、ヘテロ半導体領域３に接触するようにアノード電極６が形成されている。５は層間絶縁膜である。
本実施の形態の半導体装置では、ヘテロ半導体領域３の導電型が半導体基体１００の導電型と反対の導電型なので、リーク電流の低減を図ることができ、より高耐圧な半導体装置を実現できる。

〈製造方法〉
以下、図２（ａ）〜図４（ｈ）を用いて、図１に示した本実施の形態の半導体装置の製造方法について説明する。図２（ａ）〜図４（ｈ）は製造工程断面図である。
まず、図２（ａ）に示すように、Ｎ型の炭化珪素基板１上に、Ｎ型の炭化珪素エピタキシャル層２を成長させた炭化珪素基体１００を用意する。炭化珪素エピタキシャル層２の厚さは例えば１０μｍ、不純物濃度は例えば１．０×１０^１６ｃｍ^−３である。
次に、図２（ｂ）に示すように、ＣＶＤ酸化膜１０１などをマスクに用いて、炭化珪素エピタキシャル層２の所定領域にアルミニウム（Ａｌ）イオン１０２をイオン注入し、Ｐ型電界緩和領域４を形成する。イオン注入の条件は例えば、加速電圧３０〜３６０ｋｅＶの多段注入で、トータルドーズ量は５．０×１０^１６ｃｍ^−３、基板温度は８００℃である。イオン注入後、ＣＶＤ酸化膜１０１をＢＨＦ溶液などで除去し、活性化アニールを行い、注入したアルミニウムを活性化させる。活性化アニールの条件は、例えばアルゴン雰囲気中で１７００℃、１０分である。
次に、図２（ｃ）に示すように、Ｐ型単結晶シリコン基板２００を用意し、該基板表面から水素イオン２０１を室温で注入し、基板表面から所定の深さ位置に所定の厚さの水素イオン注入層２０２を形成する。この際、単結晶シリコン基板２００の不純物濃度は例えば、１．０×１０^２０ｃｍ^−３、水素のイオン注入条件は例えば、加速電圧１００ｋｅＶ、ドーズ量は１．０×１０^１６ｃｍ^−２である。

次に、図３（ｄ）に示すように、Ｐ型電界緩和領域４を形成した炭化珪素半導体基体１００の炭化珪素エピタキシャル層２側と、水素イオン注入層２０２を形成したＰ型単結晶シリコン基板２００の水素イオン２０１を注入した側とを貼り合せる。具体的には加熱、加圧して界面の元素どうしを共有結合させる。これによってヘテロ接合３００が形成される。
貼り合せた後、窒素雰囲気中で６００℃に加熱し、図３（ｅ）に示すように水素イオン注入層２０２を境にシリコン基板２００を剥離する。剥離後は、形成されたヘテロ半導体領域３の表面を平坦化するため、熱酸化を行い、形成された酸化膜をＢＨＦ溶液にて除去する。
次に、図３（ｆ）に示すように、フォトリソグラフィとエッチングを用いてヘテロ半導体領域３をパターニングする。このとき、ヘテロ半導体領域３の端部が電界緩和領域４上で終端されるようにパターニングする。

ヘテロ半導体領域３をパターニング後、図４（ｇ）に示すように、層間絶縁膜５として酸化膜を堆積させる。
次に、図４（ｈ）に示すように、フォトリソグラフィとエッチングを用いて層間絶縁膜５にコンタクトホールを開孔し、ヘテロ半導体領域３に接触するようにアノード電極６となるアルミニウムをスパッタ法にて堆積させる。
最後に、図１に示すように、フォトリソグラフィとエッチングを用いて、アルミニウム層をパターニングしてアノード電極６を形成し、炭化珪素基板１に接触するようにチタン、ニッケルを、チタン、ニッケルの順にスパッタ法にて堆積し、図１に示す半導体装置（ダイオード）を完成させる。

上記のように本実施の形態は、第一の半導体材料（ここでは炭化珪素）からなる半導体基体１００と、前記第一の半導体材料とバンドギャップが異なり、半導体基体１００とヘテロ接合３００を形成する第二の半導体材料（ここではシリコン）からなるヘテロ半導体領域３とを有する半導体装置の製造方法において、ヘテロ接合３００の形成を、半導体基体１００と、第二の半導体材料からなる基板２００とを貼り合わせることによって行うものである。
このようにシリコン等の単結晶基板２００を炭化珪素等の半導体基体１００に貼り合わせてヘテロ半導体領域３を形成するので、レーザーアニールなどの特殊な工程を用いることなく、高品質な単結晶シリコンからなるヘテロ半導体領域３を形成することができる。
すなわち、(1)上記従来技術では、シリコン等の単結晶からなるヘテロ半導体領域を形成しようとすると、レーザーアニールなどの特殊な工程が必要になり、製造プロセスコストの増大を招いた。しかし、本実施の形態では単結晶からなるヘテロ半導体領域３を容易に形成できるので、製造プロセスコストを低減できる。
(2)また、上記従来技術のように多結晶という不安定な状態の多結晶シリコンを用いてヘテロ半導体領域を形成する場合では、製造プロセス条件（主として不純物拡散）のマージンを大きく見積もらねばならない。また、結晶粒と結晶粒との粒界に沿って不純物が拡散、偏析しやすい。微細化を図る場合、微少領域の伝導度制御等の厳しい製造プロセス条件への対応が必須であるが、従来技術の場合には前述の問題のため、対応は困難である。従って、単位セルの集積化に限界があり、低オン抵抗化が難しかった。これに対して、本実施の形態では、ヘテロ半導体領域３は単結晶からなるので、製造プロセス条件（主として不純物拡散）のマージンは小さくて済み、製造プロセス条件への対応が容易で微細化に有利であり、低オン抵抗化が容易である。
(3)また、上記従来技術における多結晶シリコンの抵抗は単結晶シリコンと比較すると約２〜３倍高いため、ソース抵抗が高く、低オン抵抗化の妨げとなる。本実施の形態では、ヘテロ半導体領域３は単結晶シリコンからなるので、ソース抵抗が低減でき、低オン抵抗化を容易に実現できる。
(4)多結晶シリコンの結晶粒の表面（結晶粒と結晶粒との間の粒界）には多量のダングリングボンド（未結合手）が存在し、これらのダングリングボンドが界面準位として働くため、キャリアの移動度が低下し、駆動電流が低下する。本実施の形態では、ヘテロ半導体領域３は単結晶シリコンからなるので、キャリアの移動度が向上し、駆動電流が向上する。

また、第一の半導体材料からなる半導体基体１００と、前記第一の半導体材料とバンドギャップが異なり、半導体基体１００とヘテロ接合３００を形成する第二の半導体材料からなるヘテロ半導体領域３と、半導体基体１００に接触するように形成されたカソード電極７と、ヘテロ半導体領域３に接触するように形成されたアノード電極６とを有する半導体装置（ダイオード）の製造方法において、ヘテロ接合３００の形成を、半導体基体１００と、前記第二の半導体材料からなる基板２００とを貼り合わせることによって行う。これにより、上記と同様の効果が得られる。

また、基板２００の所定領域に水素イオン２０１をイオン注入する工程と、基板２００と半導体基体１００とを貼り合わせる工程（図３（ｄ））と、水素イオン２０１を注入した所定領域（水素イオン注入層２０２）を境に基板２００の一部を分離する工程とを有する。
図１５は、本実施の形態の半導体装置の製造方法の概要を示す工程断面図である。すなわち、図１５（ａ）に示すように、例えば炭化珪素基体１００と、高濃度の水素をイオン注入した単結晶シリコン基板２００とを用意する。炭化珪素基体１００上に形成する単結晶シリコン層の厚さは、単結晶シリコン基板２００中に形成した水素イオン注入層２０２の位置（深さ）で制御可能である。次に、図１５（ｂ）に示すように、炭化珪素基体１００と単結晶シリコン基板２００とを貼り合せる。加圧などをしてＳｉＣ／Ｓｉ界面を共有結合させる。次に、図１５（ｃ）に示すように、加熱して単結晶シリコン基板２００を分離する。水素イオン注入層２０２を境に２個に分離される。次に、図１５（ｄ）に示すように、従来と同様にデバイスを形成する。このような、所謂、スマートカット法を用いると、容易に、かつ、高精度にシリコン基板を薄膜化（本実施の形態ではヘテロ半導体領域３を形成）することができる。
また、前記第一の半導体材料が炭化珪素である。他のワイドギャップ半導体材料を用いても良いが、炭化珪素の場合、熱酸化を用いることができる、伝導度制御を容易に行うことができる、などの製造プロセスメリットが大きく、かつ、高耐圧な半導体装置を実現できる。
さらに、前記第二の半導体材料がシリコンである。他の半導体材料を用いても良いが、単結晶シリコンの場合、熱酸化を用いることができる、伝導度制御を容易に行うことができる、などの製造プロセスメリットが大きい。

《第二の実施の形態》
〈構成〉
図５は、本発明の第二の実施の形態の半導体装置（ダイオード）の断面図である。
本実施の形態の半導体装置においては、Ｐ型のヘテロ半導体領域３（単結晶シリコン基板２００の一部）上に、Ｎ型の炭化珪素層８と高濃度（濃度とは不純物濃度のこと。以下同様）Ｎ型炭化珪素層９が形成され、Ｎ型の炭化珪素層８と高濃度N型炭化珪素層９とによって炭化珪素半導体基体１００が構成されている。炭化珪素層８とヘテロ半導体領域３との間にはヘテロ接合３００が形成されている。高濃度Ｎ型炭化珪素層９に接触するようにカソード電極７が形成され、ヘテロ半導体領域３（単結晶シリコン基板２００の一部）に接触するようにアノード電極６が形成されている。５は層間絶縁膜である。

〈製造方法〉
以下、図６（ａ）〜図８（ｇ）を用いて、図５に示した本実施の形態の半導体装置の製造方法について説明する。図６（ａ）〜図８（ｇ）は製造工程断面図である。
まず、図６（ａ）に示すように、低濃度Ｎ型炭化珪素基板４００を用意する。低濃度Ｎ型炭化珪素基板４００の不純物濃度は、例えば１．０×１０^１６ｃｍ^−３である。
次に、図６（ｂ）に示すように、低濃度Ｎ型炭化珪素基板４００に対して該基板表面から水素イオン２０１を室温で注入し、基板表面から所定の深さ位置に所定の厚さの水素イオン注入層２０２を形成する。この際、水素のイオン注入条件は例えば、加速電圧４００ｅＶ、ドーズ量は３．０×１０^１６ｃｍ^−２である。
次に、図６（ｃ）に示すように、水素イオン注入層２０２を形成した低濃度Ｎ型炭化珪素基板４００の水素イオン２０１を注入した側と、Ｐ型単結晶シリコン基板２００とを貼り合せる。具体的には加熱、加圧して界面の元素どうしを共有結合させる。これによってヘテロ接合３００が形成される。この際、単結晶シリコン基板２００の不純物濃度は例えば、１．０×１０^２０ｃｍ^−３である。

貼り合せた後、窒素雰囲気中で６００℃に加熱し、図７（ｄ）に示すように、水素イオン注入層２０２を境に低濃度Ｎ型炭化珪素基板４００を剥離する。剥離後は、形成された炭化珪素層８の表面を平坦化するため、熱酸化を行い、形成された酸化膜をＢＨＦ溶液にて除去する。
次に、図７（ｅ）に示すように、炭化珪素層８の表面に燐（Ｐ）イオン５００を基板温度６００℃でイオン注入する。このときのイオン注入条件は例えば、加速電圧５０ｅＶ、ドーズ量は３．０×１０^１６ｃｍ^−２で基板温度は６００℃である。注入後、活性化アニールを行い、注入した燐を活性化させ、高濃度Ｎ型炭化珪素層９を形成する。活性化アニールの条件は、例えば、窒素雰囲気中で１２００℃、1２時間である。

次に、図８（ｆ）に示すように、高濃度Ｎ型炭化珪素層９上に層間絶縁膜５として酸化膜を堆積する。
次に、図８（ｇ）に示すように、フォトリソグラフィとエッチングを用いて層間絶縁膜５にコンタクトホールを開孔し、カソード電極７となるチタンとアルミを高濃度Ｎ型炭化珪素層９に接触するように、チタン、アルミの順にスパッタ法にて堆積させる。
最後に、図５に示すように、フォトリソグラフィとエッチングを用いて、アルミニウム層、チタン層をパターニングしてカソード電極７を形成し、ヘテロ半導体領域３であるＰ型単結晶シリコン基板２００に接触するようにアルミニウムをスパッタ法にて堆積してアノード電極６を形成し、図５に示す半導体装置（ダイオード）を完成させる。

本実施の形態では、半導体基体４００の所定領域に水素イオン２０１をイオン注入する工程と、半導体基体４００と基板２００とを貼り合わせる工程と、水素イオンを注入した所定領域（水素イオン注入層２０２）を境に半導体基体４００の一部を分離する工程とを有する。上記従来技術の場合、炭化珪素基体のほとんどを構成する炭化珪素基板は、耐圧を確保する炭化珪素エピタキシャル層の支持基板としての役割とドレイン電極、あるいはカソード電極のコンタクト層としての役割しかなく、半導体装置として動作している際には、単なる抵抗体として働く。このため、基板の抵抗がオン抵抗に直接影響を及ぼし、低オン抵抗化の妨げとなっていた。本実施の形態による半導体装置の製造方法を用いて製造した場合、炭化珪素基体４００は、そのほとんどが耐圧を確保する領域のみであり、従来、抵抗体となっていた炭化珪素基板に相当する領域が存在しない。そのため、さらなる低オン抵抗化を図ることができる。また、炭化珪素基板は、シリコンと比較すると非常に高価であり、製造コストの増大を招く。本実施の形態では、剥離した炭化珪素基板４００（図７（ｄ））を再度貼り合わせて用いることができるため、一枚の基板を何回も再利用することが可能である。すなわち低コスト化を図ることもできる。

《第三の実施の形態》
〈構成〉
図９は、本発明の第三の実施の形態の半導体装置（トランジスタ）の断面図である。なお、図９は構造単位セルが２個連続した構造を示している。
本実施の形態の半導体装置においては、Ｎ型の炭化珪素基板１上に、Ｎ型の炭化珪素エピタキシャル層２が形成され、炭化珪素半導体基体１００を構成している。炭化珪素エピタキシャル層２の所定領域には、Ｐ型の電界緩和領域４が形成されている。炭化珪素エピタキシャル層２上にはＰ型の単結晶シリコンからなるヘテロ半導体領域３と、Ｎ型の単結晶シリコンからなるヘテロ半導体領域１３とが形成されており、それぞれのヘテロ半導体領域は、炭化珪素エピタキシャル層２とヘテロ接合３００を形成している。Ｎ型の単結晶シリコンからなるヘテロ半導体領域１３を深さ方向に貫通して炭化珪素エピタキシャル層２に達するように、溝（トレンチ）１４が形成されている。溝１４内部にはゲート絶縁膜１０を介してゲート電極１１が形成されている。Ｐ型の単結晶シリコンからなるヘテロ半導体領域３とＮ型の単結晶シリコンからなるヘテロ半導体領域１３とに接触するようにソース電極１２が形成され、炭化珪素基板１に接触するようにドレイン電極１５が形成されている。なお、ゲート電極１１と、Ｐ型の単結晶シリコンからなるヘテロ半導体領域３、Ｎ型の単結晶シリコンからなるヘテロ半導体領域１３及びソース電極１２とは、キャップ酸化膜６００によって電気的に絶縁されている。
本実施の形態の半導体装置では、また、ヘテロ半導体層３、１３は電気的に接続され、互いに同電位となっていている。そのため、それぞれのヘテロ半導体層３、１３によって構成されるヘテロ接合ダイオードが並列に接続されることになり、還流動作時に、より大電流を流すことができる。また、ヘテロ半導体領域３の導電型が半導体基体１００の導電型と反対の導電型なので、リーク電流の低減を図ることができ、より高耐圧な半導体装置を実現できる。また、Ｐ型ヘテロ半導体層３とＮ型ヘテロ半導体層１３とを組み合わせることで、高い逆方向耐圧と低オン抵抗の両立を図ることができる。

〈製造方法〉
以下、図１０（ａ）〜図１３（ｌ）を用いて、図９に示した本実施の形態の半導体装置の製造方法について説明する。図１０（ａ）〜図１３（ｌ）は製造工程断面図である。
まず、図１０（ａ）に示すように、Ｎ型の炭化珪素基板１上に、Ｎ型の炭化珪素エピタキシャル層２を成長させた炭化珪素基体１００を用意する。炭化珪素エピタキシャル層２の厚さは例えば１０μｍ、不純物濃度は例えば１．０×１０^１６ｃｍ^−３である。
次に、図１０（ｂ）に示すように、ＣＶＤ酸化膜１０１などをマスクに用いて炭化珪素エピタキシャル層２の所定領域にアルミニウムイオン１０２をイオン注入し、Ｐ型の電界緩和領域４を形成する。イオン注入の条件は例えば、加速電圧３０〜３６０ｋｅＶの多段注入で、トータルドーズ量は５．０×１０^１６ｃｍ^−３、基板温度は８００℃である。イオン注入後、ＣＶＤ酸化膜１０１をＢＨＦ溶液などで除去し、活性化アニールを行い、注入したアルミニウムの活性化させる。活性化アニールの条件は、例えばアルゴン雰囲気中で１７００℃、１０分である。

次に、図１０（ｃ）に示すように、Ｐ型単結晶シリコン基板２００を用意し、該基板表面から水素イオン２０１を室温で注入し、基板表面から所定の深さ位置に所定の厚さの水素イオン注入層２０２を形成する。この際、単結晶シリコン基板２００の不純物濃度は例えば、１．０×１０^２０ｃｍ^−３、水素のイオン注入条件は例えば、加速電圧１００ｋｅＶ、ドーズ量は１．０×１０^１６ｃｍ^−２である。

次に、図１１（ｄ）に示すように、電界緩和領域４を形成した炭化珪素半導体基体１００の炭化珪素エピタキシャル層２側と、水素イオン注入層２０２を形成したＰ型単結晶シリコン基板２００の水素イオン２０１を注入した側とを貼り合せる。具体的には加熱、加圧して界面の元素どうしを共有結合させる。これによってヘテロ接合３００が形成される。
貼り合せた後、窒素雰囲気中で６００℃に加熱し、図１１（ｅ）に示すように、水素イオン注入層２０２を境にシリコン基板２００を剥離する。剥離後は、形成されたヘテロ半導体領域３の表面を平坦化するため、熱酸化を行い、形成された酸化膜をＢＨＦ溶液にて除去する。
次に、図１１（ｆ）に示すように、ＣＶＤ酸化膜１０１などをマスクに用いてＰ型の単結晶シリコンからなるヘテロ半導体領域３の所定領域に燐（Ｐ）イオン５００を室温でイオン注入し、イオン注入後、ＣＶＤ酸化膜１０１をＢＨＦ溶液などで除去し、活性化アニールを行い、注入した燐（Ｐ）を活性化させ、Ｎ型の単結晶シリコンからなるヘテロ半導体領域１３を形成する。この際、イオン注入の条件は例えば、加速電圧８０ｋｅＶ、ドーズ量は１．０×１０^１５ｃｍ^−２、活性化アニールの条件は、例えばアルゴン雰囲気中で１０００℃１分である。なお、Ｐ型の単結晶シリコンからなるヘテロ半導体領域３の所定領域へのドーピングは、固層拡散などの拡散法を用いても構わない。

次に、図１２（ｇ）に示すように、Ｐ型の単結晶シリコンからなるヘテロ半導体領域３とＮ型の単結晶シリコンからなるヘテロ半導体領域１３上に、酸化膜１０１とシリコン窒化膜１０３とを、酸化膜１０１、シリコン窒化膜１０３の順に堆積する。
次に、図１２（ｈ）に示すように、フォトリソグラフィとエッチングを用いて、炭化珪素エピタキシャル層２に到達するように、酸化膜１０１とシリコン窒化膜１０３とＮ型の単結晶シリコンからなるヘテロ半導体領域１３とをエッチングし、溝１４を形成する。
次に、図１２（ｉ）に示すように、溝１４内壁に沿ってＴＥＯＳ膜からなるゲート絶縁膜１０を形成し、溝１４内部を充填するようにゲート電極１１となる多結晶シリコン層を形成する。多結晶シリコン層の形成後、ＰＯＣｌ_３雰囲気中にて燐（Ｐ）をドーピングする。なお、多結晶シリコン層へのドーピングはイオン注入法を用いても構わない。

次に、図１３（ｊ）に示すように、多結晶シリコン層をエッチバックし、ゲート電極１１を形成する。
次に、ゲート電極１１の一部を熱酸化し、キャップ酸化膜６００を形成する。この際、シリコン窒化膜１０３で覆われた領域は酸化速度が極めて遅いため、図１３（ｋ）に示すように、ゲート電極１１の一部のみにキャップ酸化膜６００が形成される。
次に、図１３（ｌ）に示すように、シリコン窒化膜１０３を燐酸で除去した後、シリコン窒化膜１０３の下に形成されている酸化膜１０１をエッチバックする。この際、キャップ酸化膜６００もエッチングされるが、多結晶シリコンからなるゲート電極１１の一部を熱酸化して形成するキャップ酸化膜６００を厚く形成しておくことで、エッチバック後にもキャップ酸化膜６００が残るようにする。エッチバック後、Ｐ型の単結晶シリコンからなるヘテロ半導体領域３とＮ型の単結晶シリコンからなるヘテロ半導体領域１３とに接触するように、ソース電極１２となるアルミニウムをスパッタ法にて堆積する。
最後に、図９に示すように、炭化珪素基板１に接触するようにチタン、ニッケルを、チタン、ニッケルの順にスパッタ法で堆積してドレイン電極１５を形成し、図９に示す半導体装置（トランジスタ）を完成させる。
なお、本実施の形態で示した半導体装置（トランジスタ）には、図１４（ａ）に示すように、炭化珪素エピタキシャル層２に溝１４を形成しないプレーナ型や、図１４（ｂ）に示すように、ゲート電極１１の直下にＰ型電界緩和領域４を設けた構造でも構わない。

上記のように本実施の形態は、本実施の形態、ＳＯＩウエハなどに用いられているウエハ張り合わせ技術を応用した例えばＳｉ／ＳｉＣヘテロ接合界面を有するヘテロ接合界面変調型デバイスであり、第一の半導体材料からなる半導体基体１００と、前記第一の半導体材料とバンドギャップが異なり、半導体基体１００とヘテロ接合３００を形成するヘテロ半導体領域３、１３と、ヘテロ接合３００に隣接し、ゲート絶縁膜１０を介して接触するゲート電極１１と、ヘテロ半導体領域３、１３に接触するように形成されたソース電極１２と、半導体基体１００に接触するように形成されたドレイン電極１５とを有する半導体装置（トランジスタ）の製造方法において、ヘテロ接合３００の形成を、半導体基体１００と、前記第二の半導体材料からなる基板２００とを貼り合わせることによって行う。本実施の形態では、単結晶シリコンからなるヘテロ半導体領域３、１３、すなわちソース領域を形成できるため、従来の多結晶シリコンをヘテロ半導体領域に用いた場合と比較して、ソース抵抗の低減を図ることができる。従って、低オン抵抗を実現できる。むろん、レーザーアニールなどの特殊な工程を用いることがないので低コスト化も図れる。また、結晶粒と結晶粒との隙間（粒界：グレインバウンダリー）が存在しないので、微小領域での伝導度制御（不純物拡散の濃度分布の制御）を高精度に行うことができる。すなわち、微細化が容易になる。従って、単位セルの集積度を向上することが可能になる。さらに界面準位を低減することができるので、低オン抵抗化を図ることができ、トランジスタの駆動電流を向上できる。

なお、以上説明した実施の形態は、本発明の理解を容易にするために記載されたものであって、本発明を限定するために記載されたものではない。したがって、上記実施の形態に開示された各要素は、本発明の技術的範囲に属する全ての設計変更や均等物をも含む趣旨である。例えば、以上、全ての実施の形態において、炭化珪素を半導体基体１００の材料とした半導体装置を一例として説明したが、基体材料はシリコン、シリコンゲルマニウム、窒化ガリウム、ダイヤモンドなどその他の半導体材料でも構わない。また、全ての実施の形態において、炭化珪素のポリタイプは４Ｈ、６Ｈ、３Ｃ等のポリタイプを使用可能である。また、第三の実施の形態において、ドレイン電極１５とソース電極１２とをドレイン領域を挟んで対向するように配置し、ドレイン電流を縦方向に流す所謂縦型構造のトランジスタで説明してきたが、例えばドレイン電極１５とソース電極１２とを同一主面上に配置し、ドレイン電流を横方向に流す所謂横型構造のトランジスタであっても構わない。また、ヘテロ半導体層３、あるいは１３に用いる材料として多結晶シリコンを用いた例で説明したが、炭化珪素とヘテロ接合を形成する材料であればどの材料でも構わない。また、上記第一、第三の実施の形態では炭化珪素基板１、炭化珪素エピタキシャル層２からなる炭化珪素基体１００がＮ型の場合で説明したが、Ｐ型の場合でも構わないことは言うまでもない。また、第一の実施の形態、第三の実施の形態ともに、単結晶シリコン基板２００及びヘテロ半導体領域３はＰ型を用いて説明しているが、Ｎ型でも構わない。また、第三の実施の形態において、ドレイン領域としてＮ型の炭化珪素を、ヘテロ半導体層３としてＮ型の多結晶シリコンを用いて説明しているが、それぞれＮ型のＳｉＣとＰ型の多結晶シリコン、Ｐ型のＳｉＣとＰ型の多結晶シリコン、Ｐ型のＳｉＣとＮ型の多結晶シリコンの如何なる組み合わせでも構わない。

本発明の第一の実施の形態の半導体装置（ダイオード）の断面図である。 本発明の第一の形態の半導体装置の製造工程断面図である。 本発明の第一の形態の半導体装置の製造工程断面図である。 本発明の第一の形態の半導体装置の製造工程断面図である。 本発明の第二の実施の形態の半導体装置（ダイオード）の断面図である。 本発明の第二の形態の半導体装置の製造工程断面図である。 本発明の第二の形態の半導体装置の製造工程断面図である。 本発明の第二の形態の半導体装置の製造工程断面図である。 本発明の第三の実施の形態の半導体装置（トランジスタ）の断面図である。 本発明の第三の形態の半導体装置の製造工程断面図である。 本発明の第三の形態の半導体装置の製造工程断面図である。 本発明の第三の形態の半導体装置の製造工程断面図である。 本発明の第三の形態の半導体装置の製造工程断面図である。 本発明の第三の実施の形態の半導体装置（トランジスタ）の別の構成の断面図である。 本発明の第一の形態の半導体装置の製造方法の概要を示す工程断面図である。

符号の説明

１…炭化珪素基板 ２…炭化珪素エピタキシャル層
３…Ｐ型単結晶シリコンからなるヘテロ半導体領域
４…電界緩和領域 ５…層間絶縁膜
６…アノード電極 ７…カソード電極
８…炭化珪素層 ９…高濃度Ｎ型炭化珪素層
１０…ゲート絶縁膜 １１…ゲート電極
１２…ソース電極
１３…Ｎ型単結晶シリコンからなるヘテロ半導体領域
１４…溝 １５…ドレイン電極
１００…炭化珪素基体 １０１…酸化膜
１０２…アルミニウムイオン １０３…シリコン窒化膜
２００…Ｐ型単結晶シリコン基板 ２０１…水素イオン
２０２…水素イオン注入層 ３００…ヘテロ接合
４００…低濃度Ｎ型炭化珪素基板 ５００…燐イオン
６００…キャップ酸化膜

Claims (7)

1. 第一の半導体材料からなる半導体基体と、
   前記第一の半導体材料とバンドギャップが異なり、前記半導体基体とヘテロ接合を形成する第二の半導体材料からなるヘテロ半導体領域とを有する半導体装置の製造方法において、
   前記ヘテロ接合の形成を、前記半導体基体と、前記第二の半導体材料からなる基板とを貼り合わせることによって行うことを特徴とする半導体装置の製造方法。
2. 第一の半導体材料からなる半導体基体と、
   前記第一の半導体材料とバンドギャップが異なり、前記半導体基体とヘテロ接合を形成する第二の半導体材料からなるヘテロ半導体領域と、
   前記半導体基体に接触するように形成されたカソード電極と、
   前記ヘテロ半導体領域に接触するように形成されたアノード電極とを有する半導体装置の製造方法において、
   前記ヘテロ接合の形成を、前記半導体基体と、前記第二の半導体材料からなる基板とを貼り合わせることによって行うことを特徴とする半導体装置の製造方法。
3. 第一の半導体材料からなる半導体基体と、
   前記第一の半導体材料とバンドギャップが異なり、前記半導体基体とヘテロ接合を形成するヘテロ半導体領域と、
   前記ヘテロ接合に隣接し、ゲート絶縁膜を介して接触するゲート電極と、
   前記ヘテロ半導体領域に接触するように形成されたソース電極と、
   前記半導体基体に接触するように形成されたドレイン電極とを有する半導体装置の製造方法において、
   前記ヘテロ接合の形成を、前記半導体基体と、前記第二の半導体材料からなる基板とを貼り合わせることによって行うことを特徴とする半導体装置の製造方法。
4. 前記基板の所定領域に水素イオンをイオン注入する工程と、
   前記基板と前記半導体基体とを貼り合わせる工程と、
   前記水素イオンを注入した所定領域を境に前記基板の一部を分離する工程と
   を有することを特徴とする請求項１乃至３のいずれか記載の半導体装置の製造方法。
5. 前記半導体基体の所定領域に水素イオンをイオン注入する工程と、
   前記半導体基体と前記基板とを貼り合わせる工程と、
   前記水素イオンを注入した所定領域を境に前記半導体基体の一部を分離する工程と
   を有することを特徴とする請求項１乃至３のいずれか記載の半導体装置の製造方法。
6. 前記第一の半導体材料が炭化珪素であることを特徴とする請求項１乃至５のいずれか記載の半導体装置の製造方法。
7. 前記第二の半導体材料がシリコンであることを特徴とする請求項１乃至６のいずれか記載の半導体装置の製造方法。

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