JP2013197320A - 炭化珪素半導体装置の製造方法 - Google Patents

炭化珪素半導体装置の製造方法 Download PDF

Info

Publication number
JP2013197320A
JP2013197320A JP2012063035A JP2012063035A JP2013197320A JP 2013197320 A JP2013197320 A JP 2013197320A JP 2012063035 A JP2012063035 A JP 2012063035A JP 2012063035 A JP2012063035 A JP 2012063035A JP 2013197320 A JP2013197320 A JP 2013197320A
Authority
JP
Japan
Prior art keywords
substrate
single crystal
silicon carbide
manufacturing
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2012063035A
Other languages
English (en)
Other versions
JP5884585B2 (ja
Inventor
Hiroshi Horii
拓 堀井
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sumitomo Electric Industries Ltd
Original Assignee
Sumitomo Electric Industries Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sumitomo Electric Industries Ltd filed Critical Sumitomo Electric Industries Ltd
Priority to JP2012063035A priority Critical patent/JP5884585B2/ja
Priority to EP13765100.6A priority patent/EP2830084A4/en
Priority to PCT/JP2013/052537 priority patent/WO2013140871A1/ja
Priority to CN201380010425.4A priority patent/CN104126218B/zh
Priority to US13/767,573 priority patent/US9048093B2/en
Publication of JP2013197320A publication Critical patent/JP2013197320A/ja
Application granted granted Critical
Publication of JP5884585B2 publication Critical patent/JP5884585B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02529—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
    • H01L21/2003—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy characterised by the substrate
    • H01L21/2007—Bonding of semiconductor wafers to insulating substrates or to semiconducting substrates using an intermediate insulating layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
    • H01L29/6606—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
    • H01L29/66068—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68381—Details of chemical or physical process used for separating the auxiliary support from a device or wafer

Abstract

【課題】製造装置が扱い得る基板の大きさへの適合が可能であり、かつ炭化珪素基板への高温熱処理が可能な、炭化珪素半導体装置の製造方法を提供する。
【解決手段】炭化珪素から作られた単結晶基板１１と、単結晶基板１１の各々の大きさよりも大きい大きさを有する第１支持基板３１とが準備される。第１支持基板３１上に単結晶基板１１が接合される。第１支持基板３１に接合された単結晶基板１１上における加工が行われる。第１支持基板３１が除去される。単結晶基板１１が熱処理される。単結晶基板１１の大きさよりも大きい大きさを有する第２支持基板３２上に、単結晶基板１１が接合される。第２支持基板３２に接合された単結晶基板１１上における加工が行われる。
【選択図】図９

Description

本発明は炭化珪素半導体装置の製造方法に関し、特に熱処理を有する、炭化珪素半導体装置の製造方法に関するものである。
一般的な量産用半導体製造装置は、半導体分野において標準化された規格に基づく大型シリコン基板に適合したものがほとんどであり、通常、１５０ｍｍ（６インチ）程度以上の大きさの基板を扱うように設計されている。一方、品質の高い単結晶炭化珪素基板の大きさは、工業的には１００ｍｍ（４インチ）程度以下である。そこで、一般的な半導体製造装置に炭化珪素基板を適合させるために、炭化珪素基板をそれよりも大きな支持基板によって支持することが提案されている。たとえば特開２０００−２７７４０５号公報に記載の技術によれば、Ｓｉウェハ上にＳｉＣウェハを設けることが提案されている。
特開２０００−２７７４０５号公報
半導体装置の製造には、通常、熱処理を要する。特に、イオン注入により導入された不純物を活性化するための活性化熱処理は、高い温度を要する。活性化熱処理の温度は、炭化珪素基板の場合はシリコン基板の場合に比して大幅に高く、たとえば、１８００℃程度である。この温度は、シリコンおよび酸化シリコンが溶融してしまうほどに高い。このように、炭化珪素基板を用いた半導体装置の製造、すなわち炭化珪素半導体装置の製造においては、非常に高温での熱処理を要する。このように高温での熱処理を要する炭化珪素半導体装置の製造に上記公報に記載の技術を用いると、ＳｉＣウェハを支持しているＳｉウェハが、熱処理の温度に耐えることができない。
本発明は、上記の問題点に鑑みてなされたものであり、その目的は、炭化珪素から作られた単結晶基板を用いた半導体装置の製造において、半導体製造装置が扱い得る基板の大きさへの適合が可能であり、かつ炭化珪素から作られた基板への高温での熱処理が可能な、炭化珪素半導体装置の製造方法を提供することである。
本発明の炭化珪素半導体装置の製造方法は、次の工程を有する。炭化珪素から作られた少なくとも１つの単結晶基板と、少なくとも１つの単結晶基板の各々の大きさよりも大きい大きさを有する第１支持基板とが準備される。第１支持基板上に少なくとも１つの単結晶基板の各々が接合される。第１支持基板に接合された少なくとも１つの単結晶基板上における加工が行われる。少なくとも１つの単結晶基板上における加工が行われた後に、第１支持基板が除去される。第１支持基板が除去された後に、少なくとも１つの単結晶基板が熱処理される。少なくとも１つの単結晶基板が熱処理された後に、少なくとも１つの単結晶基板の各々の大きさよりも大きい大きさを有する第２支持基板上に、少なくとも１つの単結晶基板の各々が接合される。第２支持基板に接合された少なくとも１つの単結晶基板上における加工が行われる。
本発明の炭化珪素半導体装置の製造方法によれば、第１支持基板が除去された後、かつ第２基板が接合される前に、炭化珪素から作られた単結晶基板が熱処理される。よってこの単結晶基板に対して、第１または第２支持基板が耐えることができない高温での熱処理を行うことができる。また第１および第２支持基板を用いることで、熱処理の前および後において、半導体製造装置が扱い得る基板の大きさへの適合が可能とされる。
上記の製造方法において、少なくとも１つの単結晶基板の各々の上、および第１支持基板の上の少なくともいずれかに、炭化珪素および第１支持基板の材料の各々と異なる材料から作られた介在部が形成されてもよい。この場合、少なくとも１つの単結晶基板の各々を接合する工程は、第１支持基板上に少なくとも１つの単結晶基板の各々を介在部を介して接合することによって行われ得る。
これにより、炭化珪素と第１支持基板の材料との間での接着を行うことなく、単結晶基板を接合することができる。
上記の製造方法において、第１支持基板を除去する工程は、介在部を除去する工程を含んでもよい。
介在部を除去することで、第１支持基板を容易に取り外すことができる。
上記の製造方法において、介在部を除去する工程はウエットエッチングによって行われてもよい。
これにより介在部を容易に除去することができる。
上記の製造方法において、介在部を形成する工程は、第１支持基板の上に、介在部の少なくとも一部としての支持側被覆層を形成する工程を含んでもよい。
これにより介在部の少なくとも一部を、第１支持基板に対する処理によって形成することができる。
第１支持基板は多結晶炭化珪素から作られていてもよい。
これにより第１支持基板の熱膨張係数が単結晶基板の熱膨張係数に近くなる。よって両者の間での熱膨張係数の差異に起因した応力の発生を抑制することができる。
上記の製造方法において、支持側被覆層を形成する工程は、第１支持基板上に支持側被覆層を堆積する工程を含んでもよい。
これにより、堆積される材料の選択によって、支持側被覆層の材料を選択することができる。
上記の製造方法において、第１支持基板に接合された少なくとも１つの単結晶基板上における加工を行う工程の前に、第１支持基板に接合された少なくとも１つの単結晶基板上における加工を行う工程における最高温度に比して高い温度で、支持側被覆層が熱処理されてもよい。
これにより、第１支持基板に接合された少なくとも１つの単結晶基板上における加工が行われている際に、第１支持基板から単結晶基板が剥離してしまうことを防止することができる。
上記の製造方法において、第１支持基板に接合された少なくとも１つの単結晶基板上における加工を行う工程の前に、１１００℃以上の温度で支持側被覆層が熱処理されてもよい。
これにより、第１支持基板に接合された少なくとも１つの単結晶基板上における加工が行われている際に、第１支持基板から単結晶基板が剥離してしまうことを防止することができる。
上記の製造方法において、支持側被覆層を形成する工程は、支持側被覆層の表面を研磨する工程を含んでもよい。
これにより、支持側被覆層への接合の強度を高めることができる。
上記の製造方法において、支持側被覆層を形成する工程は、酸化物から作られた支持側被覆層が形成されるように行われてもよい。
これにより、介在部の少なくとも一部を酸化物層によって形成することができる。
酸化物から作られた支持側被覆層は、第１支持基板の熱酸化によって形成されてもよい。
これにより、介在部の少なくとも一部としての酸化物層を容易に形成することができる。
上記の製造方法において、第１支持基板は単結晶シリコンから作られていてもよい。
これにより、第１支持基板の平坦性を容易に高くすることができる。
上記の製造方法において、介在部を形成する工程は、少なくとも１つの単結晶基板の各々の上に、介在部の少なくとも一部としての単結晶側被覆層を形成する工程を含んでもよい。
これにより、介在部の少なくとも一部を、少なくとも１つの単結晶基板の各々に対する処理によって形成することができる。
単結晶側被覆層を形成する工程は、少なくとも１つの単結晶基板の各々の上に単結晶側被覆層を堆積する工程を含んでもよい。
これにより、堆積される材料の選択によって、単結晶側被覆層の材料を選択することができる。
単結晶側被覆層を形成する工程は、単結晶側被覆層の表面を研磨する工程を含んでもよい。
これにより、単結晶側被覆層への接合の強度を高めることができる。
上記の製造方法において、単結晶側被覆層は、少なくとも１つの単結晶基板の各々の熱酸化によって形成されてもよい。
これにより、介在部の少なくとも一部としての酸化物層を容易に形成することができる。
上記の製造方法において、介在部を形成する工程は、介在部のパターニングを行う工程を含んでもよい。
これにより、介在部のうち不必要な部分を除去することができる。
上記の製造方法において、少なくとも１つの単結晶基板の各々を接合する工程は、少なくとも１つの単結晶基板の各々と第１支持基板との間に、介在部のパターニングによる空隙が形成されるように行われてもよい。
空隙が設けられることで、内部応力を抑制することができる。
少なくとも１つの単結晶基板の各々を接合する工程は、空隙が封止されるように行われてもよい。
空隙が封止されることで、空隙内に異物が侵入することを防止することができる。またウエットエッチングが用いられれば、エッチング液がいったん空隙に達した後は、空隙を通ってエッチング液が速やかに拡散する。よってウエットエッチングを効率的に行うことができる。
上記の製造方法において、少なくとも１つの単結晶基板の各々を接合する工程は、空隙が外部に通じるように行われてもよい。
この場合、空隙中へ外部からエッチング液を供給することで、介在部のウエットエッチングを効率的に行うことができる。
上記の製造方法において、少なくとも１つの単結晶基板の各々を接合する工程は、第１支持基板上に少なくとも１つの単結晶基板の各々を直接に接合することによって行われてもよい。
これにより、介在部を用いることなく接合を行うことができる。
上記の製造方法において、第１支持基板は酸化物から作られていてもよい。
これにより、第１支持基板の除去を酸化物の除去として行うことができる。
上記の製造方法において、第１支持基板に接合された少なくとも１つの単結晶基板上における加工が行われる工程は、少なくとも１つの単結晶基板中に不純物を注入する工程を含んでもよい。この場合、少なくとも１つの単結晶基板を熱処理する工程は、不純物が活性化されるように行われ得る。
この場合、炭化珪素から作られた少なくとも１つの単結晶基板中に注入された不純物を活性化する熱処理を行うことができ、かつこの熱処理が第１および第２支持基板に高温に起因したダメージを与えることを避けることができる。
上記の製造方法において、少なくとも１つの単結晶基板は複数の単結晶基板を含んでもよい。
これにより、第１または第２支持基板上において、炭化珪素から作られた単結晶基板から構成される部分の割合を高めることができる。よって炭化珪素半導体装置の製造効率を高めることができる。
上記の製造方法において、第２支持基板が除去されてもよい。
第２支持基板が除去されることで、炭化珪素半導体装置の大きさを小さくすることができる。
なお上記説明において、「少なくとも１つの単結晶基板」の個数が１つの場合は、「少なくとも１つの単結晶基板の各々」の文言は、この１つの単結晶基板のことを意味する。
上記のように本発明によれば、炭化珪素から作られた単結晶基板を用いた半導体装置の製造において、半導体製造装置が扱い得る基板の大きさへの適合が可能であり、かつ炭化珪素から作られた基板への高温での熱処理が可能である。
本発明の実施の形態１における炭化珪素半導体装置の構成を概略的に示す断面図である。 本発明の実施の形態１における炭化珪素半導体装置の製造方法を概略的に示すフロー図である。 本発明の実施の形態１における炭化珪素半導体装置の製造方法の第１工程における単結晶基板を概略的に示す平面図（Ａ）、および断面図（Ｂ）である。 本発明の実施の形態１における炭化珪素半導体装置の製造方法の第１工程における第１支持基板を概略的に示す平面図（Ａ）、および断面図（Ｂ）である。 本発明の実施の形態１における炭化珪素半導体装置の製造方法の第２工程を概略的に示す断面図である。 本発明の実施の形態１における炭化珪素半導体装置の製造方法の第３工程を概略的に示す断面図である。 本発明の実施の形態１における炭化珪素半導体装置の製造方法の第４工程を概略的に示す平面図（Ａ）、および断面図（Ｂ）である。 本発明の実施の形態１における炭化珪素半導体装置の製造方法の第５工程を概略的に示す断面図である。 本発明の実施の形態１における炭化珪素半導体装置の製造方法の第６工程を概略的に示す断面図である。 本発明の実施の形態１における炭化珪素半導体装置の製造方法の第７工程を概略的に示す断面図である。 本発明の実施の形態１における炭化珪素半導体装置の製造方法の第８工程を概略的に示す断面図である。 本発明の実施の形態１における炭化珪素半導体装置の製造方法の第９工程を概略的に示す断面図である。 本発明の実施の形態１における炭化珪素半導体装置の製造方法の第１０工程を概略的に示す断面図である。 本発明の実施の形態１における炭化珪素半導体装置の製造方法の第１１工程を概略的に示す断面図である。 本発明の実施の形態１における炭化珪素半導体装置の製造方法の第１２工程を概略的に示す断面図である。 本発明の実施の形態１における炭化珪素半導体装置の製造方法の第１３工程を概略的に示す断面図である。 本発明の実施の形態１における炭化珪素半導体装置の製造方法の第１４工程を概略的に示す断面図である。 本発明の実施の形態１における炭化珪素半導体装置の製造方法の第１５工程を概略的に示す断面図である。 本発明の実施の形態１における炭化珪素半導体装置の製造方法の第１６工程を概略的に示す断面図である。 本発明の実施の形態２における炭化珪素半導体装置の製造方法の第１工程を概略的に示す平面図（Ａ）、および断面図（Ｂ）である。 本発明の実施の形態２における炭化珪素半導体装置の製造方法の第２工程を概略的に示す平面図（Ａ）、および断面図（Ｂ）である。 本発明の実施の形態３における炭化珪素半導体装置の製造方法の一工程を概略的に示す平面図である。 本発明の実施の形態４における炭化珪素半導体装置の製造方法の第１工程を概略的に示す平面図（Ａ）、および断面図（Ｂ）である。 本発明の実施の形態４における炭化珪素半導体装置の製造方法の第２工程を概略的に示す平面図（Ａ）、および断面図（Ｂ）である。 本発明の実施の形態５における炭化珪素半導体装置の製造方法の第１工程を概略的に示す断面図である。 本発明の実施の形態５における炭化珪素半導体装置の製造方法の第２工程を概略的に示す平面図（Ａ）、および断面図（Ｂ）である。 本発明の実施の形態５における炭化珪素半導体装置の製造方法の第２工程を概略的に示す断面図である。 本発明の実施の形態６における炭化珪素半導体装置の製造方法の一工程を概略的に示す平面図である。
以下、本発明の実施の形態について図に基づいて説明する。なお本明細書中の結晶学的記載においては、個別面を（）、集合面を｛｝でそれぞれ示している。また負の指数については”−”（バー）を数字の上に付けることになっているが、本明細書中ではそれに代わって数字の前に負符号を付けている。
（実施の形態１）
図１に示すように、本実施の形態の半導体装置１００（炭化珪素半導体装置）は、縦型ＤｉＭＯＳＦＥＴ(Double implanted Metal Oxide Semiconductor Field Effect Transistor)であって、ＳｉＣ基板１１（単結晶基板）、バッファ層１２１、耐圧保持層１２２、ｐ領域１２３、ｎ+領域１２４、ｐ+領域１２５、ゲート酸化膜１２６、ソース電極１１１、上部ソース電極１２７、ゲート電極１１０、およびドレイン電極１１２を有する。
ＳｉＣ基板１１は、炭化珪素から作られた単結晶基板である。好ましくはＳｉＣ基板１１の結晶構造は六方晶系であり、より好ましくはＳｉＣ基板１１の一方面（図中、上面）は、（０００１）面（すなわちＳｉ面）、（０００−１）面（すなわちＣ面）、または{０００１}面に対して５０°以上傾いた面である。{０００１}面に対して５０°以上傾いた面としては{０−３３−８}面が好ましく、（０−３３−８）面がより好ましい。ＳｉＣ基板１１の導電型は本実施の形態においてはｎ型である。ＳｉＣ基板１１の厚さは、たとえば４００μｍ程度以下であり、たとえば１００〜１５０μｍ程度であってもよい。
ドレイン電極１１２は、ＳｉＣ基板１１の他方面（図中、下面）上に設けられたオーミック電極である。
バッファ層１２１および耐圧保持層１２２は、ＳｉＣ基板１１の上面上にこの順にエピタキシャルに形成された、ｎ型を有する炭化珪素層である。バッファ層１２１の厚さは、たとえば０．５μｍである。またバッファ層１２１中の不純物濃度は、たとえば５×１０17ｃｍ-3である。耐圧保持層１２２は、バッファ層１２１を介してＳｉＣ基板１１上に形成されている。耐圧保持層１２２の厚さは、たとえば１０μｍである。耐圧保持層１２２の不純物濃度は、たとえば５×１０15ｃｍ-3である。
耐圧保持層１２２上には、複数のｐ領域１２３が互いに間隔を隔てて形成されている。ｐ領域１２３の各々の上には、ｐ領域１２３によって耐圧保持層１２２と隔てられるように、ｎ+領域１２４が形成されている。またｐ領域１２３の各々の上にはｐ+領域１２５も形成されている。
ゲート酸化膜１２６は、耐圧保持層１２２およびｎ+領域１２４を隔てるｐ領域１２３を覆っている。またゲート酸化膜１２６は、ｎ+領域１２４およびｐ+領域１２５の各々が露出されるようにパターニングされている。
ゲート電極１１０はゲート酸化膜１２６上に設けられている。ゲート電極１１０は、たとえば、不純物が添加されたポリシリコンから作られている。ソース電極１１１は、ｎ+領域１２４およびｐ+領域１２５の各々に接するように配置されている。上部ソース電極１２７はソース電極１１１上に設けられている。
次に半導体装置１００の製造方法について、以下に説明する。
図３（Ａ）、図３（Ｂ）、図４（Ａ）および図４（Ｂ）に示すように、ステップＳ１０（図２）としてＳｉＣ基板１１（単結晶基板）およびＳｉ基板３１（第１支持基板）が準備される。ＳｉＣ基板１１の平面視（図３（Ａ）の視野）における大きさは、たとえば、最大寸法として１００ｍｍ（４インチ）程度以下である。Ｓｉ基板３１は単結晶シリコンから作られている。Ｓｉ基板３１の大きさは、ＳｉＣ基板１１の大きさよりも大きく、好ましくは最大寸法として１５０ｍｍ（６インチ）程度以上を有する。たとえばＳｉ基板３１としては、半導体分野において標準的に用いられている６インチＳｉウェハまたは８インチＳｉウェハを用いることができる。
図５に示すように、ＳｉＣ基板１１上に、バッファ層１２１および耐圧保持層１２２がこの順に形成される。バッファ層１２１および耐圧保持層１２２の形成は、ＳｉＣ基板１１上におけるＣＶＤ（Chemical Vapor Deposition）法を用いたエピタキシャル成長によって形成し得る。ＣＶＤ法に用いられる温度は、Ｓｉ基板３１の融点よりも低い温度とされる。
図６に示すように、ステップＳ２０（図２）として、炭化珪素およびＳｉ基板３１の材料（より一般的には第１支持基板の材料）の各々と異なる材料から作られた介在部９１が形成される。介在部９１の材料は、炭化珪素に比してよりウエットエッチされやすい材料とすることが好ましい。また介在部９１の材料は、Ｓｉ基板３１の材料に比してよりウエットエッチされやすい材料とすることが好ましい。
本実施の形態においては、酸化物から作られた介在部９１が形成される。具体的には介在部９１として、Ｓｉ基板３１の上面上に酸化膜３１ｉ（支持側被覆層）が形成され、ＳｉＣ基板３１の下面上に酸化膜１１ｉ（単結晶側被覆層）が形成される。酸化膜３１ｉは、Ｓｉ基板３１の熱酸化によって形成することができ、この場合、Ｓｉ基板３１の下面が酸化されることで酸化膜３１ｋが形成されてもよい。Ｓｉ基板３１に形成される熱酸化膜の厚さは、たとえば５０ｎｍ以上１μ以下である。酸化膜１１ｉは、ＳｉＣ基板１１の熱酸化によって形成することができ、この場合、耐圧保持層１２２の表面が酸化されることで酸化膜１１ｋが形成されてもよい。ＳｉＣ基板１１に形成される熱酸化膜の厚さは、たとえば２００ｎｍ以下である。
次にステップＳ３０（図２）として、Ｓｉ基板３１（第１支持基板）上にＳｉＣ基板１１（単結晶基板）が介在部９１を介して接合される。本実施の形態においては、酸化膜１１ｉと酸化膜３１ｉとの接合、すなわちＳｉＯ2接合が行われる。
具体的にはまず酸化膜１１ｉおよび３１ｉの各々がプラズマの照射によって活性化される。次に酸化膜１１ｉおよび３１ｉの各々に対してメガソニック洗浄が行われる。次に、図６中の矢印で示すように、酸化膜１１ｉおよび３１ｉが互いに接近させられることで、図７に示すように、ファンデルワールス力によって両者が互いに貼り合わせられる。次に酸化膜１１ｉおよび３１ｉが３００℃程度に加熱されることで、両者の間の接合力が高められる。このようにしてＳｉ基板３１上へのＳｉＣ基板１１の接合が行われる。
次に、ステップＳ４０（図２）として、半導体装置１００（図１）を製造するために、Ｓｉ基板３１に接合されたＳｉＣ基板１１（単結晶基板）上における加工が行われる。具体的には、ＳｉＣ基板１１に対して、半導体製造プロセスの前半工程が、以下のように行われる。
図８に示すように、ＳｉＣ基板１１上に設けられた耐圧保持層１２２上の酸化膜１１ｋ（図７）が除去される。
図９に示すように、ＳｉＣ基板１１上に設けられた耐圧保持層１２２中に不純物を注入することで、ｐ領域１２３、ｎ+領域１２４、およびｐ+領域１２５が形成される。
以上のように、ステップＳ４０（図２）としてのＳｉＣ基板１１（単結晶基板）上における加工がが行われる。
図１０および図１１に示すように、ステップＳ５０（図２）として、Ｓｉ基板３１（第１支持基板）が除去される。Ｓｉ基板３１の除去は、介在部９１（図９）を除去することによって行われる。介在部９１が除去されることで、Ｓｉ基板３１がＳｉＣ基板１１から分離される。介在部９１の除去は、フッ酸（フッ化水素の水溶液）をエッチング液として用いたウエットエッチングによって行われ得る。エッチング液としてフッ酸を用いることにより、ＳｉＣ基板１１およびＳｉ基板３１のエッチングを抑制しつつ、酸化物から作られた酸化膜３１ｉおよび１１ｉを速やかにエッチングすることができる。
次にステップＳ６０（図２）として、ｐ領域１２３、ｎ+領域１２４、およびｐ+領域１２５中の不純物が活性化されるように、ＳｉＣ基板１１（単結晶基板）が熱処理される。好ましくは熱処理の温度は好ましくは１５００℃以上であり、より好ましくは１７００℃以上であり、たとえば１８００℃程度である。
図１２に示すように、熱酸化によって、ｐ領域１２３、ｎ+領域１２４、およびｐ+領域１２５が設けられた耐圧保持層１２２上にゲート酸化膜１２６が形成される。またこの熱酸化の際に、ＳｉＣ基板３１の下面上に酸化膜１１ｊが形成される。熱酸化の温度は、たとえば１３００℃程度である。
図１３に示すように、ゲート酸化膜１２６上にゲート電極１１０が形成される。たとえば、ゲート電極１１０としてのポリシリコン膜が形成される。ポリシリコン膜が酸化膜１１ｊ上にも付着した場合、この付着物が除去されてもよい。
図１４を参照して、Ｓｉ基板３２（第２支持基板）が準備される。Ｓｉ基板３２は単結晶シリコンから作られている。Ｓｉ基板３２の大きさは、ＳｉＣ基板１１の大きさよりも大きく、たとえば、最大寸法として１５０ｍｍ（６インチ）程度以上である。Ｓｉ基板３２として、上述したＳｉ基板３１が再利用されてもよい。
次に、炭化珪素およびＳｉ基板３２の材料（より一般的には第２支持基板の材料）の各々と異なる材料から作られた介在部９２が準備される。本実施の形態においては、酸化物から作られた介在部９２が形成される。具体的には、Ｓｉ基板３２の上面上に酸化膜３２ｉが形成される。またＳｉＣ基板３１の下面上の酸化膜１１ｊが介在部９２の一部として用いられる。
なお酸化膜３２ｉの形成が熱酸化による場合、Ｓｉ基板３２の下面上にも酸化膜３２ｋが形成され得る。Ｓｉ基板３２に形成される熱酸化膜の厚さは、たとえば５０ｎｍ以上１μｍ以下である。
次にステップＳ７０（図２）として、Ｓｉ基板３２（第２支持基板）上にＳｉＣ基板１１（単結晶基板）が介在部９２を介して接合される。本実施の形態においては、酸化膜１１ｊと酸化膜３２ｉとの接合、すなわちＳｉＯ2接合が行われる。
具体的には、まず酸化膜１１ｊおよび３２ｉの各々が、プラズマの照射によって活性化される。次に酸化膜１１ｊおよび３２ｉの各々に対してメガソニック洗浄が行われる。次に、図１４中の矢印で示すように酸化膜１１ｊおよび３２ｉが互いに接近させられることで、図１５に示すように、ファンデルワールス力によって両者が互いに貼り合わせられる。次に酸化膜１１ｊおよび３２ｉが３００℃程度に加熱されることで、両者の間の接合力が高められる。このようにしてＳｉ基板３２上へのＳｉＣ基板１１の接合が行われる。
次に、ステップＳ８０（図２）として、半導体装置１００（図１）を製造するために、Ｓｉ基板３２に接合されたＳｉＣ基板１１（単結晶基板）上における加工が行われる。具体的には、ＳｉＣ基板１１に対して、半導体製造プロセスの後半工程が行われる。具体的には、図１６に示すように、ゲート電極１１０のパターニングが行われる。次に図１７に示すように、ゲート酸化膜１２６のパターニングが行われる。次にソース電極１１１が、成膜、パターニング、および熱処理によって形成される。この熱処理はオーミック接合を得るために行われるものであり、たとえば合金化熱処理である。合金化熱処理の温度は、たとえば１０００℃程度である。次にソース電極１１１上に上部ソース電極１２７が形成される。
図１８に示すように、必要に応じて、ＳｉＣ基板１１の表面上の構造を保護する保護層としてのレジスト層７０が形成される。そして図１９に示すように、ステップＳ９０（図２）として、Ｓｉ基板３２（第２支持基板）が除去される。Ｓｉ基板３２の除去は、介在部９２（図１７）を除去することによって行われる。介在部９２が除去されることで、Ｓｉ基板３２がＳｉＣ基板１１から分離される。介在部９２の除去は、フッ酸をエッチング液として用いたウエットエッチングによって行われ得る。次にレジスト層７０が除去される。
再び図１を参照して、オーミック電極であるドレイン電極１１２（図１）が形成される。そしてダイシングがなされることで半導体装置１００が得られる。
本実施の形態によれば、Ｓｉ基板３１が除去された後かつＳｉ基板３２が接合される前に（図１０）、ステップＳ６０（図２）において、炭化珪素から作られたＳｉＣ基板１１が熱処理される。よってこのＳｉＣ基板１１に対して、Ｓｉ基板３１および３２が耐えることができない高温での熱処理を行うことができる。また介在部９１および９２が耐えることができない高温での熱処理を行うこともできる。
またＳｉ基板３１および３２を用いることで、この熱処理の前後において、標準的な半導体製造装置が扱い得る基板の大きさへの適合が可能とされる。具体的には、１５０ｍｍ程度以上の大きさを有するＳｉＣ基板３１および３２を用いることで、１５０ｍｍ程度以上の大きさを有する基板に適合した半導体製造装置の使用か可能とされる。
またステップＳ３０（図２）において、Ｓｉ基板３１上にＳｉＣ基板１１が介在部９１を介して接合される（図６および図７）。これにより、炭化珪素と、Ｓｉ基板３１の材料であるシリコンとの間での接着を行うことなく、ＳｉＣ基板１１を接合することができる。
またステップＳ５０（図２）において、介在部９１（図９）を除去することで、図１０に示すようにＳｉ基板３１を容易に取り外すことができる。介在部９１はウエットエッチングによって容易に除去することができる。
またステップＳ２０（図２）において、Ｓｉ基板３１上に介在部９１の一部としての酸化膜３１ｉが形成される。これにより介在部９１の少なくとも一部を、Ｓｉ基板３１に対する処理によって形成することができる。また酸化物から作られた酸化膜３１ｉが形成されるので、介在部９１の少なくとも一部を酸化物層によって形成することができる。酸化物から作られた酸化膜３１ｉはＳｉ基板３１の熱酸化によって形成されてもよい。これにより、介在部９１の少なくとも一部としての酸化物層を容易に形成することができる。
またステップＳ２０（図２）において、ＳｉＣ基板１１上に、介在部９１としての酸化膜１１ｉが形成される。これにより、介在部９１の少なくとも一部をＳｉＣ基板１１に対する処理によって形成することができる。酸化膜１１ｉは、ＳｉＣ基板１１の熱酸化によって形成されてもよい。これにより、介在部９１の少なくとも一部としての酸化膜１１ｉを容易に形成することができる。
またステップＳ１０（図２）において、Ｓｉ基板３１（図４（Ａ）および図４（Ｂ））は単結晶シリコンから作られているので、Ｓｉ基板３１の平坦性を容易に高くすることができる。単結晶構造を有するＳｉ基板３１には均一な熱酸化膜を形成しやすいので、ステップＳ２０（図２）において形成される酸化膜３１ｉ（図６）の平坦性も高くなる。このように平坦性が高いことで、ステップＳ３０（図２）における接合（図６）の強度が高められる。
またステップＳ４０（図２）においてＳｉＣ基板１１中に不純物が注入され、ステップＳ５０（図２）においてこの不純物を活性化させる熱処理が行われる。ステップＳ５０の熱処理においてはＳｉＣ基板１１はＳｉ基板３１および３２のいずれも接合されていないので（図１１）、Ｓｉ基板３１または３２に高温での熱処理に起因したダメージを与えることを避けることができる。
またステップＳ９０（図２）においてＳｉ基板３２が除去されるので、最終的に得られる半導体装置１００の厚さを小さくすることができる。逆に、製造過程においては、ＳｉＣ基板１１がＳｉ基板３１または３２によって支持されることで、十分な剛性が確保される。よってステップＳ１０（図２）において準備されるＳｉＣ基板１１の厚さを小さくすることができ、たとえば１５０μｍ以下とすることができる。これによりＳｉＣ基板１１のコストを低減することができる。ただしＳｉＣ基板１１がＳｉ基板３１および３２のいずれにも支持されない工程も部分的に存在することから、ＳｉＣ基板１１の厚さは１００μｍ以上が好ましい。
またステップＳ２０（図２）において、ＳｉＣ基板１１上に酸化膜１１ｉが形成されることにより、ステップＳ３０（図２）におけるＳｉＣ基板１１のＳｉ基板３１への接合を、直接ではなく酸化膜１１ｉを介して行うことができる。またこのような接合においては、望ましくない不純物の増大を避けることができる。
好ましくは、ステップＳ１０（図２）において準備されるＳｉＣ基板１１の下面（Ｓｉ基板３１に対向することになる面）の表面平坦度は１ｎｍ以下とされる。これにより、ＳｉＣ基板１１とＳｉ基板３１との接合強度を高めることができる。
また好ましくは、ステップＳ１０（図２）において準備されるＳｉ基板３１の上面（ＳｉＣ基板１１に対向することになる面）の表面平坦度は１ｎｍ以下とされる。これにより、ＳｉＣ基板１１とＳｉ基板３１との接合強度を高めることができる。
また好ましくは、ステップＳ１０（図２）において準備されるＳｉＣ基板１１およびＳｉ基板３１の各々の不純物濃度は１×１０11ａｔｏｍｓ／ｃｍ2以下である。これにより、ステップＳ３０における接合への不純物の影響を低減することで、接合の歩留まりを向上させることができる。
また好ましくはＳｉＣ基板１１の反りは、ＳｉＣ基板１１が７５ｍｍ（３インチ）程度の場合は３０μｍ以下、ＳｉＣ基板１１が１００ｍｍ（４インチ）程度の場合は４５μｍ以下である。これによりステップＳ３０における接合が容易となる。またＳｉＣ基板１１の当初の反りを小さくしておくことで、Ｓｉ基板３１に接合された後のＳｉＣ基板１１の反りも抑制しやくすくなる。よってステップＳ４０（図２）における加工の精度を高めることができる。
また好ましくはＳｉ基板３１の反りは、Ｓｉ基板３１が１５０ｍｍ（６インチ）程度の場合は１００μｍ以下である。これによりステップＳ３０における接合が容易となる。またＳｉ基板３１の当初の反りを小さくしておくことで、ＳｉＣ基板１１に接合された後のＳｉ基板３１の反りも抑制しやくすくなる。よってステップＳ４０（図２）における加工の精度を高めることができる。
また好ましくは、Ｓｉ基板３２はＳｉ基板３１と同様の形状を有し、さらに好ましくは、Ｓｉ基板３１上におけるＳｉＣ基板１１の位置と、Ｓｉ基板３２上でのＳｉＣ基板１１の位置とが、できるだけ同じとされる。この位置合わせの誤差は、好ましくは、ｘｙ座標系におけるｘ方向およびｙ方向の各々における誤差が１００μｍ以内とされ、また回転誤差が１．５°以内とされる。これにより、Ｓｉ基板３２上に接合されたＳｉＣ基板１１への加工の精度、特にフォトリソグラフィの精度を高めることができる。
なお本実施の形態においてはゲート電極１１０の成膜（図１３）の後にＳｉＣ基板１１がＳｉ基板３２上に接合されるが、この接合は、ゲート電極１１０の成膜（図１３）の前に行われてもよい。ただしこの接合は、ステップＳ６０（図２）の熱処理よりも後に行われる。
またステップＳ２０（図２）において介在部９１として酸化膜１１ｉおよび３１ｉの両方が形成されるが、この一方のみが形成されてもよい。
またステップＳ５０（図２）におけるＳｉ基板３１の除去は、介在部９１の除去によるＳｉ基板３１の分離によって行われる代わりに、Ｓｉ基板３１のエッチングまたは研削（いわゆるバックグラインド）によって行われてもよい。
またステップＳ８０（図２）またはそれ以降において、半導体装置１００の上面上にパッシベーション膜が形成されてもよい。
またステップＳ２０（図２）における酸化膜３１ｉ（支持側被覆層）または酸化膜１１ｉ（単結晶側被覆層）の形成は、熱酸化法に代わって堆積法によって行われてもよい。これにより介在部９１の材料を広く選択することができ、たとえば酸化物または窒化物を用いることもできる。酸化物としては、たとえば酸化珪素を用いることができる。窒化物としては、たとえば窒化チタンを用いることができる。この場合、介在部９１の除去は、エッチング液として酢酸過水を用いたウエットエッチングによって行い得る。酸化膜３２ｉ（図１４）の形成についても同様である。
好ましくは、ステップＳ４０の前に、ステップ４０における単結晶基板１１の加工における最高温度に比して高い温度で、酸化膜３１ｉが熱処理される。これによりステップ４０中にＳｉ基板３１からＳｉＣ基板１１が剥離してしまうことを防止することができる。この理由は、この熱処理によって、堆積によって形成された酸化膜３１ｉからの脱ガスが行われるためと推定される。ステップ４０における最高温度は、たとえば、イオン注入に関連した５００℃程度までの加熱である。さらに好ましくは、この熱処理は、単結晶基板１１とＳｉ基板３１とが互いに接合される前に行われる。
好ましくは、ステップＳ４０の前に、１１００℃以上で酸化膜３１ｉが熱処理される。この熱処理は、たとえば、１１００℃以上１４００℃以下の温度で２時間の間、窒素雰囲気中で行われる。これによりステップ４０中にＳｉ基板３１からＳｉＣ基板１１が剥離してしまうことを防止することができる。この理由は、この熱処理によって、堆積によって形成された酸化膜３１ｉからの脱ガスが行われるためと推定される。さらに好ましくは、この熱処理は、単結晶基板１１とＳｉ基板３１とが互いに接合される前に行われる。
好ましくは、ステップＳ８０の前に、ステップ８０における単結晶基板１１の加工における最高温度に比して高い温度で、酸化膜３２ｉが熱処理される。これによりステップ８０中にＳｉ基板３２からＳｉＣ基板１１が剥離してしまうことを防止することができる。この理由は、この熱処理によって、堆積によって形成された酸化膜３２ｉからの脱ガスが行われるためと推定される。ステップ８０における最高温度は、たとえば、層間絶縁膜に関連した１０００℃程度までの加熱、または電極の合金化に関連した８００℃程度までの加熱である。さらに好ましくは、この熱処理は、単結晶基板１１とＳｉ基板３２とが互いに接合される前に行われる。
好ましくは、ステップＳ８０の前に、１１００℃以上で酸化膜３２ｉが熱処理される。この熱処理は、たとえば、１１００℃以上１４００℃以下の温度で２時間の間、窒素雰囲気中で行われる。これによりステップ８０中にＳｉ基板３２からＳｉＣ基板１１が剥離してしまうことを防止することができる。この理由は、この熱処理によって、堆積によって形成された酸化膜３２ｉからの脱ガスが行われるためと推定される。さらに好ましくは、この熱処理は、単結晶基板１１とＳｉ基板３２とが互いに接合される前に行われる。
またステップＳ１０（図２）の単結晶基板として、Ｓｉ基板３１の代わりに、単結晶Ｓｉ以外の材料から作られた基板が準備されてもよい。この材料は、たとえば、多結晶ＳｉＣ、ＳｉＯ2、またはサファイアである。Ｓｉ基板３２についても同様である。
またステップＳ２０（図２）において、酸化膜３１ｉあるいはこれに代わる支持側被覆層の表面が研磨されてもよい。これにより、支持側被覆層への接合の強度を高めることができる。この研磨は、支持側被覆層の平坦性が低くなりやすい場合に特に望ましい。支持側被覆層の平坦性が低くなりやすい場合とは、たとえば、支持側被覆層が堆積法によって形成される場合、または支持側被覆層が多結晶構造を有する基板上に形成される場合である。好ましくは研磨はＣＭＰ（Chemical Mechanical Polishing）法により行われる。
またステップＳ２０（図２）において、酸化膜１１ｉあるいはこれに代わる単結晶側被覆層の表面が研磨されてもよい。これにより、単結晶側被覆層への接合の強度を高めることができる。この研磨は、単結晶側被覆層の平坦性が低くなりやすい場合に特に望ましい。単結晶側被覆層の平坦性が低くなりやすい場合とは、たとえば、単結晶側被覆層が堆積法によって形成される場合である。好ましくは研磨はＣＭＰ法により行われる。
また上述した研磨の後に、いわゆるＲＣＡ洗浄が行われてもよい。これにより、接合の強度をより高めることができる。
またＳｉ基板３２は、ソース電極１１１のオーミック接続を得るための熱処理の前に除去されてもよい。この場合、ソース電極１１１の熱処理を、Ｓｉ基板３２が耐え得る温度よりも高い温度で行い得る。
（実施の形態２）
本実施の形態においては、ステップＳ２０（図２）の介在部を形成する工程において、介在部のパターニングが行われる。具体的には、実施の形態１におけるＳｉ基板３１の酸化膜３１ｉに対して、溝部を形成するパターニングが行われる。これにより図２０（Ａ）および図２０（Ｂ）に示すように、溝部ＴＲを有する酸化膜３１ｐ（支持側被覆層）が、介在部の少なくとも一部として形成される。
次に図２１（Ａ）および図２１（Ｂ）に示すように、ステップＳ３０（図２）として、実施の形態１とほぼ同様に、Ｓｉ基板３１（第１支持基板）上にＳｉＣ基板１１（単結晶基板）が、介在部としての酸化膜３１ｐおよび１１ｉを介して接合される。この接合において、ＳｉＣ基板１１とＳｉ基板３１との間に、介在部のパターニング、すなわち溝部ＴＲのパターニングによる空隙ＧＰが形成される。またこの接合は、空隙ＧＰが、図２１（Ａ）に示すように、外部に通じるように行われてもよい。ここで「外部」とは、平面視においてＳｉ基板１１の外側に位置する空間のことである。
なお、上記以外の構成については、上述した実施の形態１の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。
本実施の形態によれば、図２１（Ａ）に示すように、外部に通じる空隙ＧＰが設けられるので、ステップＳ５０（図２）においてウエットエッチングが行われる際に、空隙ＧＰ中へ外部からエッチング液を供給することで、Ｓｉ基板３１とＳｉＣ基板１１とに挟まれた領域中にエッチング液を短時間で行き渡らせることができる。よってウエットエッチングを効率的に行うことができる。
（実施の形態３）
本実施の形態においては、ステップＳ２０（図２）における介在部のパターニングが、実施の形態２と異なる。具体的には、図２２に示すように、酸化膜３１ｑ（支持側被覆層）が、介在部の少なくとも一部として形成される。
次にステップＳ３０（図２）として、実施の形態１とほぼ同様に、Ｓｉ基板３１（第１支持基板）上にＳｉＣ基板１１（単結晶基板）が、介在部としての酸化膜３１ｑおよび１１ｉを介して接合される。この接合は、平面視におけるＳｉＣ基板１１の配置（図２２の二点鎖線）に示すように、空隙ＧＰ（図２１）と類似の空隙ＧＰが、外界から封止されるように行われる。平面視において空隙ＧＰは寸法ＳＰ（図２２）に渡って封止され、好ましくは寸法ＳＰは１０μｍ以上２０μｍ以下である。
なお、上記以外の構成については、上述した実施の形態１または２のいずれかの構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。
本実施の形態によれば、空隙ＧＰが封止されることで、空隙ＧＰ内に異物が侵入することを防止することができる。またその後のウエットエッチングにおいて、エッチング液がいったん空隙ＧＰに達した後は、空隙ＧＰを通ってエッチング液が速やかに拡散する。よってウエットエッチングを効率的に行うことができる。
また空隙ＧＰが封止されているので、空隙ＧＰ中に意図せずエッチング液が侵入することに起因した、意図していないＳｉ基板３１の剥離を防止することができる。
（実施の形態４）
本実施の形態においては、ステップＳ２０（図２）における介在部のパターニングが、実施の形態２と異なる。具体的には、図２３（Ａ）および図２３（Ｂ）に示すように、酸化膜３１ｒ（支持側被覆層）が、介在部の少なくとも一部として形成される。
次に図２４（Ａ）および図２４（Ｂ）に示すように、ステップＳ３０（図２）として、実施の形態１とほぼ同様に、Ｓｉ基板３１（第１支持基板）上にＳｉＣ基板１１（単結晶基板）が、介在部としての酸化膜３１ｒおよび１１ｉを介して接合される。接合後においても、介在部のパターニング、すなわち酸化膜３１ｒのパターニングの結果として、ＳｉＣ基板１１の外周部はＳｉ基板３１に拘束されない。
なお、上記以外の構成については、上述した実施の形態１または２の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。
本実施の形態によれば、介在部９１（図６）のうち不必要な部分を、パターニングによって除去することができる。またこのパターニングによって、ＳｉＣ基板１１の外周部とＳｉ基板３１との間に空隙が設けられることで、内部応力を抑制することができる。これにより、たとえば、図２４（Ｂ）の構造におけるＳｉＣ基板１１またはＳｉ基板３１の反りの程度を抑制することができる。
（実施の形態５）
本実施の形態においては、実施の形態１〜４と異なり、ステップＳ２０（図２）が省略される。すなわち、図２５および図２６に示すように、Ｓｉ基板３１上にＳｉＣ基板１１が直接に接合される。これにより、介在部９１（図６）を用いることなく接合を行うことができる。
次に図２７に示すように、実施の形態１におけるステップＳ４０（図２）とほぼ同様の工程が行われる。次にＳｉ基板３１が除去される。この除去は、たとえばバックグラインドによって行うことができる。なおＳｉ基板３１の代わりに酸化物から作られた基板が用いられてもよく、この場合にバックグラインドに代わってウエットエッチングによる酸化物の除去が行われてもよい。酸化物としては、たとえばＳｉＯ2またはサファイアを用い得る。
なお、上記以外の構成については、上述した実施の形態１の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。
（実施の形態６）
本実施の形態においては、ステップＳ１０（図２）として、２つ以上のＳｉＣ基板１１（単結晶基板）が準備される。よってステップＳ３０において、図２８に示すように、Ｓｉ基板３１上に複数のＳｉＣ基板１１の各々が接合される。なおステップＳ２０（図２）は実施されてもされなくてもよい。また実施される場合、介在部を形成する工程は、たとえば、実施の形態１〜３のいずれかと同様とすることができる。
なお、上記以外の構成については、上述した実施の形態１〜４のいずれかの構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。
本実施の形態（図２８）によれば、ＳｉＣ基板１１が１つしか用いられない場合（図７（Ａ））に比して、Ｓｉ基板３１（またはＳｉ基板３２）上において、炭化珪素から作られたＳｉＣ基板１１から構成される部分の割合を高めることができる。よって半導体装置１００（図１）の製造効率を高めることができる。
（付記）
上記説明において例示した炭化珪素半導体装置における導電型が入れ替えられた構成、すなわちｐ型とｎ型とが入れ替えられた構成を用いることもできる。
また炭化珪素半導体装置は、上記説明において例示した縦型ＤｉＭＯＳＦＥＴに限定されるものではなく、たとえばトレンチ型ＭＯＳＦＥＴであってもよい。またＭＯＳＦＥＴ以外のＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）であってもよい。また半導体装置は、ＭＩＳＦＥＴ以外のトランジスタであってもよく、たとえばＪＦＥＴ（Junction Field Effect Transistor）またはＩＧＢＴ（Insulated Gate Bipolar Transistor）であってもよい。また半導体装置はトランジスタでなくてもよく、たとえばダイオードであってもよい。ダイオードは、たとえばショットキーバリアダイオードである。
今回開示された実施の形態はすべての点で例示であって、制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味、および範囲内でのすべての変更が含まれることが意図される。
１１ ＳｉＣ基板（単結晶基板）、１１ｉ 酸化膜（単結晶側被覆層）、１１ｊ，１１ｋ，３１ｋ 酸化膜、３１ Ｓｉ基板（第１支持基板）、３１ｉ，３１ｐ，３１ｑ，３１ｒ，３２ｉ，３２ｋ 酸化膜（支持側被覆層）、３２ Ｓｉ基板（第２支持基板）、７０ レジスト層、９１，９２ 介在部、１００ 半導体装置（炭化珪素半導体装置）、１１０ ゲート電極、１１１ ソース電極、１１２ ドレイン電極、１２１ バッファ層、１２２ 耐圧保持層、１２３ ｐ領域、１２４ ｎ+領域、１２５ ｐ+領域、１２６ ゲート酸化膜、１２７ 上部ソース電極、ＧＰ 空隙、ＴＲ 溝部。

Claims (26)

  1. 炭化珪素から作られた少なくとも１つの単結晶基板と、前記少なくとも１つの単結晶基板の各々の大きさよりも大きい大きさを有する第１支持基板とを準備する工程と、
    前記第１支持基板上に前記少なくとも１つの単結晶基板の各々を接合する工程と、
    前記第１支持基板に接合された前記少なくとも１つの単結晶基板上における加工を行う工程と、
    前記少なくとも１つの単結晶基板上における加工を行う工程の後に、前記第１支持基板を除去する工程と、
    前記第１支持基板を除去する工程の後に、前記少なくとも１つの単結晶基板を熱処理する工程と、
    前記少なくとも１つの単結晶基板を熱処理する工程の後に、前記少なくとも１つの単結晶基板の各々の大きさよりも大きい大きさを有する前記第２支持基板上に、前記少なくとも１つの単結晶基板の各々を接合する工程と、
    前記第２支持基板に接合された前記少なくとも１つの単結晶基板上における加工を行う工程とを備える、炭化珪素半導体装置の製造方法。
  2. 前記少なくとも１つの単結晶基板の各々の上、および前記第１支持基板の上の少なくともいずれかに、炭化珪素および前記第１支持基板の材料の各々と異なる材料から作られた介在部を形成する工程をさらに備え、
    前記少なくとも１つの単結晶基板の各々を接合する工程は、前記第１支持基板上に前記少なくとも１つの単結晶基板の各々を前記介在部を介して接合することによって行われる、請求項１に記載の炭化珪素半導体装置の製造方法。
  3. 前記第１支持基板を除去する工程は、前記介在部を除去する工程を含む、請求項２に記載の炭化珪素半導体装置の製造方法。
  4. 前記介在部を除去する工程はウエットエッチングによって行われる、請求項３に記載の炭化珪素半導体装置の製造方法。
  5. 前記介在部を形成する工程は、前記第１支持基板の上に、前記介在部の少なくとも一部としての支持側被覆層を形成する工程を含む、請求項２〜４のいずれか１項に記載の炭化珪素半導体装置の製造方法。
  6. 前記第１支持基板は多結晶炭化珪素から作られている、請求項５に記載の炭化珪素半導体装置の製造方法。
  7. 前記支持側被覆層を形成する工程は、前記第１支持基板上に前記支持側被覆層を堆積する工程を含む、請求項５または６に記載の炭化珪素半導体装置の製造方法。
  8. 前記第１支持基板に接合された前記少なくとも１つの単結晶基板上における加工を行う工程の前に、前記第１支持基板に接合された前記少なくとも１つの単結晶基板上における加工を行う工程における最高温度に比して高い温度で、前記支持側被覆層を熱処理する工程をさらに備える、請求項７に記載の炭化珪素半導体装置の製造方法。
  9. 前記第１支持基板に接合された前記少なくとも１つの単結晶基板上における加工を行う工程の前に、１１００℃以上の温度で前記支持側被覆層を熱処理する工程をさらに備える、請求項７に記載の炭化珪素半導体装置の製造方法。
  10. 前記支持側被覆層を形成する工程は、前記支持側被覆層の表面を研磨する工程を含む、請求項７〜９のいずれか１項に記載の炭化珪素半導体装置の製造方法。
  11. 前記支持側被覆層を形成する工程は、酸化物から作られた前記支持側被覆層が形成されるように行われる、請求項５に記載の炭化珪素半導体装置の製造方法。
  12. 酸化物から作られた前記支持側被覆層は、前記第１支持基板の熱酸化によって形成される、請求項１１に記載の炭化珪素半導体装置の製造方法。
  13. 前記第１支持基板は単結晶シリコンから作られている、請求項１２に記載の炭化珪素半導体装置の製造方法。
  14. 前記介在部を形成する工程は、前記少なくとも１つの単結晶基板の各々の上に、前記介在部の少なくとも一部としての単結晶側被覆層を形成する工程を含む、請求項２〜１３のいずれか１項に記載の炭化珪素半導体装置の製造方法。
  15. 前記単結晶側被覆層を形成する工程は、前記少なくとも１つの単結晶基板の各々の上に前記単結晶側被覆層を堆積する工程を含む、請求項１４に記載の炭化珪素半導体装置の製造方法。
  16. 前記単結晶側被覆層を形成する工程は、前記単結晶側被覆層の表面を研磨する工程を含む、請求項１５に記載の炭化珪素半導体装置の製造方法。
  17. 前記単結晶側被覆層は、前記少なくとも１つの単結晶基板の各々の熱酸化によって形成される、請求項１４に記載の炭化珪素半導体装置の製造方法。
  18. 前記介在部を形成する工程は、前記介在部のパターニングを行う工程を含む、請求項２〜１７のいずれか１項に記載の炭化珪素半導体装置の製造方法。
  19. 前記少なくとも１つの単結晶基板の各々を接合する工程は、前記少なくとも１つの単結晶基板の各々と前記第１支持基板との間に、前記介在部の前記パターニングによる空隙が形成されるように行われる、請求項１８に記載の炭化珪素半導体装置の製造方法。
  20. 前記少なくとも１つの単結晶基板の各々を接合する工程は、前記空隙が封止されるように行われる、請求項１９に記載の炭化珪素半導体装置の製造方法。
  21. 前記少なくとも１つの単結晶基板の各々を接合する工程は、前記空隙が外部に通じるように行われる、請求項１９に記載の炭化珪素半導体装置の製造方法。
  22. 前記少なくとも１つの単結晶基板の各々を接合する工程は、前記第１支持基板上に前記少なくとも１つの単結晶基板の各々を直接に接合することによって行われる、請求項１に記載の炭化珪素半導体装置の製造方法。
  23. 前記第１支持基板は酸化物から作られている、請求項２２に記載の炭化珪素半導体装置の製造方法。
  24. 前記第１支持基板に接合された前記少なくとも１つの単結晶基板上における加工を行う工程は、前記少なくとも１つの単結晶基板中に不純物を注入する工程を含み、
    前記少なくとも１つの単結晶基板を熱処理する工程は、前記不純物が活性化されるように行われる、請求項１〜２３のいずれか１項に記載の炭化珪素半導体装置の製造方法。
  25. 前記少なくとも１つの単結晶基板は複数の単結晶基板を含む、請求項１〜２４のいずれか１項に記載の炭化珪素半導体装置の製造方法。
  26. 前記第２支持基板を除去する工程をさらに備える、請求項１〜２５のいずれか１項に記載の炭化珪素半導体装置の製造方法。
JP2012063035A 2012-03-21 2012-03-21 炭化珪素半導体装置の製造方法 Expired - Fee Related JP5884585B2 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP2012063035A JP5884585B2 (ja) 2012-03-21 2012-03-21 炭化珪素半導体装置の製造方法
EP13765100.6A EP2830084A4 (en) 2012-03-21 2013-02-05 PROCESS FOR PRODUCING A SEMICONDUCTOR DEVICE WITH SILICON CARBIDE
PCT/JP2013/052537 WO2013140871A1 (ja) 2012-03-21 2013-02-05 炭化珪素半導体装置の製造方法
CN201380010425.4A CN104126218B (zh) 2012-03-21 2013-02-05 制造碳化硅半导体器件的方法
US13/767,573 US9048093B2 (en) 2012-03-21 2013-02-14 Method for manufacturing silicon carbide semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2012063035A JP5884585B2 (ja) 2012-03-21 2012-03-21 炭化珪素半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JP2013197320A true JP2013197320A (ja) 2013-09-30
JP5884585B2 JP5884585B2 (ja) 2016-03-15

Family

ID=49212210

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2012063035A Expired - Fee Related JP5884585B2 (ja) 2012-03-21 2012-03-21 炭化珪素半導体装置の製造方法

Country Status (5)

Country Link
US (1) US9048093B2 (ja)
EP (1) EP2830084A4 (ja)
JP (1) JP5884585B2 (ja)
CN (1) CN104126218B (ja)
WO (1) WO2013140871A1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014007325A (ja) * 2012-06-26 2014-01-16 Sumitomo Electric Ind Ltd 炭化珪素半導体装置の製造方法

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9373691B2 (en) * 2013-08-07 2016-06-21 GlobalFoundries, Inc. Transistor with bonded gate dielectric
JP7421292B2 (ja) * 2019-09-11 2024-01-24 キオクシア株式会社 半導体装置の製造方法

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006179662A (ja) * 2004-12-22 2006-07-06 Nissan Motor Co Ltd 半導体装置の製造方法
JP2006186307A (ja) * 2004-12-02 2006-07-13 Nissan Motor Co Ltd 半導体装置
WO2009011152A1 (ja) * 2007-07-13 2009-01-22 National University Corporation Tohoku University Ｓｏｉ基板およびｓｏｉ基板を用いた半導体装置
JP2010161355A (ja) * 2008-12-11 2010-07-22 Shin-Etsu Chemical Co Ltd ワイドバンドギャップ半導体を積層した複合基板の製造方法
JP2010219515A (ja) * 2009-02-20 2010-09-30 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法
WO2010131572A1 (ja) * 2009-05-11 2010-11-18 住友電気工業株式会社 半導体装置
JP2011243651A (ja) * 2010-05-14 2011-12-01 Sumitomo Electric Ind Ltd 半導体装置、貼り合せ基板およびそれらの製造方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5349207A (en) * 1993-02-22 1994-09-20 Texas Instruments Incorporated Silicon carbide wafer bonded to a silicon wafer
JP2000277405A (ja) 1999-03-29 2000-10-06 Meidensha Corp 半導体素子の製造方法
FR2849714B1 (fr) * 2003-01-07 2007-03-09 Recyclage par des moyens mecaniques d'une plaquette comprenant une structure multicouches apres prelevement d'une couche mince
JP2005197464A (ja) * 2004-01-07 2005-07-21 Rohm Co Ltd 半導体装置の製造方法
JP2007109758A (ja) * 2005-10-12 2007-04-26 Mitsubishi Electric Corp 化合物半導体素子の製造方法
US7897480B2 (en) * 2007-04-23 2011-03-01 International Business Machines Corporation Preparation of high quality strained-semiconductor directly-on-insulator substrates
JP4450850B2 (ja) * 2007-09-26 2010-04-14 Ｏｋｉセミコンダクタ株式会社 半導体装置の製造方法
FR2924273B1 (fr) * 2007-11-28 2010-02-19 Commissariat Energie Atomique Procede de moderation de deformation
US8093136B2 (en) * 2007-12-28 2012-01-10 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing SOI substrate
KR101470020B1 (ko) * 2008-03-18 2014-12-10 엘지이노텍 주식회사 샌드위치 구조의 웨이퍼 결합 및 포톤 빔을 이용한 단결정 반도체 박막 전이
US8513090B2 (en) * 2009-07-16 2013-08-20 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor substrate, and semiconductor device

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006186307A (ja) * 2004-12-02 2006-07-13 Nissan Motor Co Ltd 半導体装置
JP2006179662A (ja) * 2004-12-22 2006-07-06 Nissan Motor Co Ltd 半導体装置の製造方法
WO2009011152A1 (ja) * 2007-07-13 2009-01-22 National University Corporation Tohoku University Ｓｏｉ基板およびｓｏｉ基板を用いた半導体装置
JP2010161355A (ja) * 2008-12-11 2010-07-22 Shin-Etsu Chemical Co Ltd ワイドバンドギャップ半導体を積層した複合基板の製造方法
JP2010219515A (ja) * 2009-02-20 2010-09-30 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法
WO2010131572A1 (ja) * 2009-05-11 2010-11-18 住友電気工業株式会社 半導体装置
JP2011243651A (ja) * 2010-05-14 2011-12-01 Sumitomo Electric Ind Ltd 半導体装置、貼り合せ基板およびそれらの製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014007325A (ja) * 2012-06-26 2014-01-16 Sumitomo Electric Ind Ltd 炭化珪素半導体装置の製造方法

Also Published As

Publication number Publication date
US20130252400A1 (en) 2013-09-26
EP2830084A1 (en) 2015-01-28
CN104126218A (zh) 2014-10-29
CN104126218B (zh) 2016-11-09
EP2830084A4 (en) 2015-11-04
WO2013140871A1 (ja) 2013-09-26
JP5884585B2 (ja) 2016-03-15
US9048093B2 (en) 2015-06-02

Similar Documents

Publication Publication Date Title
JP4348408B2 (ja) 半導体装置の製造方法
US20130119406A1 (en) Silicon carbide substrate, semiconductor device, and methods for manufacturing them
WO2015019707A1 (ja) 炭化珪素半導体基板およびその製造方法、ならびに炭化珪素半導体装置の製造方法
WO2011142288A9 (ja) 半導体装置、貼り合せ基板およびそれらの製造方法
WO2018150861A1 (ja) 炭化ケイ素積層基板およびその製造方法
JP5687422B2 (ja) 半導体装置
JP5999687B2 (ja) ＳｉＣエピタキシャルウエハおよびそれを用いたＳｉＣ半導体素子
JP5884585B2 (ja) 炭化珪素半導体装置の製造方法
JP4835117B2 (ja) 炭化珪素半導体装置の製造方法
US9691616B2 (en) Method of manufacturing silicon carbide semiconductor device by using protective films to activate dopants in the silicon carbide semiconductor device
JP6395299B2 (ja) 炭化珪素半導体素子及び炭化珪素半導体素子の製造方法
JP2017139266A (ja) 複合基板、半導体装置、およびこれらの製造方法
JP5301091B2 (ja) 半導体装置の製造方法
JP2008251579A (ja) 静電チャックおよび半導体装置の製造方法
JP2017135171A (ja) 半導体基板及びその製造方法
JP6696247B2 (ja) 半導体装置の製造方法
US10103023B2 (en) Semiconductor device fabrication method
JP2014007325A (ja) 炭化珪素半導体装置の製造方法
JP6107450B2 (ja) 炭化珪素半導体装置の製造方法
JP6623772B2 (ja) 炭化珪素半導体装置の製造方法
WO2015025632A1 (ja) 炭化珪素半導体装置の製造方法
JP2013118246A (ja) 炭化珪素半導体装置の製造方法
JP2013118247A (ja) 炭化珪素半導体装置の製造方法
JP2017022218A (ja) 炭化珪素半導体装置の製造方法
JP2012114376A (ja) Ｓｏｉ基板の製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20141015

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20150929

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20151124

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20160112

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20160125

R150 Certificate of patent or registration of utility model

Ref document number: 5884585

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees