JP2010161355A - ワイドバンドギャップ半導体を積層した複合基板の製造方法 - Google Patents

ワイドバンドギャップ半導体を積層した複合基板の製造方法 Download PDF

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Abstract

【課題】ワイドバンドギャップ半導体のバルク結晶を基板の破損を生じることなく可能な限り薄くハンドル基板に転写することができる低コストの貼り合わせウェーハの製造方法を提供する。
【解決手段】バンドギャップ2.8eV以上のワイドバンドギャップ半導体基板1の表面5からイオンを注入してイオン注入層2を形成する工程、前記ハンドル基板3の前記表面、および、前記半導体基板1の前記イオン注入面5の少なくとも一方の面に表面活性化処理を施す工程、前記半導体基板1の前記表面5と前記ハンドル基板3の表面とを貼り合わせて、接合体6を得る工程、前記接合体6に150℃以上400℃以下の熱処理を加える工程、前記接合体6の半導体基板1側から前記半導体基板1のイオン注入層2に向けて可視光を照射して前記イオン注入層2の界面を脆化し、半導体薄膜4をハンドル基板3に転写する。
【選択図】図1

Description

本発明は、ワイドバンドギャップ半導体を積層した複合基板の製造方法に関する。
パワー半導体や短波長レーザーの基板として近年ワイドバンドギャップ半導体が注目を浴びている。特に、炭化珪素SiC(2.9eV〜3.0eV)、窒化ガリウムGaN(3.4eV)、酸化亜鉛ZnO(3.37eV)、ダイアモンド(5.47eV)、窒化アルミニウムAlN(6.0eV)などはその高いバンドギャップから特に注目される材料である。
しかしながら、例としてGaNは単結晶サファイアや単結晶SiCよりヘテロエピ成長により成膜されるが、格子定数の違いにより欠陥が多く、パワー半導体デバイスや高性能レーザー等には応用が難しいのが現状である。
これらの単結晶の製法の中で最も品質の良い結晶を製造する方法は水熱合成法などの結晶成長法であり、この方法で製造されたバルク結晶から切り出したもの(ウェーハ)が最も品質が良いことが知られている。しかし、結晶の成長には時間が掛かり、そのために価格が非常に高く、用途がなかなか広がらないのが現状である。しかし、デバイスとして実際に用いるのは表層から数百nm〜数umの極限られた領域であり、これらのバルク結晶を薄くハンドル基板に転写してコストを下げるという方法は自然な発想と言える。
代表的な薄膜転写の方法として、SOITEC法が挙げられるが、この方法では、室温で予め水素イオン注入を施した半導体基板(ドナー基板)と支持基板となる基板(ハンドル基板)を貼り合わせ、高温(500℃付近)で熱処理を施しイオン注入界面でマイクロキャビティと呼ばれる微小な気泡を多数発生させ剥離を行い、半導体薄膜をハンドル基板に転写するというものである。
しかしながら、実際にはハンドル基板(例としてシリコン、石英、サファイア等)との熱膨張率の差から、単に両基板を貼り合せ温度を上げるだけでは基板割れを起こし、基板の複合化ができないことが予想される。
もう一つの方法としてSiGen法と呼ばれる方法があり、同じく水素イオン注入を予め施した半導体基板とハンドル基板双方もしくは片方にプラズマ処理で表面を活性化させた後に貼り合わせを行い、しかる後に機械的な衝撃を与え、水素イオン注入界面で剥離をするという方法である。しかし、薄膜転写を機械的な方法(衝撃等)に頼るために、これらの小口径で薄い半導体基板の薄膜転写には、機械的強度が不足し、転写時に基板が破損するという問題がある。
本発明は、ワイドバンドギャップ半導体のバルク結晶を基板の破損を生じることなく可能な限り薄くハンドル基板に転写することができる低コストの貼り合わせウェーハの製造方法を提供することを目的とする。
この問題を解決するために、本発明者は以下のような作製法を考案した。
すなわち、本発明にかかる貼り合わせウェーハの製造方法は、ハンドル基板の表面にワイドバンドギャップ半導体薄膜層を形成して貼り合わせウェーハを製造する方法であって、バンドギャップ2.8eV以上のワイドバンドギャップ半導体基板の表面からイオンを注入してイオン注入層を形成する工程、前記ハンドル基板の前記表面、および、前記ワイドバンドギャップ半導体基板の前記イオン注入面の少なくとも一方の面に表面活性化処理を施す工程、前記ワイドバンドギャップ半導体基板の前記表面と前記ハンドル基板の前記表面とを貼り合わせて、接合体を得る工程、前記接合体に、150℃以上400℃以下の熱処理を加える工程、前記接合体の半導体基板側またはハンドル基板側から前記ワイドバンドギャップ半導体基板のイオン注入層に向けて可視光を照射して前記イオン注入層の界面を脆化し、ワイドバンドギャップ半導体薄膜をハンドル基板に転写する工程を含む。
本発明により、ワイドバンドギャップ半導体基板に形成したイオン注入層の界面を、機械的衝撃に依存することなく、効果的かつ効率的に脆化することができ、ワイドバンドギャップ半導体のバルク結晶を可能な限り薄くハンドル基板に転写することができるので、コストを下げることができる。またワイドバンドギャップ半導体基板とハンドル基板との熱膨張係数の差異に起因するウェーハの割れや欠け、貼り合わせ面の剥離等の発生を防止することもできる。
本発明にかかる貼り合わせウェーハの製造工程の一態様を示す模式図である。 本発明にかかる貼り合わせウェーハの製造工程の他の態様を示す模式図である。
本発明は、ハンドル基板の表面にワイドバンドギャップ半導体薄膜を形成して貼り合わせウェーハを製造する方法である。
本発明で取り上げるワイドバンドギャップ半導体基板は、その高いバンドギャップから可視光波長域(450nm〜700nm)の全域または少なくとも長波長域の光に対して、透明または透過率が70%以上のものであることが知られている。ワイドバンドギャップ半導体としては、例えば、炭化珪素(SiC)、窒化ガリウム(GaN)、酸化亜鉛(ZnO)、ダイアモンド、窒化アルミニウム(AlN)等があげられるが、これらに限定するものではなく、バンドギャップが2.8eV以上の半導体に適応できると考えられる。理由は2.8eVの吸収端は450nm程度であり<吸収端波長=1.24/バンドギャップ(eV)um>、それより長波長域の光は吸収されにくいからである。バンドギャップの上限は、これ以上高くなると半導体としての性質が消え絶縁性が高まる目安として、例えば、6.5eVとすることができる。
バンドギャップは、純粋な半導体の禁制帯幅を意味し、不純物の混入により形成される不純物準位は考慮しない値である。本明細書において、バンドギャップの値は、吸収端の波長をエネルギーに換えて求めた。
本発明においては、ワイドバンドギャップ半導体基板の口径は、25mm〜100mmであり、厚さは、特に限定されないが、通常のSEMI/JEIDA規格近傍の1mm以下の薄いウェーハであれば、ハンドリングの関係から扱いやすい。
ハンドル基板としては、上記ワイドバンドギャップ半導体薄膜を支持しうるものであれば特に限定されず、シリコン、酸化膜付きシリコン、アルミナ、非単結晶窒化アルミニウム、炭化珪素、ガラス、石英、サファイア等があげられる。
後述の可視光照射工程において、ハンドル基板側から可視光照射を行う場合、には、照射する可視光波長域において、エネルギー損失が少ないものであることが望ましく、上記可視光領域の透過率が70%以上の基板であれば特に限定されないが、なかでも絶縁性・透明性に優れる点で、ガラス、石英またはサファイアのいずれかであることが好ましい。 本発明においては、ハンドル基板の口径は、通常25mm〜100mmであり、厚さは、特に限定されないが、通常のSEMI/JEIDA規格近傍の1mm以下の薄いウェーハであれば、ハンドリングの関係から扱いやすい。
図1および図2に示すように、まず、ワイドバンドギャップ半導体基板1の表面5からイオンを注入してイオン注入層2を形成したのち、それぞれの貼り合わせ面に表面活性化処理を施した後、ワイドバンドギャップ半導体基板の前記表面5とハンドル基板3とを貼り合わせて接合体6を得る。イオン注入の詳細については後述する。
その際に、イオン注入層を形成したのち、ワイドバンドギャップ基板の上に50nmほどの厚みで、SiO膜を付けたものを使用してもよい。
その場合、貼り合せ工程における貼り合せ強度が増加するという効果が得られる。
表面活性化処理の方法としては、オゾン水処理、UVオゾン処理、イオンビーム処理、プラズマ処理等が挙げられる。表面活性化による結合力増加の機構は完全に解き明かされた訳ではないが、以下のように説明できる。オゾン水処理やUVオゾン処理などでは、表面の有機物をオゾンにより分解し、表面のOH基を増加させることで活性化を行う。一方、イオンビーム処理やプラズマ処理などは、ウェーハ表面の反応性の高い未結合手(ダングリングボンド)を露出させることで、もしくはその未結合手にOH基が付与されることで活性化を行う。表面活性化の確認には親水性の程度(濡れ性)を見ることで確認が出来る。
具体的には、ウェーハ表面に水をたらし、その接触角(コンタクトアングル)を測ることで簡便に測定が出来る。
オゾン水で処理する場合には、オゾンを10mg/L程度溶存した純水にウェーハを浸漬することで実現できる。
UVオゾンで処理をする場合は、オゾンガス、もしくは大気より生成したオゾンガスにUV光(例185nm)を照射することで行うことが可能である。
イオンビームで処理する場合には、スパッタ法のように高真空下でウェーハ表面をアルゴンなどの不活性ガスのビームで処理することにより、表面の未結合手を露出させ、結合力を増すことが可能である。
プラズマ処理の場合には、チャンバ中にワイドバンドギャップ半導体基板及び/又はハンドル基板を載置し、プラズマ用ガスを減圧下で導入した後、100W程度の高周波プラズマに5〜10秒程度さらし、表面をプラズマ処理する。プラズマ用ガスとしては、ワイドバンドギャップ半導体基板を処理する場合、表而を酸化する場合には酸素ガスのプラズマ、酸化しない場合には水素ガス、アルゴンガス、又はこれらの混合ガスあるいは水素ガスとヘリウムガスの混合ガスを用いることができる。ハンドル基板を処理する場合はいずれのガスでもよい。この処理によりワイドバンドギャップ半導体基板及び/又はハンドル基板の表面の有機物が酸化して除去され、さらに表面のOH基が増加し、活性化する。
上記四つの処理はワイドバンドギャップ半導体基板のイオン注入した表面、および、ハンドル基板の貼り合わせ面の両方について行うのがより好ましいが、いずれか一方だけ行ってもよい。
次に、得られた接合体6に150℃以上400℃以下の熱処理を施す。熱処理を行う理由は、後工程の可視光照射で貼り合せ界面9が高温となった際に急激な温度上昇で貼り合せ界面9がずれることによる結晶欠陥導入を防ぐためである。温度を150℃以上400℃以下とする理由は、150℃未満では結合強度が上がらない場合があるからで、400℃を超えると貼り合わせた基板が破損する可能性が出るからである。
本発明者らが実験検討した結果、ハンドル基板3が石英もしくはガラスである場合の適切な温度は150℃以上400℃以下であり、サファイアの場合は150℃以上350℃以下であった。これらの温度域は基板により異なる。熱処理は、上記適切な温度範囲で温度を変えて2段階以上に分けて行ってもよい。
熱処理時間としては、温度にもある程度依存するが12時間〜72時間が好ましい。
続いて、接合体6を室温まで冷却し、半導体基板1側またはハンドル基板3側から、ワイドバンドギャップ半導体基板1のイオン注入層2に向けて可視光を短時間照射し、アニールを施す。
本明細書において、「可視光」とは、450〜700nmの波長域に極大波長を有する光をいい、波長は、ワイドバンドギャップ半導体基板1の透過率が高い波長が適宜選択される。可視光は、コヒーレント光またはインコヒーレント光のいずれであってもよい。
通常、この波長域では上記半導体基板1は透明で吸収係数は非常に低いが、水素イオン注入箇所はこの波長域の光を吸収し、内部で化学反応が加速され、その結果基板全面を過熱することなくイオン注入層2の界面で脆化が起こり、ワイドバンドギャップ半導体薄膜4の一部がハンドル基板3に転写され、貼り合わせウェーハ8の形成が可能となる。
この可視光波長域で採用可能なレーザーとしては、例えば、液晶用アモルファスシリコンの結晶化に用いられている波長532nmのグリーンレーザー、波長633nmの赤色レーザー等が挙げられ、Nd:YAGレーザーの第二次高調波(波長=532nm)、YVOレーザーの第二次高調波(波長=532nm)などがある。
この際の照射方法としては特に限定されるものではないが、基板全体が加熱されてしまうと反りにより基板が破損してしまうので、基板全体が加熱される前に処理を終えることができる方法が望ましい。
本発明にかかる方法では、図1に示すように、半導体基板1側より照射を行い得るものであるが可視光領域(波長450nm〜700nm)の光が貼り合わせたワイドバンドギャップ半導体基板のイオン注入層に到達するまでに、エネルギー損失が少なく、上記可視光領域の透過率が70%以上であるような基板、例えば、石英、ガラス、サファイアなどでハンドル基板が構成される際には、図2に示すように、ハンドル基板3側より照射することも可能である。
逆にハンドル基板がシリコン等の不透明材料で構成される際はワイドバンドギャップ半導体基板1側からの照射が必須である。
上記可視光の大部分の波長域は半導体基板1を通過し、イオン注入箇所のみで吸収されるので、透明基板全体が加熱されず、エネルギーが必要な箇所(イオン注入箇所)のみにエネルギーを与えることができ、理想的な方法である。ここではイオン注入箇所は充分に脆化しているために、基板に負担を与えることなく薄膜転写が可能となる。
ここで気をつけなければならないことはレーザーの照射によりイオン注入部分を加熱しすぎると、部分的に熱剥離が発生し、ブリスターと呼ばれる膨れ欠陥が発生する。これは、接合体6の透明基板側より目視で観察される。このブリスターによって一度剥離が始まると、接合体6に応力が局在化し、接合体6の破壊を生じる。よって、熱剥離を発生させない程度にレーザーを照射すること、或いは、レーザーの照射に先立ち、接合体6の端部、貼り合わせ面9近傍に機械的衝撃を与えておき、レーザー照射による熱の衝撃が端部の機械的衝撃の起点部から接合体6全面にわたってイオン注入界面の破壊を生ぜしめることが望ましい。
レーザーの照射条件としては、出力50W〜100Wで発振周波数が25mJ@3kHzのものを用いる場合、単位面積当たりの照射エネルギーが、経験上0.4J/cm〜1.6J/cmであることが望ましい。0.4J/cm未満であるとイオン注入界面での脆化が起こらない可能性があり、1.6J/cmを超えると脆化が強すぎて基板が破損する可能性があるためである。照射はスポット状のレーザー光をウェーハ上で走査するために、時間で規定することは難しいが、処理後の照射エネルギーが上記の範囲に入っていることが望ましい。
可視光照射の方法としては、半導体プロセスなどに用いられるRTAなども有用な方法である。RTAは50℃/秒〜150℃/秒という素早い昇温・降温が可能であり、基板全体を温める前にプロセスを終了することが出来る優れた方法である。この際にはイオン注入界面近傍のみを、熱剥離が生じない程度に過熱することが重要である。通常のRTAに用いられる熱源はハロゲンランプなので、可視光照射源としては適している。
なお、可視光としては、キセノンフラッシュランプなども応用可能である。キセノンランプ光を用いる場合、可視光域外の光をカットする波長フィルタを介して照射を行ってもよい。また、ワイドバンドギャップ基板に対して透明な可視光波長域以外の波長域を遮るフィルタなどもプロセスの安定化のために有効である。前述のブリスターの発生を抑えるためには、本キセノンランプ光で貼り合せ基板全面の一括照射を行うことが望ましい。一括照射により、貼り合せ基板の応力局在化を防ぎ、貼り合せ基板の破壊を防ぐことが容易となる。よって、熱剥離を発生させない程度にキセノンランプ光を照射すること、或いは、キセノンランプ光の照射に先立ち、接合体6の端部、貼り合わせ面9近傍に機械的衝撃を与えておき、キセノンランプ光照射による熱の衝撃が端部の機械的衝撃の起点部から貼り合せ基板全面にわたってイオン注入界面に破壊を生ぜしめることが望ましい。
レーザー光照射、RTA処理またはフラッシュランプ照射後に、ワイドバンドギャップ半導体薄膜のハンドル基板への転写が確認できない場合は、イオン注入層の界面に機械的衝撃を与えることで剥離を行ってもよい。
イオン注入層の界面に機械的衝撃を与えるためには、例えばガスや液体等の流体のジェットを接合したウェーハの側面から連続的または断続的に吹き付けたり、剥離器具を用いてもよく、衝撃により機械的剥離が生じる方法であれば特に限定はされない。
剥離器具は、150℃以上400℃以下の温度で熱処理された接合体6の水素イオン注入層の側面から機械的衝撃を付与できるものであり、好ましくは、水素イオン注入層の側面に当たる部分が尖り、イオン注入層に沿って移動可能なものであり、好ましくは、ハサミ状の鋭角な道具やハサミ状の鋭角な刃を備える装置を用い、その材質としてはプラスチック(例えばポリエーテルエーテルケトン)やジルコニア、シリコン、ダイヤモンド等を用いることができ、汚染にこだわらないので金属等を用いることも出来る。汚染にこだわる場合には、プラスチックを用いればよい。また、楔状の鋭角な道具として、ハサミ等の刃を用いてもよい。
上記剥離工程により、ハンドル基板3上にワイドバンドギャップ半導体薄膜層4が形成された貼り合わせウェーハ8が得られる。
ワイドバンドギャップ半導体薄膜4の厚さは、通常、50nm〜2000nmとすることができる。
以下、イオン注入と表面活性化処理について説明する。
本発明にかかる貼り合わせウェーハの製造方法は、ワイドバンドギャップ半導体基板1とハンドル基板3との貼り合わせに先立ち、ワイドバンドギャップ半導体基板1の片側表面5からイオンを注入してイオン注入層2を形成する工程を含む。この際、その表面から所望の深さにイオン注入層2を形成できるような注入エネルギーで、所定の線量の水素イオン(H)または水素分子イオン(H )を注入する。このときの条件として、例えば注入エネルギーは50〜100keVとできる。
前記ワイドバンドギャップ半導体基板1に注入する水素イオン(H)のドーズ量は、5.0×1016atom/cm〜3.0×1017atom/cmであることが好ましい。5.0×1016atom/cm未満であると、界面の脆化が起こらない場合があり、2.0×1017atom/cmを超えると、貼り合せ後の熱処理中に気泡となり転写不良となる場合がある。
注入イオンとして水素分子イオン(H )を用いる場合、そのドーズ量は2.5×1015atoms/cm〜1.5×1017atoms/cmであることが好ましい。2.5×1015atoms/cm未満であると、界面の脆化が起こらない場合があり、1.0×1017atoms/cmを超えると、貼り合せ後の熱処理中に気泡となり転写不良となる場合がある。
また、ワイドバンドギャップ半導体基板1の表面にあらかじめ数nm〜500nm程度のシリコン酸化膜等の絶縁膜を形成しておき、それを通して水素イオンまたは水素分子イオンの注入を行えば、注入イオンのチャネリングを抑制する効果が得られる。
本発明にかかる貼り合わせウェーハの製造方法は、上記イオン注入の後、ワイドバンドギャップ半導体基板1とハンドル基板3との貼り合わせに先立ち、ワイドバンドギャップ半導体基板1の前記イオン注入面5及び/又はハンドル基板3の表面を活性化処理する工程を含む。表面活性化処理の方法としては、プラズマ処理、オゾン処理等が挙げられる。
プラズマで処理をする場合、真空チャンバ中にRCA洗浄等の洗浄をしたワイドバンドギャップ半導体基板及び/又はハンドル基板を載置し、プラズマ用ガスを減圧下で導入した後、100W程度の高周波プラズマに5〜10秒程度さらし、表面をプラズマ処理する。プラズマ用ガスとしては、ワイドバンドギャップ半導体基板を処理する場合、表面を酸化する場合には酸素ガスのプラズマ、酸化しない場合には水素ガス、アルゴンガス、又はこれらの混合ガスあるいは水素ガスとヘリウムガスの混合ガスを用いることができる。ハンドル基板を処理する場合はいずれのガスでもよい。
プラズマで処理することにより、ワイドバンドギャップ半導体基板及び/又はハンドル基板の表面の有機物が酸化して除去され、さらに表面のOH基が増加し、活性化する。処理はワイドバンドギャップ半導体基板のイオン注入した表面、および、ハンドル基板の貼り合わせ面の両方について行うのがより好ましいが、いずれか一方だけ行ってもよい。
オゾンで処理をする場合は、大気を導入したチャンバ中にRCA洗浄等の洗浄をしたワイドバンドギャップ半導体基板及び/又はハンドル基板を載置し、窒素ガス、アルゴンガス等のプラズマ用ガスを導入した後、高周波プラズマを発生させ、大気中の酸素をオゾンに変換することで、表面をオゾン処理する。プラズマ処理とオゾン処理とはどちらか一方又は両方行うことができる。
上述した貼り合わせウェーハの製造方法により得られた貼り合わせウェーハもまた、本発明に含まれる。貼り合わせウェーハの適用例としては、液晶装置等の電気光学装置用基板の作成用、パワー半導体や短波長レーザーの基板等が挙げられる。
実施例1
直径50mmのGaN基板にH イオンを75KeVの加速電圧で1.35x1017atoms/cmのドーズ量で打ち込んだ。続いてハンドル基板となる直径50mmのシリコン基板を用意し、双方の基板にオゾン水処理、UVオゾン処理、イオンビーム処理、プラズマ活性化処理を行った。室温で貼り合せを行い、250度、24時間の熱処理を施した後に532nmのレーザーで透明なGaN基板側より照射を行った。照射エネルギーは0.5J/cm程度である。照射後に貼り合せ界面に軽く機械的衝撃を与えることでGaNの薄膜をシリコン基板に転写することができた。この時転写されたGaNの厚さは290nmであった。
これにより、転写される膜の品質は上記活性化の種類には依存しないことが判明した。
実施例2
直径50mmのGaN基板にH イオンを75KeVの加速電圧で1.35x1017atoms/cmのドーズ量で打ち込んだ。続いてハンドル基板となる直径50mmのシリコン基板を用意し、双方の基板にイオンビーム活性化処理を行った。室温で貼り合せを行い、250度、24時間の熱処理を施した。同様の基板を計3枚用意した、後にグリーンレーザー(波長532nm)、RTA、フラッシュランプで透明基板側(石英側)より可視光照射を行った。
この時のレーザー照射条件は、出力75Wで発振周波数が25mJ@3kHzであった。基板全面を1.2J/cmとなるように照射した。
RTAの場合は、温度はパイロメーターでGaN側より貼り合せ界面を観察する方向で配置した。この時、貼り合せ界面近傍の温度を観察できることとなる。
5O℃/秒の昇温速度で、350度パイロメーター読み)まで昇温し、到達と同時にパワーをカットし、基板を冷却した。
フラッシュランプの場合は、パルス幅1m(ミリ)秒として照射を行った。照射後に貼り合せ界面に軽〈機械的衝撃を与えることでGaNの薄膜をシリコン基板に転写することができた。この時転写されたGaNの厚さは750nmであった。3つのサンプルを目視で観察したところ、有意差は発見されなかった。これにより、転写される膜の品質は上記可視光照射の種類には依存しないことが判明した。
比較例1
直径50mmのGaN基板にH イオンを75KeVの加速電圧で1.35x1017atoms/cmのドーズ量で打ち込んだ。続いてハンドル基板となる直径50mmのシリコン基板を用意し、双方の基板にイオンビーム処理を行った。200℃で貼り合せを行い、250℃、24時間の熱処理を施した後に200℃のホットプレート上で532nmのレーザーを用い、透明なGaN基板側より照射を行った。照射エネルギーは0.5J/cm程度である。
照射後に貼り合せ界面に軽く機械的衝撃を与えることでGaNの薄膜をシリコン基板に転写することができた。この時転写されたGaNの厚さは290nmであった。
比較例2
直径50mmのGaN基板にHイオンを75KeVの加速電圧で1.35x1017atoms/cmのドーズ量で打ち込んだ。続いてハンドル基板となる直径50mmのシリコン基板を用意し、双方の基板にイオンビーム処理を行った。200℃で貼り合せを行い、250℃、24時間の熱処理を施した後に250℃のホットプレート上で532nmのレーザーを用い、透明なGaN基板側より照射を行った。照射エネルギーは0.5J/cm程度である。照射後に貼り合せ界面に軽く機械的衝撃を与えることでGaNの薄膜をシリコン基板に転写することができた。この時転写されたGaNの厚さは290nmであった。比較例1と2から貼り合せの温度や照射時の温度の自由度は高いと考えられる。
実施例3
直径50mmのZnO基板にHイオンを80KeVの加速電圧で9.5×1016atoms/cmのドーズ量で打ち込んだ。続いてハンドル基板となる直径50mmのシリコン基板を用意し、双方の基板にプラズマ活性化処理を行った。室温で貼り合せを行い、250℃、24時間の熱処理を施した後にXeフラッシュランプで透明なZnO基板側より照射を行った。パルス幅を1ミリ秒程度とした。照射後に貼り合せ界面に軽く機械的衝撃を与えることでZnOの薄膜をシリコン基板に転写することができた。この時転写されたZnOの厚さは550nmであった。
実施例4
直径50mmのGaN基板にH イオンを75KeVの加速電圧で1.35x1017atoms/cmのドーズ量で打ち込んだ。続いてハンドル基板となる直径50mmサファイア基板を用意し、双方の基板にプラズマ活性化処理を行った。室温で貼り合せを行い、150℃、24時間と250℃、24時間の熱処理を施した後にXeフラッシュランプでサファイア基板側より照射を行った。パルス幅を1ミリ秒程度とした。照射後に貼り合せ界面に軽く機械的衝撃を与えることでGaNの薄膜をサファイア基板に転写することができた。この時転写されたGaNの厚さは290nmであった。
1 ワイドバンドギャップ半導体基板
2 イオン注入界面
3 ハンドル基板
4 ワイドバンドギャップ半導体薄膜
5 イオン注入した表面(イオン注入面)
6 接合体
8 貼り合わせウェーハ
9 貼り合わせ面

Claims (14)

  1. ハンドル基板の表面にワイドバンドギャップ半導体薄膜層を形成して貼り合わせウェーハを製造する方法であって、
    バンドギャップ2.8eV以上のワイドバンドギャップ半導体基板の表面からイオンを注入してイオン注入層を形成する工程、
    前記ハンドル基板の前記表面、および、前記ワイドバンドギャップ半導体基板の前記イオン注入面の少なくとも一方の面に表面活性化処理を施す工程、
    前記ワイドバンドギャップ半導体基板の前記表面と前記ハンドル基板の前記表面とを貼り合わせて、接合体を得る工程、
    前記接合体に、150℃以上400℃以下の熱処理を加える工程、および、
    前記接合体の半導体基板側から前記ワイドバンドギャップ半導体基板のイオン注入層に向けて可視光を照射して前記イオン注入層の界面を脆化し、ワイドバンドギャップ半導体薄膜をハンドル基板に転写する工程を含む貼り合わせウェーハの製造方法。
  2. ハンドル基板の表面にワイドバンドギャップ半導体薄膜層を形成して貼り合わせウェーハを製造する方法であって、
    バンドギャップ2.8eV以上のワイドバンドギャップ半導体基板の表面からイオンを注入してイオン注入層を形成する工程、
    前記ハンドル基板の前記表面、および、前記ワイドバンドギャップ半導体基板の前記イオン注入面の少なくとも一方の面に表面活性化処理を施す工程、
    前記ワイドバンドギャップ半導体基板の前記表面と前記ハンドル基板の前記表面とを貼り合わせて、接合体を得る工程、
    前記接合体に、150℃以上400℃以下の熱処理を加える工程、および、
    前記接合体のハンドル基板側から前記ワイドバンドギャップ半導体基板のイオン注入層に向けて可視光を照射して前記イオン注入層の界面を脆化し、ワイドバンドギャップ半導体薄膜をハンドル基板に転写する工程を含む貼り合わせウェーハの製造方法。
  3. 表面活性化がオゾン水処理、UVオゾン処理、イオンビーム処理、プラズマ処理のいずれか、もしくは組み合わせで行われることを特徴とする請求項1または2に記載の貼り合せウェーハの製造方法。
  4. 前記可視光照射の後、イオン注入層の界面に機械的衝撃を加え、該界面に沿って半導体薄膜を剥離する工程を含むことを特徴とする請求項1ないし3のいずれかに記載の貼り合わせウェーハの製造方法。
  5. 前記ワイドバンドギャップ半導体基板が、炭化珪素、窒化ガリウム、酸化亜鉛、ダイアモンド、または、窒化アルミニウムのいずれかであることを特徴とする請求項1ないし4のいずれかに記載の貼り合わせウェーハの製造方法。
  6. 前記ワイドバンドギャップ半導体基板が、炭化珪素、窒化ガリウム、酸化亜鉛、ダイアモンド、または、窒化アルミニウムのいずれかにSiO膜が付けられていることを特徴とする請求項1ないし4のいずれかに記載の貼り合わせウェーハの製造方法。
  7. 前記可視光が、レーザー光であることを特徴とする請求項1ないし6のいずれかに記載の貼り合わせウェーハの製造方法。
  8. 前記可視光が、スパイクアニールを含むRTA (Rapid Thermal Anneal)であることを特徴とする諒求項1ないし6のいずれかに記載の貼り合わせウェーハの製造方法。
  9. 前記可視光が、キセノンフラッシュランプ光であることを特徴とする請求項1ないし6のいずれかに記載の貼り合わせウェーハの製造方法。
  10. 前記ハンドル基板が、シリコン、酸化膜付きシリコン、アルミナ、非単結晶窒化アルミニウム、または、炭化珪素のいずれかであることを特徴とする請求項1、3、4、5、6、7、8または9のいずれかに記載の貼り合わせウェーハの製造方法。
  11. 前記ハンドル基板が、ガラス、石英、または、サファイアのいずれかであることを特徴とする請求項2ないし9のいずれかに記載の貼り合わせウェーハの製造方法。
  12. 前記注入イオンが、水素原子イオン(H)であり、ドーズ量が、3.0×1017atoms/cm以上2×1017atoms/cm以下であることを特徴とする請求項1ないし11のいずれかに記載の貼り合わせウェーハの製造方法。
  13. 前記注入イオンが、水素原分子イオン(H )であり、ドーズ量が、1.5×1017atoms/cm以上1×1017atoms/cm以下であることを特徴とする請求項1ないし11のいずれかに記載の貼り合わせウェーハの製造方法。
  14. 請求項1ないし13のいずれかに記載の製造方法により得られた貼り合わせウェーハ。
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KR1020117012761A KR101607725B1 (ko) 2008-12-11 2009-12-10 와이드 밴드 갭 반도체를 적층한 복합 기판의 제조 방법
AU2009325425A AU2009325425B2 (en) 2008-12-11 2009-12-10 Method for manufacturing composite substrate on which wide bandgap semiconductor is laminated
CN200980150180.9A CN102246267B (zh) 2008-12-11 2009-12-10 层叠有宽带隙半导体的复合基板的制造方法
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2013140871A1 (ja) * 2012-03-21 2013-09-26 住友電気工業株式会社 炭化珪素半導体装置の製造方法
WO2014013980A1 (ja) * 2012-07-18 2014-01-23 日本碍子株式会社 複合ウェハー及びその製法
US10680068B2 (en) 2016-07-19 2020-06-09 Sicoxs Corporation Semiconductor substrate

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2961719B1 (fr) 2010-06-24 2013-09-27 Soitec Silicon On Insulator Procede de traitement d'une piece en un materiau compose
RU2469433C1 (ru) * 2011-07-13 2012-12-10 Юрий Георгиевич Шретер Способ лазерного отделения эпитаксиальной пленки или слоя эпитаксиальной пленки от ростовой подложки эпитаксиальной полупроводниковой структуры (варианты)
JP5417399B2 (ja) * 2011-09-15 2014-02-12 信越化学工業株式会社 複合ウェーハの製造方法
FR2984597B1 (fr) * 2011-12-20 2016-07-29 Commissariat Energie Atomique Fabrication d’une structure souple par transfert de couches
WO2014017369A1 (ja) * 2012-07-25 2014-01-30 信越化学工業株式会社 ハイブリッド基板の製造方法及びハイブリッド基板
KR102133336B1 (ko) * 2012-12-26 2020-07-13 엔지케이 인슐레이터 엘티디 복합 기판, 그 제법 및 탄성파 디바이스
WO2014192597A1 (ja) * 2013-05-31 2014-12-04 日本碍子株式会社 複合基板用支持基板および複合基板
JP6165127B2 (ja) * 2014-12-22 2017-07-19 三菱重工工作機械株式会社 半導体装置及び半導体装置の製造方法
JP6454606B2 (ja) * 2015-06-02 2019-01-16 信越化学工業株式会社 酸化物単結晶薄膜を備えた複合ウェーハの製造方法
JP6396854B2 (ja) * 2015-06-02 2018-09-26 信越化学工業株式会社 酸化物単結晶薄膜を備えた複合ウェーハの製造方法
JP6396853B2 (ja) 2015-06-02 2018-09-26 信越化学工業株式会社 酸化物単結晶薄膜を備えた複合ウェーハの製造方法
JP6396852B2 (ja) * 2015-06-02 2018-09-26 信越化学工業株式会社 酸化物単結晶薄膜を備えた複合ウェーハの製造方法
JP6632462B2 (ja) * 2016-04-28 2020-01-22 信越化学工業株式会社 複合ウェーハの製造方法
CN107785235A (zh) * 2016-08-31 2018-03-09 沈阳硅基科技有限公司 一种在基板上制造薄膜的方法
RU2699606C1 (ru) * 2016-11-28 2019-09-06 Федеральное государственное автономное образовательное учреждение высшего образования "Национальный исследовательский Нижегородский государственный университет им. Н.И. Лобачевского" Способ ионно-лучевого синтеза нитрида галлия в кремнии
CN107326435A (zh) * 2017-07-28 2017-11-07 西安交通大学 一种生长GaN的SiC衬底的剥离方法
US10510532B1 (en) * 2018-05-29 2019-12-17 Industry-University Cooperation Foundation Hanyang University Method for manufacturing gallium nitride substrate using the multi ion implantation
KR101969679B1 (ko) * 2018-07-27 2019-04-16 한양대학교 산학협력단 Soi 웨이퍼와 열처리 공정을 이용한 박막 형성 및 전사 방법
JP7416935B2 (ja) * 2019-11-14 2024-01-17 ファーウェイ デジタル パワー テクノロジーズ カンパニー リミテッド 半導体基板、その製造方法、及び半導体装置
CN111883651A (zh) * 2020-07-23 2020-11-03 奥趋光电技术(杭州)有限公司 一种制备高质量氮化铝模板的方法
CN117476831B (zh) * 2023-12-20 2024-03-19 青禾晶元(晋城)半导体材料有限公司 Led外延片及其制备方法、led芯片及其制备方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004140266A (ja) * 2002-10-18 2004-05-13 Ishikawajima Harima Heavy Ind Co Ltd 薄膜層ウェハ製造方法、及び薄膜層ウェハ
JP2005252244A (ja) * 2004-02-03 2005-09-15 Ishikawajima Harima Heavy Ind Co Ltd 半導体基板の製造方法
JP2007220899A (ja) * 2006-02-16 2007-08-30 Shin Etsu Chem Co Ltd 半導体基板の製造方法
JP2008277552A (ja) * 2007-04-27 2008-11-13 Shin Etsu Chem Co Ltd 貼り合わせ基板の製造方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6071795A (en) * 1998-01-23 2000-06-06 The Regents Of The University Of California Separation of thin films from transparent substrates by selective optical processing
JP3655547B2 (ja) * 2000-05-10 2005-06-02 株式会社イオン工学研究所 半導体薄膜の形成方法
FR2817395B1 (fr) * 2000-11-27 2003-10-31 Soitec Silicon On Insulator Procede de fabrication d'un substrat notamment pour l'optique, l'electronique ou l'optoelectronique et substrat obtenu par ce procede
US6562127B1 (en) * 2002-01-16 2003-05-13 The United States Of America As Represented By The Secretary Of The Navy Method of making mosaic array of thin semiconductor material of large substrates
JP2003347176A (ja) * 2002-03-20 2003-12-05 Shin Etsu Handotai Co Ltd 貼り合わせウェーハの製造方法
EP1482548B1 (en) * 2003-05-26 2016-04-13 Soitec A method of manufacturing a wafer
JP5358159B2 (ja) 2004-02-03 2013-12-04 株式会社半導体エネルギー研究所 半導体薄膜層を有する基板の製造方法
WO2006082467A1 (en) * 2005-02-01 2006-08-10 S.O.I.Tec Silicon On Insulator Technologies Substrate for crystal growing a nitride semiconductor
JP2007019482A (ja) * 2005-06-07 2007-01-25 Fujifilm Holdings Corp 機能性膜含有構造体、及び、機能性膜の製造方法
DE602006021014D1 (de) 2005-06-07 2011-05-12 Fujifilm Corp Struktur enthaltender funktionaler film und verfahren zur herstellung eines funktionalen films
JP5064695B2 (ja) * 2006-02-16 2012-10-31 信越化学工業株式会社 Soi基板の製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004140266A (ja) * 2002-10-18 2004-05-13 Ishikawajima Harima Heavy Ind Co Ltd 薄膜層ウェハ製造方法、及び薄膜層ウェハ
JP2005252244A (ja) * 2004-02-03 2005-09-15 Ishikawajima Harima Heavy Ind Co Ltd 半導体基板の製造方法
JP2007220899A (ja) * 2006-02-16 2007-08-30 Shin Etsu Chem Co Ltd 半導体基板の製造方法
JP2008277552A (ja) * 2007-04-27 2008-11-13 Shin Etsu Chem Co Ltd 貼り合わせ基板の製造方法

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2013140871A1 (ja) * 2012-03-21 2013-09-26 住友電気工業株式会社 炭化珪素半導体装置の製造方法
JP2013197320A (ja) * 2012-03-21 2013-09-30 Sumitomo Electric Ind Ltd 炭化珪素半導体装置の製造方法
US9048093B2 (en) 2012-03-21 2015-06-02 Sumitomo Electric Industries, Ltd. Method for manufacturing silicon carbide semiconductor device
WO2014013980A1 (ja) * 2012-07-18 2014-01-23 日本碍子株式会社 複合ウェハー及びその製法
JP5491680B1 (ja) * 2012-07-18 2014-05-14 日本碍子株式会社 複合ウェハー及びその製法
KR101436289B1 (ko) * 2012-07-18 2014-08-29 엔지케이 인슐레이터 엘티디 복합 웨이퍼 및 그 제조 방법
US8981531B2 (en) 2012-07-18 2015-03-17 Ngk Insulators, Ltd. Composite wafer and method for manufacturing the same
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