CN102246267B - 层叠有宽带隙半导体的复合基板的制造方法 - Google Patents

层叠有宽带隙半导体的复合基板的制造方法 Download PDF

Info

Publication number
CN102246267B
CN102246267B CN200980150180.9A CN200980150180A CN102246267B CN 102246267 B CN102246267 B CN 102246267B CN 200980150180 A CN200980150180 A CN 200980150180A CN 102246267 B CN102246267 B CN 102246267B
Authority
CN
China
Prior art keywords
substrate
band gap
conjunction
treatment
wide band
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN200980150180.9A
Other languages
English (en)
Other versions
CN102246267A (zh
Inventor
秋山昌次
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shin Etsu Chemical Co Ltd
Original Assignee
Shin Etsu Chemical Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shin Etsu Chemical Co Ltd filed Critical Shin Etsu Chemical Co Ltd
Publication of CN102246267A publication Critical patent/CN102246267A/zh
Application granted granted Critical
Publication of CN102246267B publication Critical patent/CN102246267B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/185Joining of semiconductor bodies for junction formation
    • H01L21/187Joining of semiconductor bodies for junction formation by direct bonding
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26Bombardment with radiation
    • H01L21/263Bombardment with radiation with high-energy radiation
    • H01L21/265Bombardment with radiation with high-energy radiation producing ion implantation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76Making of isolation regions between components
    • H01L21/762Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H01L21/76254Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along an ion implanted layer, e.g. Smart-cut, Unibond
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/20Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Power Engineering (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Recrystallisation Techniques (AREA)
  • Pressure Welding/Diffusion-Bonding (AREA)
  • Crystals, And After-Treatments Of Crystals (AREA)

Abstract

本发明提供了一种制造低成本结合晶片(8)的方法,该方法能使宽带隙半导体(1)的块状晶体尽量薄地转印到处理基板(3)上而不破坏基板。该方法是通过在处理基板(3)的表面上形成宽带隙半导体薄膜层(4)来制造结合晶片(8),该方法包括以下步骤:从具有2.8eV以上的带隙的宽带隙半导体(1)的表面(5)注入离子来形成离子注入层(2);对所述处理基板(3)的所述表面或所述宽带隙半导体(1)的所述离子注入表面(5)中的至少一个表面进行表面活化处理;结合所述宽带隙半导体(1)的所述表面(5)和所述处理基板(3)的所述表面来获得结合体(6);对所述结合体(6)进行150℃-400℃的热处理;以及从所述结合体(6)的所述半导体基板(1)侧向所述宽带隙半导体(1)的所述离子注入层(2)照射可见光,以使所述离子注入层(2)的界面脆化,然后将所述宽带隙半导体薄膜层(4)转印到所述处理基板(3)上。

Description

层叠有宽带隙半导体的复合基板的制造方法
技术领域
本发明涉及一种包括宽带隙半导体层的复合基板的制造方法。
背景技术
近年来,宽带隙半导体作为用于功率半导体和短波长激光器的基板已受到重视。特别是,碳化硅SiC(2.9eV~3.0eV)、氮化镓GaN(3.4eV)、氧化锌ZnO(3.37eV)、钻石(5.47eV)和氮化铝AlN(6.0eV)等材料尤其受到重视,这是因为它们具有高的带隙。
然而,虽然通过异质外延生长在单晶蓝宝石或单晶SiC上沉积GaN(作为示例),但沉积的GaN由于晶格常数差异的原因而具有大量的缺陷,从而如今难以将GaN应用到功率半导体、高性能激光器等中。
在这些单晶体的生产方法中,最佳质量的晶体的生产方法是诸如水热合成方法(hydrothermalsynthesismethod)之类的晶体生长方法,众所周知,从由该方法生产的块状晶体切出的片(晶片)具有最佳质量。然而,晶体生长需要时间,因此晶体价格极高,如今仍未广范围应用。但是,实际用作器件的部分仅限于从表层(surficiallayer)开始的数百纳米至数个微米的范围,所以可以说,将块状晶体薄薄地转印到处理基板的方法来降低成本是一种自然的想法。
可以将SOITEC方法引用为膜转印的常规方法,在这个方法中,以如下方式将半导体膜转印到处理基板上:将预先在室温下经过氢离子注入的半导体基板(供体基板)和充当支撑基板的基板(处理基板)相互结合,使它们在高温(约500°C)下经历热处理以产生大量的微气泡(称作微腔)并进行剥离(detachment)。
然而,在实践中,由于供体基板和处理基板(例如,硅、石英、蓝宝石等)之间的热膨胀系数差异的原因,可预料到,将两个基板简单地结合及提高温度将导致基板断裂,因此不能形成复合基板。
还存在另一种被称作SiGen方法的方法,在该方法中,使同样预先经历氢离子注入的半导体基板的表面和/或处理基板的表面经历等离子处理以活化表面,接着使其相互结合,对基板进行机械冲击以在氢离子注入界面处进行剥离。然而,由于膜转印依赖于机械方法(冲击等),因此存在如下问题:由于基板的低机械强度的原因,基板在膜从小尺寸的薄半导体基板的转印期间受到破坏。
发明内容
本发明的目的在于提供一种低成本结合晶片的制造方法,该方法能够在不破坏基板的情况下将块状的宽带隙半导体晶体尽量薄地转印到处理基板上。
为了解决上述问题,本发明提出了如下制造方法。
更具体地,所述方法通过在处理基板的表面上形成宽带隙半导体膜来制造结合晶片,所述方法包括以下步骤:通过从具有2.8eV以上的带隙的宽带隙半导体基板的表面注入离子来形成离子注入层;对所述处理基板的所述表面和所述宽带隙半导体基板的所述离子注入表面中的至少一个表面进行表面活化处理;通过结合所述宽带隙半导体基板的所述表面和所述处理基板的所述表面来获得结合基板;对所述结合基板进行150°C以上且400°C以下的热处理;以及使用可见光从所述结合基板的所述宽带隙半导体基板侧或者所述处理基板侧对所述宽带隙半导体基板的所述离子注入层进行照射,以使所述离子注入层的界面脆化,然后将所述宽带隙半导体膜转印到所述处理基板上。
本发明能够使形成在宽带隙半导体基板中的离子注入层的界面有效并充分地脆化而不依赖于机械冲击,并能够将宽带隙半导体的块状晶体尽可能薄地转印到处理基板上,从而能够降低成本。另外,本发明还能够防止由宽带隙半导体基板和处理基板的热膨胀系数之间的差异所导致的结合晶片的断裂或缺口、结合表面处的脱离等。
附图说明
图1是表示本发明的结合晶片的制造方法的实施例的图。
图2是表示本发明的结合晶片的制造方法的另一实施例的图。
具体实施方式
附图标记的说明:
1宽带隙半导体基板
2离子注入界面
3处理基板
4宽带隙半导体膜
5离子注入表面(离子注入面)
6结合基板
8结合晶片
9结合表面
本发明旨在提供一种通过在处理基板的表面上形成宽带隙半导体膜来制造结合晶片的方法。
由于本发明中所采用的宽带隙半导体基板具有宽带隙,所以该基板对于处于可见光的整个波长范围(450nm~700nm)的光或至少处于可见光的较长波长范围内的光是透明的或具有70%以上的光透射率。例如,宽带隙半导体的示例包括但不限于碳化硅(SiC)、氮化镓(GaN)、氧化锌(ZnO)、钻石和氮化铝(AlN),能够应用具有2.8eV以上带隙的半导体。这是因为:鉴于对应2.8eV的吸收边(absorptionedge)约为450nm(吸收边波长(微米)=1.24/带隙(eV)),所以波长大于吸收边波长的光几乎不可能被吸收。例如,带隙的标准上限可以是6.5eV,半导体特性在6.5eV以上消失而绝缘特性增大。
带隙是指纯半导体的禁带宽度(forbiddenbandwidth),其是在不考虑通过加入杂质而形成的杂质水平的情况下的值。在本说明书中,带隙的值是通过将吸收边处的波长转换成能量而获得的。
在本发明中,宽带隙半导体基板可具有25mm~100mm的直径。不特定限制宽带隙半导体基板的厚度。然而,接近SEMI/JEIDA标准的1mm以下的普通薄晶片易于处理。
只要处理基板能够支撑上述宽带隙半导体膜,则不特定限制处理基板,处理基板的示例包括硅基板、其上形成有氧化物膜的硅基板、氧化铝基板、非单晶氮化硅基板、碳化硅基板、玻璃基板、石英基板和蓝宝石基板。
在下述可见光照射步骤中,当从处理基板侧进行可见光照射时,期望处理基板在用于照射的可见光的波长范围内表现出较小的能量损失,只要处理基板在上述可见光范围内表现出70%以上的透射率,则不特定限制处理基板。然而,重要的是,处理基板优选是在绝缘和透明度方面表现优异的玻璃、石英和蓝宝石中的任何一种。在本发明中,宽带隙半导体基板通常具有25mm~100mm的直径。不特定限制宽带隙半导体基板的厚度。然而,接近SEMI/JEIDA标准的1mm以下的普通薄晶片易于处理。
如图1和图2所示,首先从宽带隙半导体基板1的表面5进行离子注入,从而形成离子注入层2,接着,在待结合的各表面经历表面活化处理之后,将宽带隙半导体基板的表面5和处理基板3相互结合,从而获得结合基板6。后面将详细说明离子注入。
在宽带隙半导体基板形成有离子注入层之后,可在宽带隙半导体基板上形成厚度约为50nm的SiO2膜。
在这种情况下,在结合步骤中获得了增加结合强度的优点。
表面活化处理方法可包括臭氧水处理(ozonewatertreatment)、UV臭氧处理、离子束处理和等离子处理。尽管仍不能完全解释由于表面活化而使结合力增大的机理,但能够以如下方式说明该机理。在臭氧水处理或UV臭氧处理的情况下,以如下方式进行活化:臭氧使表面上的有机物质分解,从而增加了表面上的OH基团。另一方面,在离子束处理或等离子处理的情况下,通过将高活性悬空键(danglingbond)暴露在晶片表面处或将OH基团加入到悬空键来进行活化。可以测量亲水性(可湿性)的程度来确认表面活化。
具体地,可通过在晶片表面上进行滴水并测量接触角(contactangle)来进行简单的测量。
在臭氧水处理的情况下,可通过将晶片浸入到以大约10mg/L的浓度溶解有臭氧的纯水中来实现表面活化。
在UV臭氧处理的情况下,能够通过使臭氧气体或产生自空气的臭氧气体经历UV光照射(如,185nm)来进行表面活化。
在离子束处理的情况下,能够通过以下方式增大结合力:如同在溅射中,利用来自如氩等惰性气体的束在高真空下处理晶片表面以在表面暴露悬空键。
在等离子处理的情况下,能够通过以下步骤使表面经历离子处理:将宽带隙半导体基板和/或处理基板放置在处理室中、经减压引入等离子气体,接着使上述基板在大约100W的高频等离子下暴露5~10秒。对于等离子气体,在处理宽带隙半导体基板的情况下,当表面需要氧化时,可使用来自氧气的等离子,而在表面不需要氧化时,可使用氢气、氩气或其混合气体、或者氢气和氦气的混合气体。在对处理基板进行处理的情况下,可采用任何气体。该处理氧化并去除宽带隙半导体基板和/或处理基板的表面处的有机物质,而且在表面处增加OH基团以活化表面。
虽然这四种处理优选地应用到宽带隙半导体基板的离子注入表面和处理基板的待结合表面,但这些处理可应用到上述基板中的任一个基板。
接下来,使获得的结合基板6经历150°C以上且400°C以下的热处理。进行热处理的原因在于:防止由于当结合表面9在后续的可见光照射步骤中经历高温时温度急剧升高而使结合表面9滑动所引入的晶体缺陷。采用150°C~400°C的温度的原因在于:在小于150°C的情况下,可能不能增加结合强度,而在大于400°C的情况下,可能会破坏结合基板。
发明人进行的实验和分析表明,当处理基板3是石英或玻璃时,合适温度为150°C以上且400°C以下,当处理基板3是蓝宝石时,合适温度为150°C以上且350°C以下。这些温度范围随着基板发生变化。可通过在合适的温度范围内改变温度,在两个以上的步骤中进行热处理。
热处理时间在某些程度上取决于温度,优选为12小时~72小时。
紧接着,将结合基板6冷却到室温,并以如下方式进行退火:从半导体基板1侧或从处理基板3侧对宽带隙半导体基板1的离子注入层2进行短时段的可见光照射。
在本说明书中,术语“可见光”是指最大波长处于450~700nm波长范围内的光,且适当选择宽带隙半导体基板1具有高透射率时的波长作为该波长。可见光可以是相干光和非相干光中的任一种。
通常,半导体基板1在这个波长范围内是透光的且具有极低的吸收系数。然而,氢离子注入位置吸收这个波长范围内的光,从而加速内部的化学反应,由此在基板的整个表面没有过热的情况下使离子注入层2的界面处脆化。接着,将宽带隙半导体膜4转印到处理基板3,由此形成结合晶片8。
例如,能够在这个可见光的波长范围内采用的激光包括具有532nm波长的绿色激光和具有633nm波长的红色激光,这些激光用于使液晶用非晶硅结晶。采用的激光还包括来自Nd:YAG激光器的二次谐波(波长等于532nm)和来自YVO4激光器的二次谐波(波长等于532nm)。
虽然不特定限制这种情况下的照射方法,但期望该方法能够在整个基板变热之前完成处理,这是因为:如果整个基板变热,则热变形可能破坏基板。
虽然根据本发明的方法可以如图1所示从半导体基板1侧进行照射,但是,如果处理基板3在光到达所结合的宽带隙半导体基板的离子注入层之前对可见光范围(波长:450nm~700nm)内的光表现出较小的能量损失,且处理基板对该可见光范围具有70%以上的透射率,则也能够如图2所示从处理基板3侧进行照射。例如,这类处理基板包括石英、玻璃或蓝宝石制成的基板。
另一方面,当处理基板是由诸如硅之类的不透明材料制成时,则需要从宽带隙半导体基板1侧进行照射。
可见光的波长范围的绝大部分通过半导体基板1进行传播,并仅被离子注入位置吸收。因此,整个透明基板未变热,而能够将能量仅传递到需要能量的位置(离子注入位置),这是一种理想的方法。在这个方法中,离子注入位置经历充分脆化,因而能够在不对基板造成负担的情况下转移膜。
在这种情况下所关心的是:如果离子注入部分过热,可能部分地导致热脱离,从而产生膨胀缺陷(称作泡)。可从结合基板6的透明基板侧直观地观察到这种缺陷。一旦这种泡引发脱离,在结合基板6中产生局部应力,从而破坏结合基板6。因此,期望在不导致热脱离的情况下进行激光照射,或者期望在激光照射之前向结合基板6的位于结合表面9附近的端部施加机械冲击,以便激光照射所施加的热冲击使离子注入界面从作为机械冲击起点的端部沿结合基板6的整个表面断裂。
对于激光照射的条件,经验表明:在输出为50W~100W且振荡频率为25mJ3kHz的情况下,期望每单位面积的照射能量为0.4J/cm2~1.6J/cm2。这是因为:如果照射能量小于0.4J/cm2,则存在离子注入界面处未脆化的可能性,而如果照射能量大于1.6J/cm2,则存在由于过度脆化而使基板破碎的可能性。由于使用如同点一样的激光来扫描晶片,所以难以使用时间来界定照射。期望处理后的照射能量落入上述范围内。
半导体处理中使用的RTA等同样可用作可见光照射方法。RTA是非常好的方法,其能够使温度在50°C/秒~150°C/秒之间快速增加和降低,并能够在整个基板变热之前完成处理。在这种情况下,重要的是,在不引起热脱离的情况下仅仅过加热离子注入界面的附近区域。RTA中通常使用的热源是卤素灯(halogenlamp),因而该热源适于作为可见光照射源。
注意,氙气闪光灯(xenonflashlamp)等也可以作为可见光。在使用来自氙气灯的光的情况下,能够通过用于阻挡可见光范围之外的光的波长滤光器来进行照射。另外,用于阻挡可见光波长范围之外的波长的光(对宽带隙基板是透明的)的滤光器等对于稳定处理也是有效的。为了防止出现上述泡,期望使用来自氙气灯的光同时照射相结合基板的整个表面。同时照射能够容易防止结合基板出现局部应力,从而防止结合基板被破坏。因此,期望在不导致热脱离的情况下进行氙气灯光照射,或期望在氙气灯光照射之前向结合基板6的位于结合表面9附近的端部施加机械冲击,以便氙气灯光照射所施加的热冲击使离子注入表面从作为机械冲击起点的端部沿结合基板6的整个表面断裂。
在进行激光照射、RTA处理或氙气灯光照射之后,如果宽带隙半导体膜没有转印到处理基板上,则可通过向离子注入层的界面施加机械冲击来进行剥离。
例如,为了向离子注入层的界面施加机械冲击,可从结合晶片的一侧连续性地或间歇性地进行诸如气体或液体之类的流体喷射,或使用剥离器(detacher),但只要采用的方法能够提供可引起机械剥离的冲击即可,不特定限制机械冲击的施加方法。
剥离器是如下装置:该装置能够从在150°C~400°C温度下经历热处理的结合基板6中的氢离子注入层的侧面施加机械冲击。剥离器优选地具有适用于氢离子注入层的侧面且可沿着氢离子层移动的尖部。剥离器优选地包括像剪刀一样的锐角工具及具有像剪刀一样的锐角刃的装置。剥离器的材料可包括塑料(例如,聚苯醚醚酮(polyetheretherketone))、氧化锆、硅和钻石。如果不存在污染问题,则也可包括金属。当存在污染问题时,可使用塑料。另外,剪刀等的刃可用作锲形锐角工具。
剥离步骤通过将宽带隙半导体膜4形成在处理基板3上来提供结合晶片8。
宽带隙半导体膜4通常具有50nm~2000nm的厚度。
下面将说明离子注入和表面活化处理。
本发明的结合晶片的制造方法包括以下步骤:在结合宽带隙半导体基板1和处理基板3之前,从宽带隙半导体基板1的一个表面5注入离子以形成离子注入层2。在这种情况下,通过能够在表面下的预定深度处形成离子注入层2的注入能量来注入预定剂量的氢离子(H+)或氢分子离子(H2 +)。例如,可将50~100KeV的注入能量作为这种情况下的注入条件。
注入到宽带隙半导体基板1的氢离子(H+)的剂量优选为5.0×1016个原子/cm2~3.0×1017个原子/cm2。如果剂量小于5.0×1016个原子/cm2,则界面不会发生脆化;而如果剂量大于3.0×1017个原子/cm2,则会在结合后的热处理期间导致气泡,从而导致有瑕疵的转印。
在使用氢分子离子(H2 +)作为注入离子的情况下,氢分子离子(H2 +)的剂量优选为2.5×1015个原子/cm2~1.5×1017个原子/cm2。如果剂量小于2.5×1015个原子/cm2,则界面不会发生脆化;而如果剂量大于1.5×1017个原子/cm2,则会在结合后的热处理期间导致气泡,从而导致有瑕疵的转印。
另外,当通过预先形成在宽带隙半导体基板1的表面上的大约几个nm~500nm的硅氧化物膜之类的绝缘膜进行氢离子或氢分子离子的注入时,能够抑制注入离子沟道效应(channeling)。
本发明的结合晶片的制造方法包括以下步骤:在结合宽带隙半导体基板1和处理基板3之前的上述离子注入之后,向宽带隙半导体基板1的离子注入表面5和/或处理基板3的表面应用表面活化处理。表面活化处理方法的示例包括等离子处理和臭氧处理等。
在等离子处理的情况下,可通过如下步骤对表面进行等离子处理:将经过RCA清洁处理等的宽带隙半导体基板和/或处理基板放置在真空处理室中;经减压引入等离子气体;接着使基板在大约100W的高频等离子下暴露5~10秒。在处理宽带隙半导体基板的情况下,当表面需要氧化时,可使用来自氧气的等离子作为等离子气体,而在表面不需要氧化时,可使用氢气、氩气或其混合气体、或者氢气和氦气的混合气体作为等离子气体。在对处理基板进行处理的情况下,可采用任何气体。
这种等离子处理氧化并去除宽带隙半导体基板的表面和/或处理基板的表面处的有机物质,并进一步在表面处增加了用于活化的OH基团。虽然优选地对宽带隙半导体基板的离子注入表面和处理基板的待结合表面均进行这种处理,但也可对上述表面中的任何一个表面进行这种处理。
在臭氧处理的情况下,可通过如下步骤对表面进行臭氧处理:将经过RCA清洁处理等的宽带隙半导体基板和/或处理基板放置在引入有空气的处理室中;引入诸如氮气或氩气之类的等离子气体;接着产生高频等离子以将空气中的氧气转换成臭氧。可进行等离子处理和臭氧处理中的一种或两种。
本发明也涉及根据上述结合晶片的制造方法而获得的结合晶片。结合晶片的应用示例包括应用到诸如液晶装置之类的光电装置、用于功率半导体和短波长激光器的基板的制造。
示例
示例1
通过75KeV的加速电压向直径为50mm的GaN基板注入剂量为1.35x1017个原子/cm2的H2 +离子。接着,准备充当处理基板的硅基板,硅基板的直径为50mm,并使这两个基板经历臭氧水处理、UV臭氧处理、离子束处理或等离子活化处理。在室温下使这些基板相互结合、在250°C下进行24小时的热处理,接着使用532nm的激光从透明的GaN基板侧进行照射。照射能量约为0.5J/cm2。在进行照射之后,通过向结合表面施加轻的机械冲击成功地将GaN膜转印到硅基板上。这个示例中转印的GaN的厚度为290nm。
这个示例表明转印的膜的质量与活化的类型无关。
示例2
通过75KeV的加速电压向直径为50mm的GaN基板注入剂量为1.35x1017个原子/cm2的H2 +离子。接着,准备充当处理基板的硅基板,硅基板的直径为50mm,并使这两个基板经历离子束活化处理。在室温下使这些基板相互结合,并在250°C下进行24小时的热处理。在总共制备三组同样类型的基板之后,使用绿色激光(波长为532nm)、RTA或闪光灯从透明基板侧(石英侧)进行可见光照射。
在这个示例中,激光照射的条件是:振荡频率为25mJ3kHz,输出为75W。基板的整个表面经历1.2J/cm2的照射。
在使用RTA的情况下,放置高温计以便从GaN侧观察结合基板的温度。在这种情况下,能够观察结合表面附近的温度。
温度以50°C/秒的速率上升到350°C(对高温计进行读数),在温度达到350°C时立刻切断电源以冷却基板。
在使用闪光灯的情况下,以1ms(毫秒)的脉冲宽度进行照射。在进行照射之后,通过向结合表面施加轻的机械冲击成功地将GaN膜转印到硅基板上。这个示例中转印的GaN的厚度为750nm。通过直接观察这三个样例没有发现显著区别。这表明转印的膜的质量与可见光照射的类型无关。
对比示例1
通过75KeV的加速电压向直径为50mm的GaN基板注入剂量为1.35x1017个原子/cm2的H2 +离子。接着,准备充当处理基板的硅基板,硅基板的直径为50mm,并使这两个基板经历离子束处理。在200°C下使这些基板相互结合、在250°C下进行24小时的热处理,接着在200°C的加热板(hotplate)上使用532nm的激光从透明的GaN基板侧进行照射。照射能量约为0.5J/cm2
在进行照射之后,通过向结合表面施加轻的机械冲击成功地将GaN膜转印到硅基板上。这个示例中转印的GaN的厚度为290nm。
对比示例2
通过75KeV的加速电压向直径为50mm的GaN基板注入剂量为1.35x1017个原子/cm2的H+离子。接着,准备充当处理基板的硅基板,硅基板的直径为50mm,并使这两个基板经历离子束处理。在200°C下使这些基板相互结合、在250°C下进行24小时的热处理,接着在250°C的加热板上使用532nm的激光从透明的GaN基板侧进行照射。照射能量约为0.5J/cm2。在进行照射之后,通过向结合表面施加轻的机械冲击成功地将GaN膜转印到硅基板上。这个示例中转印的GaN的厚度为290nm。通过上述对比示例1和2,表明了结合温度和照射温度具有高自由度。
示例3
通过80KeV的加速电压向直径为50mm的ZnO基板注入剂量为9.5x1016个原子/cm2的H+离子。接着,准备充当处理基板的硅基板,硅基板的直径为50mm,并使这两个基板经历等离子活化处理。在室温下使这些基板相互结合、在250°C下进行24小时的热处理,接着通过Xe闪光灯从ZnO基板侧进行照射。脉冲宽度约为1毫秒。在进行照射之后,通过向结合表面施加轻的机械冲击成功地将ZnO膜转印到硅基板上。这个示例中转印的ZnO的厚度为550nm。
示例4
通过75KeV的加速电压向直径为50mm的GaN基板注入剂量为1.35x1017个原子/cm2的H2 +离子。接着,准备充当处理基板的蓝宝石基板,蓝宝石基板的直径为50mm,并使这两个基板经历等离子活化处理。在室温下使这些基板相互结合、在150°C下进行24小时的热处理以及在250°C下进行24小时的热处理,接着使用Xe闪光灯从蓝宝石基板侧进行照射。脉冲宽度约为1毫秒。在进行照射之后,通过向结合表面施加轻的机械冲击成功地将GaN膜转印到蓝宝石基板上。这个示例中转印的GaN的厚度为290nm。

Claims (9)

1.一种通过在处理基板的表面上形成宽带隙半导体膜来制造结合晶片的方法,所述方法包括以下步骤:
从具有2.8eV以上的带隙的宽带隙半导体基板的表面注入离子来形成离子注入层;
对所述处理基板的所述表面和所述宽带隙半导体基板的所述离子注入表面中的至少一个表面进行表面活化处理;
结合所述宽带隙半导体基板的所述表面和所述处理基板的所述表面来获得结合基板;
对所述结合基板进行150℃以上且400℃以下的热处理;以及
使用可见光从所述结合基板的所述宽带隙半导体基板侧对所述宽带隙半导体基板的所述离子注入层进行照射,以使所述离子注入层的界面脆化,然后将所述宽带隙半导体膜转印到所述处理基板上,
其中,所述可见光是激光或来自氙气闪光灯的光,所述进行照射的步骤包括在照射所述可见光之前向所述结合基板的端部施加机械冲击,使得照射所述可见光所施加的热冲击使离子注入界面从作为所述机械冲击的起点的所述端部沿所述结合基板的整个表面断裂,
其中,通过进行气体或液体的喷射来向所述结合基板的所述端部施加所述机械冲击。
2.如权利要求1所述的制造结合晶片的方法,其中,所述处理基板是选自硅基板、氧化铝基板、非单晶氮化铝基板、碳化硅基板和其上形成有氧化物膜的硅基板所构成的组中的任一基板。
3.一种通过在处理基板的表面上形成宽带隙半导体膜来制造结合晶片的方法,所述方法包括以下步骤:
从具有2.8eV以上的带隙的宽带隙半导体基板的表面注入离子来形成离子注入层;
对所述处理基板的所述表面和所述宽带隙半导体基板的所述离子注入表面中的至少一个表面进行表面活化处理;
结合所述宽带隙半导体基板的所述表面和所述处理基板的所述表面来获得结合基板;
对所述结合基板进行150℃以上且400℃以下的热处理;以及
使用可见光从所述结合基板的所述处理基板侧对所述宽带隙半导体基板的所述离子注入层进行照射,以使所述离子注入层的界面脆化,然后将所述宽带隙半导体膜转印到所述处理基板上,
其中,所述可见光是激光或来自氙气闪光灯的光,所述进行照射的步骤包括在照射所述可见光之前向所述结合基板的端部施加机械冲击,使得照射所述可见光所施加的热冲击使离子注入界面从作为所述机械冲击的起点的所述端部沿所述结合基板的整个表面断裂,
其中,通过进行气体或液体的喷射来向所述结合基板的所述端部施加所述机械冲击。
4.如权利要求1或3所述的制造结合晶片的方法,其中,通过臭氧水处理、UV臭氧处理、离子束处理和等离子处理中的任何一种处理或者组合来进行所述表面活化处理。
5.如权利要求1或3所述的制造结合晶片的方法,其中,所述宽带隙半导体基板是选自碳化硅基板、氮化镓基板、氧化锌基板、钻石基板和氮化铝基板所构成的组中的任一基板。
6.如权利要求1或3所述的制造结合晶片的方法,其中,所述宽带隙半导体基板是选自其上均形成有SiO2膜的碳化硅基板、氮化镓基板、氧化锌基板、钻石基板和氮化铝基板所构成的组中的任一基板。
7.如权利要求3所述的制造结合晶片的方法,其中,所述处理基板是选自玻璃基板、石英基板和蓝宝石基板所构成的组中的任一基板。
8.如权利要求1或3所述的制造结合晶片的方法,其中,所注入的离子是氢原子离子(H+),且所注入的离子的剂量是5.0×1016个原子/cm2以上3.0×1017个原子/cm2以下。
9.如权利要求1或3所述的制造结合晶片的方法,其中,所注入的离子是氢分子离子(H2 +),且所注入的离子的剂量是2.5×1015个原子/cm2以上1.5×1017个原子/cm2以下。
CN200980150180.9A 2008-12-11 2009-12-10 层叠有宽带隙半导体的复合基板的制造方法 Active CN102246267B (zh)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
JP2008-315566 2008-12-11
JP2008315566 2008-12-11
JP2009278561A JP5389627B2 (ja) 2008-12-11 2009-12-08 ワイドバンドギャップ半導体を積層した複合基板の製造方法
JP2009-278561 2009-12-08
PCT/JP2009/070656 WO2010067835A1 (ja) 2008-12-11 2009-12-10 ワイドバンドギャップ半導体を積層した複合基板の製造方法

Publications (2)

Publication Number Publication Date
CN102246267A CN102246267A (zh) 2011-11-16
CN102246267B true CN102246267B (zh) 2016-04-27

Family

ID=42242822

Family Applications (1)

Application Number Title Priority Date Filing Date
CN200980150180.9A Active CN102246267B (zh) 2008-12-11 2009-12-10 层叠有宽带隙半导体的复合基板的制造方法

Country Status (8)

Country Link
US (1) US8546245B2 (zh)
EP (1) EP2357660B1 (zh)
JP (1) JP5389627B2 (zh)
KR (1) KR101607725B1 (zh)
CN (1) CN102246267B (zh)
AU (1) AU2009325425B2 (zh)
TW (1) TWI482198B (zh)
WO (1) WO2010067835A1 (zh)

Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2961719B1 (fr) * 2010-06-24 2013-09-27 Soitec Silicon On Insulator Procede de traitement d'une piece en un materiau compose
RU2469433C1 (ru) * 2011-07-13 2012-12-10 Юрий Георгиевич Шретер Способ лазерного отделения эпитаксиальной пленки или слоя эпитаксиальной пленки от ростовой подложки эпитаксиальной полупроводниковой структуры (варианты)
JP5417399B2 (ja) * 2011-09-15 2014-02-12 信越化学工業株式会社 複合ウェーハの製造方法
FR2984597B1 (fr) * 2011-12-20 2016-07-29 Commissariat Energie Atomique Fabrication d’une structure souple par transfert de couches
JP5884585B2 (ja) * 2012-03-21 2016-03-15 住友電気工業株式会社 炭化珪素半導体装置の製造方法
WO2014013980A1 (ja) * 2012-07-18 2014-01-23 日本碍子株式会社 複合ウェハー及びその製法
KR102104147B1 (ko) * 2012-07-25 2020-04-23 신에쓰 가가꾸 고교 가부시끼가이샤 하이브리드 기판의 제조 방법 및 하이브리드 기판
WO2014104098A1 (ja) * 2012-12-26 2014-07-03 日本碍子株式会社 複合基板、その製法及び弾性波デバイス
DE112014002593B4 (de) * 2013-05-31 2018-10-18 Ngk Insulators, Ltd. Trägersubstrat für Verbundsubstrat und Verbundsubstrat
JP6165127B2 (ja) * 2014-12-22 2017-07-19 三菱重工工作機械株式会社 半導体装置及び半導体装置の製造方法
JP6454606B2 (ja) * 2015-06-02 2019-01-16 信越化学工業株式会社 酸化物単結晶薄膜を備えた複合ウェーハの製造方法
JP6396853B2 (ja) 2015-06-02 2018-09-26 信越化学工業株式会社 酸化物単結晶薄膜を備えた複合ウェーハの製造方法
JP6396852B2 (ja) * 2015-06-02 2018-09-26 信越化学工業株式会社 酸化物単結晶薄膜を備えた複合ウェーハの製造方法
JP6396854B2 (ja) * 2015-06-02 2018-09-26 信越化学工業株式会社 酸化物単結晶薄膜を備えた複合ウェーハの製造方法
JP6632462B2 (ja) * 2016-04-28 2020-01-22 信越化学工業株式会社 複合ウェーハの製造方法
JP6387375B2 (ja) 2016-07-19 2018-09-05 株式会社サイコックス 半導体基板
CN107785235A (zh) * 2016-08-31 2018-03-09 沈阳硅基科技有限公司 一种在基板上制造薄膜的方法
RU2699606C1 (ru) * 2016-11-28 2019-09-06 Федеральное государственное автономное образовательное учреждение высшего образования "Национальный исследовательский Нижегородский государственный университет им. Н.И. Лобачевского" Способ ионно-лучевого синтеза нитрида галлия в кремнии
CN107326435A (zh) * 2017-07-28 2017-11-07 西安交通大学 一种生长GaN的SiC衬底的剥离方法
US10510532B1 (en) * 2018-05-29 2019-12-17 Industry-University Cooperation Foundation Hanyang University Method for manufacturing gallium nitride substrate using the multi ion implantation
KR101969679B1 (ko) * 2018-07-27 2019-04-16 한양대학교 산학협력단 Soi 웨이퍼와 열처리 공정을 이용한 박막 형성 및 전사 방법
WO2021092862A1 (zh) * 2019-11-14 2021-05-20 华为技术有限公司 半导体衬底及其制造方法、半导体器件
CN111883651A (zh) * 2020-07-23 2020-11-03 奥趋光电技术(杭州)有限公司 一种制备高质量氮化铝模板的方法
CN117476831B (zh) * 2023-12-20 2024-03-19 青禾晶元(晋城)半导体材料有限公司 Led外延片及其制备方法、led芯片及其制备方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1482548A1 (en) * 2003-05-26 2004-12-01 S.O.I. Tec Silicon on Insulator Technologies S.A. A method of manufacturing a wafer
EP1986218A1 (en) * 2006-02-16 2008-10-29 Shin-Etsu Chemical Co., Ltd. Method for manufacturing soi substrate

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6071795A (en) 1998-01-23 2000-06-06 The Regents Of The University Of California Separation of thin films from transparent substrates by selective optical processing
JP3655547B2 (ja) * 2000-05-10 2005-06-02 株式会社イオン工学研究所 半導体薄膜の形成方法
FR2817395B1 (fr) * 2000-11-27 2003-10-31 Soitec Silicon On Insulator Procede de fabrication d'un substrat notamment pour l'optique, l'electronique ou l'optoelectronique et substrat obtenu par ce procede
US6562127B1 (en) * 2002-01-16 2003-05-13 The United States Of America As Represented By The Secretary Of The Navy Method of making mosaic array of thin semiconductor material of large substrates
JP2003347176A (ja) * 2002-03-20 2003-12-05 Shin Etsu Handotai Co Ltd 貼り合わせウェーハの製造方法
JP2004140266A (ja) * 2002-10-18 2004-05-13 Ishikawajima Harima Heavy Ind Co Ltd 薄膜層ウェハ製造方法、及び薄膜層ウェハ
JP5110772B2 (ja) * 2004-02-03 2012-12-26 株式会社半導体エネルギー研究所 半導体薄膜層を有する基板の製造方法
JP5358159B2 (ja) 2004-02-03 2013-12-04 株式会社半導体エネルギー研究所 半導体薄膜層を有する基板の製造方法
WO2006082467A1 (en) * 2005-02-01 2006-08-10 S.O.I.Tec Silicon On Insulator Technologies Substrate for crystal growing a nitride semiconductor
JP2007019482A (ja) * 2005-06-07 2007-01-25 Fujifilm Holdings Corp 機能性膜含有構造体、及び、機能性膜の製造方法
EP1889289B1 (en) 2005-06-07 2011-03-30 FUJIFILM Corporation Functional film containing structure and method of manufacturing functional film
JP5042506B2 (ja) * 2006-02-16 2012-10-03 信越化学工業株式会社 半導体基板の製造方法
JP4995626B2 (ja) * 2007-04-27 2012-08-08 信越化学工業株式会社 貼り合わせ基板の製造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1482548A1 (en) * 2003-05-26 2004-12-01 S.O.I. Tec Silicon on Insulator Technologies S.A. A method of manufacturing a wafer
EP1986218A1 (en) * 2006-02-16 2008-10-29 Shin-Etsu Chemical Co., Ltd. Method for manufacturing soi substrate

Also Published As

Publication number Publication date
AU2009325425A1 (en) 2010-06-17
TW201104726A (en) 2011-02-01
KR101607725B1 (ko) 2016-03-30
JP5389627B2 (ja) 2014-01-15
EP2357660B1 (en) 2014-09-03
AU2009325425B2 (en) 2014-10-02
WO2010067835A1 (ja) 2010-06-17
US20110227068A1 (en) 2011-09-22
JP2010161355A (ja) 2010-07-22
TWI482198B (zh) 2015-04-21
EP2357660A1 (en) 2011-08-17
KR20110099008A (ko) 2011-09-05
US8546245B2 (en) 2013-10-01
EP2357660A4 (en) 2012-06-20
CN102246267A (zh) 2011-11-16

Similar Documents

Publication Publication Date Title
CN102246267B (zh) 层叠有宽带隙半导体的复合基板的制造方法
US10164144B2 (en) Bond and release layer transfer process
EP2428980B1 (en) Method for manufacturing bonded wafer
TWI700729B (zh) 具備氧化物單結晶薄膜之複合晶圓之製造方法
CN105009253B (zh) 半导体器件的制造方法
KR101750580B1 (ko) 응력을 저감한 sos 기판
EP2437281B1 (en) Method for preparing an sos substrate having low surface defect density
US9214379B2 (en) SOS substrate having low defect density in vicinity of interface
CN102210007A (zh) 制造soi基板的方法
JP6049571B2 (ja) 窒化物半導体薄膜を備えた複合基板の製造方法
JP2019528225A (ja) 気相または液相エピタキシーを使用したGaN肥厚化用のシードウエハ
EP2757574B1 (en) Method for manufacturing composite wafer
CN104488081A (zh) Sos基板的制造方法和sos基板
TW202243061A (zh) 自基板分離結構之方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant