JP5110772B2 - 半導体薄膜層を有する基板の製造方法 - Google Patents

半導体薄膜層を有する基板の製造方法 Download PDF

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Description

本発明は、半導体ウエハと透明な絶縁基板を用いて、半導体薄膜層を有する半導体基板を製造する方法に関する。
近年、LSI(大規模集積回路)デバイスの微細化が進む中で、より完全な素子間分離、動作速度の高速化、高性能化が追求されており、これらの要求を満たす材料として絶縁基板上にシリコンを形成したSOI(Silicon on Insulator)ウエハが注目されている。また、このSOIウエハの製造方法として、イオン注入剥離法又はスマートカット(登録商標)法と呼ばれる方法が、例えば非特許文献1に開示されている。
非特許文献1の製造方法は、図9に模式的に示すように、酸化工程(ステップ1)、注入工程(ステップ2)、接合工程(ステップ3)、熱処理工程(ステップ4)、界面安定化工程(ステップ5)、及び最終ポリッシング工程(ステップ6)からなる。
酸化工程(ステップ1)では、ウエハA(シリコンウエハ)の表面を酸化し、SOI構造における酸化膜を形成する。注入工程(ステップ2)では、水素イオンを注入して酸化膜の下にシリコン層の厚さを決める剥離層(微小気泡層)を形成する。接合工程(ステップ3)では、表面のクリーン度の高い別のウエハBを水素結合により接合する。熱処理工程(ステップ4)では、熱処理により接合界面を強化すると共に、ウエハBを剥離層(微小気泡層)をへき開面として剥離する。界面安定化工程(ステップ5)では、更に高い温度で熱処理し接合界面を安定化させる。最終ポリッシング工程(ステップ6)では、表面をポリッシングして表面粗さを低減し、SOIウエハが完成する。
このように形成したSOIウエハは、へき開面が良好な鏡面であり、SOI層の膜厚の均一性の高いSOIウエハが比較的容易に得られる特徴がある。
一方、シリコン基板同士の結合ではなく、絶縁基板とシリコン基板を結合して作製するSOIウエハの製造方法として、特許文献1が開示されている。
特許文献1の「SOIウエーハの製造方法ならびにこの方法で製造されるSOIウエーハ」は、単結晶シリコンウエハを絶縁基板に密着させ、シリコン層を剥離してSOI層を形成することによりSOIウエハを製造する方法において、図10に示す下記の工程順に水素イオン注入、多段熱処理、薄膜化処理及び剥離処理をすることを特徴とするものである。
(1)単結晶シリコンウエハのSOI層となる側の面から水素イオンまたは希ガスをI/Iで注入する(イオン注入工程)。
(2)単結晶シリコンウエハのイオン注入面と絶縁基板を室温で密着させる(密着工程)。
(3)100〜300℃で熱処理して仮接合させる(仮接合工程)。
(4)単結晶シリコン層をアルカリエッチングで厚さ100〜250μmにする(エッチング工程)。
(5)350〜450℃で熱処理して本接合させる(本接合工程)。
(6)単結晶シリコン層を研削,研磨して50μm以下の厚さにする(研削・研磨工程)。
(7)500℃以上に加熱してイオン注入層をへき界面として剥離し、単結晶シリコン層の厚さを0.5μm以下のSOI層にする(剥離工程)。
(8)SOI層表面を鏡面研磨する(鏡面研磨工程)。
(9)800℃以上の熱処理を加えて結合強度を高める(熱処理工程)。
特許文献1の方法によるSOIウエハは、絶縁基板上に単結晶シリコンウエハを結合したものであるため、基板が完全な絶縁体であり、キャリアの移動度が基板に影響されず、極めて高くなる特徴を有する。
また、関連するSOIウエハの製造方法として、特許文献2が開示されている。
特許文献2の「半導体ウエハ及びその製作法」は、図11に示すように、半導体層24a,24bと絶縁層20bとが交互に2周期以上周期的に積層された積層構造を有する半導体ウエハであって、前記絶縁層の少なくとも1層がイオン注入された酸素により形成されたものであることを特徴とするものである。なおこの図で、20aは酸素イオン注入層、22aは水素イオン注入層(微小気泡層)、26は貼り合わせウエハ、28はSOIウエハである。
L.Di Cioccio, "Silicon carbide on insulator formation by the Smart-cut process", Materials Science and Engineering B46 (1997) 349-356.
特開平11−145438号公報、「SOIウエーハの製造方法ならびにこの方法で製造されるSOIウエーハ」 特開2001−210810号公報、「半導体ウエハ及びその製作法」
上述した特許文献1の方法において、絶縁基板として透明なガラス基板を用いる場合、SOI層とガラス基板を強固に結合するためには、SOI層及びガラス基板を炉内において800℃以上で熱処理する必要がある。そのため、ガラス基板の構成材料として融点の低いものを用いることができず、ガラス基板の構成材料は例えば石英等のように800℃よりも高い融点を有するものに限られ、さまざまな構成材料からなる絶縁基板を半導体基板の製造に用いることができないとともに、半導体基板の製造コストが高くなる問題点があった。
言い換えれば、従来の半導体基板の製造方法は、半導体薄膜と透明絶縁基板との接合強度を高めるため、通常1000℃以上の熱処理が必要であった。そのため、石英ガラスなどの高融点絶縁基板を用いる必要があり、製造コストが高くなっていた。
また、上述した従来の方法において、SOI層とガラス基板における構成材料の線膨張係数差によって、SOI層とガラス基板を強固に結合する際にSOI層に割れが生じないように、SOIウエハを薄膜化している。しかし、従来の方法では、微小気泡層をへき開面としてSiウエハを薄膜状に剥離する前に、仮接合工程とエッチング工程が必要となる。そのため、半導体基板の製造のための工程が増え、半導体基板の製造作業が煩雑化して、作業時間が長くなる問題点があった。
本発明はかかる問題点を解決するために創案されたものである。すなわち、本発明の第1の目的は、SOI層とガラス基板を強固に結合するために、800℃を超える高温での熱処理を必要とせず、ガラス基板の構成材料として融点の低いものを用いることができ、これにより、半導体基板の製造コストを下げることができる半導体基板の製造方法を提供することにある。
また、本発明の第2の目的は、微小気泡層をへき開面としてSiウエハを薄膜状に剥離する前の、仮接合工程とエッチング工程が不要であり、これにより半導体基板の製造工程を減らし、半導体基板の製造作業を簡略化して、作業時間を短縮化できる半導体基板の製造方法を提供することにある。
本発明によれば、半導体ウエハと透明な絶縁基板を用いて、半導体薄膜層を有する半導体基板を製造する半導体基板の製造方法において、
前記半導体ウエハに半導体薄膜層を形成する薄膜形成工程と、
前記薄膜形成工程後に、前記半導体ウエハと前記絶縁基板の表面を洗浄し、基板の一面を貼り合わせる貼合わせ工程と、
前記貼合わせ工程後に、熱処理により前記貼合わせ面の接合強度を高める熱処理工程と、
前記熱処理工程後に、前記半導体薄膜層を絶縁基板上に剥離させる剥離工程と、
前記剥離工程後に、絶縁基板に、レーザ光を前記半導体薄膜層側または前記透明な絶縁基板側から照射して前記半導体薄膜層の結晶品質を改善するとともに、前記半導体薄膜層と前記透明な絶縁基板を強固に結合させるレーザ光照射工程と、を備えていることを特徴とする半導体基板の製造方法が提供される。
上記本発明の方法によれば、レーザ光照射工程でレーザ光を照射して半導体薄膜層の結晶品質を改善するので、800℃を超える高温での熱処理を必要とせず、ガラス基板の構成材料として融点の低いものを用いることができる。またこのレーザ光照射工程において、レーザ光を前記半導体薄膜層側または前記透明な絶縁基板側から照射するので、半導体薄膜層又は透明な絶縁基板で吸収されずに透過したレーザ光で薄膜層を選択的に加熱できるので、絶縁基板上に半導体薄膜層を強固に結合させることができる。
本発明の好ましい実施形態によれば、前記薄膜形成工程は、前記半導体ウエハの表面に親水性の酸化膜を形成し、その後、水素イオン、水素分子イオン、希ガスイオンまたはこれらの複合イオンを1E16/cm〜1E17/cmの範囲のドープ量で注入する。なお、半導体薄膜層の厚さは、このドープの際の加速電圧を変化させることにより、任意に設定することができる。
また、前記薄膜形成工程は、前記半導体ウエハの表面に多孔質構造を形成し、その上に前記半導体ウエハと同種のエピタキシャル層を成長させ、さらに、エピタキシャル層の表面に親水性の酸化膜を形成してもよい。
前記貼合わせ工程は、室温で貼り合わせた前記半導体ウエハと絶縁基板を500℃以下の温度で加熱し、かつ前記半導体ウエハに正電圧、前記透明な絶縁基板に負電圧を印加して半導体ウエハと絶縁基板とを強固に貼り合わせるのが好ましい。
また、前記熱処理工程において、前記半導体ウエハの温度が400℃を超えない温度で熱処理することで、半導体ウエハと絶縁基板の界面の存在するOH基が一部除去され、半導体ウエハと絶縁基板との接合を強化することができる。
前記剥離工程において、前記半導体ウエハと絶縁基板を600℃以下の温度で熱処理して行うことで、注入されたイオンが拡散、凝集そして膨張することで半導体薄膜層が絶縁基板上に形成させる。
前記剥離工程において、ウォータージェットを前記半導体ウエハの表面の多孔質構造に吹き付けることで、半導体薄膜層が絶縁基板上に形成させる。
前記レーザ光、前記レーザ光の光エネルギーが前記半導体ウエハおよび薄膜に十分に吸収されるように、予め前記レーザ光の波長を選択するのがよい。
前記半導体ウエハは、Siウエハ、GaNウエハ、GaAsウエハ、SiCウエハ、InPウエハ、GaPのいずれかの半導体ウエハであるのがよい。
前記透明な絶縁基板は、前記半導体ウエハと熱膨張係数が同じまたは同程度の絶縁基板であるのがよい。
前記透明な絶縁基板は、表面に親水性の酸化膜が形成されている、ことが好ましい。
前記レーザ光がパルスレーザの場合、前記半導体ウエハの融点を超える温度で加熱し、前記半導体薄膜を結晶化させる、ことが好ましい。
前記半導体ウエハの融点での蒸気圧が大気圧を超え、前記レーザ光を照射して溶融させて結晶化させる場合において、前記蒸気圧を超える圧力の不活性ガス雰囲気にて行うことにより、半導体薄膜層の分解を抑制しかつ半導体薄膜層の結晶品質を改善するとともに、半導体薄膜層と前記透明な絶縁基板を強固に結合させることができる。
前記レーザ照射工程は、前記半導体薄膜層が転写された絶縁基板を600℃以下の温度に加熱することで、半導体薄膜層の吸収係数が上昇するため、レーザ光の出力を下げることができる。
融点における蒸気圧が大気圧を超える前記半導体ウエハにおいて、前記レーザ光照射前に前記レーザ光を透過する薄膜を形成することが好ましい。
上述した本発明の方法によれば、半導体ウエハと絶縁基板の熱膨張係数が同等かそれに近い特性のものであるため、貼り合せ工程後の熱処理により、半導体ウエハが割れることなく、半導体薄膜層を形成することができる。
また、レーザ光は薄膜層のみを吸収し、絶縁基板を透過するため、絶縁基板の直接加熱に寄与するものではなく、また、薄膜層と絶縁基板を強固に結合するまでの加熱時間を極めて短くできるため、絶縁基板の構成材料が例えば石英等の高い融点を有する高価なものに限られず、融点の低い安価なものも絶縁基板として用いることができるとともに、半導体基板の製造コストの低下を図ることができる。
従って本発明は、SOI層とガラス基板を強固に結合するために、800℃を超える高温での熱処理を必要とせず、ガラス基板の構成材料として融点の低いものを用いることができ、これにより、半導体基板の製造コストを下げることができ、かつ微小気泡層をへき開面としてSiウエハを薄膜状に剥離する前の、仮接合工程とエッチング工程が不要であり、これにより半導体基板の製造工程を減らし、半導体基板の製造作業を簡略化して、作業時間を短縮化できる、等の優れた効果を有する。
以下、本発明の好ましい実施形態を図面を参照して説明する。なお、各図において共通する部分には同一の符号を付し、重複した説明を省略する。
以下、本発明の実施形態について、図面を参照して説明する。
図1は、本発明による半導体基板の製造方法のフロー図である。
図1に示すように、本発明の半導体基板の製造方法は、半導体ウエハ1と透明な絶縁基板2を用いて、絶縁基板2上に半導体ウエハの半導体薄膜層3を有する半導体基板4を製造する方法である。
この例において、半導体ウエハ1はSiウエハであり、透明な絶縁基板2はガラス基板である。また以下、半導体ウエハの半導体薄膜層3をSOI薄膜層、半導体基板4をSOI薄膜層ウエハと呼ぶ。
図1に示すように、本発明の半導体基板の製造方法は、薄膜形成工程S1、貼合わせ工程S2、熱処理工程S3、剥離工程S4、及びレーザ光照射工程S5を備えている。
薄膜形成工程S1では、半導体ウエハ1にイオンを注入して半導体薄膜層を形成する。すなわち、この例において、Siウエハ1に表面1aから水素イオン5(或いは水素分子イオン、希ガスイオンまたはこれらの複合イオン)を注入することにより、Siウエハ1の内部に表面1aに対して平行な微小気泡層6を形成する。ここで、イオン注入の加速電圧を制御することにより、Siウエハ表面1aから所定の深さ位置に微小気泡層6(剥離層)を形成することができる。
貼合わせ工程S2では、薄膜形成工程S1の後に、半導体ウエハ1と絶縁基板2の表面を洗浄し、基板の一面を貼り合わせる。すなわち、上述した薄膜形成工程が終了した後に、Siウエハ1とガラス基板2を洗浄する。洗浄後、Siウエハの表面1aとガラス基板2の一面2aを貼り合わせる。
熱処理工程S3では、貼合わせ工程S2の後に、熱処理により貼合わせ面の接合強度を高める。すなわち、この例において、貼合わせ工程S2が終了した後に、300℃以上、400℃以下(例えば300℃、1時間)の温度条件で貼り合わせ処理したSiウエハ1とガラス基板2に熱処理を行う。Siウエハ1とガラス基板2の熱膨張係数は、同等がそれに近い特性であるため、熱膨張差によりSiウエハ1が割れることはない。例えば、293Kにおいて石英の熱膨張係数が約0.5×10-6に対し、シリコンは約3.65×10-6、パイレックス(登録商標)ガラスは約2.8×10-6である。
剥離工程S4では、熱処理工程S3の後に、半導体薄膜層を絶縁基板上に剥離させる。すなわち、この例において、低温熱処理工程S3が終了した後に、400℃以上、600℃以下(例えば、550℃、1時間)の条件で貼り合わせ処理したSiウエハ1とガラス基板2に熱処理を行う。これによって、微小気泡層6をへき開面としてSiウエハ1を薄膜状に剥離する。
なお、上述した薄膜形成工程の代わりに、半導体ウエハの表面に多孔質構造を形成し、その上に半導体ウエハと同種のエピタキシャル層を成長させ、さらに、エピタキシャル層の表面に親水性の酸化膜を形成する工程としてもよい。
またこの場合、剥離工程を、ウォータージェットを半導体ウエハの表面の多孔質構造に吹き付けて、半導体薄膜を得るのがよい。
レーザ光照射工程S5では、剥離工程S4の後に、絶縁基板に、レーザ光を半導体薄膜層側または透明な絶縁基板側から照射して前記半導体薄膜層の結晶品質を改善するとともに、前記半導体薄膜層と前記透明な絶縁基板を強固に結合させる。
すなわち、この例において、剥離工程S4が終了した後に、レーザ照射装置(図示省略)によってレーザ光(例えば、YAGレーザの2倍波)7をSOI薄膜層3側またはガラス基板2側から照射する。これによって、SOI薄膜層3とガラス基板を強固に結合する。なお、レーザ光7はSOI薄膜層全面に照射するように行う。
ここで、レーザ光7を外側からガラス基板2に向かって照射することによって、SOI薄膜層3およびガラス基板2の界面のみを局部的に加熱でき、また、SOI薄膜層3とガラス基板2を強固に結合するまでの加熱時間(レーザ光7の照射時間)を極めて短くできる。例えば、本発明の実施形態では、加熱時間は数百ナノ秒である。一方、レーザ光7を外側から透明なガラス基板2に向かって照射しても、大部分のレーザ光7はガラス基板2を透過して、ガラス基板2の直接加熱に寄与するものではない。
以下にシリコン単結晶薄膜の実施例を説明する。
(1)試料準備
Siウエハは4インチ径、厚さ525μm、p型、面方位(100)、抵抗値0.5〜40Ωで100nm厚の熱酸化膜付きのものを用いた。ガラスウエハは、HOYA製NA35の無アルカリガラスを用い、4インチ径、厚さ0.7mmにものを作製し、500nmのSiO膜をスパッタ成膜した。
(2)薄膜形成処理
酸化膜付Siウエハに水素イオン(H)を加速電圧100kV、注入量5E16cm-2、入射角度0°(ウエハ表面に対して直交方向)で注入した。
(3)貼り合わせ処理
Siウエハおよびガラスウエハに対してSCIおよびSC2レベルのRCA洗浄を実施し、洗浄後、大気中、室温で貼り合わせた。
(4)Si薄膜の剥離処理および剥離後熱処理
Si薄膜の剥離は、Siウエハ同士を貼り合わせた試料に対して550℃、1時間の熱処理で、Siウエハとガラスウエハを貼り合わせた試料に対しては500℃、1時間の熱処理で行った。
Si薄膜の剥離後、窒素雰囲気で550℃、4時間の熱処理を実施し、レーザ照射用試料とした。
(5)レーザ照射工程
YLFレーザ(最大出力20W、波長527nm、繰り返し周波数1kHz)を光源として用い、試料をステージに載せ、搬送しながら照射した。
照射条件は、レーザ出力:4〜15W、ステージ搬送速度:3mm/秒、試料温度:室温で実施した。
図2は、レーザ出力とラマンの半値幅との関係図である。比較のため、市販のSOIウエハと比較した。その結果、レーザ出力10W以上で処理されたガラス基板上の薄膜が4.16cm-1を示し、市販のSOIウエハ3.95cm-1に近いレベルまで結晶品質を高めることができた。なお、現在、ガラス基板上に形成できる多結晶シリコンのラマンの半値幅は、5.1〜6 cm-1程度である。
図3は、レーザ出力と薄膜表面の最高到達温度との関係図であり、熱解析により求めたものである。その結果、薄膜のラマンの半値幅が4.16cm-1になるレーザ出力では、シリコンの融点以上であり、シリコンがレーザにより溶融、再結晶化していることが判明した。
本試験のように、パルスレーザを用い、半導体ウエハの融点を超える温度で加熱し、半導体薄膜を結晶化させることにより、半導体ウエハを溶融し、再結晶化することで、結晶品質を高めることができる。
図4は、剥離工程S4により、無アルカリガラス基板上へ剥離させたSi薄膜のラマン分光の測定結果を示す。この図において、横軸は波数、縦軸はラマン強度(相対強度)である。また、図中の実線は本発明の方法による半導体基板、破線は比較のための、単結晶シリコンウエハの結果である。
この図から、本発明の方法による半導体基板(無アルカリガラス基板上のSi薄膜)のラマン半値幅は、4.9cm−1、単結晶シリコンウエハのラマン半値幅は、4.6cm−1であり、無アルカリガラス基板上のSi薄膜の結晶品質がほぼ単結晶シリコンウエハの品質を保持していることがわかった。
図5は、レーザ光の波長とガラスにおけるレーザ光の透過率との関係を示す図であり、図6は、レーザ光の波長とシリコンにおけるレーザ光の吸収係数との関係を示す図である。
レーザ光7がガラス基板2を十分に透過し、かつレーザ光7の光エネルギーがSiウエハ1に十分に吸収されるように、予めレーザ光7の波長を選択することが望ましい。すなわち、図5に示すようにレーザ光7の波長が380nm以上で2200nm以下の場合には、ガラスにおけるレーザ光7の透過率が90%になって、レーザ光7がガラス基板2を十分に透過することが判明している。
また、Siのバンドギャップを光の波長に変換すると、1100nm程度であることもあって、図6に示すようにレーザ光7の波長が780nm以下の場合であっても、レーザ光7の光SiウエハがSiウエハ1に十分吸収される。従って、380nm以上で2200nm以下のレーザ光7の波長を予め選択することよって、レーザ光7がガラス基板2を十分に透過しかつレーザ光7の光SiウエハがSiウエハ1に十分に吸収されることを確保できる。
また、前記絶縁基板と半導体ウエハの熱膨張係数は同等かそれに近い特性のものであることが望ましい。また、レーザ光7の発振は、パルスまたは連続発振のいずれでも差し支えない。また、レーザ光は、SOI薄膜側からでもガラス基板側からでも照射しても差し支えない。
なお、レーザ照射工程が終了した後に、薄膜層3の表面3aを鏡面研磨することが望ましい。
図7は、InPの温度と蒸気圧力の関係図である。この図において、横軸は1000/T(Tは温度K)、縦軸は蒸気圧力(atm)であり、図中の2本の曲線は、異なる分子構造を示している。
InPの融点は1333Kであり、この図の横軸0.75に相当し、蒸気圧力は、おおよそ2〜10atmとなる。
このような場合、本発明では、半導体ウエハの融点での蒸気圧が大気圧を超え、前記レーザ光を照射して溶融させて結晶化させる場合において、前記蒸気圧を超える圧力の不活性ガス雰囲気にて行うことにより、半導体薄膜層の分解を抑制しかつ半導体薄膜層の結晶品質を改善するとともに、半導体薄膜層と前記透明な絶縁基板を強固に結合させることができる。
図8は、単結晶シリコンの温度と吸収係数の関係図である。この図において、常温(300K)に対して600Kにおける吸収係数は約2倍となる。
本発明では、前記レーザ照射工程は、前記半導体薄膜層が転写された絶縁基板を600℃以下の温度に加熱することで、半導体薄膜層の吸収係数が上昇するため、レーザ光の出力を下げることができる。
以上のごとき、本発明の実施の形態によれば、レーザ光7は、SOI薄膜層3に吸収する以外は、透明なガラス基板2を透過するため、ガラス基板2の直接加熱に関与するものではなく、また、SOI薄膜層3とガラス基板2を強固に結合するまでの加熱時間を極めて短くできるため、SOI薄膜層3を接合する基板は、例えば石英等の高い融点を有する高価なものに限られず、融点の低い安価なものも用いることができる。そのため、さまざまな構成材料からなるガラス基板2をSOI薄膜層ウエハ4の製造コストの低下を図ることができる。
また、本発明は、前述の発明の実施形態の説明に限るものではなく、例えば、半導体ウエハとして、Siウエハ、GaNウエハ、GaAsウエハ、SiCウエハ、InPウエハ、GaPなどの半導体ウエハのいずれかを用いたり、透明なガラス基板2の代わりに透明なプラスチック基板を用いる等、適宜の変更を行うことにより、その他さまざまな形態で実施可能である。
なお、本発明は上述した実施例及び実施形態に限定されず、本発明の要旨を逸脱しない範囲で種々変更できることは勿論である。
本発明による半導体基板の製造方法のフロー図である。 レーザ出力とラマンの半値幅との関係図である。 レーザ出力と薄膜表面の最高到達温度との関係図である。 本発明の方法により無アルカリガラス基板上へ剥離させたSi薄膜のラマン分光の測定結果を示す図である。 レーザ光の波長とガラスにおけるレーザ光の透過率との関係を示す図である。 レーザ光の波長とシリコンにおけるレーザ光の吸収係数との関係を示す図である。 InPの温度と蒸気圧力の関係図である。 単結晶シリコンの温度と吸収係数の関係図である。 非特許文献1の製造方法を示す模式図である。 特許文献1の製造方法を示すフロー図である。 特許文献2の製造方法を示すフロー図である。
符号の説明
1 半導体ウエハ(Siウエハ)、1a 表面、
2 透明な絶縁基板(ガラス基板)、2a 一面、
3 半導体薄膜層(SOI薄膜層)、4 半導体基板(SOI薄膜層ウエハ)、
5 水素イオン(或いは水素分子イオン、希ガスイオンまたはこれらの複合イオン)、
6 微小気泡層(剥離層)、7 レーザ光(YAGレーザの2倍波)

Claims (11)

  1. 表面に熱酸化膜が形成された半導体ウエハの内部に微小気泡層を形成する第1の工程と、
    前記半導体ウエハとガラス基板とを、前記熱酸化膜と前記ガラス基板とが接するように貼り合わせる第2の工程と、
    前記第2の工程後、熱処理を行う第3の工程と、
    前記第3の工程後、前記半導体ウエハを前記微小気泡層において剥離して、前記ガラス基板上に半導体薄膜層を形成する第4の工程と、
    前記第4の工程後、前記ガラス基板上の前記半導体薄膜層に対してレーザ光を照射する第5の工程とを備え
    前記第5の工程において、前記ガラス基板上の前記半導体薄膜層に対して前記レーザ光を照射する際に、前記ガラス基板を600℃以下の温度に加熱しながら行うことを特徴とする半導体薄膜層を有する基板の製造方法。
  2. 表面に熱酸化膜が形成された半導体ウエハの内部に剥離層を形成する第1の工程と、
    前記半導体ウエハとガラス基板とを、前記熱酸化膜と前記ガラス基板とが接するように貼り合わせる第2の工程と、
    前記第2の工程後、熱処理を行う第3の工程と、
    前記第3の工程後、前記半導体ウエハを前記剥離層において剥離して、前記ガラス基板上に半導体薄膜層を形成する第4の工程と、
    前記第4の工程後、前記ガラス基板上の前記半導体薄膜層に対してレーザ光を照射する第5の工程とを備え
    前記第5の工程において、前記ガラス基板上の前記半導体薄膜層に対して前記レーザ光を照射する際に、前記ガラス基板を600℃以下の温度に加熱しながら行うことを特徴とする半導体薄膜層を有する基板の製造方法。
  3. 請求項1において、前記微小気泡層は、前記半導体ウエハにイオンをドープすることにより形成されることを特徴とする半導体薄膜層を有する基板の製造方法。
  4. 請求項2において、前記剥離層は、前記半導体ウエハにイオンをドープすることにより形成されることを特徴とする半導体薄膜層を有する基板の製造方法。
  5. 請求項3又は4において、前記イオンは、水素イオン、水素分子イオン、希ガスイオン、またはこれらの複合イオンであることを特徴とする半導体薄膜層を有する基板の製造方法。
  6. 請求項1乃至5のいずれか一に記載の第5の工程において、前記レーザ光の照射により前記半導体薄膜層を溶融し、再結晶化することで結晶品質を改善することを特徴とする半導体薄膜層を有する基板の製造方法。
  7. 請求項1乃至6のいずれか一に記載の第2の工程において、前記半導体薄膜層が形成された前記半導体ウエハと前記ガラス基板とを室温で貼り合わせた後、500℃以下の温度で加熱するとともに、前記半導体ウエハに正電圧を印加し、前記ガラス基板に負電圧を印加することを特徴とする半導体薄膜層を有する基板の製造方法。
  8. 請求項1乃至7のいずれか一に記載の第3の工程において、前記半導体ウエハの温度が400℃を超えない温度で前記熱処理することを特徴とする半導体薄膜層を有する基板の製造方法。
  9. 請求項1乃至8のいずれか一に記載の第4の工程において、前記半導体ウエハ及び前記ガラス基板を600℃以下の温度で熱処理することにより、前記ガラス基板上に前記半導体薄膜層を剥離させることを特徴とする半導体薄膜層を有する基板の製造方法。
  10. 請求項1乃至のいずれか一に記載の第5の工程において、不活性ガス雰囲気にて前記レーザ光を照射することを特徴とする半導体薄膜層を有する基板の製造方法。
  11. 請求項1乃至1のいずれか一において、前記半導体ウエハとして、Siウエハ、GaNウエハ、GaAsウエハ、SiCウエハ、InPウエハ、またはGaPウエハを用いることを特徴とする半導体薄膜層を有する基板の製造方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109287126A (zh) * 2017-05-19 2019-01-29 日本新工芯技株式会社 环状部件的制造方法及环状部件

Families Citing this family (82)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5103607B2 (ja) * 2005-11-04 2012-12-19 国立大学法人東京農工大学 剥離層除去方法
US7579654B2 (en) * 2006-05-31 2009-08-25 Corning Incorporated Semiconductor on insulator structure made using radiation annealing
JP5003033B2 (ja) 2006-06-30 2012-08-15 住友電気工業株式会社 GaN薄膜貼り合わせ基板およびその製造方法、ならびにGaN系半導体デバイスおよびその製造方法
JP5284576B2 (ja) * 2006-11-10 2013-09-11 信越化学工業株式会社 半導体基板の製造方法
JP5019852B2 (ja) * 2006-11-10 2012-09-05 信越化学工業株式会社 歪シリコン基板の製造方法
WO2008123116A1 (en) 2007-03-26 2008-10-16 Semiconductor Energy Laboratory Co., Ltd. Soi substrate and method for manufacturing soi substrate
WO2008123117A1 (en) 2007-03-26 2008-10-16 Semiconductor Energy Laboratory Co., Ltd. Soi substrate and method for manufacturing soi substrate
CN101281912B (zh) 2007-04-03 2013-01-23 株式会社半导体能源研究所 Soi衬底及其制造方法以及半导体装置
WO2008132894A1 (en) 2007-04-13 2008-11-06 Semiconductor Energy Laboratory Co., Ltd. Display device, method for manufacturing display device, and soi substrate
US7767542B2 (en) * 2007-04-20 2010-08-03 Semiconductor Energy Laboratory Co., Ltd Manufacturing method of SOI substrate
KR101440930B1 (ko) 2007-04-20 2014-09-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 Soi 기판의 제작방법
US7635617B2 (en) * 2007-04-27 2009-12-22 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor substrate and manufacturing method of semiconductor device
JP5289805B2 (ja) 2007-05-10 2013-09-11 株式会社半導体エネルギー研究所 半導体装置製造用基板の作製方法
KR101443580B1 (ko) 2007-05-11 2014-10-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 Soi구조를 갖는 기판
US7825007B2 (en) 2007-05-11 2010-11-02 Semiconductor Energy Laboratory Co., Ltd. Method of joining a plurality of SOI substrates on a glass substrate by a heat treatment
US8513678B2 (en) 2007-05-18 2013-08-20 Semiconductor Energy Laboratory Co., Ltd. Light-emitting device
TWI476927B (zh) 2007-05-18 2015-03-11 Semiconductor Energy Lab 半導體裝置的製造方法
EP1993127B1 (en) * 2007-05-18 2013-04-24 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of SOI substrate
US7745268B2 (en) * 2007-06-01 2010-06-29 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a semiconductor device with irradiation of single crystal semiconductor layer in an inert atmosphere
DE202007019495U1 (de) 2007-06-06 2013-01-10 Sumitomo Electric Industries, Ltd. Substrat mit darauf aufgetragener GaN Dünnschicht und Halbleitervorrichtung auf GaN-Basis
CN101681843B (zh) 2007-06-20 2012-05-09 株式会社半导体能源研究所 半导体装置的制造方法
KR101484296B1 (ko) 2007-06-26 2015-01-19 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 기판의 제작방법
US7795111B2 (en) 2007-06-27 2010-09-14 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of SOI substrate and manufacturing method of semiconductor device
EP2174343A1 (en) 2007-06-28 2010-04-14 Semiconductor Energy Laboratory Co, Ltd. Manufacturing method of semiconductor device
US8431451B2 (en) 2007-06-29 2013-04-30 Semicondutor Energy Laboratory Co., Ltd. Display device and method for manufacturing the same
EP2009687B1 (en) 2007-06-29 2016-08-17 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing an SOI substrate and method of manufacturing a semiconductor device
US7678668B2 (en) 2007-07-04 2010-03-16 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of SOI substrate and manufacturing method of semiconductor device
JP5463017B2 (ja) * 2007-09-21 2014-04-09 株式会社半導体エネルギー研究所 基板の作製方法
JP2009094488A (ja) * 2007-09-21 2009-04-30 Semiconductor Energy Lab Co Ltd 半導体膜付き基板の作製方法
KR101499175B1 (ko) 2007-10-04 2015-03-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 기판의 제조방법
JP2009135430A (ja) * 2007-10-10 2009-06-18 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
US8236668B2 (en) 2007-10-10 2012-08-07 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing SOI substrate
US7799658B2 (en) 2007-10-10 2010-09-21 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor substrate and method for manufacturing semiconductor device
JP5527956B2 (ja) 2007-10-10 2014-06-25 株式会社半導体エネルギー研究所 半導体基板の製造方法
JP5522917B2 (ja) 2007-10-10 2014-06-18 株式会社半導体エネルギー研究所 Soi基板の製造方法
JP5490393B2 (ja) * 2007-10-10 2014-05-14 株式会社半導体エネルギー研究所 半導体基板の製造方法
JP2009135453A (ja) 2007-10-30 2009-06-18 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法、半導体装置及び電子機器
CN101842910B (zh) 2007-11-01 2013-03-27 株式会社半导体能源研究所 用于制造光电转换器件的方法
US8163628B2 (en) * 2007-11-01 2012-04-24 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor substrate
JP2009135448A (ja) * 2007-11-01 2009-06-18 Semiconductor Energy Lab Co Ltd 半導体基板の作製方法及び半導体装置の作製方法
US7851318B2 (en) * 2007-11-01 2010-12-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor substrate and method for manufacturing the same, and method for manufacturing semiconductor device
US7816234B2 (en) 2007-11-05 2010-10-19 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
JP2009151293A (ja) 2007-11-30 2009-07-09 Semiconductor Energy Lab Co Ltd 表示装置及び表示装置の作製方法、並びに電子機器
US7842583B2 (en) * 2007-12-27 2010-11-30 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor substrate and method for manufacturing semiconductor device
JP5404064B2 (ja) 2008-01-16 2014-01-29 株式会社半導体エネルギー研究所 レーザ処理装置、および半導体基板の作製方法
US7947570B2 (en) 2008-01-16 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method and manufacturing apparatus of semiconductor substrate
JP5503876B2 (ja) 2008-01-24 2014-05-28 株式会社半導体エネルギー研究所 半導体基板の製造方法
US8003483B2 (en) 2008-03-18 2011-08-23 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing SOI substrate
JP5411438B2 (ja) * 2008-03-18 2014-02-12 信越化学工業株式会社 Soi基板の製造方法
JP5654206B2 (ja) 2008-03-26 2015-01-14 株式会社半導体エネルギー研究所 Soi基板の作製方法及び該soi基板を用いた半導体装置
JP2009260315A (ja) 2008-03-26 2009-11-05 Semiconductor Energy Lab Co Ltd Soi基板の作製方法及び半導体装置の作製方法
JP2009260313A (ja) 2008-03-26 2009-11-05 Semiconductor Energy Lab Co Ltd Soi基板の作製方法及び半導体装置の作製方法
EP2105957A3 (en) 2008-03-26 2011-01-19 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing soi substrate and method for manufacturing semiconductor device
US7939389B2 (en) 2008-04-18 2011-05-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP5700617B2 (ja) 2008-07-08 2015-04-15 株式会社半導体エネルギー研究所 Soi基板の作製方法
JP5552276B2 (ja) 2008-08-01 2014-07-16 株式会社半導体エネルギー研究所 Soi基板の作製方法
JP5580010B2 (ja) 2008-09-05 2014-08-27 株式会社半導体エネルギー研究所 半導体装置の作製方法
SG160295A1 (en) 2008-09-29 2010-04-29 Semiconductor Energy Lab Method for manufacturing semiconductor device
SG160302A1 (en) * 2008-09-29 2010-04-29 Semiconductor Energy Lab Method for manufacturing semiconductor substrate
US20100081251A1 (en) * 2008-09-29 2010-04-01 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing soi substrate
SG160310A1 (en) 2008-10-02 2010-04-29 Semiconductor Energy Lab Manufacturing method of semiconductor substrate and semiconductor device
US8741740B2 (en) 2008-10-02 2014-06-03 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing SOI substrate
JP2010114431A (ja) 2008-10-10 2010-05-20 Semiconductor Energy Lab Co Ltd Soi基板の作製方法
SG161151A1 (en) 2008-10-22 2010-05-27 Semiconductor Energy Lab Soi substrate and method for manufacturing the same
JP5389627B2 (ja) * 2008-12-11 2014-01-15 信越化学工業株式会社 ワイドバンドギャップ半導体を積層した複合基板の製造方法
SG182208A1 (en) * 2008-12-15 2012-07-30 Semiconductor Energy Lab Manufacturing method of soi substrate and manufacturing method of semiconductor device
SG178765A1 (en) * 2009-01-21 2012-03-29 Semiconductor Energy Lab Method for manufacturing soi substrate and semiconductor device
SG166060A1 (en) 2009-04-22 2010-11-29 Semiconductor Energy Lab Method of manufacturing soi substrate
US8043938B2 (en) 2009-05-14 2011-10-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing SOI substrate and SOI substrate
JP2011029609A (ja) 2009-06-26 2011-02-10 Semiconductor Energy Lab Co Ltd Soi基板の作製方法およびsoi基板
JP2011077504A (ja) 2009-09-02 2011-04-14 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
JP5713603B2 (ja) 2009-09-02 2015-05-07 株式会社半導体エネルギー研究所 Soi基板の作製方法
JP5846727B2 (ja) * 2009-09-04 2016-01-20 株式会社半導体エネルギー研究所 半導体基板の作製方法
JP5587107B2 (ja) * 2009-09-18 2014-09-10 株式会社半導体エネルギー研究所 Soi基板の作製方法
JP5866088B2 (ja) 2009-11-24 2016-02-17 株式会社半導体エネルギー研究所 Soi基板の作製方法
JP5926887B2 (ja) 2010-02-03 2016-05-25 株式会社半導体エネルギー研究所 Soi基板の作製方法
FR2961719B1 (fr) * 2010-06-24 2013-09-27 Soitec Silicon On Insulator Procede de traitement d'une piece en un materiau compose
JP5688709B2 (ja) * 2010-09-24 2015-03-25 国立大学法人東京農工大学 薄膜半導体基板の製造方法
JP5902917B2 (ja) 2010-11-12 2016-04-13 株式会社半導体エネルギー研究所 半導体基板の作製方法
US8802534B2 (en) 2011-06-14 2014-08-12 Semiconductor Energy Laboratory Co., Ltd. Method for forming SOI substrate and apparatus for forming the same
US20140103499A1 (en) * 2012-10-11 2014-04-17 International Business Machines Corporation Advanced handler wafer bonding and debonding
CN108598218B (zh) * 2018-04-26 2020-08-11 上海空间电源研究所 一种外延层刚性-柔性衬底无机键合转移方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08203659A (ja) * 1995-01-26 1996-08-09 Hitachi Ltd 加熱装置
JPH1197379A (ja) * 1997-07-25 1999-04-09 Denso Corp 半導体基板及び半導体基板の製造方法
JPH11145438A (ja) * 1997-11-13 1999-05-28 Shin Etsu Handotai Co Ltd Soiウエーハの製造方法ならびにこの方法で製造されるsoiウエーハ
JPH11163363A (ja) * 1997-11-22 1999-06-18 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
US5909627A (en) * 1998-05-18 1999-06-01 Philips Electronics North America Corporation Process for production of thin layers of semiconductor material
JP2000150835A (ja) * 1998-11-05 2000-05-30 Fujitsu Ltd 非単結晶シリコン薄膜の製造方法
JP2001319891A (ja) * 2000-05-10 2001-11-16 Nec Corp 薄膜処理方法及び薄膜処理装置
JP2003282885A (ja) * 2002-03-26 2003-10-03 Sharp Corp 半導体装置およびその製造方法
JP4759919B2 (ja) * 2004-01-16 2011-08-31 セイコーエプソン株式会社 電気光学装置の製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109287126A (zh) * 2017-05-19 2019-01-29 日本新工芯技株式会社 环状部件的制造方法及环状部件
CN109287126B (zh) * 2017-05-19 2021-11-09 日本新工芯技株式会社 环状部件的制造方法及环状部件

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